KR20210056887A - 반도체 소자 - Google Patents
반도체 소자 Download PDFInfo
- Publication number
- KR20210056887A KR20210056887A KR1020200048103A KR20200048103A KR20210056887A KR 20210056887 A KR20210056887 A KR 20210056887A KR 1020200048103 A KR1020200048103 A KR 1020200048103A KR 20200048103 A KR20200048103 A KR 20200048103A KR 20210056887 A KR20210056887 A KR 20210056887A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- gate electrode
- width
- electrodes
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000007423 decrease Effects 0.000 claims description 4
- 230000008054 signal transmission Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- 239000007769 metal material Substances 0.000 description 9
- 238000004891 communication Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 구체적으로는 입력-출력 신호전송경로의 차이에 의해 달라지는 출력 주파수를 게이트 전극의 폭을 조절함으로써, 출력 주파수의 특성을 일정하게 유지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 우수한 신뢰성을 갖는 반도체 소자에 관한 것이다.
정보통신 기술의 급격한 발달에 따라, 초고속, 대용량의 신호 전송을 위한 통신 기술에 대한 요구가 증가되고 있다. 특히 무선통신기술에서 개인 휴대폰, 위성통신, 군사용 레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라, 마이크로파와 밀리미터파 대역의 초고속 정보통신 시스템에 필요한 고속 및 고전력 전자소자에 대한 연구가 활발히 진행되고 있다.
대표적인 전력 전자소자로는 질화물계 고 전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor, 이하 HEMT)가 있다. HEMT는 높은 항복전압 및 빠른 응답속도로 인해 고전압 및 고주파 시스템에 적용될 수 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판, 상기 기판 상에 제 1 방향으로 이격되어 교번적으로 배치되는 복수의 소스 전극들 및 복수의 드레인 전극, 상기 소스 전극들과 상기 드레인 전극들 사이에 배치되는 게이트 전극들, 및 상기 게이트 전극들과 전기적으로 연결되는 게이트 전극 패드를 포함하되, 상기 게이트 전극들은 각각 게이트 발(gate foot), 및 상기 게이트 발(gate foot) 상에 배치되는 게이트 머리(gate head)를 포함하고, 상기 게이트 발(gate foot)은 상기 제 1 방향으로의 폭을 가지며, 상기 게이트 전극 패드와 상기 게이트 전극의 상기 제 1 방향으로의 거리가 감소할수록 상기 게이트 발(gate foot)의 상기 제 1 방향으로의 폭이 증가할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 입력-출력 신호전송경로의 차이에 의해 달라지는 출력 주파수를 게이트 전극의 폭을 조절함으로써, 출력 주파수의 특성을 일정하게 유지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 3은 도 2의 P부분의 확대도로, 본 발명의 일 실시예에 따른 게이트 전극들의 폭을 비교하기 위한 단면도이다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 3은 도 2의 P부분의 확대도로, 본 발명의 일 실시예에 따른 게이트 전극들의 폭을 비교하기 위한 단면도이다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도이다. 도 3은 도 2의 P부분의 확대도로, 본 발명의 일 실시예에 따른 게이트 전극들의 폭을 비교하기 위해 일부 구성은 생략될 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판(100), 소스 전극들(210), 드레인 전극들(220), 게이트 전극들(310, 320, 330, 340), 게이트 전극 패드(510), 게이트 전극 배선(520), 드레인 전극 배선(222), 및 드레인 전극 패드(224)를 포함할 수 있다. 상기 기판(100) 상에 트랜지스터가 배치될 수 있고, 상기 트랜지스터는 소스 전극들(210), 드레인 전극들(220), 게이트 전극들(310, 320, 330, 340)을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT) 또는 전계 효과 트랜지스터(Field Effect Transistor; FET)를 포함할 수 있다. 예를 들어, 고전자 이동도 트랜지스터는 Lattice-matched HEMT, Pseudomorphic HEMT, Metamorphic HEMT 또는 GaN HEMT를 포함할 수 있다.
상기 기판(100)은 반도체 기판, 금속 기판 또는 전계 효과 트랜지스터를 제조하는데 사용될 수 있는 임의의 기판을 포함할 수 있다. 예를 들어, 상기 반도체 기판은, 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 갈륨나이트라이드(GaN) 기판, GaAs(갈륨 비소) 기판, 알루미늄 나이트라이드(AlN) 기판, 사파이어(sapphire) 기판, 또는 다이아몬드(diamond) 기판일 수 있다. 상기 금속 기판은 구리(Cu) 기판 또는 텅스텐(W) 기판일 수 있다.
복수의 소스 전극들(210) 및 복수의 드레인 전극들(220)이 제 1 방향(D1)으로 교번적으로 이격되어 배치될 수 있다. 상기 게이트 전극들(310, 320, 330, 340)은 각각 상기 소스 전극들(210)과 상기 드레인 전극들(220) 사이에 배치될 수 있다. 상기 소스 전극들(210), 상기 드레인 전극들(220), 및 상기 게이트 전극들(310, 320, 330, 340)은 상기 기판(100)과 상기 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 인접하여 배치될 수 있다. 상기 소스 전극들(210), 상기 드레인 전극들(220), 및 상기 게이트 전극들(310, 320, 330, 340)은 상기 제 1 방향(D1) 및 상기 제 2 방향(D2)에 수직한 제 3 방향(D3)으로 연장될 수 있다. 상기 게이트 전극 패드(510)는 상기 기판(100) 상에 배치될 수 있다. 게이트 전극 배선(520)은 상기 게이트 전극들(310, 320, 330, 340)과 상기 게이트 전극 패드(510)을 전기적으로 연결시킬 수 있다. 상기 게이트 전극 패드(510)는 상기 게이트 전극들(310, 320, 330, 340)로 구동 전압을 제공할 수 있다. 상기 드레인 전극들(220)은 드레인 전극 패드(224)와 전기적으로 연결될 수 있다. 드레인 전극 배선(222)은 상기 드레인 전극들(220)과 상기 드레인 전극 패드(224)를 전기적으로 연결시킬 수 있다. 상기 드레인 전극들(220), 상기 드레인 전극 배선(222), 상기 드레인 전극 패드(224)는 일체형일 수 있다. 소스 전극들(210)과 드레인 전극들(220) 사이에 가해진 전압 차에 의해, 기판 상의 활성층 영역(도시되지 않음)에서 전하가 이동할 수 있다. 상기 소스 전극들(210), 상기 드레인 전극들(220), 및 상기 게이트 전극들(310, 320, 330, 340)은 금속 물질을 포함할 수 있다.
상기 게이트 전극들(310, 320, 330, 340)은 미세한 폭을 갖는 게이트 발(gate foot)과, 상기 게이트 발(gate foot)에 지지되며 상기 게이트 발(gate foot) 보다 큰 폭을 갖는 게이트 머리(gate head)를 포함할 수 있다. 상기 게이트 발(gate foot)의 상기 제 1 방향(D1)으로의 폭 보다 상기 게이트 머리(gate head)의 상기 제 1 방향(D1)으로의 폭이 넓어 게이트 전극 전체의 저항을 감소시킬 수 있다.
상기 게이트 전극들(310, 320, 330, 340)의 게이트 발(gate foot)은 상기 제 1 방향(D1)으로의 폭을 가질 수 있다. 구체적으로, 제 1 게이트 전극(310)은 상기 제 1 방향(D1)으로의 폭(W1)을 가질 수 있고, 제 2 게이트 전극(320)은 상기 제 1 방향(D1)으로의 폭(W2)을 가질 수 있고, 제 3 게이트 전극(330)은 상기 제 1 방향(D1)으로의 폭(W3)을 가질 수 있으며, 제 4 게이트 전극(340)은 상기 제 1 방향(D1)으로의 폭(W4)을 가질 수 있다. 예를 들어, 상기 게이트 전극들(310, 320, 330, 340)의 게이트 발(gate foot)은 상기 제 1 방향(D1)으로의 폭(W1, W2, W3, W4)은 0.2 um 이하일 수 있다.
상기 게이트 전극들(310, 320, 330, 340)과 상기 게이트 전극 패드(510)의 상기 제 1 방향(D1)으로의 거리(L1, L2, L3, L4)가 감소할수록 게이트 발(gate foot)의 상기 제 1 방향(D1)으로의 폭(W1, W2, W3, W4)은 점진적으로 증가할 수 있다. 구체적으로, 상기 게이트 전극 패드(510)와 제 1 게이트 전극(310)의 상기 제 1 방향(D1)으로의 거리(L1)가 상대적으로 가장 크므로, 제 1 게이트 전극(310)의 제 1 방향(D1)으로의 폭(W1)은 상대적으로 가장 작은 값을 가질 수 있다. 상기 게이트 전극 패드(510)와 제 2 게이트 전극(320)의 상기 제 1 방향(D1)으로의 거리(L2)는, 상기 게이트 전극 패드(510)와 제 1 게이트 전극(310)의 상기 제 1 방향(D1)으로의 거리(L1) 보다 작으므로, 제 2 게이트 전극(320)의 제 1 방향(D1)으로의 폭(W2)은, 제 1 게이트 전극(310)의 제 1 방향(D1)으로의 폭(W1) 보다 큰 값을 가질 수 있다. 상기 게이트 전극 패드(510)와 제 3 게이트 전극(330)의 상기 제 1 방향(D1)으로의 거리(L3)는, 상기 게이트 전극 패드(510)와 제 2 게이트 전극(320)의 상기 제 1 방향(D1)으로의 거리(L2) 보다 작으므로, 제 3 게이트 전극(330)의 제 1 방향(D1)으로의 폭(W3)은, 제 2 게이트 전극(320)의 제 1 방향(D1)으로의 폭(W2) 보다 큰 값을 가질 수 있다. 상기 게이트 전극 패드(510)와 제 4 게이트 전극(340)의 상기 제 1 방향(D1)으로의 거리(L4)가 상대적으로 가장 작으므로, 제 4 게이트 전극(340)의 제 1 방향(D1)으로의 폭(W4)은 상대적으로 가장 큰 값을 가질 수 있다. 즉, 상기 게이트 전극들(310, 320, 330, 340)의 게이트 발(gate foot)의 상기 제 1 방향(D1)으로의 폭은 W1 < W2 < W3 < W4일 수 있다.
상기 게이트 전극들(310, 320, 330, 340)의 게이트 머리(gate head)의 상기 제 1 방향(D1)으로의 폭은 동일할 수 있다. 상기 게이트 전극들(310, 320, 330, 340)은 T형 구조, 감마(Γ)형 구조, Y형 구조, 또는 버섯형 구조를 포함할 수 있다.
단위 면적당 고출력 전력소자를 제조하기 위하여 병렬로 복수개의 게이트 전극들이 연결되고, 각각의 게이트 전극이 배치되는 위치에 따라 입력-출력 신호전송경로가 달라질 수 있다. 특히, 주파수가 증가하면 입력-출력 신호전송경로의 차이에 의해 신호의 감소나 위상 등의 특성의 변할 수 있고, 반도체 소자의 주파수 특성이 저하될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 입력-출력 신호전송경로의 차이에 의해 달라지는 출력 주파수를 게이트 전극의 폭을 조절함으로써, 출력 주파수의 특성을 일정하게 유지하여 반도체 소자의 신뢰성을 향상시킬 수 있다. 구체적으로, 신호전송경로가 긴 경우(예를 들어, 게이트 전극 패드(510)와 제 1 게이트 전극(310)의 거리가 긴 경우) 게이트 전극의 게이트 발의 폭을 작게 하여 비교적 높은 주파수 특성을 갖게 하고, 신호전송경로가 짧은 경우 예를 들어, 게이트 전극 패드(510)와 상기 게이트 전극(340)의 거리가 긴 경우) 게이트 길이를 상대적으로 크게 하여 비교적 낮은 주파수 특성을 갖게 함으로써, 두 신호의 출력 주파수의 특성을 유사하게 유지하여 반도체 소자의 특성을 향상시킬 수 있다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 8은, 제 3 게이트 전극(330) 및 제 4 게이트 전극(340)을 형성하는 방법이 생략된, 제 1 게이트 전극(310) 및 제 2 게이트 전극(320)을 형성하는 방법만을 나타낸 것이다.
도 4를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)의 상에 서로 이격된 2개의 소스 전극들(210) 및 상기 소스 전극들(210) 사이의 드레인 전극(220)이 형성될 수 있다. 상기 기판(100)은 반도체 기판, 금속 기판 또는 전계 효과 트랜지스터를 제조하는데 사용될 수 있는 임의의 기판을 포함할 수 있다. 상기 소스 전극들(210) 및 상기 드레인 전극(220)은 금속 물질을 포함할 수 있다.
도 5를 참조하면, 상기 소스 전극들(210) 및 드레인 전극(220)이 형성된 이후, 상기 기판(100) 상에 상기 소스 전극(210)들 및 드레인 전극(220)을 덮는 제 1 포토레지스트 패턴(410) 및 제 2 포토레지스트 패턴(420)이 순차적으로 형성될 수 있다. 상기 제 1 포토레지스트 패턴(410) 및 상기 제 2 포토레지스트 패턴(420)는 미세 패턴을 형성할 수 있는 PMMA(polymethyl methacrylate)의 포토레지스터를 포함할 수 있다.
도 6을 참조하면, 상기 제 1 포토레지스트 패턴(410) 및 상기 제 2 포토레지스트 패턴(420)이 식각되어 게이트 전극의 게이트 발(gate foot)이 형성될 제 1 리세스 영역(R1) 및 제 2 리세스 영역(R2)이 형성될 수 있고, 게이트 전극의 게이트 머리(gate head)가 형성될 제 3 리세스 영역이 형성될 수 있다. 상기 제 3 리세스 영역은 상기 제 1 리세스 영역(R1) 및 상기 제 2 리세스 영역(R2)을 노출시킬 수 있다. 구체적으로, 상기 제 1 리세스 영역(R1)은 제 1 게이트 전극(310)의 게이트 발(gate foot)이 형성될 영역일 수 있고, 상기 제 2 리세스 영역(R2)은 제 2 게이트 전극(320)의 게이트 발(gate foot)이 형성될 영역일 수 있다. 상기 식각 공정은 건식 식각 공정 또는 습식 식각 공정을 이용하여 수행될 수 있다.
상기 제 1 포토레지스트 패턴(410) 및 상기 제 2 포토레지스트 패턴(420)의 형성 순서는 변경될 수 있다. 예를 들어, 상기 제 1 포토레지스트 패턴(410)이 형성된 후, 상기 제 1 포토레지스트 패턴(410)이 식각되어 제 1 리세스 영역(R1) 및 제 2 리세스 영역(R2)이 형성될 수 있다. 그 후, 상기 제 1 포토레지스트 패턴(410) 상에 제 2 포토레지스트 패턴(420)이 형성된 후, 제 2 포토레지스트 패턴(420)이 식각되어 제 3 리세스 영역이 형성될 수 있다. 상기 제 3 리세스 영역은 상기 제 1 리세스 영역(R1) 및 상기 제 2 리세스 영역(R2)을 노출시킬 수 있다.
상기 제 1 리세스 영역(R1)은 상기 제 1 방향(D1)으로의 폭(W1)을 가질 수 있고, 상기 제 2 리세스 영역(R2)은 상기 제 1 방향(D1)으로의 폭(W2)을 가질 수 있다. 상기 제 1 방향(D1)으로의 폭(W1)은 상기 제 1 방향(D1)으로의 폭(W2) 보다 작을 수 있다. 게이트 전극의 게이트 머리(gate head)가 형성될 제 3 리세스 영역의 상기 제 1 방향(D1)으로의 폭은, 제 1 리세스 영역(R1)의 상기 제 1 방향(D1)으로의 폭(W1) 및 제 2 리세스 영역(R2)의 상기 제 1 방향(D1)으로의 폭(W2) 보다 클 수 있다.
도시되지는 않았으나, 상기 제 1 방향(D1)으로의 폭(W3)을 가지는 리세스 영역 및 상기 제 1 방향(D1)으로의 폭(W4)을 가지는 리세스 영역이 형성될 수 있다. 상기 제 1 방향(D1)으로의 폭(W3)을 가지는 리세스 영역은 제 3 게이트 전극(330)의 게이트 발(gate foot)이 형성될 영역일 수 있고, 상기 제 1 방향(D1)으로의 폭(W4)을 가지는 리세스 영역은 제 4 게이트 전극(340)의 게이트 발(gate foot)이 형성될 영역일 수 있다.
도 7을 참조하면, 상기 제 1 리세스 영역(R1), 상기 제 2 리세스 영역(R2), 및 제 3 리세스 영역 내에 금속 물질이 증착되어 게이트 전극들(310, 320)이 형성될 수 있다. 구체적으로, 상기 제 1 리세스 영역(R1)내에 금속 물질이 증착되어 상기 제 1 게이트 전극(310)의 게이트 발(gate foot)이 형성될 수 있고, 제 2 리세스 영역(R2) 내에 금속 물질이 증착되어 상기 제 2 게이트 전극(320)의 게이트 발(gate foot)이 형성될 수 있고, 제 3 리세스 영역 내에 금속 물질이 증착되어 게이트 전극의 게이트 머리(gate head)가 형성될 수 있다.
도시되지는 않았으나, 상기 제 1 방향(D1)으로의 폭(W3)을 가지는 리세스 영역 내에 금속 물질이 증착되어 상기 제 3 게이트 전극(330)의 게이트 발(gate foot)이 형성될 수 있고, 상기 제 1 방향(D1)으로의 폭(W4)을 가지는 리세스 영역 내에 금속물질이 증착되어 상기 제 4 게이트 전극(340)의 게이트 발(gate foot)이 형성될 수 있고, 제 3 리세스 영역 내에 금속 물질이 증착되어 게이트 전극의 게이트 머리(gate head)가 형성될 수 있다.
도 8을 참조하면, 상기 제 1 포토레지스트 패턴(410) 및 상기 제 2 포토레지스트 패턴(420)은 제거될 수 있다. 상기 제 1 포토레지스트 패턴(410) 및 상기 제 2 포토레지스트 패턴(420)의 제거 공정은 건식 식각 공정 또는 습식 식각 공정을 이용하여 수행될 수 있다. 형성된 상기 제 1 게이트 전극(310)은 상기 제 1 방향(D1)으로의 폭(W1)을 가질 수 있고, 형성된 상기 제 2 게이트 전극(320)은 상기 제 1 방향(D1)으로의 폭(W2)을 가질 수 있다.
도시되지는 않았으나, 형성된 상기 제 3 게이트 전극(330)은 상기 제 1 방향(D1)으로의 폭(W3)을 가질 수 있고, 형성된 상기 제 4 게이트 전극(340)은 상기 제 1 방향(D1)으로의 폭(W4)을 가질 수 있다.
제 3 게이트 전극(330) 및 제 4 게이트 전극(340)을 형성하는 방법은, 전술한 제 1 게이트 전극(310) 및 제 2 게이트 전극(320)을 형성하는 방법과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (1)
- 기판;
상기 기판 상에 제 1 방향으로 이격되어 교번적으로 배치되는 복수의 소스 전극들 및 복수의 드레인 전극들;
상기 소스 전극들과 상기 드레인 전극들 사이에 배치되는 게이트 전극들; 및
상기 게이트 전극들과 전기적으로 연결되는 게이트 전극 패드를 포함하되,
상기 게이트 전극들의 각각은 게이트 발(gate foot), 및 상기 게이트 발(gate foot) 상에 배치되는 게이트 머리(gate head)를 포함하고,
상기 게이트 발(gate foot) 및 상기 게이트 머리(gate head)는 각각 상기 제 1 방향으로의 폭을 가지며,
상기 게이트 머리(gate head)의 상기 제 1 방향으로의 폭은 상기 게이트 발(gate foot)의 상기 제 1 방향으로의 폭 보다 크고,
상기 게이트 전극 패드와 상기 게이트 전극의 상기 제 1 방향으로의 거리가 감소할수록 상기 게이트 발(gate foot)의 상기 제 1 방향으로의 폭이 증가하는 반도체 소자.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190143741 | 2019-11-11 | ||
| KR20190143741 | 2019-11-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210056887A true KR20210056887A (ko) | 2021-05-20 |
Family
ID=76142895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200048103A KR20210056887A (ko) | 2019-11-11 | 2020-04-21 | 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210056887A (ko) |
-
2020
- 2020-04-21 KR KR1020200048103A patent/KR20210056887A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101011591B1 (ko) | 다수의 전압 제어 커패시터를 갖는 반도체 장치 및 회로 | |
| US8809137B2 (en) | Leakage barrier for GaN based HEMT active device | |
| US20100156475A1 (en) | Field effect transistor with electric field and space-charge control contact | |
| JP7368535B2 (ja) | 窒化ガリウムデバイス、スイッチングパワートランジスタ、駆動回路、及び窒化ガリウムデバイス製造方法 | |
| TWI485837B (zh) | 具有多晶片模組結構的高頻電路 | |
| WO2019176434A1 (ja) | 半導体装置および半導体装置の製造方法、並びに電子機器 | |
| US20230014905A1 (en) | Semiconductor device and method of producing the same, and electronic device | |
| KR20190027700A (ko) | 전계효과 트랜지스터 | |
| US9349848B2 (en) | Gateless switch with capacitively-coupled contacts | |
| KR20210056887A (ko) | 반도체 소자 | |
| KR20150127925A (ko) | 게이트 올 어라운드 구조를 이용한 질화물 반도체 및 그 제조방법 | |
| Simin et al. | Novel approaches to microwave switching devices using nitride technology | |
| CN114175272A (zh) | 半导体装置、半导体模块和电子设备 | |
| US20240113051A1 (en) | Wide bandgap transistor layout with drain on outer edge | |
| WO2024141082A1 (zh) | 一种半导体器件 | |
| US20240038761A1 (en) | Devices for integrated front-end circuits | |
| US20230178612A1 (en) | Semiconductor unit, semiconductor module, and electronic apparatus | |
| US10256334B2 (en) | Gateless switch with capacitively-coupled contacts | |
| CN118281062A (zh) | 一种半导体器件 | |
| Tsurumi et al. | Gan transistors for power switching and high frequency applications | |
| CN118281049A (zh) | 一种半导体器件 | |
| CN118281051A (zh) | 一种半导体器件 | |
| KR101745553B1 (ko) | 쇼트 채널 구조를 갖는 질화물 반도체 소자의 제조방법 | |
| KR20210054435A (ko) | 반도체 소자의 제조 방법 | |
| Udomoto et al. | An 11 W Ku-band heterostructure FET with WSi/Au T-shaped gate |