KR20210055611A - 반도체 소자 및 이를 포함하는 반도체 컴포넌트 - Google Patents

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KR20210055611A
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쿠오-펭 후앙
시-난 옌
시-창 리
밍-타 친
쳉-싱 치앙
치아-훙 린
쳉-롱 예
이-칭 리
주이-체 성
시-하오 쳉
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Abstract

본 발명의 내용은 제 1 반도체 구조, 제 2 반도체 구조 및 활성 영역을 포함하는 반도체 소자를 제공한다. 제 1 반도체 구조는 제 1 도펀트를 포함한다. 제 2 반도체 구조는 제 1 반도체 구조 상에 위치하며, 제 1 도펀트와 상이한 제 2 도펀트를 포함한다. 활성 영역은 제 1 반도체 구조와 제 2 반도체 구조 사이에 위치하며, 제 1 도펀트를 포함한다. 이 반도체 소자는 J_Emax A/cm2의 전류 밀도에서 최대 외부 양자 효율 Emax%를 가지며, 0.001*(J_Emax) A/cm2의 전류 밀도에서 상기 반도체 소자는 Emax%의 15% 이상의 외부 양자 효율을 가진다.

Description

반도체 소자 및 이를 포함하는 반도체 컴포넌트{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR COMPONENT INCLUDING THE SAME}
본 발명은 반도체 소자에 관한 것으로, 특히 발광 다이오드와 같은 반도체 발광 소자에 관한 것이다.
반도체 소자의 용도는 매우 광범위하며, 관련 재료의 개발 연구도 계속되고 있다. 예를 들어, III-V족 원소를 포함하는 III-V족 반도체 재료는 발광 다이오드(Light emitting diode, LED), 레이저 다이오드(Laser diode, LD), 광 검출기 또는 태양 전지(Solar cell)와 같은 각종 광전 반도체 소자, 또는 스위치 또는 정류기와 같은 전원 소자에 응용될 수 있으며, 조명, 의료, 디스플레이, 통신, 센싱, 전원 시스템 등 분야에 사용될 수 있다. 반도체 발광 소자 중의 하나인 발광 다이오드는 전력 소모가 낮고 수명이 긴 장점이 있어 대량 사용되고 있다.
본 발명의 내용은 제 1 반도체 구조, 제 2 반도체 구조 및 활성 영역을 포함하는 반도체 소자를 제공한다. 제 1 반도체 구조는 제 1 도펀트를 포함한다. 제 2 반도체 구조는 제 1 반도체 구조 상에 위치하며, 제 1 도펀트와 상이한 제 2 도펀트를 포함한다. 활성 영역은 제 1 반도체 구조와 제 2 반도체 구조 사이에 위치하며, 제 1 도펀트를 포함한다. 이 반도체 소자는 J_Emax A/cm2의 전류 밀도에서 최대 외부 양자 효율 Emax%를 가지며, 그 중, 0.001 A/cm2≤J_Emax A/cm2≤100A/cm2이고, 0.001*(J_Emax)A/cm2의 전류 밀도에서 상기 반도체 소자는 Emax%의 15% 이상의 외부 양자 효율을 가진다.
도 1a는 본 개시 내용의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1b 및 1c는 본 개시 내용의 일 실시예에 따른 반도체 소자의 단면 구조도 및 부분 확대도이다.
도 1d는 본 개시 내용의 일 실시예에 따른 반도체 소자의 단면 구조도이다.
도 1e는 본 개시 내용의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1f는 본 개시 내용의 일 실시예에 따른 반도체 소자의 단면 구조도이다.
도 2a는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 내부 양자 효율(IQE)의 관계를 나타내는 도면이다.
도 2b는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 외부 양자 효율(EQE)의 관계를 나타내는 도면이다.
도 2c는 본 개시 내용의 실시예에서 반도체 소자의 R값과 상대 EQE 비율의 관계를 나타내는 도면이다.
도 2d는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 외부 양자 효율(EQE)의 관계를 나타내는 도면이다.
도 3은 본 개시 내용의 일 실시예에 따른 반도체 소자에서 일부 범위의 소자의 농도와 깊이의 관계를 나타내는 도면이다.
도 4는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 내부 양자 효율(IQE)의 관계를 나타내는 도면이다.
도 5a는 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트의 단면 구조도이다.
도 5b는 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트의 단면 구조도이다.
도 6은 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트의 단면 구조도이다.
도 7은 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트의 평면도이다.
이하의 실시예에서는 도면에 따라 본 발명의 개념을 설명하되, 도면 또는 설명에서 유사하거나 동일한 구성 요소는 유사하거나 동일한 참조 부호를 사용하여 설명하며, 특별히 설명하지 않는 한 도면에서 각 구성 요소의 형상 또는 크기는 예시일 뿐 실제로 이에 한정되지 않는다. 특히 도면에 도시되지 않았거나 설명되지 않은 소자는 본 기술 분야의 기술자에게 알려진 형태일 수 있음을 유의해야 한다.
특별히 설명하지 않는 한, 일반식 InGaP는 Inx0Ga1-x0P(0<x0<1)를 나타내고, 일반식 AlInP는 Alx1In1-x1P(0<x1<1)를 나타내고, 일반식 AlGaInP는 Alx2Gax3In1-x2-x3P(0<x2<1, 0<x3<1)를 나타내며; 일반식 InGaAsP는 Inx4Ga1-x4Asx5P1-x5(0<x4<1, 0<x5<1)를 나타내고; 일반식 AlGaInAs는 Alx6Gax7In1-x6-x7As(0<x6<1, 0<x7<1)를 나타내며; 일반식 InGaNAs는 Inx8Ga1-x8Nx9As1-x9(0<x8<1, 0<x9<1)를 나타내고; 일반식 InGaAs는 Inx10Ga1-x10As(0<x10<1)를 나타내며; 일반식 AlGaAs는 Alx11Ga1-x11As(0<x11<1)를 나타내고; 일반식 InGaN은 Inx12Ga1-x12N(0<x12<1)을 나타내고; 일반식 AlGaN은 Alx13Ga1-x13N(0<x13<1)을 나타내며; 일반식 AlGaAsP는 Alx14Ga1-x14Asx15P1-x15(0<x14<1, 0<x15<1)을 나타내며; 일반식 InGaAsN은 Inx16Ga1-x16Asx17N1-x17(0<x16<1, 0<x17<1)을 나타내며; 일반식 AlInGaN은 Alx18Inx19Ga1-x18-x19N(0<x18<1, 0<x19<1)를 나타낸다. 서로 다른 목적에 따라 각 원소의 함량을 조절할 수 있으나, 예를 들어, 에너지 레벨을 조정하는 것에 한정되지 않으며, 또는 반도체 소자가 발광 소자인 경우, 이에 의해 발광 소자의 도메인 파장(domain wavelength) 또는 피크 파장(peak wavelength)을 조절할 수 있다.
본 개시 내용의 반도체 소자는, 예를 들어, 발광 소자(예를 들어, 발광 다이오드(light-emitting diode), 레이저 다이오드(laser diode)), 광 흡수 소자(예를 들어, 광전 다이오드(photo-detector)) 또는 비발광 소자이다. 본 기재 내용의 반도체 소자에 포함된 각 층의 조성 및 도펀트(dopant)는 2차 이온 질량 분석기(secondary ion mass spectrometer, SIMS)와 같은 임의의 적절한 방식으로 분석하여 얻을 수 있으며, 각 층의 두께는 투과 전자 현미경(transmission electron microscopy, TEM) 또는 주사 전자 현미경(scanning electron microscope, SEM) 등과 같은 임의의 적절한 방식으로 분석하여 얻을 수 있다.
본 기술분야에서 통상의 지식을 가진 자라면 후술하는 실시예에 기초하여 다른 구성 요소를 추가할 수 있음을 이해해야 한다. 예를 들어, 특별히 설명하지 않는 한, "제 1 층(또는 구조)은 제 2 층(또는 구조) 위에 위치한다"와 같은 설명은 제 1 층(또는 구조)과 제 2 층(또는 구조)이 직접 접촉하는 실시예를 포함할 수 있고, 제 1 층(또는 구조)과 제 2 층(또는 구조) 사이에 다른 구조를 가지며 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한 각 층(또는 구조)의 상하 위치 관계 등은 서로 다른 방향에서 관찰함에 따라 변경될 수 있음을 이해해야 한다.
또한, 본 기재 내용에서 일층 또는 구조가 "실질적으로 M으로 구성된다"는 설명은 상기 층 또는 구조의 주요 조성이 M임을 의미하지만, 상기 층 또는 구조가 도펀트 또는 불가피한 불순물(impurities)을 포함하는 것을 배제하지 않는다.
도 1a는 본 개시 내용의 일 실시예에 따른 반도체 소자(10)의 평면도이다. 도 1b는 도 1a의 반도체 소자(10)가 X-X`선을 따른 단면 구조도이다. 도 1c는 도 1b의 반도체 소자(10)의 영역(R)의 부분 확대도이다. 도 1a에 도시된 바와 같이, 위에서 보았을 때, 반도체 소자(10)는 길이(L0) 및 폭(W0)을 가질 수 있다. 길이(L0) 및 폭(W0)은 각각 500μm 이하, 예를 들어 각각 450μm, 400μm, 350μm, 300μm, 250μm, 200μm, 150μm, 100μm, 50μm, 30μm 또는 10μm 이하일 수 있으며, 1μm 이상일 수 있다. 위에서 보았을 때, 반도체 소자(10)는 직사각형 또는 원형일 수 있다. 일 실시예에서, 반도체 소자(10)의 길이(L0) 및 폭(W0)은 대략 동일하며, 정사각형을 나타낼 수 있다. 일 실시예에서, 위에서 보았을 때, 반도체 소자(10)의 상부 표면의 면적(L0 * W0)은 10000μm2 이하이며, 예를 들어 1μm2 내지 5000μm2 범위(예를 들어 100μm2, 625μm2, 1250μm2, 2000μm2 또는 2500μm2) 내에 있다. 도 1a 및 1b에 도시된 바와 같이, 반도체 소자(10)는 기판(100), 에피택셜 구조(102), 제 1 전극(110) 및 제 2 전극(112)을 포함한다. 에피택셜 구조(102)는 기판(100) 위에 위치한다. 제 1 전극(110)은 에피택셜 구조(102) 위에 위치하고, 제 2 전극(112)은 기판(100) 아래에 위치한다.
기판(100)은 전도 재료 또는 절연 재료를 포함하며, 상기 전도 재료는 예를 들어, 갈륨비소(GaAs), 인화인듐(InP), 실리콘카바이드(SiC), 인화갈륨(GaP), 아연산화물(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 게르마늄(Ge) 또는 실리콘(Si) 등이다. 상기 절연 재료는 예를 들어 사파이어(Sapphire) 등이다. 일 실시예에서, 기판(100)은 성장 기판이고, 다시 말해서 기판(100) 위에 유기 금속 화학 기상 증착법(MOCVD)을 통해 에피택셜 구조(102)를 형성할 수 있다. 일 실시예에서, 기판(100)은 성장 기판이 아니라 접합 기판이며, 접착 재료에 의해 에피택셜 구조(102)와 접합될 수 있다.
도 1b에 도시된 바와 같이, 에피택셜 구조(102)는 제 1 반도체 구조(104), 제 2 반도체 구조(106) 및 제 1 반도체 구조(104)와 제 2 반도체 구조(106) 사이의 활성 영역(108)을 포함한다. 제 1 반도체 구조(104)와 제 2 반도체 구조(106)는 서로 상반되는 전도 형태를 가질 수 있다. 예를 들어, 제 1 반도체 구조(104)는 n형이고, 제 2 반도체 구조(106)는 p형이거나, 또는 제 1 반도체 구조(104)는 p형이고, 제 2 반도체 구조(106)는 n형이다. 이에 의해, 제 1 반도체 구조(104)와 제 2 반도체 구조(106)는 각각 전자 및 정공을 제공할 수 있다. 제 1 반도체 구조(104), 제 2 반도체 구조(106) 및 활성 영역(108)은 각각 III-V족 반도체 재료를 포함할 수 있다. 상기 III-V족 반도체 재료는 Al, Ga, As, P, N 또는 In을 포함할 수 있다. 일 실시예에서, 제 1 반도체 구조(104), 제 2 반도체 구조(106) 및 활성 영역(108)은 N을 포함하지 않을 수 있다. 구체적으로, 상기 III-V족 반도체 재료는 2원 화합물 반도체(예를 들어 GaAs, GaP 또는 GaN), 3원 화합물 반도체(예를 들어 InGaAs, AlGaAs, InGaP, AlInP, InGaN 또는 AlGaN) 또는 4원 화합물 반도체(예를 들어 AlGaInAs, AlGaInP, AlInGaN, InGaAsP, InGaAsN 또는 AlGaAsP)일 수 있다. 일 실시예에서, 활성 영역(108)은 실질적으로 3원 화합물 반도체(예를 들어 InGaAs, AlGaAs, InGaP, AlInP, InGaN 또는 AlGaN) 또는 4원 화합물 반도체(예를 들어 AlGaInAs, AlGaInP, AlInGaN, InGaAsP, InGaAsN 또는 InGaAsN)로 구성된다.
반도체 소자(10)는 이중 헤테로 구조(double heterostructure, DH), 양면 이중 헤테로 구조(double-side double heterostructure, DDH) 또는 다중 양자 우물(multiple quantum wells, MQW) 구조를 포함할 수 있다. 일 실시예에 따르면, 반도체 소자(10)가 발광 소자일 경우, 또 반도체 소자(10)가 작동할 때, 활성 영역(108)은 광선을 방출할 수 있다. 상기 광선은 가시 광선 또는 비가시 광선을 포함한다. 반도체 소자(10)에서 방출되는 광선은 활성 영역(108)의 재료 조성에 의해 결정된다. 예를 들어, 활성 영역(108)의 재료가 InGaN 계열을 포함하는 경우, 예를 들어, 피크 파장(peak wavelength)이 400nm 내지 490nm인 청색광, 진한 청색광 또는 피크 파장이 490nm 내지 550nm인 녹색광을 방출할 수 있다; 활성 영역(108)의 재료가 AlGaN 계열을 포함하는 경우, 예를 들어, 피크 파장이 250nm 내지 400nm인 자외선을 방출할 수 있고, 활성 영역(108)의 재료가 InGaAs 계열, InGaAsP 계열, AlGaAs 계열 또는 AlGaInAs 계열을 포함하는 경우, 예를 들어, 피크 파장이 700nm 내지 1700nm인 적외선을 방출할 수 있고, 활성 영역(108)의 재료가 InGaP 계열 또는 AlGaInP 계열을 포함하는 경우, 예를 들어, 피크 파장이 610nm 내지 700nm인 적색광 또는 피크 파장이 530nm 내지 600nm인 황색광을 방출할 수 있다.
일 실시예에서, 활성 영역(108)은 배리어층(108a) 및 이에 인접하는 웰층(108b)으로 구성된 반도체 적층(108c)을 포함할 수 있다. 즉, 한쌍의 반도체 적층(108c)은 하나의 배리어층(108a)과 하나의 웰층(108b)을 포함한다. 구체적으로, 활성 영역(108)은 하나 또는 복수 쌍의 반도체 적층(108c)을 포함할 수 있다. 일 실시예에서, 반도체 적층(108c)의 쌍의 수는 2 이상일 수 있다. 일 실시예에서, 반도체 적층(108c)의 쌍의 수는 20 이하일 수 있고, 10 이하일 수 있다. 반도체 적층(108c)의 쌍의 수는 예를 들어 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18 또는 19이다. 일 실시예에서, 활성 영역(108)이 5쌍 이하의 반도체 적층(108c)(즉, 5개 이하의 배리어층(108a) 및 5개 이하의 웰층(108b))을 포함할 경우, 반도체 소자(10)는 상대적으로 높은 양자 효율을 가질 수 있다. 특히 저전류 밀도(예를 들어 1A/cm2 이하의 작동) 또는 저전류(예를 들어 10mA 이하)에서 작동할 때 소자 효율 표현이 더 좋다. 구체적으로, 전류 밀도는 반도체 소자(10)에 인가된 전류의 크기(단위는 암페어(A))를 에피택셜 구조(102) 위의 평면 면적(단위 cm2)으로 나눔으로써 얻을 수 있다. 일 실시예에서, 에피택셜 구조(102)의 평면 면적은 1μm2 내지 2500μm2의 범위, 예를 들어 50μm2 내지 100μm2, 600μm2, 1200μm2, 1500μm2 또는 2000μm2일 수 있다. 위에서 볼 때, 에피택셜 구조(102)가 상이한 크기의 다수의 면적을 가질 경우, 상술한 평면 면적은 이들 면적에서 가장 큰 것을 가리킨다.
배리어층(108a) 및/또는 웰층(108b)은 알루미늄을 포함할 수 있다. 일 실시예에서, 활성 영역(108)은 n쌍의 반도체 적층(108c)을 포함하고 n개의 배리어층(108a) 및 n개의 웰층(108b)을 가지며, 여기서 n은 양의 정수이고, 각 배리어층(108a)은 각각 제 1 알루미늄 함량 백분율(ai%, i = 1, 2 ... n)을 가질 수 있고, 각 웰층(108b)은 각각 제 2 알루미늄 함량 백분율(bi%, i = 1, 2 ... n)을 가질 수 있다. a1%는 제 1 배리어층(108a)의 제 1 알루미늄 함량 백분율이고, a2%는 제 2 배리어층(108a)의 제 1 알루미늄 함량 백분율이며, an%는 제 n 배리어층(108a)의 제 1 알루미늄 함량 백분율이고; b1%는 제 1 웰층(108b)의 제 2 알루미늄 함량 백분율이고, b2%는 제 2 웰층(108b)의 제 2 알루미늄 함량 백분율이며, bn%는 제 n 웰층(108b)의 제 2 알루미늄 함량 백분율이다. 일 실시예에서, 각 층의 배리어층(108a)의 제 1 알루미늄 함량 백분율은 서로 동일하거나 상이할 수 있다. 배리어층(108a) 사이의 알루미늄 함량 백분율(Al%)의 차이는 0 - 1 원자%일 수 있다. 일 실시예에서, 각 층의 웰층(108b)의 제 2 알루미늄 함량 백분율은 서로 동일하거나 상이할 수 있다. 웰층(108b) 사이의 알루미늄 함량 백분율(Al%)의 차이는 0 - 1 원자%일 수 있다.
구체적으로, 제 1 알루미늄 함량 백분율 및 제 2 알루미늄 함량 백분율은 각각 배리어층(108a) 및 웰층(108b) 중의 Al의 원자 백분율(atom%)을 의미하며, 예를 들어 에너지 분산 분광기(Energy Dispersive Spectrometer, EDX)를 통해 배리어층(108a) 및 웰층(108b)을 측정하여 얻을 수 있다. 예를 들어, 배리어층(108a)이 Alz1Ga0.5-z1In0.5P(0≤z1≤0.5)를 포함하고, 웰층(108b)이 Alz2Ga0.5-z2In0.5P(0≤z2≤0.5)를 포함하는 경우, EDX의 측정 결과에 의해 z1 및 z2를 얻을 수 있다. 여기서, 배리어층(108a)의 제 1 알루미늄 함량 백분율(ai%)은 z1 * 100%로 정의될 수 있고, 웰층(108b)의 제 2 알루미늄 함량 백분율(bi%)은 z2 * 100%로 정의될 수 있다. 즉, 알루미늄 함량 백분율은 모든 III족 원소의 원자 백분율 총합에서 Al이 차지하는 비율을 의미한다. 예를 들어, z1 = 0.3이면 제 1 알루미늄 함량 백분율은 30%임을 의미한다. 일 실시예에서, 배리어층(108a) 및 웰층(108b)의 알루미늄 함량의 백분율도 SIMS 분석에 의해 얻을 수 있다. 일 실시예에서, 제 1 알루미늄 함량 백분율은 제 2 알루미늄 함량 백분율보다 크다. 일 실시예에서, 제 1 알루미늄 함량 백분율은 15% 내지 50% 범위일 수 있으며, 예를 들어, 20%, 25%, 30%, 35%, 40%, 45% 또는 50%이다. 일 실시예에서, 제 2 알루미늄 함량 백분율은 0% 내지 15% 범위일 수 있으며, 예를 들어, 5% 또는 10%이다. 일 실시예에서, 제 1 알루미늄 함량 백분율이 25% 이상일 때, 배리어층(108a)이 전자를 제한하는 능력을 더 개선할 수 있으며, 더 바람직한 양자 효율(예를 들어 EQE 또는 IQE)를 가진다. 일 실시예에서, 제 1 알루미늄 함량 백분율이 35% 이상일 때, 더 바람직한 양자 효율을 가질 수 있다.
일 실시예에서, 활성 영역(108)은 n쌍의 반도체 적층(108c)을 포함하고, n개의 배리어층(108a) 및 n개의 웰층(108b)을 가지며, 여기서 n은 양의 정수이고, 각 배리어층(108a)은 각각 제 1 두께(t1i, i = 1, 2 ... n)를 가지고, 각 웰층(108b)은 각각 제 2 두께(t2i, i = 1, 2 ... n)를 가질 수 있다. 제 1 두께는 제 2 두께보다 크거나 같을 수 있다. t11은 제 1 배리어층(108a)의 제 1 두께이고, t12는 제 2 배리어층(108a)의 제 1 두께이며, t1n은 제 n 배리어층(108a)의 제 1 두께이고, t21은 제 1 웰층(108b)의 제 2 두께이며, t22는 제 2 웰층(108b)의 제 2 두께이고, t2n은 제 n 웰층(108b)의 제 2 두께이다. 일 실시예에서, 각 층의 배리어층(108a)의 제 1 두께는 동일하거나 상이할 수 있고, 배리어층(108a) 사이의 두께 차이는 0 내지 1nm일 수 있다. 일 실시예에서, 각 층의 웰층(108b)의 제 2 두께는 서로 동일하거나 상이할 수 있고, 웰층(108b) 사이의 두께 차이는 0 내지 1nm일 수 있다. 제 1 두께 및 제 2 두께는 각각 200Å 이하일 수 있으며, 예를 들어 각각 약 150Å, 100Å, 50Å 또는 10Å일 수 있다. 일 실시예에서, 배리어층(108a) 및 웰층(108b)의 두께가 모두 200Å 이하일 수 있으며, 반도체 소자(10)의 양자 효율이 비교적 바람직하다. 일 실시예에서, 제 1 두께(t1i)와 제 2 두께(t2i)의 비는 2 : 1 내지 40 : 1의 범위에 있다. 예를 들어, 제 1 두께와 제 2 두께의 비(t1i/t2i)는 10 : 1 내지 35 : 1의 범위일 수 있다. 비교적 큰 제 1 두께를 가짐으로써, 배리어층(108a)이 전자를 제한하는 능력을 향상시킬 수 있다. 일 실시예에서, 제 1 두께는 20Å 내지 4000Å 범위일 수 있으며, 예를 들어 100Å 이상 2000Å 이하일 수 있다. 제 2 두께는 10Å 내지 200Å 범위일 수 있으며, 예를 들어, 150Å, 100Å 또는 50Å일 수 있다.
도 1b에 도시된 바와 같이, 제 1 반도체 구조(104)는 제 1 제한층(114)을 포함하고, 제 2 반도체 구조(106)는 제 2 제한층(116)을 포함한다. 본 실시예에서, 제 1 제한층(114) 및 제 2 제한층(116)은 활성 영역(108)에 인접하고 활성 영역(108)과 직접 접촉한다. 제 1 제한층(114) 및 제 2 제한층(116)은 각각 3원 화합물 반도체(예를 들어 InGaAs, AlGaAs, InGaP, AlInP, InGaN 또는 AlGaN) 또는 4원 화합물 반도체(예를 들어 AlGaInAs, AlGaInP ,AlInGaN, InGaAsP, InGaAsN 또는 AlGaAsP)와 같은 III-V족 반도체 재료를 포함할 수 있다. 일 실시예에서, 제 1 제한층(114) 및 제 2 제한층(116)은 배리어층(108a)과 동일한 재료를 갖는다. 제 1 제한층(114) 및/또는 제 2 제한층(116)은 알루미늄을 포함할 수 있다. 제 1 제한층(114)은 제 3 알루미늄 함량 백분율을 가질 수 있고, 제 2 제한층(116)은 제 4 알루미늄 함량 백분율을 가질 수 있다. 상술한 바와 같이, 여기서 알루미늄 함량 백분율은 모든 III족 원소의 원자 백분율 총합에서 Al이 차지하는 비율을 나타낸다. 일 실시예에서, 제 3 알루미늄 함량 백분율 및 제 4 알루미늄 함량 백분율은 모두 제 2 알루미늄 함량 백분율보다 크다. 일 실시예에서, 제 3 알루미늄 함량 백분율 및 제 4 알루미늄 함량 백분율은 제 1 알루미늄 함량 백분율보다 크거나 같다. 일 실시예에서, 제 1 제한층(114)은 제 3 두께(t3)를 가질 수 있고, 제 2 제한층(116)은 제 4 두께(t4)를 가질 수 있다. 제 3 두께 및 제 4 두께는 서로 동일하거나 상이할 수 있다. 일 실시예에서, 제 3 두께는 제 2 두께보다 크거나 같고, 제 4 두께는 제 2 두께보다 크거나 같으며, 이에 의해 제 1 제한층(114) 및 제 2 제한층(116)이 전자를 제한하는 능력을 향상시킬 수 있다. 일 실시예에서, 제 3 두께와 제 1 두께 또는 제 2 두께의 비(t3/t1i 또는 t3/t2i)는 1.5:1 내지 10:1의 범위에 있으며, 예를 들어 2:1, 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1이다. 일 실시예에서, 제 4 두께와 제 1 두께 또는 제 2 두께의 비(t4/t1i 또는 t4/t2i)는 1.5:1 내지 10:1의 범위이며, 예를 들어 2:1, 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1이다. 일 실시예에서, t3/t1i, t3/t2i, t4/t1i 또는 t4/t2i가 상기 범위 내에 있을 때, 제 1 제한층(114)/제 2 제한층(116)의 전자 제한 능력이 더욱 향상될 수 있다.
일 실시예에서, 활성 영역(108)은 제 1 도펀트를 포함한다. 제 1 도펀트는 활성 영역(108)에서 도핑 농도를 갖는다. 제 1 도펀트는 활성 영역(108)에 대해 n형 또는 p형 도펀트일 수 있다. 일 실시예에서, 제 1 도펀트는 원소 주기율표에서 제II족, 제IV족 또는 제VI족 원소를 포함할 수 있다. 일 실시예에서, 제 1 도펀트는 C, Zn, Si, Ge, Sn, Se, Mg 또는 Te를 포함한다. 일 실시예에서, 활성 영역(108)에서의 제 1 도펀트의 도핑 농도는 1×1016/cm3 이상이다. 일 실시예에서, 활성 영역(108)에서의 제 1 도펀트의 도핑 농도는 1×1018/cm3 미만이다. 구체적으로, 활성 영역(108)에서의 제 1 도펀트의 도핑 농도는 5×1015/cm3 내지 1×1016/cm3, 5×1016/cm3, 8×1016/cm3, 1×1017/cm3 또는 5×1017/cm3의 범위에 있을 수 있다. 제 1 도펀트는 제 1 반도체 구조(104) 및/또는 제 2 반도체 구조(106)에 분포될 수도 있다. 일 실시예에서, 제 1 반도체 구조(104)에서의 제 1 도펀트의 도핑 농도는 활성 영역(108)에서의 제 1 도펀트의 도핑 농도보다 높다. 일 실시예에서, 제 1 도펀트는 적어도 제 1 제한층(114) 및 활성 영역(108)에 분포된다. 일 실시예에서, 제 1 도펀트는 제 1 제한층(114) 및 활성 영역(108)에 연속적이고 중단없이 분포되고, 1×1016/cm3 이상의 도핑 농도를 가질 수 있다. "제 1 제한층(114) 및 활성 영역(108)에서 연속적으로 중단없이 분포"는 SIMS로 제 1 제한층(114) 및 활성 영역(108)을 분석할 때, 제 1 제한층(114) 및 활성 영역(108)의 각 깊이 위치에서 모두 제 1 도펀트의 신호를 얻을 수 있음을 나타낼 수 있다. 구체적으로, 일 실시예에서, SIMS로 제 1 도펀트를 분석할 때, 제 1 도펀트는 적어도 활성 영역(108)에서 떨어진 제 1 제한층(114)의 표면에서 활성 영역(108)과 제 2 제한층(116)의 계면 사이에 존재하며, 또 활성 영역(108)의 각 배리어층(108a)과 각 웰층(108b)에 존재한다.
일 실시예에서, 제 1 제한층(114)에 가장 가까운 활성 영역(108)의 반도체 적층(108c)에서, 제 1 도펀트의 도핑 농도는 1×1016/cm3 이상 1×1018/cm3 이하일 수 있다. 일 실시예에서, 제 2 제한층(116)에 가장 가까운 활성 영역(108)의 반도체 적층(108c)에서, 제 1 도펀트의 도핑 농도는 1×1016/cm3 이상 1×1017/cm3 이하일 수 있다. 일 실시예에서, 제 1 제한층(114)에 가장 가까운 활성 영역(108)의 반도체 적층(108c)의 제 1 도펀트의 도핑 농도는 제 2 제한층(116)에 가장 가까운 활성 영역(108)의 반도체 적층(108c)의 제 1 도펀트의 도핑 농도보다 크거나 동일하다. 일 실시예에서, 제 1 도펀트는 적어도 제 1 제한층(114), 제 2 제한층(116) 및 활성 영역(108)에 분포된다. 일 실시예에서, 제 1 제한층(114)에서의 제 1 도펀트의 도핑 농도는 활성 영역(108)에서의 제 1 도펀트의 도핑 농도보다 크거나 동일하다. 일 실시예에서, 활성 영역(108)에서의 제 1 도펀트의 도핑 농도는 제 2 제한층(116)에서의 제 1 도펀트의 도핑 농도보다 크거나 동일하다. 일 실시예에서, 제 1 도펀트의 도핑 농도는 제 1 제한층(114)에서 제 2 제한층(116)으로 점차 감소한다. 구체적으로, 일 실시예에서, 제 1 제한층(114)에서의 제 1 도펀트는 최소 도핑 농도(c1)를 가질 수 있고, 제 2 제한층(116)에서의 제 1 도펀트는 최소 도핑 농도(c2)를 가질 수 있으며, 활성 영역(108)에서의 제 1 도펀트는 최소 도핑 농도(c3)를 가질 수 있으며, 여기서 c1≥c3≥c2이다. 최소 도핑 농도(c1, c2, c3)는 각각 제 1 제한층(114), 제 2 제한층(116) 및 활성 영역(108)에서의 제 1 도펀트 도핑 농도의 최소값일 수 있다. SIMS를 사용하여 제 1 도펀트를 분석할 경우, 위에서 언급한 최소값은 각각 SIMS 분석 결과에서 제 1 도펀트 농도 곡선이 제 1 제한층(114), 제 2 제한층(116) 및 활성 영역(108)에서 가장 낮은 파곡(波谷) 위치에 있는 것에 대응할 수 있다(명백한 파곡이 없는 경우 검출 가능한 최소 농도값을 가리킨다).
제 1 반도체 구조(104)는 제 1 제한층(114) 아래에 위치한 제 1 커버층(118)을 더 포함할 수 있다. 제 1 커버층(118)은 3원 화합물 반도체(예를 들어 InGaAs, AlGaAs, InGaP, AlInP, InGaN, 또는 AlGaN) 또는 4원 화합물 반도체(예를 들어 AlGaInAs, AlGaInP, AlInGaN, InGaAsP, InGaAsN 또는 AlGaAsP)와 같은 III-V족 반도체 재료를 포함할 수 있다. 일 실시예에서, 제 1 커버층(118)도 제 1 도펀트를 포함한다. 일 실시예에서, 제 1 커버층(118)에서의 제 1 도펀트의 도핑 농도는 제 1 제한층(114)에서의 제 1 도펀트의 도핑 농도보다 크거나 같다.
일 실시예에서, 제 1 반도체 구조(104)는 제 1 커버층(118)의 아래에 위치한 제 1 윈도우 층(도시되지 않음)을 선택적으로 더 포함할 수 있다. 제 1 윈도우 층은 3원 화합물 반도체(예를 들어 InGaAs, AlGaAs, InGaP, AlInP, InGaN, 또는 AlGaN) 또는 4원 화합물 반도체(예를 들어 AlGaInAs, AlGaInP, AlInGaN, InGaAsP, InGaAsN 또는AlGaAsP)와 같은 III-V족 반도체 재료를 포함할 수 있다. 제 1 윈도우 층과 제 1 커버층(118)의 재료는 상이할 수 있다. 일 실시예에서, 제 1 윈도우 층의 두께는 제 1 커버층(118)의 두께보다 크다. 일 실시예에서, 제 1 윈도우 층도 제 1 도펀트를 포함한다. 일 실시예에서, 제 1 윈도우 층에서의 제 1 도펀트의 도핑 농도는 제 1 커버층(118) 또는 제 1 제한층(114)에서의 제 1 도펀트의 도핑 농도보다 크거나 동일하다. 일 실시예에서, 제 1 커버층(118) 및/또는 제 1 윈도우 층에서, 제 1 도펀트의 도핑 농도는 1×1019/cm3 이하이며, 예를 들어 5×1017/cm3 내지 1×1018/cm3, 2×1018/cm3 또는 3×1018/cm3 범위에 있다.
일 실시예에서, 제 2 반도체 구조(106)는 제 2 제한층(116) 위에 위치한 제 2 커버층(119)을 더 포함한다. 제 2 커버층(119)은 3원 화합물 반도체(예를 들어 InGaAs, AlGaAs, InGaP, AlInP, InGaN 또는 AlGaN) 또는 4원 화합물 반도체(예를 들어 AlGaInAs, AlGaInP, AlInGaN, InGaAsP, InGaAsN 또는 AlGaAsP)와 같은 III-V족 반도체 재료를 포함할 수 있다. 일 실시예에서, 제 2 커버층(119)은 제 1 도펀트와 상이한 제 2 도펀트를 포함한다. 일 실시예에서, 제 2 도펀트는 원소 주기율표에서 제II족, 제IV족 또는 제VI족 원소를 포함할 수 있다. 일 실시예에서, 제 2 도펀트는 C, Zn, Si, Ge, Sn, Se, Mg 또는 Te를 포함한다. 제 2 도펀트도 활성 영역(108) 및/또는 제 2 제한층(116)에 분포될 수 있다. 일 실시예에서, 제 1 도펀트 및 제 2 도펀트는 제 2 제한층(116) 및/또는 제 2 커버층(119)에 동시에 존재할 수 있다. 일 실시예에서, 제 2 제한층(116) 및/또는 제 2 커버층(119)에서의 제 2 도펀트는 1×1016/cm3 이상의 도핑 농도를 가질 수 있다.
일 실시예에서, 제 1 반도체 구조(104)는 제 1 도펀트 및 제 2 도펀트와 상이한 제 3 도펀트를 포함할 수 있다. 일 실시예에서, 제 3 도펀트는 제 1 커버층(118) 및/또는 제 1 윈도우 층에 분포된다. 일 실시예에서, 제 1 도펀트는 제 1 커버층(118), 제 1 제한층(114) 및 활성 영역(108)에 분포되고, 제 3 도펀트는 주로 제 1 윈도우 층에 분포된다. 일 실시예에서, 제 1 도펀트 및 제 3 도펀트는 제 1 제한층(114), 활성 영역(108), 제 1 커버층(118) 또는 제 1 윈도우 층에 동시에 존재하지 않는다. 예를 들어, 제 1 제한층(114), 활성 영역(108), 제 1 커버층(118) 또는 제 1 윈도우 층에서, 제 1 도펀트와 제 3 도펀트 중의 하나의 최소 도핑 농도는 1×1016/cm3 미만이다. 일 실시예에서, 제 3 도펀트는 원소 주기율표에서 제II족, 제IV족 또는 제VI족 원소를 포함할 수 있다. 일 실시예에서, 제 3 도펀트는 C, Zn, Si, Ge, Sn, Se, Mg 또는 Te를 포함한다. 일 실시예에서, 제 3 도펀트의 원자 반경은 제 1 도펀트 또는 제 2 도펀트의 원자 반경보다 작다. 일 실시예에서, 제 1 반도체 구조(104)의 경우, 제 1 도펀트와 제 3 도펀트는 동일한 전도 형태의 도펀트이고, 제 2 도펀트는 상반되는 전도 형태의 도펀트이다. 예를 들어, 제 1 반도체 구조(104)의 경우, 제 1 도펀트 및 제 3 도펀트는 p형 도펀트이고, 제 2 도펀트는 n형 도펀트이거나, 제 1 도펀트 및 제 3 도펀트는 n형 도펀트이고, 제 2 도펀트는 p형 도펀트이다. 일 실시예에서, 제 1 도펀트는 제 1 커버층(118)에서 제 2 제한층(116)까지 연속적으로 중단없이 분포되고, 예를 들어, SIMS으로 제 1 커버층(118) 내지 제 2 제한층(116)을 분석할 경우, 제 1 커버층(118)에서 제 2 제한층(116)의 각 깊이 위치에서 모두 제 1 도펀트의 신호를 얻을 수 있다. 일 실시예에서, 제 2 도펀트는 제 2 커버층(119)에 연속적이고 중단없이 분포되고, 예를 들어, SIMS로 제 2 커버층(119)을 분석할 경우, 제 2 커버층(119)의 각 깊이 위치에서 모두 제 2 도펀트의 신호를 얻을 수 있다. 일 실시예에서, 제 3 도펀트는 제 1 윈도우 층에 연속적이고 중단없이 분포되고, 예를 들어, SIMS로 제 1 윈도우 층을 분석할 경우, 제 1 윈도우 층의 각 깊이 위치에서 모두 제 3 도펀트의 신호를 얻을 수 있다. 일 실시예에서, 제 2 제한층(116)에서의 제 2 도펀트의 도핑 농도는 제 2 커버층(119)에서의 제 2 도펀트의 도핑 농도보다 약간 작을 수 있다. 일 실시예에서, 제 1 윈도우 층에서의 제 3 도펀트의 도핑 농도는 제 1 커버층(118)에서의 제 3 도펀트의 도핑 농도보다 클 수 있다. 일 실시예에서, 제 1 도펀트 및 제 3 도펀트는 제 1 윈도우 층과 제 1 커버층(118)의 계면에 동시에 존재할 수 있다.
제 1 전극(110) 및 제 2 전극(112)은 외부 전원과 전기적으로 연결하기 위해 사용된다. 제 1 전극(110) 및 제 2 전극(112)의 재료는 서로 동일하거나 상이할 수 있으며, 예를 들어 각각 금속 산화물 재료, 금속 또는 합금을 포함한다. 금속 산화물 재료는 인듐주석산화물(ITO), 인듐산화물(InO), 주석산화물(SnO), 카드뮴주석산화물(CTO), 안티몬주석산화물(ATO), 알루미늄아연산화물(AZO), 아연주석산화물(ZTO), 아연갈륨산화물(GZO), 인듐텅스텐산화물(IWO), 아연산화물(ZnO) 또는 인듐아연산화물(IZO) 등을 포함한다. 금속은, 게르마늄(Ge), 베릴륨(Be), 아연(Zn), 금(Au), 백금(Pt), 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 또는 구리(Cu) 등을 들 수 있다. 합금은 상술한 금속으로 이루어지는 군에서 선택된 적어도 2 개를 포함할 수 있으며, 예를 들어, 게르마늄 금 니켈(GeAuNi), 베릴륨 금(BeAu), 게르마늄 금(GeAu) 또는 아연 금(ZnAu) 등이다. 도 1a에 도시된 바와 같이, 제 1 전극(110)은 전극 패드(110a) 및 전극 패드(110a)에 연결된 연신 전극(110b)을 포함할 수 있다. 본 실시예에서, 연신 전극(110b)은 제 1 연신부(110b1) 및 제 2 연신부(110b2)를 포함한다. 제 1 연신부(110b1)는 전극 패드(110a)와 직접 접촉하고, 제 2 연신부(110b2)는 제 1 연신부(110b1)와 직접 접촉하여 제 1 연신부(110b1)와 직교하는 방향으로 연신될 수 있다. 일 실시예에서, 반도체 소자(10)는 하나의 전극 패드(110a)만 가질 수 있으나, 이에 제한되지 않는다.
도 1d는 본 개시 내용의 실시예에 따른 반도체 소자(20)의 단면 구조도이다. 본 실시예의 반도체 소자(20)와 반도체 소자(10)의 주요 차이점은 반도체 소자(20)가 절연층(120), 전도층(122), 반사층(124) 및 접합 구조(128)를 더 포함한다는 점이다. 절연층(120), 전도층(122), 반사층(124) 및 접합 구조(128)는 에피택셜 구조(102)와 기판(100) 사이에 위치한다. 본 실시예에서, 절연층(120)과 제 2 반도체 구조(106)는 서로 연결되고, 제 1 전극(110)은 제 1 반도체 구조(104) 위에 위치하면서 제 1 반도체 구조(104)에 연결되고 전기적으로 연결된다. 전도층(122)은 절연층(120)을 덮고, 반사층(124)은 전도층(122)을 덮으며, 접합 구조(128)는 기판(100)과 반사층(124) 사이에 위치한다.
절연층(120)은 패턴화된 유전체층일 수 있으며, 예를 들어 질화규소(SiNx), 산화알루미늄(AlOx), 산화규소(SiOx), 불화마그네슘(MgFx) 또는 그 조합과 같이 굴절률(refractive index)이 2 미만인 절연 재료를 포함한다. 일 실시예에서, x = 1.5 또는 2이다. 도 1d에 도시된 바와 같이, 절연층(120)은 복수의 공극(126)을 가지며, 전도층(122)은 절연층(120)을 덮고 공극(126)을 채울 수 있으며, 전도층(122) 및 에피택셜 구조(102)는 공극(126)에서 접촉 영역을 형성할 수 있다. 이에 의해, 전도층(122)은 에피택셜 구조(102)에 전기적으로 연결될 수 있다. 전도층(122)은 금속 또는 금속 산화물을 포함할 수 있다. 금속은 은(Ag), 게르마늄(Ge), 금(Au), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 금속 산화물은 인듐주석산화물(ITO), 인듐산화물(InO), 주석산화물(SnO), 카드뮴주석산화물(CTO), 안티몬주석산화물(ATO), 알루미늄아연산화물(AZO), 아연주석산화물(ZTO), 아연갈륨산화물(GZO), 인듐텅스텐산화물(IWO), 아연산화물(ZnO), 인듐아연산화물(IZO) 또는 상기 재료의 조합을 포함할 수 있다.
반사층(124)은 활성 영역(108)에서 방출된 광선을 반사하여 반도체 소자(20)를 빠져나가 제 1 전극(110)을 향할 수 있게 한다. 반사층(124)은 반도체 재료, 금속 또는 합금을 포함할 수 있다. 반도체 재료는 III-Ⅴ족 반도체 재료, 예를 들어 2원, 3원 또는 4원 III-V족 반도체 재료를 포함할 수 있다. 금속은 구리(Cu), 알루미늄(Al), 주석(Sn), 금(Au), 은(Ag), 납(Pb), 티타늄(Ti), 니켈(Ni), 백금(Pt) 또는 텅스텐(W) 등을 포함하나, 이에 한정되지 않는다. 합금은 상술한 금속으로 이루어진 군에서 선택된 적어도 2종을 포함할 수 있다. 일 실시예에서, 반사층(124)은 분산 브래그 반사기 구조(Distributed Bragg Reflector structure, DBR)를 포함할 수 있다. 분산 브래그 반사기 구조는 굴절률이 서로 다른 2개 이상의 반도체 재료를 교대로 적층하여 형성할 수 있으며, 예를 들어 AlAs/GaAs, AlGaAs/GaAs 또는 InGaP/GaAs로 형성할 수 있다.
접합 구조(128)는 기판(100)과 반사층(124)을 연결한다. 일 실시예에서, 접합 구조(128)는 단일 층 또는 복수 층(도시되지 않음)일 수 있다. 접합 구조(128)의 재료는 투명 전도성 재료, 금속 또는 합금을 포함할 수 있다. 투명 전도성 재료는 인듐주석산화물(ITO), 인듐산화물(InO), 주석산화물(SnO), 카드뮴주석산화물(CTO), 안티몬주석산화물(ATO), 알루미늄아연산화물(AZO), 아연주석산화물(ZTO), 아연갈륨산화물(GZO), 아연산화물(ZnO), 갈륨인화물(GaP), 인듐세륨산화물(ICO), 인듐텅스텐산화물(IWO), 인듐티타늄산화물(ITiO), 인듐아연산화물(IZO), 인듐갈륨산화물(IGO), 갈륨알루미늄아연산화물(GAZO), 그래핀(graphene) 또는 상기 재료의 조합을 포함하나, 이에 한정되지 않는다. 금속은 구리(Cu), 알루미늄(Al), 주석(Sn), 금(Au), 은(Ag), 납(Pb), 티타늄(Ti), 니켈(Ni), 백금(Pt) 또는 텅스텐(W) 등을 포함하나, 이에 한정되지 않는다. 합금은 상술한 금속으로 이루어진 군에서 선택된 적어도 2종을 포함할 수 있다.
도 1d에 제 1 반도체 구조(104)가 활성 영역(108)의 위에 위치하고, 제 2 반도체 구조(106)가 활성 영역(108)의 아래에 위치하는 것으로 도시되어 있지만, 다른 실시예에서, 다음 유형을 가질 수도 있다: 제 1 반도체 구조(104)는 활성 영역(108)의 아래에 위치하면서 절연층(120) 및 전도층(122)에 연결되고, 제 2 반도체 구조(106)는 활성 영역(108)의 위에 위치하면서 제 1 전극(110)에 연결된다. 본 실시예에서 기타 각 층 또는 구조의 위치, 상대적 관계 및 재료 조성 등 내용 및 구조적 변화예는 모두 이전 실시예에서 상세히 설명되었으므로, 여기서 반복하여 설명하지 않는다.
도 1e는 본 개시 내용의 일 실시예에 따른 반도체 소자(40)의 평면도이다. 도 1f는 도 1e의 반도체 소자(40)의 Y-Y`선에 따른 단면 구조도이다. 본 실시예에서 반도체 소자(40)와 반도체 소자(10)의 주요 차이점은 반도체 소자(40) 중의 제 1 전극(110) 및 제 2 전극(112)이 기판(100)의 동일 측에 위치하는 반면, 반도체 소자(10) 중의 제 1 전극(110) 및 제 2 전극(112)은 각각 기판(100)의 양측에 위치하는데 있다. 본 실시예에서, 에피택셜 구조(102)는 기판(100) 위에 위치하고, 제 1 전극(110) 및 제 2 전극(112)은 에피택셜 구조(102) 위에 위치한다. 제 1 전극(110)은 제 2 반도체 구조(106)에 연결될 수 있고, 제 2 전극(112)은 제 1 반도체 구조(104)에 연결될 수 있다. 본 실시예에서, 제 1 반도체 구조(104) 및 활성 영역(108)은 제 2 반도체 구조(106)의 폭보다 작은 폭을 가진다. 도 1f에서 제 1 반도체 구조(104)가 활성 영역(108)의 위에 위치하고, 제 2 반도체 구조(106)가 활성 영역(108)의 아래에 위치하는 것으로 도시되어 있지만, 다른 실시예에서, 제 1 반도체 구조(104)는 활성 영역(108)의 아래에 위치하면서 기판(100)에 연결될 수 있고, 제 2 반도체 구조(106)는 활성 영역(108)의 위에 위치하면서 제 2 전극(112)에 연결될 수 있다. 유사하게, 상술한 실시예에서 설명된 절연층(120), 전도층(122), 반사층(124) 또는 접합 구조(128)는 제 2 반도체 구조(106)와 기판(100) 사이에 위치할 수 있다. 접합 구조(128)는 전도성 또는 비전도성 재료를 포함할 수 있다. 본 실시예에서의 기타 각 층 또는 구조의 위치, 상대적 관계 및 재료 조성 등 내용 및 구조적 변화예는 모두 이전 실시예에서 상세히 설명되었으므로, 여기서 반복하여 설명하지 않는다.
도 2a는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 내부 양자 효율(IQE) 사이의 관계를 나타내는 도면이다. 구체적으로, 도 2a는 반도체 소자용 시뮬레이션 소프트웨어 APSYS(Crosslight Software Inc.)를 사용하여 시뮬레이션하여 얻은 IQE 표현을 나타낸다. 곡선(C1)에 대응하는 반도체 소자는 활성 영역(108)에 도핑되지 않은 구조를 가지고, 곡선(C2)에 대응하는 반도체 소자는 활성 영역(108)에서 약 1×1016/cm3의 도핑 농도를 갖는 제 1 도펀트 구조를 포함한다. 도 2a에 도시된 바와 같이, 둘 다 약 30A/cm2의 전류 밀도에서 최대 IQE 값을 가진다. 또한, 1A/cm2 이하의 저전류 밀도 범위에서, 활성 영역(108)에 제 1 도펀트를 갖는 반도체 소자는 활성 영역(108)에서 도핑되지 않은 반도체 소자보다 더 높은 IQE 값을 갖는다. 따라서, 활성 영역에 제 1 도펀트가 존재하면 IQE 값을 높이는데 유리하며, 특히, 저전류 밀도 환경(예를 들어 1A/cm2 이하)에서 IQE 값을 크게 향상시킬 수 있다.
도 2b는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 외부 양자 효율(EQE) 사이의 관계를 나타내는 도면이다. 곡선(F1)에 대응하는 반도체 소자는 활성 영역(108)에 도핑되지 않은 구조를 가지고, 곡선(F2)에 대응하는 반도체 소자는 활성 영역(108)에 제 1 도펀트를 갖는 구조를 포함한다. 도 2b에 도시된 바와 같이, 1A/cm2 이하의 저전류 밀도 범위(예를 들어, 0.001 내지 1A/cm2)에서, 활성 영역(108)에 제 1 도펀트를 갖는 반도체 소자는 비교적 높은 외부 양자 효율을 갖는다.
도 2c는 본 개시 내용의 실시예에서 반도체 소자의 R 값과 상대 EQE 비율 사이의 관계를 나타내는 도면이다. 곡선(G1)에 대응하는 반도체 소자는 활성 영역(108)에 도핑되지 않은 구조를 가지고, 곡선(G2)에 대응하는 반도체 소자는 활성 영역(108)에 제 1 도펀트를 갖는 구조를 포함한다. 곡선(G1) 및 곡선(G2)에 대응하는 반도체 소자는 0.001A/cm2 내지 100A/cm2의 전류 밀도 범위에서 측정할 경우, 상술한 전류 밀도 범위에서 반도체 소자는 최대 외부 양자 효율(Emax%)를 갖게 된다. 이 최대 외부 양자 효율에 대응하는 전류 밀도는 J_Emax A/cm2로 정의된다. 도 2c에서 R값 = 1은 전류 밀도가 1 *(J_Emax)A/cm2의 결과에 해당하고, 도 2c는 0.001*(J_Emax)A/cm2에서 1 *(J_Emax)A/cm2의 전류 밀도 범위 내에서 나타나는 상대 EQE 비율이다(relative EQE ratio). 다시 말해서, 상기 상대 EQE 비율은 Emax%를 100%로 설정하고, 서로 다른 전류 밀도에서 얻은 EQE 값의 백분율을 Emax%로 계산하여 얻는다. 도 2c에 도시된 바와 같이, 활성 영역(108)에 제 1 도펀트를 갖는 반도체 소자는 J_Emax보다 낮은 저전류 밀도 범위에서 상대적으로 비교적 우수한 EQE 표현을 가지며, 예를 들어, 0.001*(J_Emax)A/cm2의 전류 밀도에서 활성 영역(108)에 제 1 도펀트를 갖는 반도체 소자는 활성 영역(108)에 도핑되지 않은 반도체 소자보다 현저하게 우수하다.
도 2d는 본 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 외부 양자 효율(EQE) 사이의 관계를 나타내는 도면이다. 곡선(Q1 내지 Q3)의 반도체 소자의 차이는 배리어층 중의 알루미늄 함량 백분율에 있다. 곡선(Q1)에 대응하는 반도체 소자에서 각 배리어층(108a)의 알루미늄 함량 백분율은 약 17.5%이고, 곡선(Q2)에 대응하는 반도체 소자에서 각 배리어층(108a)의 알루미늄 함량 백분율은 약 35%이며, 곡선(Q3)에 대응하는 반도체 소자에서 각 배리어층(108a)의 알루미늄 함량 백분율은 약 50%이다. 도 2d로부터 전류 밀도 1A/cm2 이하에서, 배리어층(108a)의 알루미늄 함량 백분율을 증가시키면 반도체 소자의 EQE 표현에 도움이 된다는 것을 알 수 있다.
도 3은 본 개시 내용의 일 실시예의 반도체 소자에서 일부 범위에서의 원소 농도와 깊이 사이의 관계를 나타내는 도면이다. 구체적으로, 도 3은 SIMS로 제 1 도펀트 및 제 2 도펀트를 포함하는 반도체 소자(10)의 일부 구조를 분석한 결과이다. 도 3에 도시된 바와 같이, 본 실시예의 반도체 소자(10)는 제 2 커버층(119), 제 2 제한층(116), 활성 영역(108), 제 1 제한층(114), 제 1 커버층(118) 및 제 1 윈도우 층(130)을 차례로 포함한다. 본 실시예에서, 제 2 커버층(119)은 AlInP를 포함하고, 제 2 제한층(116)은 AlGaInP를 포함하며, 활성 영역(108)은 16쌍의 반도체 적층(108c)(16개의 배리어층(108a)과 16개의 웰층(108b))을 포함하며, 배리어층(108a)과 웰층(108b)은 모두 AlGaInP를 포함하고, 제 1 제한층(114)은 AlGaInP를 포함하며, 제 1 커버층(118)은 AlInP를 포함하고, 제 1 윈도우 층(130)은 AlGaInP를 포함한다. 도 3의 곡선(D1)은 제 1 도펀트의 도펀트 농도를 나타내고, 곡선(D2)은 제 2 도펀트의 도펀트 농도를 나타낸다. 본 실시예에서, 제 1 도펀트는 적어도 제 1 윈도우 층(130)에서 제 2 제한층(116)의 범위에 분포되고, 제 2 도펀트는 주로 제 2 커버층(119) 및 제 2 제한층(116)에 분포된다. 도 3에 도시된 바와 같이, 제 2 제한층(116)에서의 제 2 도펀트의 도핑 농도는 제 2 커버층(119)에서의 제 2 도펀트의 도핑 농도보다 현저하게 낮다.
도 4는 본 발명의 개시 내용의 실시예에서 반도체 소자의 전류 밀도와 내부 양자 효율(IQE) 사이의 관계를 나타내는 도면이다. 구체적으로 도 4는 반도체 소자용 시뮬레이션 소프트웨어 APSYS(Crosslight Software Inc.)로 시뮬레이션하여 얻은 IQE 표현을 나타낸다. 각 반도체 소자의 차이점은 활성 영역(108)에 도핑 농도가 서로 다른 제 1 도펀트를 갖는 것이다. 상세하게, 곡선(E0)에 대응하는 반도체 소자는 활성 영역(108)에 도핑되지 않은 구조를 가지며, 곡선(E1 내지 E5)는 각각 활성 영역(108)에서의 제 1 도펀트의 도핑 농도가 약 1×1016/cm3, 5×1016/cm3, 1×1017/cm3, 5×1017/cm3, 1×1018/cm3인 구조에 대응한다. 도 4에 도시된 바와 같이, 본 실시예에서, 1A/cm2 이하의 저전류 밀도에서, 제 1 도펀트의 도핑 농도는 약 1×1016/cm3 내지 1×1017/cm3 범위의 구조(곡선(E1 내지 E3)의 IQE 표현은 모두 활성 영역(108)에서 도핑되지 않은 구조보다 현저하게 우수하다(곡선(E0)). 본 실시예에서, 제 1 도펀트의 도핑 농도가 1×1017/cm3로 증가할 때, 1A/cm2 이하에서 최대 IQE 값을 가진다. 제 1 도펀트의 도핑 농도가 5×1017/cm3 또는 1×1018/cm3로 증가할 때(곡선 E4 내지 E5), 일부 전류 밀도 범위에서 IQE 표현은 활성 영역(108)에서 도핑되지 않은 구조(곡선(E0))보다 여전히 우수하다. 도 4로부터, 본 실시예에서, 활성 영역(108)에 특정 도핑 농도 범위의 제 1 도펀트가 존재함으로써, 최대 양자 효율을 유지하면서 저전류 밀도(예를 들어 1A/cm2 이하) 환경에서의 양자 효율 표현을 개선 할 수 있음을 알 수 있다.
도 5a는 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트(200)의 단면 구조도이다. 도 5a에 도시된 바와 같이, 반도체 컴포넌트(200)는 적재 기판(22), 적재 기판(22) 위에 위치하는 접착층(24) 및 접착층(24) 위에 위치하는 복수의 반도체 소자(10`)를 포함한다. 본 실시예에서, 반도체 소자(10`)는 기판을 포함하지 않고 반도체 소자(10')는 각 실시예들에서 설명된 바와 같은 에피택셜 구조(102) 및 에피택셜 구조(102)의 양측에 각각 위치한 제 1 전극(110) 및 제 2 전극을 포함한다. 적재 기판(22)은 접착층(24)을 통해 반도체 소자(10')에 연결된다. 적재 기판(22)은 전도 또는 절연 재료를 포함할 수 있으며, 예를 들어, 사파이어, 유리, 갈륨비소(GaAs), 인듐인화물(InP), 실리콘카바이드(SiC), 갈륨인화물(GaP), 아연산화물(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 게르마늄(Ge) 또는 실리콘(Si) 등이다. 접착층(24)의 재료는 벤조시클로부텐(benzocyclobutene, BCB), 에폭시 수지(epoxy), 폴리이미드(polyimide), 실리콘 수지(silicone) 또는 SOG(Spin On Glass)와 같은 고분자 재료를 포함할 수 있다. 본 실시예에서의 기타 각 층 또는 구조의 위치, 상대적 관계 및 재료 조성 등 내용 및 구조적 변화예는 이전 실시예에서 상세하게 설명되었으므로 여기서 반복하여 설명하지 않는다.
도 5b는 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트(400)의 단면 구조도이다. 도 5b에 도시된 바와 같이, 반도체 컴포넌트(400)는 적재 기판(42), 적재 기판(42) 위에 위치하는 접착층(44) 및 접착층(44) 위에 위치하는 복수의 반도체 소자(40`)를 포함한다. 본 실시예에서, 반도체 소자(40`)는 기판을 포함하지 않고 반도체 소자(40')는 상술한 실시예에서 설명된 바와 같은 에피택셜 구조(102) 및 에피택셜 구조(102)의 일측에 위치하는 제 1 전극(110) 및 제 2 전극(112)을 포함할 수 있다. 반도체 소자(40`)는 제 1 전극(110)과 에피택셜 구조(102) 사이에 위치하는 제 1 접촉 구조(140a) 및 제 2 전극(112)과 에피택셜 구조(102) 사이에 위치하는 제 2 접촉 구조(140b)를 포함한다. 제 1 접촉 구조(140a) 및 제 2 접촉 구조(140b)는 각각 III-V족 반도체 재료, 금속 또는 합금을 포함할 수 있다. 반도체 소자(40`)는 에피택셜 구조(102)를 덮으면서 개구를 갖는 유전체층(160)을 더 포함한다. 도 5b에 도시된 바와 같이, 제 1 전극(110) 및 제 2 전극(112)은 유전체층(160)의 개구에 삽입되어 각각 제 1 접촉 구조(140a) 및 제 2 접촉 구조(140b)에 전기적으로 연결될 수 있다. 적재 기판(42) 및 접착층(44)에 대해서는 각각 적재 기판(22) 및 접착층(24)에 대한 설명을 참조할 수 있다. 본 실시예에서의 기타 각 층 또는 구조의 위치, 상대적 관계 및 재료 조성 등 내용 및 구조적 변화예는 이전 실시예에서 상세하게 설명되었으므로 여기서 반복하여 설명하지 않는다.
도 6은 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트(600)의 단면 구조도이다. 도 6을 참조하면, 반도체 컴포넌트(600)는 반도체 소자(60), 패키지 기판(61), 캐리어(63), 본딩 와이어(65), 접촉 구조(66) 및 패키지층(68)을 포함한다. 패키지 기판(61)은 세라믹 또는 유리 재료를 포함할 수 있다. 패키지 기판(61)은 복수의 관통공(62)을 갖는다. 관통공(62) 내에는 금속 등과 같은 전도성 재료를 충전할 수 있기 때문에 전도 및/또는 방열에 유리하다. 캐리어(63)는 패키지 기판(61)의 일측 표면에 위치하며, 금속과 같은 전도성 재료도 포함한다. 접촉 구조(66)는 패키지 기판(61)의 타측의 표면에 위치한다. 본 실시예에서, 접촉 구조(66)는 제 1 접촉 패드(66a) 및 제 2 접촉 패드(66b)를 포함하고, 제 1 접촉 패드(66a) 및 제 2 접촉 패드(66b)는 관통공(62)을 통해 캐리어(63)에 전기적으로 연결될 수 있다. 일 실시예에서, 접촉 구조(66)는 써멀 패드(도시하지 않음)를 더 포함할 수 있으며, 예를 들어, 제 1 접촉 패드(66a)와 제 2 접촉 패드(66b) 사이에 위치한다.
반도체 소자(60)는 캐리어(63) 위에 위치한다. 반도체 소자(60)는 본 개시 내용의 임의의 실시예에 기재된 반도체 소자(예를 들어, 반도체 소자(10, 10`, 20, 40, 40'))일 수 있다. 본 실시예에서, 캐리어(63)는 제 1 부분(63a) 및 제 2 부분(63b)을 포함하고, 반도체 소자(60)는 본딩 와이어(65)를 통해 캐리어(63)의 제 2 부분(63b)에 전기적으로 연결된다. 본딩 와이어(65)의 재료는 금속을 포함할 수 있으며, 예를 들어, 금, 은, 구리, 알루미늄 또는 적어도 상술한 임의의 원소를 포함하는 합금이다. 패키지층(68)은 반도체 소자(60)를 덮고, 반도체 소자(60)를 보호하는 효과를 갖는다. 구체적으로, 패키지층(68)은 에폭시 수지(epoxy), 실리콘 수지(silicone) 등과 같은 수지 재료를 포함할 수 있다. 패키지층(68)은 반도체 소자(60)에서 방출된 제 1 광을 제 2 광으로 변환하기 위한 복수의 파장변환입자(도시하지 않음)를 더 포함할 수 있다. 제 2 광의 파장은 제 1 광의 파장보다 크다.
도 7은 본 개시 내용의 일 실시예에 따른 반도체 컴포넌트(800)의 평면도이다. 본 실시예의 반도체 컴포넌트(800)는 예를 들어 디스플레이 유닛이다. 도 7에 도시된 바와 같이, 반도체 컴포넌트(800)는 캐리어(80) 및 캐리어(80) 위에 위치하는 복수의 픽셀 유닛(82)을 포함한다. 복수의 픽셀 유닛(82)은 x축 및 y축에 평행 하는 방향을 따라 어레이상으로 배열되고, x축에 평행하는 방향에서 d 간격으로 배열된다. 픽셀 유닛(82)의 수량은 수요에 따라 조절될 수 있으며, 예를 들어, 일 실시예에서 반도체 컴포넌트(800)에 포함된 복수의 픽셀 유닛(82)은 1920×1080 픽셀의 해상도를 제공할 수 있다. 일 실시예에서, 간격(d)는 1.4mm 미만이고, 예를 들어, 간격(d)는 0.2mm 내지 1.3mm 이며, 구체적으로, 0.75mm, 0.8mm, 1mm, 1.25mm이다. 도 7에 도시된 바와 같이, 각 픽셀 유닛(82)은 y축에 평행하는 방향으로 배열된 제 1 반도체 소자(84), 제 2 반도체 소자(86) 및 제 3 반도체 소자(88)를 포함한다. 제 1 반도체 소자(84), 제 2 반도체 소자(86) 및 제 3 반도체 소자(88) 중의 하나 이상은 본 개시 내용의 임의의 실시예에 기재된 반도체 소자(반도체 소자(10, 10`, 20, 40, 40`)일 수 있다. 일 실시예에서, 제 1 반도체 소자(84), 제 2 반도체 소자(86) 및 제 3 반도체 소자(88)는 모두 발광 소자이고, 각각 적색광, 녹색광 및 청색광을 방출할 수 있다. 일 실시예에서, 이러한 발광 소자의 배열 순서는 수요에 따라 조절될 수도 있으며, 예를 들어, 제 1 반도체 소자(84), 제 2 반도체 소자(86) 및 제 3 반도체 소자(88)는 각각 적색광, 청색광 및 녹색광을 방출한다. 각 픽셀 유닛(82)은 캐리어(80) 표면의 회로(도시하지 않음)에 전기적으로 연결될 수 있어, 그 중의 발광 소자가 외부 신호를 수신하고 외부 신호에 따라 발광할 수 있도록 한다. 캐리어(80)는 단층 또는 다층 구조일 수 있다. 캐리어(80)의 재료는 폴리에스터(Polyester), 폴리이미드(Polyimide, PI), BT 수지(Bismaleimide Triazine), PTFE 수지(Polytetrafluoroethylene), 페놀 수지(Phenol resins, PF) 또는 유리 섬유 에폭시 수지(R4)를 포함할 수 있다. 일 실시예에서, 캐리어(80)는 구부러질 수 있으며, 예를 들어 곡률 반경 50mm 미만, 예를 들어 25mm 또는 32mmmm의 상태를 견딜 수 있다.
이상으로부터 반도체 소자의 길이(L0) 및 폭(W0)은 상술한 범위(500㎛ 이하) 내에 있고, 반도체 소자의 동작 전류는 0.001mA 내지 100mA 사이 및/또는 전류 밀도가 0.001A/cm2 및 100A/cm2 사이에 있으며, 활성 영역(108)의 반도체 적층(108c)의 쌍의 수 또는/및 제 1 알루미늄 함량 백분율 또는/및 배리어층(108a) 및 웰층(108b)의 두께 또는/및 제 1 제한층 또는 제 2 제한층의 두께 또는/및 제 1 제한층 또는 제 2 제한층의 알루미늄 함량 또는/및 활성 영역(108)에서의 제 1 도펀트의 농도 등은 모두 반도체 소자의 양자 효율에 영향을 미칠 것이다.
구체적으로, 일 실시예에서, 작동 전류가 0.01mA 및 5mA 사이, 및/또는 전류 밀도가 0.01A/cm2 및 5A/cm2 사이일 때, 다음 조건(i) 내지 (vi) 중의 하나 또는 둘 이상의 조합을 만족하는 에피택셜 구조 또는 반도체는 상대적으로 높은 양자 효율을 가질 수 있다. (i) 알루미늄 함량 백분율이 25% 이상; (ii) 제 1 두께와 제 2 두께의 비가 2:1 내지 40:1의 범위; (iii) 활성 영역(108)의 반도체 적층(108c)의 쌍의 수가 10쌍 이하; (iv) 제 3/제 4 알루미늄 함량 백분율이 제 2 알루미늄 함량 백분율보다 크고; (v) 제 3 두께가 제 2 두께 이상이면서 제 4 두께는 제 2 두께 이상이며; (vi) 활성 영역(108)은 제 1 도펀트를 포함한다. 더욱이, 반도체 소자(10)의 길이(L0)는 200μm 미만이고, 폭(W0)은 200μm 미만 및/또는 에피택셜 구조(102)의 평면 면적은 50μm2 내지 2000μm2 범위일 때, 상기 조건(i) 내지 ( vi) 중의 하나 또는 둘 이상의 조합을 만족하는 에피택셜 구조 또는 반도체 소자는 양자 효율의 향상이 더 현저하다.
일 실시예에 따르면, 서로 다른 전류 밀도에서(예를 들어, 0.001 내지 100A/cm2 범위 내, 예를 들어 0.001 내지 0.01, 0.1, 1, 5, 10 또는 50A/cm2) 에피택셜 구조 또는 반도체 소자에 대해 외부 양자 효율(예를 들어 %를 단위로 함)을 측정할 경우, 상기 조건 (i) 내지 (vi) 중의 하나 또는 둘 이상의 조합을 만족하는 에피택셜 구조 또는 반도체 소자는 상기 전류 밀도 범위 내에서 최대 외부 양자 효율 E1max%를 가지며, 상기 최대 외부 양자 효율 E1max%에 대응하는 전류 밀도는 J_E1max A/cm2로 정의한다. 외부 양자 효율은 예를 들어, 적분구 시스템(integrating sphere system)에 의해 측정하여 얻어진다. 0.1*(J_E1max)A/cm2의 전류 밀도에서, 상술한 에피택셜 구조 또는 반도체 소자는 E1max%의 80% 이상의 외부 양자 효율을 가질 수 있으며, 바람직하게는 E1max%의 85% 또는 90% 이상의 외부 양자 효율을 가질 수 있다. 0.01*(J_E1max)A/cm2의 전류 밀도에서, 상술한 에피택셜 구조 또는 반도체 소자는 E1max%의 50% 이상의 외부 양자 효율을 가질 수 있으며, 보다 바람직하게는 E1max%의 60% 또는 70% 이상의 외부 양자 효율을 가질 수 있다. 0.001*(J_E1max)A/cm2의 전류 밀도에서, 상술한 에피택셜 구조 또는 반도체 소자는 E1max%의 15% 이상의 외부 양자 효율을 가질 수 있으며, 보다 바람직하게는 E1max%의 20%, 25%, 30% 또는 40% 이상의 외부 양자 효율을 가질 수 있다.
일 실시예에 따르면, 서로 다른 전류 강도에서(예를 들어, 0.001 내지 100mA 범위 내, 예를 들어 0.001 내지 0.01, 0.1, 1, 5, 10, 20, 30, 40 또는 50mA) 에피택셜 구조 또는 반도체 소자에 대해 외부 양자 효율(예를 들어 %를 단위로 함)을 측정할 경우, 상기 조건 (i) 내지 (vi) 중의 하나 또는 둘 이상의 조합을 만족하는 에피택셜 구조 또는 반도체 소자는 상기 전류 범위 내에서 최대 외부 양자 효율 E2max%를 가지며, 상기 최대 외부 양자 효율 E2max%에 대응하는 전류 밀도는 C_E2maxmA로 정의한다. 외부 양자 효율은 예를 들어, 적분구 시스템(integrating sphere system)에 의해 측정하여 얻어진다. E2max%는 80% 이상일 수 있으며, 보다 바람직하게는 E2max%가 85% 또는 90% 이상일 수 있다. 0.01*(C_E2max)mA의 전류에서, 상술한 에피택셜 구조 또는 반도체 소자는 E2max%의 50% 이상의 외부 양자 효율을 가질 수 있으며, 보다 바람직하게는 E2max%의 60% 또는 70% 이상의 외부 양자 효율을 가질 수 있다. 0.001*(C_E2max)mA의 전류에서, 상술한 에피택셜 구조 또는 반도체 소자는 E2max%의 15% 이상의 외부 양자 효율을 가질 수 있으며, 바람직하게는 E2max%의 20%, 25%, 30% 또는 40% 이상의 외부 양자 효율을 가질 수 있다.
일 실시예에 따르면, 상기 조건(i) 내지 (vi) 중의 하나 또는 둘 이상의 조합을 만족하는 에피택셜 구조 또는 반도체 소자는 제 1 온도에서 제 1 광출력 값(O1)을 가지고(예를 들어, 루멘(lumen, lm)을 단위로 함), 제 2 온도에서 제 2 광출력 값(O2)을 가지며, 제 2 온도는 제 1 온도보다 낮다. 제 1 온도 및 제 2 온도는 예를 들어 에피택셜 구조/반도체 소자를 테스트하거나 작동시키는데 사용되는 상이한 주변 온도이다. 제 1 광출력 값(O1)과 제 2 광출력 값(O2)의 비는 30% 이상일 수 있으며, 예를 들어, 40%, 50%, 60%, 70%, 80%, 90%일 수 있다. 제 1 광출력 값(O1)과 제 2 광출력 값(O2)의 비는 100% 이하일 수 있다. 제 1 온도와 제 2 온도의 차이는 30℃ 이상일 수 있으며, 예를 들어, 약 40℃, 50℃, 60℃, 70℃ 또는 80℃일 수 있다. 일 실시예에서, 제 2 온도는 실온(예를 들어, 약 25℃)이고, 제 1 온도는 약 85℃이다. 즉, 상기 조건(i) 내지 (vi) 중의 하나 또는 둘 이상의 조합을 만족하는 에피택셜 구조 또는 반도체 소자의 광출력 값은 온도 변화의 영향을 적게 받고, 비교적 낮은 온도 의존성(temperature dependence)을 가질 수 있다.
상기에 기초하여, 본 개시 내용의 실시예에 따르면, 에피택셜 구조, 반도체 소자 또는 반도체 컴포넌트를 제공할 수 있으며, 예를 들어 내부 또는 외부 양자 효율 등 특성이 더 향상될 수 있고, 특히 저전류(예를 들어 10mA 이하) 또는 저전류 밀도(예를 들어 1A/cm2 이하)에서의 작동 및/또는 소형화가 필요한 경우에 적용된다. 구체적으로, 본 개시 내용의 에피택셜 구조, 반도체 소자 또는 반도체 컴포넌트는 표면 재결합 속도(surface recombination velocity, SRV), 온도 의존성, 전류 확산 및 작동 효율 저하(droop) 등 면에서 개선될 수 있다. 구체적으로, 본 개시 내용의 에피택셜 구조, 반도체 소자 및 반도체 컴포넌트는 조명, 의료, 디스플레이, 통신, 센싱 및 전원 시스템 등 분야의 제품에 응용될 수 있으며, 예를 들어, 램프, 모니터, 휴대폰, 태블릿, 차량용 대시 보드, TV, 컴퓨터, 웨어러블 장치(시계, 팔찌, 목걸이 등), 교통 표지판, 실외 디스플레이, 의료 장비 등에 적용될 수 있다.
상술한 바와 같이 실시예로 본 발명에 대해 설명하였으나, 이러한 실시예는 본 발명을 한정하는 것은 아니며, 본 기술분야의 기술자는 본 발명의 사상 및 범위를 벗어나지 않는 범위 내에서 일부 수정 또는 변경이 가능함을 이해해야 하며, 따라서 본 발명의 보호 범위는 첨부된 특허청구 범위에 따라 정해진다. 또한, 상술한 실시예의 내용은 적절한 상황에서 서로 결합 또는 대체될 수 있으며, 설명된 특정 실시예에 한정되지 않는다. 예를 들어, 일 실시예에 개시된 특정 부재의 관련 파라미터 또는 특정 부재와 기타 부재의 연결 관계는 다른 실시예에도 적용될 수 있으며, 이들은 모두 본 발명의 보호 범위에 속한다고 해야 할 것이다.
10, 10’, 20, 40, 40’ 반도체 소자
22, 42 적재기판
24, 44 접착층
200, 400, 600, 800 반도체 컴포넌트
61 패키지 기판
62 관통공
63 캐리어
63a 제 1 부분
63b 제 2 부분
65 본딩 와이어
66 접촉 구조
66a 제 1 접촉 패드
66b 제 2 접촉 패드
68 패키지층
80 캐리어
82 픽셀 유닛
84 제 1 반도체 소자
86 제 2 반도체 소자
88 제 3 반도체 소자
100 기판
102 에피택셜 구조
104 제 1 반도체 구조
106 제 2 반도체 구조
108 활성 영역
108a 배리어층
108b 웰층
108c 반도체 적층
110 제 1 전극
110a 전극 패드
110b 연신 전극
110b1 제 1 연신부
110b2 제 2 연신부
112 제 2 전극
114 제 1 제한층
116 제 2 제한층
118 제 1 커버층
119 제 2 커버층
130 제 1 윈도우 층
140a 제 1 접촉 구조
140b 제 2 접촉 구조
160 유전체층
120 절연층
122 전도층
124 반사층
126 공극
128 접합 구조
R 영역
L0 길이
W0 폭
C1, C2, D1, D2, E0, E1, E2, E3, E4, E5, F1, F2, G1, G2, Q1, Q2, Q3 곡선
X-X`, Y-Y' 선

Claims (10)

  1. 반도체 소자에 있어서,
    제 1 도펀트를 포함하는 제 1 반도체 구조;
    상기 제 1 반도체 구조 위에 위치하면서 상기 제 1 도펀트와 상이한 제 2 도펀트를 포함하는 제 2 반도체 구조; 및
    상기 제 1 반도체 구조와 상기 제 2 반도체 구조 사이에 위치하면서 상기 제 1 도펀트를 포함하는 활성 영역
    을 포함하며,
    상기 반도체 소자는 J_Emax A/cm2의 전류 밀도에서 최대 외부 양자 효율 Emax%를 갖고, 상기 반도체 소자는 0.001*(J_Emax) A/cm2의 전류 밀도에서 Emax%의 15% 이상의 외부 양자 효율을 갖는 것인, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 소자는 평면도에서 볼 때 직사각형이고, 상기 직사각형은 길이와 폭을 가지며, 상기 길이와 상기 폭은 각각 500μm보다 작거나 같고 1μm보다 큰 것인, 반도체 소자.
  3. 제 1 항에 있어서,
    상기 활성 영역은 복수 쌍의 반도체 적층을 포함하며, 각각의 상기 반도체 적층은 배리어층 및 웰층을 포함하는 것인, 반도체 소자.
  4. 제 3 항에 있어서,
    상기 배리어층은 제 1 두께를 가지고, 상기 웰층은 제 2 두께를 가지며, 상기 제 1 두께와 상기 제 2 두께의 비는 2 내지 40의 범위인 것인, 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 1 반도체 구조는 상기 활성 영역에 직접 접촉하는 제 1 제한층을 더 포함하는 것인, 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 1 제한층 및 상기 배리어층은 각각 25% 이상의 알루미늄 함량 백분율을 갖는 것인, 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제 2 반도체 구조는 상기 활성 영역에 직접 접촉하는 제 2 제한층을 더 포함하며, 상기 제 2 제한층은 상기 제 1 도펀트 및 상기 제 2 도펀트를 포함하는 것인, 반도체 소자.
  8. 제 1 항에 있어서,
    상기 반도체 소자는 제 1 온도에서 제 1 광출력 값을 가지고, 상기 제 1 온도보다 낮은 제 2 온도에서 제 2 광출력 값을 가지며, 상기 제 1 온도와 상기 제 2 온도의 차이는 30℃ 이상이고, 상기 제 1 광출력 값과 상기 제 2 광출력 값의 비는 30% 이상인 것인, 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 도펀트는 C, Zn, Si, Ge, Sn, Se, Mg 또는 Te를 포함하는 것인, 반도체 소자.
  10. 제 1 항에 있어서,
    상기 활성 영역에서 상기 제 1 도펀트는 1×1016/cm3 이상의 도핑 농도를 갖는 것인, 반도체 소자.
KR1020200146062A 2019-11-06 2020-11-04 반도체 소자 및 이를 포함하는 반도체 컴포넌트 KR20210055611A (ko)

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