TW202406173A

TW202406173A - 半導體元件

Info

Publication number: TW202406173A
Application number: TW111128434A
Authority: TW
Inventors: 廖文祿; 薛惟仁; 李世昌; 劉美君; 施宏志; 黃國峰
Original assignee: 晶元光電股份有限公司
Priority date: 2022-07-28
Filing date: 2022-07-28
Publication date: 2024-02-01

Abstract

一半導體元件，包含一半導體疊層、一絕緣層，位於該半導體疊層下方、及一黏著層。半導體疊層包含一第一半導體結構、一第二半導體結構、一活性結構，位於第一半導體結構及第二半導體結構之間。半導體疊層具有一主體區和一打線區。黏著層具有一第一部分位於打線區及絕緣層之間。

Description

半導體元件

本揭露內容有關於一種半導體元件，尤其關於一種包含黏著層的半導體元件。

半導體元件的用途十分廣泛，相關材料的開發研究也持續進行。舉例來說，包含III族及V族元素的III-V族半導體材料可應用於各種半導體元件如發光晶片（例如：發光二極體或雷射二極體）、吸光晶片（光電偵測器或太陽能電池）或不發光晶片（例如：開關或整流器的功率元件），能用於照明、醫療、顯示、通訊、感測、電源系統等領域。隨著科技的發展，現今對於半導體元件件仍存在許多技術研發的需求。雖然現有的半導體元件大致上已經符合多種需求，但並非在各方面皆令人滿意，仍需要進一步的改良。

本揭露實施例提供一種半導體元件。半導體元件包含一半導體疊層、一絕緣層，位於該半導體疊層下方、及一黏著層。半導體疊層包含一第一半導體結構、一第二半導體結構、一活性結構，位於第一半導體結構及第二半導體結構之間。半導體疊層具有一主體區和一打線區。黏著層具有一第一部分位於打線區及絕緣層之間。

以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例之說明。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

除非另外定義，在此使用的全部用語（包含技術及科學用語）具有與本揭露所屬技術領域中具通常知識者所理解的相同涵義。應理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

本揭露內容的半導體元件包含的各層組成、摻質（dopant）及缺陷可用任何適合的方式分析而得，例如：二次離子質譜儀（secondary ion mass spectrometer；SIMS）、穿透式電子顯微鏡（transmission electron microscopy；TEM）或是掃描式電子顯微鏡（scanning electron microscope；SEM）；各層的厚度也可用任何適合的方式分析而得，例如：穿透式電子顯微鏡或是掃描式電子顯微鏡。

本揭露之半導體元件可包含發光晶片（例如，發光二極體或雷射二極體）、吸光晶片（例如，光電偵測器或太陽能電池）、或者不發光晶片（例如，開關或整流器的功率元件）。雷射二極體可為垂直共振腔面射型雷射二極體（vertical-cavity surface-emitting laser；VCSEL）。在下方描述的各種示意圖和例示性實施例中，相似的元件符號用來表示相似的元件。

以下實施例將伴隨著圖式說明本揭露之概念，在圖式或說明中，相似或相同之部分係使用相同之標號，並且在圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的是，圖中未繪示或說明書未描述之元件，可以是熟習此技藝之人士所知之形式。

於本說明書中，除了特別指出說明，相同的元件符號於不同的圖式中，具有與本揭露內容任何一處說明之相同或是大致上相同的結構、材料、材料組成和/或製造方法。

第1A圖為本揭露內容之一實施例之半導體元件的俯視圖。第1B圖為半導體元件沿著第1A圖之A-A’線的剖面圖。第1C圖為半導體元件沿著第1A圖之B-B’線的剖面圖。第1D圖為半導體元件沿著第1A圖之C-C’線的剖面圖。第1A圖僅顯示部分結構且每一層皆已實線繪製而不論其材料為非透明、透明或半透明。

如第1A~1D圖所示，半導體元件100包含一基底10及一半導體疊層81位於基底10上。半導體疊層81包含一第一半導體結構811、一第二半導體結構812、一活性結構813位於第一半導體結構811及第二半導體結構812之間。如第1B圖所示，半導體元件100包含一溝槽G位於半導體疊層81中，溝槽G將半導體疊層81區分為一主體區81E和一打線區81B。如第1A、1D圖所示，半導體疊層81還包含一連接區81C位於主體區81E及打線區81B之間且連接主體區81E與打線區81B。

如第1A、1B圖所示，主體區81E包含一中心部分81E1及一周圍部分81E2。周圍部分81E2包圍或圍繞中心部分81E1。在本實施例中，半導體元件100另包含一絕緣層50、一黏著層82及一第一電極60、及一第二電極70。第一電極60及第二電極70分別位於基底10的相反兩側上。

如第1A圖所示，基底10的形狀為長方形且具有一第一側壁103、一第二側壁104相對於第一側壁103、一第三側壁105位於第一側壁103和第二側壁104之間以及一第四側壁106相對於第三側壁105。於本實施例中，第一側壁103和第二側壁104的長度小於第三側壁105以及第四側壁106的長度。

第一電極60位於半導體疊層81上且包含一電極墊601、一第一延伸電極602、一第二延伸電極603及複數第三延伸電極604。電極墊601位於打線區81B上且較靠近第一側壁103，電極墊601可與一導體接合以連接外部電源，導體可例如為金或銅之引線(wire)。第一延伸電極602位於連接區81C上且連接電極墊601，第一延伸電極602自電極墊601朝向第二側壁104的方向延伸。第二延伸電極603位於主體區81E上且連接第一延伸電極602。第三延伸電極604亦位於主體區81E上，第三延伸電極604連接於第二延伸電極603且往第三側壁105或/且第四側壁106的方向延伸。

在本實施例中，如第1A及1B圖所示，電極墊601的面積小於打線區81B的面積。具體地，打線區81B的外側壁和電極墊601的第一側壁103之間的距離(S1)不小於3 µm。於本實施例中，連接區81C具有一長度，即打線區81B與主體區81E之間具有第一距離D1不小於第三側壁105的長度的3%，且不大於第三側壁105的長度的25%。當半導體元件100為發光元件且在操作下，第一距離D1的設計可避免或降低主體區81E所發出的光從打線區81B的側壁進入，導致打線區81B的外圍有漏光的狀況，且當在打線區81B上的電極墊601與一導體接合後，也可降低或避免光射入導體而使導體反光的狀況。

如第1A、1B圖所示，絕緣層50位於基底10及半導體疊層81之間，黏著層82位於半導體疊層81及絕緣層50之間。詳言之，黏著層82具有一第一部分821位於打線區81B及絕緣層50之間，且選擇性地具有一第二部分822位於主體區81E及絕緣層50之間及對應於周圍部分81E2、以及選擇性地具有一第三部分823位於連接區81C及絕緣層50之間。黏著層82的設置可增加半導體疊層81與絕緣層50之間的接著力。在一實施例中，當電極墊601的面積小於100 um ²時，黏著層82的設置更可增加半導體疊層81中打線區81B與絕緣層50之間的接著力，亦可使後續打線於電極墊601的良率提升。

黏著層82選擇性地可具有一第一開口82a對應於主體區81E的中心部分81E1，即中心部分81E1並未被黏著層82所覆蓋。換言之，在半導體元件100的垂直方向（例如第1B圖的Z方向）上，一部分的主體區81E（即周圍部分81E2）與黏著層82互相重疊，且一部分的主體區81E（即中心區域81E1）與黏著層82未互相重疊。當半導體元件10為發光元件且在操作下，一電流會流經主體區81E使其發光，由於黏著層82會吸收半導體疊層81中主體區81E所發出的光，藉由第一開口82a(主體區81E中心區域81E1未被黏著層82所覆蓋)的設置，可減少黏著層82的吸收，藉此使半導體元件100具有高發光效率。此外，黏著層82的設置亦可幫助半導體疊層81中主體區81E與絕緣層50之間的接著力。類似地，黏著層82的設置亦可幫助半導體疊層81中連接區81C與絕緣層50之間的接著力。

黏著層82可以為半導體材料、金屬材料、合金材料或是金屬氧化物材料。半導體材料例如為GaAs、AlGaInP；金屬材料例如為Ti、Ni、Cr；合金材料例如為上述兩種以上之金屬材料的合金；金屬氧化物材料例如為銦錫氧化物（ITO）、氧化銦（InO）、氧化錫（SnO）、鎘錫氧化物（CTO）、銻錫氧化物（ATO）、鋁鋅氧化物（AZO）、鋅錫氧化物（ZTO）、鎵鋅氧化物（GZO）、銦鎢氧化物（IWO）、氧化鋅（ZnO）、或銦鋅氧化物（IZO）。

絕緣層50具有一第二開口501大致對位於黏著層82的第一開口82a，即，第二開口501亦對位於主體區81E的中心部分81E1。換言之，在半導體元件100的垂直方向（例如第1B圖的Z方向）上，一部分的主體區81E（即周圍部分81E2）與絕緣層50互相重疊，且一部分的主體區81E（即中心區域81E1）與絕緣層50未互相重疊。第一開口82a及第二開口501具有大致相同的尺寸及形狀。在一實施例中，第一開口82a及第二開口501可具有不同的尺寸及形狀。

在本實施例中，絕緣層50可未具有開口對應於打線區81B，因此當半導體元件100為發光元件且在操作下，電流不會流經打線區81B且打線區81B不發光。絕緣層50具有一區域502未被半導體疊層81所覆蓋。選擇性地，絕緣層50亦可具有開口(圖未示)對應於打線區81B。

絕緣層50為不導電材料且可以為氮化矽（SiNx）、氧化鋁（AlOx）、氧化矽（SiOx）、氟化鎂（MgFx）、氟化鈣 (CaF2) 、苯并環丁烯(BCB)、環烯烴聚合物(COC)、氟碳聚合物(Fluorocarbon Polymer)或上述之組合。在一實施例中，絕緣層50包含布拉格反射結構（Distributed Bragg Reflector structure，DBR），且由下述兩種以上的絕緣材料交替堆疊而形成，材料例如為氮化矽（SiNx）、氧化鋁（AlOx）、氧化矽（SiOx）、氟化鎂（MgFx）、氧化鈦（TiO2）或氧化鈮（Nb2O5）。

第一電極60包含金屬氧化物材料、金屬或合金。金屬氧化物材料包括但不限於銦錫氧化物（ITO）、氧化銦（InO）、氧化錫（SnO）、鎘錫氧化物（CTO）、銻錫氧化物（ATO）、鋁鋅氧化物（AZO）、鋅錫氧化物（ZTO）、鎵鋅氧化物（GZO）、銦鎢氧化物（IWO）、氧化鋅（ZnO）、或銦鋅氧化物（IZO）。金屬可列舉如鍺（Ge）、鈹（Be）、鋅（Zn）、金（Au）、鉑（Pt）、鈦（Ti）、鋁（Al）、鎳（Ni）、或銅（Cu）。合金可包含選自由上述金屬所組成之群組中的至少兩者，如鍺金鎳（GeAuNi）、鈹金（BeAu）、鍺金（GeAu）、或鋅金（ZnAu）等。

如第1B圖所示，半導體疊層81可以包含單異質結構(single heterostructure; SH)、雙異質結構(double heterostructure；DH)、雙側雙異質結構(double-side double heterostructure；DDH)、或多層量子井(multi-quantum well；MQW)結構。在本實施例中，活性結構813為多層量子井結構，其包含複數交疊的井層和阻障層，阻障層的能隙(band gap)大於井層的能隙。第一半導體結構811和第二半導體結構812具有不同的導電型態。於一實施例中，第一半導體結構811為用於提供電子的n型，且第二半導體結構812為用於提供電洞的p型或者第一半導體結構811為用於提供電洞的p型，且第二半導體結構812為用於提供電子的n型，藉以使電子及電洞於活性結構813內結合以發光。當半導體元件100為發光元件時，第一半導體結構811的能隙和第二半導體結構812的能隙皆高於活性結構813的能隙。

活性結構813、第一半導體結構811和第二半導體結構812包含III-V族半導體材料，例如：包含鋁（Al）、鎵（Ga）、砷（As）、磷（P）、銦（In）、或氮（N）的III-V族半導體材料。具體而言，在本實施例中，上述III-V族半導體材料可為二元化合物半導體（如GaAs、GaP、或GaN）、三元化合物半導體（如InGaAs、AlGaAs、InGaP、AlInP、InGaN、或AlGaN）、或四元化合物半導體（如AlGaInAs、AlGaInP、AlInGaN、InGaAsP、InGaAsN、或AlGaAsP）。在一實施例中，當半導體元件100為發光元件時，活性結構813可以發射出峰值波長為700至1700 nm的紅外光、峰值波長為610 nm至700 nm的紅光、峰值波長為530 nm至600 nm的黃光、或是峰值波長為400 nm至600 nm的藍光。

半導體疊層81選擇性地更包含第一接觸結構816及一第三半導體結構814。第一接觸結構816位於第二半導體結構812及黏著層82之間且與黏著層82直接接觸。第三半導體結構814介於第一接觸結構816和第二半導體結構812之間。相較於第二半導體結構812，第三半導體結構814具有較小的能隙以及較厚的厚度以增加電流散布的均勻性。第三半導體結構814的厚度為1000 nm~4000 nm。黏著層82可增加絕緣層50和第一接觸結構816的接著力且增加後續打線於電極墊601的良率。

在一實施例中，當黏著層82為半導體材料時，其具有一第一本質晶格常數a1且第一接觸結構816具有一第二本質晶格常數a2，第一本質晶格常數與第二本質晶格數彼此不匹配且第一本質晶格常數a1大於第二本質晶格常數a2。當兩層結構之本質晶格常數(a1-a2)/a1)的差異大於0.1%時，則定義為不匹配（lattice mismatch）。黏著層82厚度為 5nm~ 100 nm。「本質晶格常數」係定義為一實質上無應變（strain）之層的晶格常數a ₀。在一實施例中，當黏著層82為半導體材料且可為摻雜或未摻雜。在一實施例中，第一接觸結構816及黏著層82可具有相同的導電型態，例如為p型半導體。

第一接觸結構816、第二半導體結構812及第三半導體結構814可以為半導體材料且具有相同的導電型態，例如為p型半導體。第一接觸結構816及第二半導體結構812皆具有第一摻質，且第一接觸結構816中的第一摻質濃度大於第二半導體結構812的第一摻質濃度，藉此獲得較低的接觸電阻，例如第一接觸結構816的摻雜濃度為5×10 ¹⁷/cm ³至1×10 ²⁰/cm ³。在一實施例中，第三半導體結構814亦具有第一摻質，且第一接觸結構816中的第一摻質濃度大於第三半導體結構814的第一摻質濃度。

如第1B圖所示，半導體疊層81選擇性地更包含第二接觸結構817及第四半導體層815。第二接觸結構817位於第一半導體結構811及第一電極60之間且第四半導體結構815位於第二接觸結構817和第一半導體結構811之間。具體地，第二接觸結構817僅位於主體區81E上方。如第1B圖~第1D圖所示，第二接觸結構817僅位於第二延伸電極603以及第四半導體層815之間、以及第三延伸電極604及第四半導體層815之間，換言之，第一延伸電極602以及第四半導體層815之間、電極墊601以及第四半導體層815之間並未設有第二接觸結構817。藉由此結構設計，於半導體元件100為發光元件且在操作下，可使大部分電流自電極墊601流入後，不會直接進入打線區81B，而是經由第一延伸電極602、流至第二延伸電極603及第三延伸電極604，流至主體區81E，藉此可將大部分電流集中於主體區81E中，進而提高發光效率。第二接觸結構817可降低半導體元件100的順向偏壓。

相較於第一半導體結構811，第四半導體層815具有較低的能隙以及較厚的厚度，藉以增加電流散布的均勻性。一實施例中，第四半導體層815的厚度不小於2000 nm以利散佈電流，例如為2000 nm~7000 nm。於本實施例中，第一半導體結構811、第四半導體層815及第二接觸結構817具有相同的導電型態，例如為n型半導體。第一半導體結構811、第四半導體層815及第二接觸結構817皆具有第二摻質且第二接觸結構817中的第二摻質濃度大於第一半導體結構811及第四半導體層815的第二摻質濃度。

於一實施例中，第四半導體層815具有一上表面815t具有裸露部分未被第一電極60所覆蓋，此裸露部分具有粗化結構，藉以提升半導體元件100的亮度。裸露部分的粗糙度為1 µm ~5 µm。於一實施例中，第三半導體結構814的厚度小於第四半導體結構815的厚度。

第一接觸結構816及第二接觸結構817的材料可包含例如III-V族半導體材料，例如：GaAs、GaP、InGaAs或GaN。第三半導體結構814及第四半導體結構815的材料包含III-V族半導體材料，例如：包含鋁（Al）、鎵（Ga）、砷（As）、磷（P）、銦（In）、或氮（N）的III-V族半導體材料，實際材料選擇可以參考以上第一半導體結構811及第二半導體結構812的材料。於一實施例中，第三半導體結構814及第四半導體結構815包含磷化鋁鎵銦(AlGaInP)或砷化鋁鎵(AlGaAs)。

如第1B至1D圖所示，半導體元件100選擇性地包含一連接結構20、一導電結構30、及一反射結構40。連接結構20位於基底10上，導電結構30位於連接結構20及半導體疊層81之間。反射結構40位於連接結構20以及導電結構30之間。於本實施例中，反射結構40大致對位於黏著層82的第一開口82a及/或絕緣層50的第二開口501且具有一尺寸、形狀大致等於第一開口82a及/或第二開口501。亦即，反射結構40與黏著層82及/或反射結構40與絕緣層50於垂直方向(Z方向)上不重疊。反射結構40僅對應主體區81E的位置，即，反射結構40與主體區81E於垂直方向(如Z方向)重疊。導電結構30可以透過絕緣層50之第二開口501及黏著層82之第一開口82a與半導體疊層81電性連接。

在本實施例中，導電結構30包含一第一導電層31以及一第二導電層32，第一導電層31直接接觸絕緣層50，並且第一導電層31透過第一開口82a及第二開口501與第一半導體接觸層816直接接觸。第二導電層32位於連接結構20以及第一導電層31之間。第二導電層32的材料與第一導電層31之材料不同。第二導電層32可具有增進橫向(X方向)電流擴散之功能。第二導電層32可選擇一折射率值小於半導體疊層81之材料，以增進透光效果。第二導電層32之厚度可較第一導電層31之厚度厚，進而增進橫向電流擴散。第一導電層31之厚度為25Å~200Å，或為40Å~60Å ，第二導電層32之厚度為25Å~2000Å，或為600Å~1700Å，在其他實施例中，也可不形成第二導電層32，而是形成較厚的第一導電層31，第一導電層31的厚度例如為50Å~3000Å。第一導電層31與第二導電層32分別包含氧化銦錫(Indium Tin Oxide，ITO)、氧化鋁鋅(Aluminum Zinc Oxide，AZO)、氧化鎘錫、氧化銻錫、氧化鋅(ZnO)、氧化鋅錫、或氧化銦鋅(Indium Zinc Oxide，IZO)。

如第1C圖所示，半導體疊層81具有一第一寬度W1，反射結構40具有一第二寬度W2小於第一寬度W1。詳言之，半導體疊層81之最大寬度即定義為第一寬度W1，即，在本實施例中，第一寬度W1為第一接觸層816之寬度。第一寬度W1以及第二寬度W2的差異不小於1 µm、或者不大於15 µm、或者為2~10 µm。

反射結構40可對半導體疊層81所發出之光有大於85%的反射率，反射結構40的厚度為2500~7500Å。在本實施例中，反射結構40可包含一金屬材料，例如銅、鋁、錫、金或銀等。於一實施例中，半導體元件更包含一鈍化層(圖未式)，覆蓋半導體疊層81的外側壁以及部分上表面。鈍化層作為一保護層，藉以保護半導體元件使其免於例如為濕氣影響或外力破壞。

連接結構20可導電且包含金屬材料、合金材料或金屬氧化物。金屬材料包含銦、錫、金、鈦、鎳、鉑、鎢等；合金材料為上述二種以上之金屬的合金；金屬氧化物材料包含氧化銦錫(ITO)、氧化銦(InO)、氧化錫(SnO)、氧化鎘錫(CTO)、氧化銻錫(ATO)、氧化鋁鋅(AZO)、氧化鋅錫(ZTO)、氧化鎵鋅(GZO)、氧化銦鎢(IWO)、氧化鋅(ZnO)或氧化銦鋅(IZO)。在本實施例中，連接結構20的厚度為400 nm~5000 nm。

在本實施例中，基底10為導電基板，例如：矽(Si)、鍺(Ge)、銅 (Cu)、鉬(Mo)、鎢鉬合金(MoW)、銅鎢合金(CuW)、砷化鎵（GaAs）、磷化銦（InP）、碳化矽（SiC）、磷化鎵（GaP）、氮化鎵（GaN）、氮化鋁（AlN）。基底10具有一大於100 um之厚度。

第2A圖為本揭露內容之一實施例之半導體元件200的俯視圖。第2B圖為半導體元件沿著第2A圖之B-B’線的剖面圖。第2C圖為半導體元件200沿著第2A圖之C-C’線的剖面圖。半導體元件200與半導體元件100具有類似的結構。差異在於半導體元件200包含一基底10及兩半導體疊層80a、80b位於基底10上。半導體疊層80a、80b的結構與半導體疊層81相同，且於第2A圖中，沿著A-A’線與A1-A1’的剖面圖可參照第1B圖所示。

半導體元件200包含第一電極60a、60b位於半導體疊層80a、80b上。第一電極60a、60b包含一電極墊601a、610b、一第一延伸電極602a、602b、一第二延伸電極603a、603b及複數第三延伸電極604a、604b。第二延伸電極603a、603b為一弧狀，複數第三延伸電極604a、604b彼此不平行。第一電極60a、60b係沿著一中心線M彼此呈鏡像對稱。

於本實施例中，當半導體疊層80a與半導體疊層80b為發光元件時，半導體疊層80a的活性結構813可發射出具有第一峰值波長λ1的第一光源，半導體疊層80b的活性結構813可發射出具有第二峰值波長λ2的第二光源。於一實施例中，第一光源以及第二光源皆為可見的紅光或皆為紅外光，且第一峰值波長λ1和第二峰值波長λ2之間的差異為0~10 nm之間(例如：第一峰值波長λ1為660 nm且第二峰值波長λ2為660 nm，或第一峰值波長λ1為650 nm且第二峰值波長λ2為660 nm或)。具體地，第一峰值波長λ1和第二峰值波長λ2為580 nm~730 nm或者730 nm~1600 nm。於另一實施例中，第一峰值波長λ1和第二峰值波長λ2為不同，例如，自半導體疊層80a發射出的第一光源為可見的紅光，第一峰值波長λ1為580 nm~700 nm，自半導體疊層80b發射出的第二光源為不可見光(紅外光)，第二峰值波長λ2為730 nm~1600 nm。

在一實施例中，半導體疊層80a及半導體疊層80b可獨立控制而分別發出光源。具體的，當位於半導體疊層80a上的第一電極60a與第二電極70同時外接一電源且位於半導體疊層80b上第一電極60b並未外接電源時，半導體疊層80a可發光且半導體疊層80b的活性結構813不會發光。或者，可同時將半導體疊層80a上的第一電極60a、半導體疊層80b上的第一電極60b以及第二電極70外接一電源，則半導體疊層80a及半導體疊層80b的活性結構813可同時發光。

本實施例中的其他各層或結構之位置、相對關係及材料組成等內容及結構變化例均已於先前實施例中進行了詳盡之說明，於此不再贅述。

第3圖為本揭露內容之一實施例之半導體元件300的沿著第1A圖之C-C’線的剖面圖。半導體元件300與半導體元件100具有類似的結構，差異在於半導體元件300中，第一接觸結構816具有一第三寬度W3，黏結層82的第三部分823具有一第四寬度W4，第四寬度W4小於第三寬度W3。

第4圖為本揭露內容之一實施例之半導體元件400的剖面圖。半導體元件400與半導體元件100具有類似的結構，差異在於第一電極60的電極墊601的分布不同。詳言之，打線區81B具有一側壁81BS，電極墊601具有一側部601S覆蓋於側壁81BS上，且側部601S與絕緣層50接觸，藉此有助於提升電極墊601與絕緣層50之間的黏著力，進而增加半導體元件400後續的打線良率。本實施例中的其他各層或結構之位置、相對關係及材料組成等內容及結構變化例均已於先前實施例中進行了詳盡之說明，於此不再贅述。

以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換

10:基底 100、200、300、400:半導體元件 103:第一側壁 104:第二側壁 105:第三側壁 106:第四側壁 20:連結結構 30:導電結構 31:第一導電層 32:第二導電層 40:反射結構 50:絕緣層 501:第二開口 60:第一電極 601:電極墊 601S:側部 602:第一延伸電極 603:第二延伸電極 604:第三延伸電極 70:第二電極 81半導體疊層: 81B:打線區 81C:連接區 81E:主體區 810:中心部分 8100:周圍部分 81BS:側壁 811:第一半導體結構 812:第二半導體結構 813:活性結構 814:第三半導體結構 815:第四半導體結構 815t:上表面 816:第一接觸結構 817:第二接觸結構 82:黏著層 821:第一部分 822:第二部分 823:第三部分 82a:第一開口

第1A圖為本揭露內容之一實施例之半導體元件的俯視圖。

第1B圖為本揭露內容之一實施例之半導體元件沿著如第1A圖之A-A’線的剖面圖。

第1C圖為本揭露內容之一實施例之半導體元件沿著如第1A圖之B-B’線的剖面圖。

第1D圖為本揭露內容之一實施例之半導體元件沿著如第1A圖之C-C’線的剖面圖。

第2A圖為本揭露內容之一實施例之半導體元件的俯視圖。

第2B圖為本揭露內容之一實施例之半導體元件沿著如第2A圖之B-B’線的剖面圖。

第2C圖為本揭露內容之一實施例之半導體元件沿著如第2A圖之C-C’線的剖面圖。

第3圖為本揭露內容之一實施例之半導體元件的剖面圖。

第4圖為本揭露內容之一實施例之半導體元件的剖面圖。

無

100:半導體元件

10:基底

103:第一側壁

104:第二側壁

105:第三側壁

106:第四側壁

60:第一電極

601:電極墊

602:第一延伸電極

603:第二延伸電極

604:第三延伸電極

81:半導體疊層

81B:打線區

81C:連接區

81E:主體區

82:黏著層

821:第一部分

822:第二部分

823:第三部分

Claims

一半導體元件，包含：一半導體疊層，包含一第一半導體結構、一第二半導體結構、一活性結構，位於該第一半導體結構及該第二半導體結構之間，該半導體疊層具有一主體區和一打線區；一絕緣層，位於該半導體疊層下方；一黏著層，具有一第一部分位於該打線區及該絕緣層之間。
如請求項1所述的半導體元件，其中，該黏著層具有一第二部分位於該主體區和該絕緣層之間。
如請求項2所述的半導體元件，其中，該主體區包含一中心部分及一周圍部分包圍該中心部分，且該黏著層具有一第一開口對應於該主體區的該中心部分。
如請求項1所述的半導體元件，其中，該黏著層為半導體材料、金屬材料或金屬氧化物材料。
如請求項1所述的半導體元件，其中，該黏著層為半導體材料且具有一第一本質晶格常數，該半導體疊層更包含一接觸結構，該接觸結構具有一第二本質晶格常數，該第一本質晶格常數與該第二本質晶格數彼此不匹配。
如請求項1所述的半導體元件，其中，該黏著層為半導體材料，該半導體疊層更包含一接觸結構，該黏著層與該接觸結構具有相同的導電型態。
如請求項1所述的半導體元件，其中，該黏著層具有一厚度為10 nm~100nm。
如請求項1所述的半導體元件，更包含一電極，該電極包含一電極墊位於該打線區及一延伸電極位於該主體區。
如請求項5所述的半導體元件，其中，該打線區包含一側壁，該電極墊包覆該側壁。
如請求項1所述的半導體元件，更包含一基底及一連接結構，該連接結構位於該基底與該絕緣層之間。