KR20210052285A - Semiconductor apparatus and method for manufacturing semiconductor apparatus - Google Patents

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KR20210052285A
KR20210052285A KR1020200139107A KR20200139107A KR20210052285A KR 20210052285 A KR20210052285 A KR 20210052285A KR 1020200139107 A KR1020200139107 A KR 1020200139107A KR 20200139107 A KR20200139107 A KR 20200139107A KR 20210052285 A KR20210052285 A KR 20210052285A
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film
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히사시 하세가와
다케시 고야마
신지로 가토
고헤이 가와바타
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에이블릭 가부시키가이샤
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Abstract

A semiconductor device (100) comprises: a semiconductor substrate (1); a field effect transistor (120) disposed on the semiconductor substrate (1), used in an analog circuit, and having a P-type gate electrode (7); an interlayer insulating film (8) disposed on the field effect transistor (120); and a hydrogen-blocking metal film (10) on the interlayer insulating film (8), disposed in the vicinity of the upper side of the P-type gate electrode (7), and blocking hydrogen. Accordingly, the semiconductor device can suppress the occurrence of problems caused by hydrogen without increasing films.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD FOR MANUFACTURING SEMICONDUCTOR APPARATUS}A semiconductor device and a manufacturing method of a semiconductor device TECHNICAL FIELD [SEMICONDUCTOR APPARATUS AND METHOD FOR MANUFACTURING SEMICONDUCTOR APPARATUS}

본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.

실리콘 등의 반도체 기판 상에 미세한 소자가 형성되는 반도체 장치 중, MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor), 저항 소자, 퓨즈 소자 등의 반도체 소자를 조합한 아날로그용 반도체 장치가 있다.Among semiconductor devices in which fine elements are formed on a semiconductor substrate such as silicon, there is an analog semiconductor device in which semiconductor elements such as a Metal-Insulator-Semiconductor Field-Effect Transistor (MISFET), a resistance element, and a fuse element are combined.

아날로그용 반도체 장치로는, 예를 들어, 볼티지 레귤레이터, 볼티지 디텍터, 스위칭 레귤레이터 등을 들 수 있다. 이들 아날로그용 반도체 장치에서는, 웨어러블 디바이스나 IoT(Internet of the Things)의 발전에 수반하여, 이차 전지 등에 의해 저전압·저소비 전류로 장시간 구동 가능한 것이 개발되고 있다. 특히 볼티지 레귤레이터 등의 파워 매니지먼트(IC)에서 기준 전압 발생 회로를 구비하고 있는 경우에는, 기준 전압의 불균일 저감이나 장기의 안정성이 중요해지고 있다.As an analog semiconductor device, a voltage regulator, a voltage detector, a switching regulator, etc. are mentioned, for example. In these analog semiconductor devices, with the development of wearable devices and IoT (Internet of the Things), ones capable of driving for a long time with a low voltage and low current consumption by a secondary battery or the like are being developed. Particularly, when a reference voltage generator circuit is provided in a power management (IC) such as a voltage regulator, reduction of non-uniformity of the reference voltage and long-term stability are becoming important.

그러나, 이러한 기준 전압 발생 회로에 이용하는 MISFET은, 게이트 산화막과 실리콘 기판의 계면에 존재하는 단글링 본드(비결합수)에, 패시베이션막 등으로부터 발생하는 수소가 결합해 버려, 역치 전압이 제조시에 불균일해지는 경우나 경시로 변화하는 경우가 있다.However, in the MISFET used for such a reference voltage generation circuit, hydrogen generated from a passivation film or the like is bonded to the dangle ring bond (unbonded water) present at the interface between the gate oxide film and the silicon substrate, and the threshold voltage is uneven during manufacture. There are cases of loss or change over time.

그래서, 예를 들어, N채널 MOS 트랜지스터 등에 수소가 확산하지 않도록, N채널 MOS 트랜지스터 등의 위에 수소 차폐용의 실리콘 질화막이 형성되어 있는 반도체 장치가 제안되고 있다(예를 들어, 특허문헌 1 참조).Therefore, for example, a semiconductor device in which a silicon nitride film for shielding hydrogen is formed on an N-channel MOS transistor or the like so that hydrogen does not diffuse to the N-channel MOS transistor or the like has been proposed (see, for example, Patent Document 1). .

일본국 특허공개 2003-152100호 공보Japanese Patent Publication No. 2003-152100

본 발명의 하나의 측면에서는, 형성하는 막을 늘리지 않고, 수소에 의한 문제의 발생을 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor device capable of suppressing the occurrence of problems due to hydrogen without increasing the number of films to be formed.

본 발명의 일실시 형태에 있어서의 반도체 장치는,The semiconductor device in one embodiment of the present invention,

반도체 기판과,A semiconductor substrate,

상기 반도체 기판 상에 배치되고, 또한 아날로그 회로에 이용되며, P형 게이트 전극을 구비하는 전계 효과 트랜지스터와,A field effect transistor disposed on the semiconductor substrate and used in an analog circuit, and having a P-type gate electrode,

상기 전계 효과 트랜지스터 상에 배치되어 있는 층간 절연막과,An interlayer insulating film disposed on the field effect transistor,

상기 층간 절연막 상이며 상기 P형 게이트 전극의 상방의 근방에 배치되고, 수소를 차단하는 수소 차단 금속막A hydrogen blocking metal film on the interlayer insulating film and disposed near the upper side of the P-type gate electrode to block hydrogen

을 갖는다.Has.

본 발명의 하나의 측면에 의하면, 형성하는 막을 늘리지 않고, 수소에 의한 문제의 발생을 억제할 수 있는 반도체 장치를 제공할 수 있다.According to one aspect of the present invention, it is possible to provide a semiconductor device capable of suppressing the occurrence of problems due to hydrogen without increasing the number of films to be formed.

도 1은, 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 아날로그 회로를 도시한 회로도이다.
도 2는, 본 발명의 제1 실시 형태에 있어서의 반도체 장치를 도시한 개략 평면도이다.
도 3은, 도 2에 있어서의 A-A선의 단면을 도시한 설명도이다.
도 4는, 도 2에 있어서의 B-B선의 단면을 도시한 설명도이다.
도 5a는, 본 발명의 제1 실시 형태에 있어서의 반도체 장치를 제조하는 방법을 도시한 설명도이다.
도 5b는, 본 발명의 제1 실시 형태에 있어서의 반도체 장치를 제조하는 방법을 도시한 설명도이다.
도 5c는, 본 발명의 제1 실시 형태에 있어서의 반도체 장치를 제조하는 방법을 도시한 설명도이다.
도 6은, 본 발명의 제1 실시 형태의 변형예를 도시한 개략 평면도이다.
도 7은, 본 발명의 제2 실시 형태에 있어서의 반도체 장치의 단면을 도시한 설명도이다.
도 8은, 본 발명의 제3 실시 형태에 있어서의 반도체 장치의 단면을 도시한 설명도이다.1 is a circuit diagram showing an analog circuit of a semiconductor device according to a first embodiment of the present invention.
2 is a schematic plan view showing a semiconductor device according to the first embodiment of the present invention.
FIG. 3 is an explanatory view showing a cross section of the line AA in FIG. 2.
FIG. 4 is an explanatory view showing a cross section of the line BB in FIG. 2.
5A is an explanatory diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
5B is an explanatory diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
5C is an explanatory diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
6 is a schematic plan view showing a modified example of the first embodiment of the present invention.
7 is an explanatory diagram showing a cross section of a semiconductor device in a second embodiment of the present invention.
8 is an explanatory diagram showing a cross section of a semiconductor device according to a third embodiment of the present invention.

본 발명의 일실시 형태에 있어서의 반도체 장치는, 반도체 기판과, 반도체 기판 상에 배치되고, 또한 아날로그 회로에 이용되며, P형 게이트 전극을 구비하는 전계 효과 트랜지스터와, 전계 효과 트랜지스터 상에 배치되어 있는 층간 절연막과, 층간 절연막 상이며 P형 게이트 전극의 상방의 근방에 배치되고, 수소를 차단하는 수소 차단 금속막을 갖는다.The semiconductor device in one embodiment of the present invention is disposed on a semiconductor substrate, a semiconductor substrate, and used in an analog circuit, and is disposed on a field effect transistor having a P-type gate electrode, and a field effect transistor. It has an interlayer insulating film which is present, and a hydrogen blocking metal film which is on the interlayer insulating film and is disposed in the vicinity of the upper side of the P-type gate electrode, and blocks hydrogen.

본 발명의 일 실시 형태에 있어서의 반도체 장치는, 이하의 지견에 의거하는 것이다.The semiconductor device in one embodiment of the present invention is based on the following knowledge.

아날로그용 반도체 장치에 요구되는 특성은, 2치의 신호를 다루는 로직용 반도체 장치와는 크게 상이하다. 예를 들어, 리튬 이온 전지 등의 이차 전지의 충방전 제어 회로에서는, 모바일 기기 등에서 이용하는 이차 전지의 방전을 극력 저감 하기 위해서, 최근 수년에 있어서 μV단위의 규격이 요구되는 경우가 많아지고 있다. 이 충방전 제어 회로에 이용되는 기준 전압 발생 회로에 있어서도 μV단위의 신뢰성이 요구되고 있다. 이로 인해, 기준 전압 발생 회로가 구비하는 전계 효과 트랜지스터(이하, 「MOS 트랜지스터」라고 칭한다)의 역치 전압의 불균일이나, 장기 신뢰성 시험으로 나타낼 수 있는 경시의 변화를 저감할 필요가 있다.The characteristics required of an analog semiconductor device are greatly different from that of a logic semiconductor device that handles binary signals. For example, in the charge/discharge control circuit of a secondary battery such as a lithium ion battery, in recent years, in order to reduce the discharge of a secondary battery used in a mobile device or the like as much as possible, a specification in μV unit is increasingly required. Reliability in units of μV is also required in the reference voltage generation circuit used in this charge/discharge control circuit. For this reason, it is necessary to reduce the variation of the threshold voltage of the field effect transistor (hereinafter referred to as "MOS transistor") included in the reference voltage generator circuit and the change over time that can be indicated by a long-term reliability test.

이 MOS 트랜지스터를 형성할 때에는, 붕소, 인, 비소 등의 불순물을 폴리실리콘막에 주입하여 게이트 전극을 형성하는 경우가 많다. 불순물로서 주입하는 붕소는, 인이나 비소보다 폴리실리콘막에 확산하기 쉽고, 폴리실리콘막 아래의 게이트 산화막까지 확산해 버린다. 그러면, 이 게이트 산화막은, 인이나 비소를 주입한 경우에 비해 막질이 저하하기 쉬워지고, 수소와 같은 미소한 원자를 통과시키기 쉬워진다고 생각된다. 이때, 게이트 산화막과 실리콘 기판의 계면에 존재하는 단글링 본드(비결합수)에, 패시베이션 막 등으로부터 발생하는 수소가 미량에서도 결합해 버리면, μV단위로 조정이 필요한 아날로그용 반도체 장치에 있어서는, 역치 전압이 제조시에 불균일해지거나 경시로 변화하는 경우가 있다.When forming this MOS transistor, impurities such as boron, phosphorus, and arsenic are implanted into the polysilicon film in many cases to form a gate electrode. Boron implanted as an impurity is more likely to diffuse into the polysilicon film than in phosphorus or arsenic, and diffuses to the gate oxide film under the polysilicon film. Then, it is thought that the film quality of this gate oxide film tends to deteriorate compared to the case where phosphorus or arsenic is injected, and minute atoms such as hydrogen are more likely to pass through. At this time, if hydrogen generated from a passivation film or the like is bonded to the dangle ring bond (unbonded water) present at the interface between the gate oxide film and the silicon substrate even in a very small amount, in an analog semiconductor device requiring adjustment in μV units, the threshold voltage During this manufacturing, it may become uneven or change over time.

이 점, 특허문헌 1에 기재된 반도체 장치에서는, P형 게이트 전극 위에, 수소 차폐용의 실리콘 질화막을 배치하도록 하고 있는데, 실리콘 질화막을 형성하기 위한 공정이 늘어날 뿐만 아니라, P형 게이트 전극의 근방에 배치된 실리콘 질화막의 응력에 의해 역치 전압이 변화해 버리는 경우가 있다.In this regard, in the semiconductor device described in Patent Document 1, a silicon nitride film for hydrogen shielding is disposed on the P-type gate electrode, but not only the steps for forming the silicon nitride film increase, but also the arrangement in the vicinity of the P-type gate electrode. The threshold voltage may change due to the stress of the resulting silicon nitride film.

그래서, 본 발명의 일실시 형태에 있어서의 반도체 장치는, MOS 트랜지스터 위에 배치되는 금속 배선층의 면적을 넓혀 수소 차단 금속막으로서 이용한다. 즉, 이 반도체 장치는, 역치 전압이 변화하기 쉬운 P형 게이트 전극의 상방의 근방에, 금속 배선층을 겸한 수소 차단 금속막을 배치함으로써, 패시베이션막 등으로부터 발생하는 수소를 차단할 수 있기 때문에, 형성하는 막을 늘리지 않고 수소에 의한 문제의 발생을 억제할 수 있다.Therefore, the semiconductor device in one embodiment of the present invention is used as a hydrogen blocking metal film by increasing the area of the metal wiring layer disposed on the MOS transistor. That is, in this semiconductor device, hydrogen generated from a passivation film or the like can be blocked by disposing a hydrogen blocking metal film serving as a metal wiring layer in the vicinity of the upper side of the P-type gate electrode where the threshold voltage is liable to change. It is possible to suppress the occurrence of problems due to hydrogen without increasing it.

다음으로, 본 발명의 일실시 형태에 있어서의 반도체 장치의 일례로서, 아날로그 회로를 ED형 기준 전압 발생 회로로 한 실시 형태에 대해서, 도면을 참조하면서 설명한다.Next, as an example of a semiconductor device in an embodiment of the present invention, an embodiment in which an analog circuit is used as an ED type reference voltage generator will be described with reference to the drawings.

또한, 도면은 모식적인 것이며, 막두께와 평면 치수의 관계, 각 막두께의 비율 등은 도면에서 도시한 바와 같은 것은 아니다. 또, 반도체 기판에 있어서, 반도체 제조 프로세스를 이용하여 다른 막이나 층이 적층되는 측의 면을 「상면」이라고 칭하고, 상면에 대향하는 측의 면을 「하면」이라고 칭한다. 또한, 하기에 있어서, 복수의 막이나 이들을 구조적으로 조합하여 얻어지는 반도체 소자의 수량, 위치, 형상, 구조, 크기 등은, 이하에 개시한 실시 형태에 한정되지 않으며, 본 발명을 실시하는데 있어서 바람직한 수량, 위치, 형상, 구조, 크기 등으로 할 수 있다.In addition, the drawings are schematic, and the relationship between the film thickness and the planar dimension, the ratio of each film thickness, and the like are not as shown in the drawings. In addition, in a semiconductor substrate, a surface on a side on which another film or layer is laminated using a semiconductor manufacturing process is referred to as a "top surface", and a surface on a side opposite to the upper surface is referred to as a "lower surface". In addition, in the following, the quantity, position, shape, structure, size, etc. of a plurality of films or semiconductor elements obtained by structurally combining them are not limited to the embodiments disclosed below, and preferable quantities for carrying out the present invention , Location, shape, structure, size, etc.

[제1 실시 형태][First embodiment]

도 1은, 본 발명의 제1 실시 형태에 있어서의 반도체 장치의 아날로그 회로를 도시한 회로도이다. 도 1에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체 장치(100)는, 아날로그 회로인 ED형 기준 전압 발생 회로가 구비되어 있고, 공핍형 N채널 전계 효과 트랜지스터(110)와, 증가형 N채널 전계 효과 트랜지스터(120)를 갖는다.1 is a circuit diagram showing an analog circuit of a semiconductor device according to a first embodiment of the present invention. As shown in Fig. 1, the semiconductor device 100 according to the present embodiment is provided with an ED type reference voltage generator circuit which is an analog circuit, a depletion type N-channel field effect transistor 110, and an increase type N It has a channel field effect transistor 120.

또한, 이하에서는 「공핍형 N채널 전계 효과 트랜지스터」를 「D형 NMOS 트랜지스터」로 칭하는 경우가 있고, 「증가형 N채널 전계 효과 트랜지스터」를 「E형 NMOS 트랜지스터」로 칭하는 경우가 있다.Hereinafter, the "depletion type N-channel field effect transistor" may be referred to as a "D-type NMOS transistor", and the "incremental type N-channel field effect transistor" may be referred to as an "E-type NMOS transistor".

D형 NMOS 트랜지스터(110)는, 전원 단자(100a)와 접속되어 있는 드레인에 전원 전압(VDD)이 인가되면, 전원 전압(VDD)에 의존하지 않는 정전류를 소스로부터 E형 NMOS 트랜지스터(120)에 공급하는 정전류원으로서 기능한다. E형 NMOS 트랜지스터(120)는, D형 NMOS 트랜지스터(110)로부터 공급되는 정전류에 의거하여, 기준 전압 단자(100c)에 기준 전압(Vref)을 발생시킨다. 이와 같이, ED형 기준 전압 발생 회로는, D형 NMOS 트랜지스터(110)와 E형 NMOS 트랜지스터(120)를 조합함으로써 형성되어 있다.When the power supply voltage VDD is applied to the drain connected to the power supply terminal 100a, the D-type NMOS transistor 110 transmits a constant current independent of the power supply voltage VDD from the source to the E-type NMOS transistor 120. It functions as a supplying constant current source. The E-type NMOS transistor 120 generates a reference voltage V ref in the reference voltage terminal 100c based on the constant current supplied from the D-type NMOS transistor 110. In this way, the ED-type reference voltage generator circuit is formed by combining the D-type NMOS transistor 110 and the E-type NMOS transistor 120.

D형 NMOS 트랜지스터(110)의 소스에는, D형 NMOS 트랜지스터(110)의 게이트, 백 게이트, 기준 전압 단자(100c), 그리고 E형 NMOS 트랜지스터(120)의 게이트 및 드레인이 접속되어 있고, 이들을 동전위로 하고 있다. 또, E형 NMOS 트랜지스터(120)의 소스에는, 백 게이트 및 접지 단자(100b)가 접속되어 있고, 이들을 동전위로 하고 있다.The source of the D-type NMOS transistor 110 is connected to the gate of the D-type NMOS transistor 110, the back gate, the reference voltage terminal 100c, and the gate and drain of the E-type NMOS transistor 120. It is comforting. Further, to the source of the E-type NMOS transistor 120, a back gate and a ground terminal 100b are connected, and these are made equal to each other.

여기서, D형 NMOS 트랜지스터(110)의 드레인 전류(Id1)를 구하면, 비포화 동작시 혹은 포화 동작시의 상호 컨덕턴스를 gmD로 하면, 이하의 식 (1)과 같이 나타낼 수 있다. 또한, 상기와 같이, D형 NMOS 트랜지스터(110)의 게이트와 소스가 접속되어 있으므로, 하기의 식 (1)에 있어서 게이트·소스간 전압(Vg1)은 0V가 된다. 이로 인해, D형 NMOS 트랜지스터(110)의 출력 전류인 드레인 전류(Id1)는, 역치 전압(Vtd)에 의존하는 것이 된다. Here, when the drain current I d1 of the D-type NMOS transistor 110 is obtained, the mutual conductance during the non-saturation operation or the saturation operation is gmD, which can be expressed as Equation (1) below. Further, as described above, since the gate and source of the D-type NMOS transistor 110 are connected, the gate-source voltage V g1 is 0 V in the following equation (1). For this reason, the drain current I d1 which is the output current of the D-type NMOS transistor 110 depends on the threshold voltage V td.

Id1=1/2·gmD·(Vg1-Vtd)2 I d1 =1/2·gmD·(V g1 -V td ) 2

=1/2·gmD·(｜Vtd｜)2···(1)=1/2·gmD·(｜V td ｜) 2 ···(1)

다음으로, E형 NMOS 트랜지스터(120)의 드레인 전류(Id2)를 구하면, 포화 동작시의 상호 컨덕턴스를 gmE로 하면, 이하의 식 (2)와 같이 나타낼 수 있다. 또한, 위에서 설명한 바와 같이, E형 NMOS 트랜지스터(120)의 게이트와 드레인이 접속되고, 또한 이들과 기준 전압 단자(100c)가 접속되어 있으므로, 하기의 식 (2) 에 있어서 게이트·소스간 전압(Vg2)은 기준 전압(Vref)이 된다. 이로 인해, 드레인 전류(Id2)는, 역치 전압(Vte) 및 기준 전압(Vref)에 의존하는 것이 된다. Next, when the drain current I d2 of the E-type NMOS transistor 120 is obtained, the mutual conductance during the saturation operation is gmE, which can be expressed as Equation (2) below. In addition, as described above, since the gate and drain of the E-type NMOS transistor 120 are connected, and these are connected to the reference voltage terminal 100c, the gate-source voltage ( V g2 ) becomes the reference voltage (V ref ). For this reason, the drain current I d2 depends on the threshold voltage V te and the reference voltage V ref.

Id2=1/2·gmE·(Vg2-Vte)2 I d2 =1/2·gmE·(V g2 -V te ) 2

=1/2·gmE·(Vref-Vte)2···(2)=1/2·gmE·(V ref -V te ) 2 ···(2)

이상으로부터, 기준 전압(Vref)은, 상기의 식 (1)의 Id1이 상기의 식 (2)의 Id2에 동일해지기 때문에, 하기의 식 (3)과 같이 된다.From the above, the reference voltage V ref becomes equal to the following equation (3) because I d1 in the above equation (1) becomes the same as I d2 in the above equation (2).

Vref≒Vte＋(gmD/gmE)1/2·｜Vtd｜···(3)V ref ≒V te +(gmD/gmE) 1/2 ·｜V td ｜···(3)

도 2는, 본 발명의 제1 실시 형태에 있어서의 반도체 장치를 도시한 개략 평면도이며, 반도체 기판 상에 형성되어 있는 ED형 기준 전압 발생 회로를 평면에서 본 도면이다. 도 2에서는, 반도체 장치(100)의 구조 중, N형 게이트 전극(6)과, P형 게이트 전극(7)과, 금속 배선층의 기능을 겸하는 수소 차단 금속막(10)과, 수소 차단 금속막(10)과 접속되어 있는 금속 배선(9a~9f)을 도시한다. 또, 도 2 중의 파선은, D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)의 액티브 영역을 각각 나타낸다.Fig. 2 is a schematic plan view showing the semiconductor device according to the first embodiment of the present invention, and is a plan view of an ED type reference voltage generator circuit formed on a semiconductor substrate. In FIG. 2, among the structures of the semiconductor device 100, an N-type gate electrode 6, a P-type gate electrode 7, a hydrogen blocking metal film 10 serving as a metal wiring layer, and a hydrogen blocking metal film. The metal wirings 9a to 9f connected to (10) are shown. In addition, broken lines in FIG. 2 indicate active regions of the D-type NMOS transistor 110 and the E-type NMOS transistor 120, respectively.

또한, 평면에서 본 도면이란, 반도체 기판을 그 법선 방향으로부터 상면을 봤을 때의 도면(상면도)을 의미한다.In addition, a plan view means a view when the semiconductor substrate is viewed from its normal direction (top view).

반도체 기판의 상방(기판의 법선 방향)으로부터 평면을 봤을 때에 있어서, E형 NMOS 트랜지스터(120) 측의 파선으로 나타내는 액티브 영역 상의 수소 차단 금속막(10)은, P형 게이트 전극(7)의 면적보다 넓고, P형 게이트 전극(7)을 덮도록 배치되어 있다.When viewed from above the semiconductor substrate (in the normal direction of the substrate), the hydrogen blocking metal film 10 on the active region indicated by the broken line on the side of the E-type NMOS transistor 120 is the area of the P-type gate electrode 7 It is wider and is arranged so as to cover the P-type gate electrode 7.

여기서, D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)의 단면에 대해, 도 3 및 도 4를 참조하면서 설명한다.Here, cross-sections of the D-type NMOS transistor 110 and the E-type NMOS transistor 120 will be described with reference to FIGS. 3 and 4.

도 3은, 도 2에 있어서의 A-A선의 단면을 도시한 설명도이다. 도 4는, 도 2에 있어서의 B-B선의 단면을 도시한 설명도이다.FIG. 3 is an explanatory diagram showing a cross section of line A-A in FIG. 2. FIG. 4 is an explanatory diagram showing a cross section of the line B-B in FIG. 2.

도 3 및 도 4에 도시한 바와 같이, 반도체 기판(1)과, 분리용 산화막(2)과, 게이트 산화막(3)과, P형 웰 영역(4)과, 소스·드레인 영역(5)과, N형 게이트 전극(6)과, P형 게이트 전극(7)과, 인 및 붕소를 첨가한 실리콘 산화막(이하, 「BPSG(Boro-Phospho Silicate Glass)막」으로 칭한다)(8)과, 금속 배선(9)과, 수소 차단 금속막(10)과, 패시베이션막(11)을 갖는다. D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)는, 반도체 기판(1) 상에, 분리용 산화막(2)과, 게이트 산화막(3)과, P형 웰 영역(4)과, 소스·드레인 영역(5)과, N형 게이트 전극(6)과, P형 게이트 전극(7)을 구조적으로 조합함으로써 형성되어 있다.3 and 4, a semiconductor substrate 1, a separation oxide film 2, a gate oxide film 3, a P-type well region 4, a source/drain region 5, and , An N-type gate electrode 6, a P-type gate electrode 7, a silicon oxide film to which phosphorus and boron are added (hereinafter referred to as ``BPSG (Boro-Phospho Silicate Glass) film'') 8, and a metal A wiring 9, a hydrogen blocking metal film 10, and a passivation film 11 are provided. The D-type NMOS transistor 110 and the E-type NMOS transistor 120 are, on the semiconductor substrate 1, a separation oxide film 2, a gate oxide film 3, a P-type well region 4, and a source. It is formed by structurally combining the drain region 5, the N-type gate electrode 6, and the P-type gate electrode 7.

반도체 기판(1)은, 웨이퍼형상의 P형 실리콘 반도체 기판이다.The semiconductor substrate 1 is a wafer-shaped P-type silicon semiconductor substrate.

또한, 본 실시 형태에서는, 반도체 기판(1)으로서 웨이퍼형상의 P형 실리콘 반도체 기판으로 했는데, 이에 한정되지 않으며, 반도체 기판(1)의 형상, 구조, 크기, 재질, 및 극성은, 목적에 따라 적절히 선택할 수 있다.In addition, in the present embodiment, the semiconductor substrate 1 is a wafer-shaped P-type silicon semiconductor substrate, but is not limited thereto, and the shape, structure, size, material, and polarity of the semiconductor substrate 1 are determined according to the purpose. You can choose appropriately.

분리용 산화막(2)은, 반도체 기판(1) 상에 형성되어 있는 LOCOS(LOCal Oxidation of Silicon)이다. 분리용 산화막(2)은, D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)를 분리하기 위해서, 각 액티브 영역의 외연에 설치되어 있다.The separation oxide film 2 is a LOCOS (LOCal Oxidation of Silicon) formed on the semiconductor substrate 1. The separation oxide film 2 is provided on the outer edge of each active region in order to separate the D-type NMOS transistor 110 and the E-type NMOS transistor 120.

또한, 본 실시 형태에서는, D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)를 분리하기 위해서 LOCOS를 형성했는데, 이에 한정되지 않으며, 예를 들어, STI(Shallow Trench Isolation) 등을 형성하여 분리하도록 해도 된다.In addition, in this embodiment, the LOCOS is formed to separate the D-type NMOS transistor 110 and the E-type NMOS transistor 120, but the present invention is not limited thereto, and for example, shallow trench isolation (STI) is formed. You can separate it.

D형 NMOS 트랜지스터(110)는, 게이트 산화막(3)과, P형 웰 영역(4)과, 소스·드레인 영역(5)과, 폴리 실리콘막에 인을 주입한 N형 게이트 전극(6)을 갖는다.The D-type NMOS transistor 110 includes a gate oxide film 3, a P-type well region 4, a source/drain region 5, and an N-type gate electrode 6 in which phosphorus is injected into a polysilicon film. Have.

D형 NMOS 트랜지스터(110)는, P형 웰 영역(4)과 N형 게이트 전극(6)의 일함수의 차가 커지도록 불순물 농도가 조정되고 있기 때문에, P형의 반도체 기판(1)의 표면에 반전하는 방향의 전계가 인가되기 때문에, 낮은 역치 전압이 된다. 또한, N형의 채널 도프 영역에 의해 역치 전압을 낮출 수 있기 때문에, N형 게이트 전극(6) 및 채널 도프 영역으로의 불순물 주입은, D형 NMOS 트랜지스터(110)가 공핍형이 되도록 적절히 제어되어, 역치 전압(Vtd)을 0V 이하로 할 수 있다. 이로써, 게이트의 전위가 0V여도 드레인 전압을 인가함으로써, 채널을 통해 드레인 전류를 흐르게 할 수 있다.Since the impurity concentration of the D-type NMOS transistor 110 is adjusted so that the difference in the work function between the P-type well region 4 and the N-type gate electrode 6 increases, the surface of the P-type semiconductor substrate 1 Since an electric field in the reverse direction is applied, a low threshold voltage is obtained. In addition, since the threshold voltage can be lowered by the N-type channel doped region, impurity implantation into the N-type gate electrode 6 and the channel doped region is appropriately controlled so that the D-type NMOS transistor 110 becomes a depletion type. , The threshold voltage (V td ) can be set to 0V or less. Accordingly, even if the gate potential is 0V, the drain current can be made to flow through the channel by applying the drain voltage.

또, 백 게이트는, 고농도의 P형 불순물을 포함하는 영역(도시 생략)을 통해 P형 웰 영역(4)에 접속되어 있고, 소스에 접속되어 있다.Further, the back gate is connected to the P-type well region 4 through a region (not shown) containing a high-concentration P-type impurity, and is connected to the source.

E형 NMOS 트랜지스터(120)는, BF2를 주입하여 형성된 P형 게이트 전극(7)을 갖고 있고, 역치 전압(Vte)이 0V 이상이 되도록, P형 게이트 전극(7) 및 채널 도프 영역의 불순물 농도가 조정되고 있다. 또, 이 P형 게이트 전극(7)의 상방에 수소 차단 금속막(10)이 배치되어 있다. E형 NMOS 트랜지스터(120)는, 이들 이외는, D형 NMOS 트랜지스터(110)와 같다.E-type NMOS transistor 120, and has a P-type gate electrode formed by injecting BF 2 (7), a threshold voltage (V te) of, the P-type gate electrode 7 and the channel-doped region so that they are at 0V The impurity concentration is being adjusted. Further, a hydrogen blocking metal film 10 is disposed above the P-type gate electrode 7. The E-type NMOS transistor 120 is the same as the D-type NMOS transistor 110 except for these.

또한, P형 게이트 전극(7)의 형상, 구조, 크기, 재질, 그리고 불순물의 종류 및 농도로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있다.In addition, the shape, structure, size, material, and type and concentration of impurities of the P-type gate electrode 7 are not particularly limited, and may be appropriately selected according to the purpose.

D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)의 상면에는, 층간 절연막으로서의 BPSG막(8)이 표면을 평탄화하여 형성되어 있다. 이 BPSG막(8)에는, 소스·드레인 영역(5)까지 관통하도록 각각 형성된 컨택트홀에 금속 배선(9a~9d)이 각각 매설되어 있어, 소스·드레인 영역(5)으로부터의 도통 경로가 형성되어 있다.On the upper surfaces of the D-type NMOS transistor 110 and the E-type NMOS transistor 120, a BPSG film 8 as an interlayer insulating film is formed by flattening the surface. In this BPSG film 8, metal wirings 9a to 9d are respectively buried in contact holes formed to penetrate to the source and drain regions 5, respectively, and a conduction path from the source and drain regions 5 is formed. have.

또한, 본 실시 형태에서는, 층간 절연막을 BPSG막(8)으로 했는데, 이에 한정되지 않으며, 예를 들어, NSG(None-doped Silicate Glass)막과 BPSG막의 적층 구조, TEOS(Tetra-Ethyl-Ortho-Silicate)막과 BPSG막의 적층 구조 등으로 해도 된다.In addition, in the present embodiment, the interlayer insulating film is the BPSG film 8, but is not limited thereto, for example, a laminated structure of a non-doped silicate glass (NSG) film and a BPSG film, TEOS (Tetra-Ethyl-Ortho- It may be a laminated structure of a Silicate) film and a BPSG film.

금속 배선(9a~9d)의 상부와 전기적으로 접속되어 있는 수소 차단 금속막(10)은, AlSiCu에 의해 형성되어 있다. 이 수소 차단 금속막(10)은, P형 게이트 전극(7)의 상방에 존재하기 때문에, 패시베이션막(11) 등을 발생원으로 하는 수소가 상방으로부터의 이동을 저해하고, P형 게이트 전극(7)을 갖는 E형 NMOS 트랜지스터(120)의 근방에 침입시키지 않도록 차단할 수 있다. 즉, 본 실시 형태의 반도체 장치(100)는, P형 게이트 전극(7)의 상방에 금속 배선층의 기능을 겸하는 수소 차단 금속막(10)이 존재함으로써, 형성하는 막을 늘리지 않고, 수소에 의한 문제의 발생을 억제할 수 있다.The hydrogen blocking metal film 10 electrically connected to the upper portions of the metal wirings 9a to 9d is formed of AlSiCu. Since this hydrogen-blocking metal film 10 exists above the P-type gate electrode 7, hydrogen using the passivation film 11 or the like as a generation source inhibits the movement from above, and the P-type gate electrode 7 It can be blocked so as not to invade the vicinity of the E-type NMOS transistor 120 having ). That is, in the semiconductor device 100 of the present embodiment, the hydrogen blocking metal film 10 serving as a metal wiring layer is present above the P-type gate electrode 7, so that the film to be formed is not increased, and the problem is caused by hydrogen. Can suppress the occurrence of.

수소 차단 금속막(10)의 재질로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있는데, 수소 차단 금속막(10)이 금속 배선층을 겸하는 점에서, 알루미늄 합금이 바람직하다. 알루미늄 합금으로는, 예를 들어, AlSiCu 외, AlNd, AlCu, AlSi 등을 들 수 있다. 또, 하지(下地)의 티탄 위에 텅스텐이 막형상으로 형성되는 양태로 해도 된다. 이 하지의 티탄 위에 텅스텐이 막형상으로 형성되는 양태이면, 텅스텐에 의해 수소의 침입을 저해함과 더불어, 하지의 티탄에 의해 수소를 흡수할 수 있는 점에서 유리하다.The material of the hydrogen-barrier metal film 10 is not particularly limited, and can be appropriately selected according to the purpose, but since the hydrogen-barrier metal film 10 also serves as a metal wiring layer, an aluminum alloy is preferable. Examples of the aluminum alloy include AlSiCu, AlNd, AlCu, AlSi, and the like. In addition, tungsten may be formed in the form of a film on the underlying titanium. The aspect in which tungsten is formed in the form of a film on the titanium of the base is advantageous in that the penetration of hydrogen is inhibited by the tungsten and hydrogen can be absorbed by the titanium of the base.

또한, 본 실시 형태에서는, 수소 차단 금속막(10)을 P형 게이트 전극(7)의 액티브 영역의 면적보다 넓게 했는데, P형 게이트 전극(7)의 액티브 영역에 대해서 확산하는 수소를 차단할 수 있으면, 이에 한정되는 것은 아니며, 수소 차단 금속막(10)의 면적이 P형 게이트 전극(7)의 액티브 영역보다 동등하거나 좁아져도 된다.Further, in the present embodiment, the hydrogen blocking metal film 10 is made wider than the area of the active region of the P-type gate electrode 7, but if hydrogen diffusion to the active region of the P-type gate electrode 7 can be blocked. However, the present invention is not limited thereto, and the area of the hydrogen blocking metal film 10 may be equal to or narrower than the active region of the P-type gate electrode 7.

수소 차단 금속막(10)의 두께로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있는데, 수소를 차단 가능한 두께를 확보할 수 있는 관점에서 300nm 이상 500nm 이하가 바람직하다.The thickness of the hydrogen blocking metal film 10 is not particularly limited, and may be appropriately selected according to the purpose. From the viewpoint of securing a thickness capable of blocking hydrogen, it is preferably 300 nm or more and 500 nm or less.

수소 차단 금속막(10)의 크기로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있는데, 평면에서 봤을 때에 액티브 영역에 있어서 P형 게이트 전극(7)보다 큰 것이 바람직하다.The size of the hydrogen-barrier metal film 10 is not particularly limited, and can be appropriately selected according to the purpose, but is preferably larger than the P-type gate electrode 7 in the active region when viewed in plan view.

반도체 장치(100)의 최상면에는, 패시베이션막(11)이 설치되어 있다.A passivation film 11 is provided on the uppermost surface of the semiconductor device 100.

패시베이션막(11)으로는, 실리콘 질화막이 바람직하다. 실리콘 질화막의 형성 방법으로는, 감압 CVD(Chemical Vaper Deposition)를 이용하면 금속 배선(9a~9d)이 융해해 버리는 경우가 있기 때문에, 플라즈마 CVD를 이용하는 것이 바람직하다.As the passivation film 11, a silicon nitride film is preferable. As a method of forming a silicon nitride film, plasma CVD is preferably used because the metal wirings 9a to 9d may be melted when a reduced pressure CVD (Chemical Vaper Deposition) is used.

또한, 본 실시 형태에서는, 패시베이션막(11)을 실리콘 질화막의 단층 구조로 했는데, 이에 한정되지 않으며, 예를 들어, 실리콘 산화막과 실리콘 질화막의 2층 구조로 해도 된다. 또, 패시베이션막(11)의 형상, 구조, 및 크기로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있다.In addition, in the present embodiment, the passivation film 11 has a single-layer structure of a silicon nitride film, but is not limited thereto. For example, a two-layer structure of a silicon oxide film and a silicon nitride film may be used. In addition, the shape, structure, and size of the passivation film 11 are not particularly limited, and may be appropriately selected according to the purpose.

이와 같이, 본 실시 형태의 반도체 장치(100)는, 반도체 기판(1) 상에, ED형 기준 전압 발생 회로에 이용되고, P형 게이트 전극(7)을 구비하는 E형 NMOS 트랜지스터(120)와, E형 NMOS 트랜지스터(120) 상에 배치되어 있는 BPSG막(8)과, BPSG막(8) 상이며 P형 게이트 전극(7)의 상방의 근방에 배치되고, 수소를 차단하는 수소 차단 금속막(10)을 갖는다. 이로써, 반도체 장치(100)는, 형성하는 막을 늘리지 않고, 수소에 의한 문제의 발생을 억제할 수 있다.As described above, the semiconductor device 100 of the present embodiment is used for an ED-type reference voltage generator circuit on the semiconductor substrate 1, and includes an E-type NMOS transistor 120 provided with a P-type gate electrode 7 and , A BPSG film 8 disposed on the E-type NMOS transistor 120, and a hydrogen-blocking metal film on the BPSG film 8 and disposed near the upper side of the P-type gate electrode 7 to block hydrogen Has (10). Thereby, the semiconductor device 100 can suppress the occurrence of a problem due to hydrogen without increasing the number of films to be formed.

다음으로, 본 실시 형태의 반도체 장치(100)의 제조 방법에 대해서, 도 5a 내지 도 5c를 참조하면서 설명한다.Next, a method of manufacturing the semiconductor device 100 of the present embodiment will be described with reference to Figs. 5A to 5C.

우선, 반도체 기판(1)을 준비하여 LOCOS 형성 처리를 행하고, 반도체 기판(1) 상에 분리용 산화막(2)을 형성한다.First, a semiconductor substrate 1 is prepared, a LOCOS forming process is performed, and a separation oxide film 2 is formed on the semiconductor substrate 1.

다음으로, 도 5a에 도시한 바와 같이, 게이트 산화막 형성 처리, 소스·드레인 영역 형성 처리, 폴리 실리콘에 의한 게이트 전극 형성 처리 등, 종래의 MOSFET 제조 기술에 의해, 게이트 산화막(3), P형 웰 영역(4), 소스·드레인 영역(5), N형 게이트 전극(6), 및 P형 게이트 전극(7)을 반도체 기판(1) 상에 형성한다. 이로써, D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)를 형성한다.Next, as shown in Fig. 5A, the gate oxide film 3 and the P-type well are formed by conventional MOSFET manufacturing techniques such as gate oxide film formation treatment, source/drain region formation treatment, and gate electrode formation treatment using polysilicon. A region 4, a source/drain region 5, an N-type gate electrode 6, and a P-type gate electrode 7 are formed on the semiconductor substrate 1. Thus, the D-type NMOS transistor 110 and the E-type NMOS transistor 120 are formed.

구체적으로는, D형 NMOS 트랜지스터(110)를 형성하려면, 우선 각 액티브 영역의 일부에 붕소를 주입하여 P형 웰 영역(4)을 형성하고, P형 웰 영역(4)의 표면의 일부에 N형의 채널 도프 영역을 형성한다. 다음으로, 이 채널 도프 영역 위에 게이트 산화막(3)을 형성한 후, 게이트 산화막(3) 위에 형성한 폴리 실리콘막에 5×1016 이상 1×1018/cm3 이하의 저농도의 인을 주입하여 N형 게이트 전극(6)을 형성한다. 그리고, 게이트 산화막(3) 아래의 채널 도프 영역을 끼워 넣는 위치에, 1×1019/cm3 이상의 고농도의 N형의 소스·드레인 영역(5)을 P형 웰 영역(4)의 표면에 형성한다.Specifically, in order to form the D-type NMOS transistor 110, boron is first injected into a part of each active region to form the P-type well region 4, and N is formed in a part of the surface of the P-type well region 4. To form a channel doped region of the type. Next, after forming the gate oxide film 3 on the channel doped region, phosphorus having a low concentration of 5×10 16 or more and 1×10 18 /cm 3 or less was implanted into the polysilicon film formed on the gate oxide layer 3. An N-type gate electrode 6 is formed. Then, at a position where the channel doped region under the gate oxide film 3 is inserted, an N-type source/drain region 5 having a high concentration of 1×10 19 /cm 3 or more is formed on the surface of the P-type well region 4. do.

또한, 이들은 필요한 부분에 포토마스크 처리를 행함으로써 형성한다.In addition, these are formed by subjecting a necessary portion to a photomask treatment.

또, 폴리 실리콘막의 두께로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있는데, 100nm 이상 500nm 이하가 바람직하다.Further, the thickness of the polysilicon film is not particularly limited, and can be appropriately selected according to the purpose, but is preferably 100 nm or more and 500 nm or less.

다음으로, 도 5b에 도시한 바와 같이, BPSG막(8)을 표면 전역에 형성하여 평탄화한다.Next, as shown in Fig. 5B, the BPSG film 8 is formed over the entire surface to be planarized.

BPSG막(8)의 형성 방법으로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있다.The method of forming the BPSG film 8 is not particularly limited and can be appropriately selected according to the purpose.

BPSG막(8)의 평탄화 방법으로는, 특별히 제한은 없으며, 목적에 따라 적절히 선택할 수 있고, 예를 들어, 리플로우법, 에치 백법, CMP(Chemical Mechanical Polishing)법 등을 들 수 있다. 리플로우법은, 구체적으로는, 인 또는 붕소를 포함하는 산화막을 형성한 후, 850℃ 이상의 열처리로 평탄화하도록 해도 된다.The planarization method of the BPSG film 8 is not particularly limited, and can be appropriately selected according to the purpose, and examples thereof include a reflow method, an etch back method, and a CMP (Chemical Mechanical Polishing) method. In the reflow method, specifically, after forming an oxide film containing phosphorus or boron, it may be planarized by heat treatment at 850°C or higher.

다음으로, 포토리소그래피 및 드라이 에칭에 의해 BPSG막(8)에 컨택트홀을 개구하여 티탄을 하지로서 텅스텐을 매설하여, 금속 배선(9a~9d)을 형성한다. 그리고, 포토리소그래피 및 에칭에 의해 수소 차단 금속막(10)을 형성한다. 이 수소 차단 금속막(10)은, 금속 배선층을 겸하고 있기 때문에, 금속 배선(9a~9d)의 상부에 전기적으로 접속하는 개소가 존재한다.Next, a contact hole is opened in the BPSG film 8 by photolithography and dry etching, and tungsten is buried as a base to form metal wirings 9a to 9d. Then, the hydrogen blocking metal film 10 is formed by photolithography and etching. Since this hydrogen-blocking metal film 10 also serves as a metal wiring layer, there are places electrically connected to the upper portions of the metal wirings 9a to 9d.

다음으로, BPSG막(8)을 형성하여 평탄화한 후, BPSG막(8) 및 수소 차단 금속막(10) 위에, 플라즈마 CVD에 의해 실리콘 질화막인 패시베이션막(11)을 형성한다.Next, after the BPSG film 8 is formed and planarized, a passivation film 11 which is a silicon nitride film is formed on the BPSG film 8 and the hydrogen blocking metal film 10 by plasma CVD.

이와 같이, 본 실시 형태의 반도체 장치(100)의 제조 방법은, 반도체 기판(1) 상에 배치되고, 또한 ED형 기준 전압 발생 회로에 이용되며, P형 게이트 전극(7)을 구비하는 E형 NMOS 트랜지스터(120)를 형성하는 공정과, E형 NMOS 트랜지스터(120) 상에, BPSG막(8)을 형성하는 공정과, BPSG막(8) 상이며 P형 게이트 전극(7)의 상방의 근방에, 수소를 차단하는 수소 차단 금속막(10)을 형성하는 공정을 포함한다. 이로써, 제조된 반도체 장치(100)는, 형성하는 막을 늘리지 않고, 수소에 의한 문제의 발생을 억제할 수 있다.As described above, the manufacturing method of the semiconductor device 100 of the present embodiment is disposed on the semiconductor substrate 1 and used in an ED type reference voltage generator circuit, and an E type having a P type gate electrode 7. The process of forming the NMOS transistor 120, the process of forming the BPSG film 8 on the E-type NMOS transistor 120, and the vicinity of the BPSG film 8 and above the P-type gate electrode 7 In, it includes a step of forming a hydrogen blocking metal film 10 to block hydrogen. Thereby, the manufactured semiconductor device 100 can suppress the occurrence of a problem due to hydrogen without increasing the film to be formed.

또한, 본 실시 형태에 있어서는, 도 6에 도시한 바와 같이, E형 NMOS 트랜지스터(120)의 소스 단자와 수소 차단 금속막(10)을 일체화하도록 해도 된다. 이로써, 수소 차단 금속막(10)의 면적을 넓게 할 수 있고, 또 소스 단자와 수소 차단 금속막(10) 사이에 간극이 없어지기 때문에, P형 게이트 전극(7)을 구비하는 E형 NMOS 트랜지스터(120)에 비해, 수소가 보다 확산하기 어려워지는 점에서 바람직하다.In addition, in the present embodiment, as shown in FIG. 6, the source terminal of the E-type NMOS transistor 120 and the hydrogen blocking metal film 10 may be integrated. Thereby, since the area of the hydrogen blocking metal film 10 can be increased and a gap between the source terminal and the hydrogen blocking metal film 10 is eliminated, an E-type NMOS transistor having a P-type gate electrode 7 Compared with (120), hydrogen is more difficult to diffuse, which is preferable.

[제2 실시 형태][Second Embodiment]

도 7은, 본 발명의 제2 실시 형태에 있어서의 반도체 장치의 단면을 도시한 설명도이다. 도 7에 도시한 바와 같이, 제2 실시 형태는, 도 3에 도시한 제1 실시 형태에 더해, 수소 차단 금속막(10) 위에 BPSG막(12)을 통해 광역 수소 차단 금속막(13)이 배치되어 있다.7 is an explanatory diagram showing a cross section of a semiconductor device in a second embodiment of the present invention. As shown in Fig. 7, in the second embodiment, in addition to the first embodiment shown in Fig. 3, a wide-area hydrogen blocking metal film 13 is formed on the hydrogen blocking metal film 10 via a BPSG film 12. It is placed.

광역 수소 차단 금속막(13)은, 수소 차단 금속막(10)과 마찬가지로, AlSiCu에 의해 형성되어 있다. 이 광역 수소 차단 금속막(13)은, P형 게이트 전극(7) 및 수소 차단 금속막(10)의 상방에 존재하기 때문에, 수소 차단 금속막(10)에 더해 광역 수소 차단 금속막(13)에 의해 P형 게이트 전극(7)을 갖는 E형 NMOS 트랜지스터(120)에 대해서 수소의 침입을 차단할 수 있기 때문에, 수소에 의한 문제의 발생을 더욱 억제할 수 있다.Like the hydrogen barrier metal film 10, the wide-area hydrogen barrier metal film 13 is formed of AlSiCu. Since this wide-area hydrogen-blocking metal film 13 exists above the P-type gate electrode 7 and the hydrogen-blocking metal film 10, in addition to the hydrogen-blocking metal film 10, the wide-area hydrogen-blocking metal film 13 As a result, the invasion of hydrogen into the E-type NMOS transistor 120 having the P-type gate electrode 7 can be prevented, so that the occurrence of a problem due to hydrogen can be further suppressed.

또, 본 실시 형태의 반도체 장치(100)에 있어서 복수의 전계 효과 트랜지스터를 갖는 경우에는, 광역 수소 차단 금속막(13)은, 복수의 전계 효과 트랜지스터의 전체를 덮도록 수소 차단 금속막(10)의 상방에 배치되는 것이 바람직하다.In addition, in the case of having a plurality of field-effect transistors in the semiconductor device 100 of the present embodiment, the wide-area hydrogen-blocking metal film 13 is the hydrogen-blocking metal film 10 so as to cover the entire plurality of field-effect transistors. It is preferable to be disposed above.

[제3 실시 형태][Third Embodiment]

도 8은, 본 발명의 제3 실시 형태에 있어서의 반도체 장치의 단면을 도시한 설명도이다.8 is an explanatory diagram showing a cross section of a semiconductor device according to a third embodiment of the present invention.

도 8에 도시한 바와 같이, 제3 실시 형태는, 도 3에 도시한 제1 실시 형태에 더해, P형 게이트 전극(7)의 상부 및 소스·드레인 영역(5)의 상부에, CoSi의 금속 실리사이드막(14, 15)이 형성되어 있다. 이로써, 본 실시 형태의 반도체 장치(100)는, 수소 차단 금속막(10)에 더해 금속 실리사이드막(14, 15)에 의해 P형 게이트 전극(7)을 갖는 E형 NMOS 트랜지스터(120)의 근방에서 수소의 침입을 차단할 수 있기 때문에, 수소에 의한 문제의 발생을 더욱 억제할 수 있다.As shown in FIG. 8, in addition to the first embodiment shown in FIG. 3, in the third embodiment, a metal of CoSi is formed on the upper portion of the P-type gate electrode 7 and the upper portion of the source/drain region 5. Silicide films 14 and 15 are formed. Thus, the semiconductor device 100 of the present embodiment is in the vicinity of the E-type NMOS transistor 120 having the P-type gate electrode 7 by the metal silicide films 14 and 15 in addition to the hydrogen blocking metal film 10. Since the invasion of hydrogen can be prevented from occurring, the occurrence of problems due to hydrogen can be further suppressed.

또한, 본 실시 형태에서는, 금속 실리사이드막(14, 15)을 CoSi로 했는데, 이에 한정되지 않으며, 예를 들어, WSi, TiSi, NiSi 등으로 할 수 있다.In this embodiment, although the metal silicide films 14 and 15 are made of CoSi, the present invention is not limited thereto, and for example, WSi, TiSi, NiSi, or the like can be used.

이상 설명한 바와 같이, 본 발명의 일실시 형태에 있어서의 반도체 장치는, 반도체 기판과, 반도체 기판 상에 배치되고, 또한 아날로그 회로에 이용되며, P형 게이트 전극을 구비하는 전계 효과 트랜지스터와, 전계 효과 트랜지스터 상에 배치되어 있는 층간 절연막과, 층간 절연막 상이며 P형 게이트 전극의 상방의 근방에 배치되고, 수소를 차단하는 수소 차단 금속막을 갖는다.As described above, the semiconductor device in one embodiment of the present invention includes a semiconductor substrate, a field effect transistor disposed on the semiconductor substrate and used in an analog circuit, and a field effect transistor having a P-type gate electrode, and a field effect. It has an interlayer insulating film disposed on the transistor, and a hydrogen blocking metal film that is on the interlayer insulating film and disposed in the vicinity of the upper side of the P-type gate electrode to block hydrogen.

이로써, 본 발명의 일실시 형태에 있어서의 반도체 장치는, 형성하는 막을 늘리지 않고, 수소에 의한 문제의 발생을 억제할 수 있다.Thereby, in the semiconductor device according to the embodiment of the present invention, it is possible to suppress the occurrence of a problem due to hydrogen without increasing the number of films to be formed.

또한, 상기의 각 실시 형태에서는, D형 NMOS 트랜지스터(110)가 N형 게이트 전극(6)을 구비하고, E형 NMOS 트랜지스터(120)가 P형 게이트 전극을 구비하고 있다고 했는데, 이에 한정되는 것은 아니며, D형 NMOS 트랜지스터(110)가 P형 게이트 전극을 구비하고 있어도 된다.In addition, in each of the above embodiments, it was said that the D-type NMOS transistor 110 has the N-type gate electrode 6, and the E-type NMOS transistor 120 has the P-type gate electrode. Alternatively, the D-type NMOS transistor 110 may be provided with a P-type gate electrode.

또, 본 실시 형태에서는, D형 NMOS 트랜지스터(110) 및 E형 NMOS 트랜지스터(120)의 양쪽 모두를 NMOS 트랜지스터로 했는데, 이에 한정되지 않으며, 양쪽 모두를 PMOS 트랜지스터로 해도 된다.Incidentally, in the present embodiment, both the D-type NMOS transistor 110 and the E-type NMOS transistor 120 are NMOS transistors, but the present invention is not limited thereto, and both may be PMOS transistors.

또한, 상기의 각 실시 형태에서는, 아날로그 회로를 ED형 기준 전압 발생 회로로 했는데, 이에 한정되는 것은 아니며, 예를 들어, ED형이 아닌 기준 전압 발생 회로, ED형 또는 ED형이 아닌 기준 전압 발생 회로의 출력이 비교기의 비반전 입력 단자 및 반전 입력 단자 중 적어도 어느 한쪽에 접속되어 있는 회로, 그리고 커런트 미러 회로 등을 들 수 있다.In addition, in each of the above embodiments, the analog circuit is an ED type reference voltage generation circuit, but is not limited thereto, for example, a reference voltage generation circuit other than an ED type, an ED type, or a reference voltage generation other than the ED type. A circuit in which the output of the circuit is connected to at least one of a non-inverting input terminal and an inverting input terminal of a comparator, a current mirror circuit, and the like may be mentioned.

1 반도체 기판
2 분리용 산화막
3 게이트 산화막
4 P형 웰 영역
5 소스·드레인 영역
6 N형 게이트 전극
7 P형 게이트 전극
8 BPSG막(층간 절연막)
9 금속 배선
10 수소 차단 금속막
11 패시베이션막
12 BPSG막(층간 절연막)
13 광역 수소 차단 금속막
14, 15 금속 실리사이드막
100 반도체 장치
110 공핍형 NMOS 트랜지스터
120 증가형 NMOS 트랜지스터1 semiconductor substrate
2 Separation oxide film
3 gate oxide film
4 P-type well area
5 Source/drain area
6 N-type gate electrode
7 P-type gate electrode
8 BPSG film (interlayer insulating film)
9 metal wiring
10 hydrogen barrier metal film
11 Passivation film
12 BPSG film (interlayer insulating film)
13 wide-area hydrogen barrier metal film
14, 15 metal silicide film
100 semiconductor devices
110 depletion type NMOS transistor
120 incremental NMOS transistors

Claims (10)

반도체 기판과,
상기 반도체 기판 상에 배치되고, 또한 아날로그 회로에 이용되며, P형 게이트 전극을 구비하는 전계 효과 트랜지스터와,
상기 전계 효과 트랜지스터 상에 배치되어 있는 층간 절연막과,
상기 층간 절연막 상이며 상기 P형 게이트 전극의 상방의 근방에 배치되고, 수소를 차단하는 수소 차단 금속막
을 갖는 것을 특징으로 하는 반도체 장치.A semiconductor substrate,
A field effect transistor disposed on the semiconductor substrate and used in an analog circuit, and having a P-type gate electrode,
An interlayer insulating film disposed on the field effect transistor,
A hydrogen blocking metal film on the interlayer insulating film and disposed near the upper side of the P-type gate electrode to block hydrogen
A semiconductor device, characterized in that it has. 청구항 1에 있어서,
상기 수소 차단 금속막의 면적은, 상기 반도체 기판을 평면에서 봤을 때에, 적어도 상기 전계 효과 트랜지스터의 액티브 영역에 있어서, 상기 P형 게이트 전극의 면적 이상인, 반도체 장치.The method according to claim 1,
The semiconductor device, wherein an area of the hydrogen blocking metal film is equal to or larger than an area of the P-type gate electrode in at least an active region of the field effect transistor when the semiconductor substrate is viewed in plan. 청구항 1에 있어서,
상기 수소 차단 금속막은 알루미늄 합금인, 반도체 장치.The method according to claim 1,
The hydrogen blocking metal film is an aluminum alloy, the semiconductor device. 청구항 2에 있어서,
상기 수소 차단 금속막은 알루미늄 합금인, 반도체 장치.The method according to claim 2,
The hydrogen blocking metal film is an aluminum alloy, the semiconductor device. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 아날로그 회로는 기준 전압 발생 회로인, 반도체 장치.The method according to any one of claims 1 to 4,
The semiconductor device, wherein the analog circuit is a reference voltage generation circuit. 청구항 5에 있어서,
상기 기준 전압 발생 회로는, 정전류를 발생시키는 공핍형 전계 효과 트랜지스터와, 상기 정전류에 의거하여 전압을 발생시키는 증가형 전계 효과 트랜지스터를 갖고,
상기 공핍형 전계 효과 트랜지스터 및 상기 증가형 전계 효과 트랜지스터 중 적어도 어느 하나는, 상기 P형 게이트 전극을 구비하는 전계 효과 트랜지스터인, 반도체 장치.The method of claim 5,
The reference voltage generation circuit includes a depletion type field effect transistor for generating a constant current, and an increase type field effect transistor for generating a voltage based on the constant current,
At least one of the depletion type field effect transistor and the increase type field effect transistor is a field effect transistor including the P-type gate electrode. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 전계 효과 트랜지스터가 복수인 경우에는, 상기 반도체 기판을 평면에서 봤을 때에, 복수의 상기 전계 효과 트랜지스터의 전체 또는 일부를 덮도록 상기 수소 차단 금속막의 상방에 배치되어 있는 광역 수소 차단 금속막을 추가로 갖는, 반도체 장치.The method according to any one of claims 1 to 4,
In the case of a plurality of field effect transistors, when the semiconductor substrate is viewed in a plan view, further comprising a wide-area hydrogen blocking metal film disposed above the hydrogen blocking metal film so as to cover all or part of the plurality of field effect transistors. , Semiconductor devices. 청구항 5에 있어서,
상기 전계 효과 트랜지스터가 복수인 경우에는, 상기 반도체 기판을 평면에서 봤을 때에, 복수의 상기 전계 효과 트랜지스터의 전체 또는 일부를 덮도록 상기 수소 차단 금속막의 상방에 배치되어 있는 광역 수소 차단 금속막을 추가로 갖는, 반도체 장치.The method of claim 5,
In the case of a plurality of field effect transistors, when the semiconductor substrate is viewed in a plan view, further comprising a wide-area hydrogen blocking metal film disposed above the hydrogen blocking metal film so as to cover all or part of the plurality of field effect transistors. , Semiconductor devices. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 P형 게이트 전극의 상부에 금속 실리사이드막이 형성되어 있는, 반도체 장치.The method according to any one of claims 1 to 4,
A semiconductor device, wherein a metal silicide film is formed on the P-type gate electrode. 반도체 기판 상에 배치되고, 또한 아날로그 회로에 이용되며, P형 게이트 전극을 구비하는 전계 효과 트랜지스터를 형성하는 공정과,
상기 전계 효과 트랜지스터 상에, 층간 절연막을 형성하는 공정과,
상기 층간 절연막 상이며 상기 P형 게이트 전극의 상방의 근방에, 수소를 차단하는 수소 차단 금속막을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.A step of forming a field effect transistor disposed on a semiconductor substrate and used in an analog circuit and having a P-type gate electrode,
Forming an interlayer insulating film on the field effect transistor,
A process of forming a hydrogen blocking metal film on the interlayer insulating film and in the vicinity of the upper side of the P-type gate electrode to block hydrogen
A method of manufacturing a semiconductor device comprising a.
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