KR100678859B1 - Manufacturing method of semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to reduce the resistance of the semiconductor device by controlling the diffusion of ions of a buried layer using a diffusion barrier layer containing nitrogen ions. An epitaxial layer(2) is formed on a semiconductor substrate(1). First conductive type ions(3) are implanted into a first portion under the epitaxial layer. A diffusion barrier layer(4) is formed on the first conductive type ions by implanting nitrogen ions. Second conductive type ions(5) are implanted into a second portion on the diffusion barrier layer. A gate electrode is formed on the substrate. Third conductive type ions are implanted into a third portion adjacent to the gate electrode. An annealing process is performed on the resultant structure.

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE

도 1 및 도 2는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계별로 도시한 도면이다.1 and 2 are steps illustrating a method of manufacturing a semiconductor device according to one embodiment of the present invention.

본 발명은 반도체 소자 자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device ruler.

일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 정의되는 소자 영역에 게이트, 소스 및 드레인으로 이루어진 트랜지스터를 구비하고 있다.In general, a semiconductor device includes a transistor including a gate, a source, and a drain in a device region defined by a local oxidation of silicon (LOCOS) or shallow trench isolation (STI) device isolation method.

이와 같은 반도체 소자의 트랜지스터는 채널 형성에 따라 NMOS(n-channel metal oxide silicon), PMOS(p-channel metal oxide silicon) 및 CMOS(complementary metal oxide silicon)로 구분된다. 여기서, NMOS는 n채널을 형성하고, PMOS는 p채널을 형성한다. 그리고 CMOS는 NMOS 및 PMOS를 포함하는 것으로서, n채널과 p채널을 형성한다.Such transistors of semiconductor devices are classified into n-channel metal oxide silicon (NMOS), p-channel metal oxide silicon (PMOS), and complementary metal oxide silicon (CMOS) according to channel formation. Here, the NMOS forms n channels, and the PMOS forms p channels. The CMOS includes NMOS and PMOS, and forms n and p channels.

그러면 트랜지스터를 제조하는 방법에 관해 설명한다.Next, a method for manufacturing the transistor will be described.

우선, 반도체 기판 위에 에피층(epitaxial layer)(epi)을 형성하고, 에피층 위 에 감광막을 형성하고, 감광막을 마스크로 하여 에피층을 패터닝하여 STI(shallow trench isolation)를 형성하고, 에피층의 탑(top)과 기저에 n형 또는 p형 불순물 이온을 주입한다. 그리고 서로 이웃하는 STI 사이의 에피층 위에 게이트 전극을 형성하고 이를 마스크로 하여 불순물 이온을 고농도로 주입한 후, 어닐링(annealing) 공정을 하여 게이트 전극의 양측으로 노출되는 에피층에 고농도 접합 영역을 형성한다. 이와 같은 공정 진행중 에피층의 탑과 기저에 주입된 불순물 이온은 어닐 공정에 의해 서로 합쳐질 때까지 확산하는데, 이때, 에피층 탑에 주입되어 확산된 불순물 이온은 n-웰(well) 또는 p-웰을 이루고, 에피층 기저에 주입되어 확산된 불순물 이온 중, n-웰 아래 영역에 존재하는 이온은 n형 매몰층(buried layer)을, p-웰 아래 영역에 존재하는 이온은 p형 매몰층을 이룬다. 여기서, 매몰층은 n-웰(well) 또는 p-웰이 포함하는 불순물 이온의 농도보다 낮다.First, an epitaxial layer (epi) is formed on the semiconductor substrate, a photosensitive film is formed on the epitaxial layer, and the epitaxial layer is patterned using the photosensitive film as a mask to form shallow trench isolation (STI), and N-type or p-type impurity ions are implanted into the top and base. A gate electrode is formed on the epitaxial layers between neighboring STIs and implanted with a high concentration of impurity ions using the mask as a mask, followed by annealing to form a high concentration junction region on the epitaxial layers exposed to both sides of the gate electrode. do. During the process, impurity ions implanted into the epitaxial column tower and the base diffuse until they merge with each other by an annealing process. In this case, the impurity ions implanted and diffused into the epilayer column are n-well or p-well. Among the impurity ions implanted and diffused at the base of the epi layer, ions in the region below the n-well are n-type buried layer, and ions in the region below the p-well are p-type buried layer. Achieve. Here, the buried layer is lower than the concentration of impurity ions contained in the n-well or p-well.

그리고 p-웰 영역에 있는 고농도 접합 영역이 n형 불순물 이온으로 구성되어 n채널을 형성함으로써 NMOS가 되고, n-웰 영역에 있는 고농도 접합 영역이 p형 불순물 이온으로 구성되어 p채널을 형성함으로써 PMOS가 된다.The high-concentration junction region in the p-well region is composed of n-type impurity ions to form n-channel, and the high-concentration junction region in the n-well region is composed of p-type impurity ions to form p-channel. Becomes

한편, 앞서 서술한 n형 또는 p형 매몰층(buried layer)은 트랜지스터 구동시 흐르는 횡전압(lateral voltage)이 반도체 기판을 따라 흐르는 것을 방지하여 반도체 소자의 래치업(latch up) 현상을 방지함으로써 소자의 저항을 어느 정도 감소할 수 있다. 그러나 매몰층 형성시, 어닐 공정에 의해 불순물 이온이 확산되는 정도가 제한적이지 않아 매몰층의 불순물 이온의 농도가 매우 낮아져 반도체 소자의 저 항이 증가하여 반도체 소자의 특성이 저하될 수 있다.On the other hand, the n-type or p-type buried layer described above prevents the lateral voltage flowing when driving the transistor along the semiconductor substrate, thereby preventing the latch-up of the semiconductor device. Can reduce the resistance to some extent. However, when the buried layer is formed, the degree of diffusion of the impurity ions by the annealing process is not limited, so that the concentration of the impurity ions in the buried layer is very low, thereby increasing the resistance of the semiconductor device and deteriorating characteristics of the semiconductor device.

따라서, 본 발명에서는 매몰층이 포함하는 불순물 이온의 확산도를 제어하여 반도체 소자의 저항을 최소화함으로써 반도체 소자의 특성을 개선하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device that improves the characteristics of the semiconductor device by controlling the diffusion degree of impurity ions included in the buried layer to minimize the resistance of the semiconductor device.

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 위에 에피층을 형성하는 단계, 상기 에피층의 하단에 제1 도전성 불순물 이온을 주입하는 단계, 상기 제1 도전성 불순물 이온 위에 질소 이온을 주입하여 확산 방지층을 형성하는 단계, 상기 확산 방지층 상부에 제2 도전성 불순물 이온을 주입하는 단계, 상기 제2 도전성 불순물이 주입된 반도체 기판 상부에 게이트 전극을 형성하는 단계, 상기 게이트 전극 주위의 상기 반도체 상에 제3 도전성 불순물 이온을 주입하고 어닐 공정을 진행하는 단계 및 상기 어닐 공정으로 인해 상기 제1 도전성 불순물 이온, 제2 도전성 불순물 이온 및 제3 도전성 불순물 이온이 확산되어 각각 매몰층, 웰 영역 및 고농도 접합 영역을 형성하는 단계를 포함한다.The present invention relates to a method for manufacturing a semiconductor device, comprising: forming an epitaxial layer on a semiconductor substrate, injecting first conductive impurity ions into a lower end of the epilayer, and injecting nitrogen ions onto the first conductive impurity ions Forming a diffusion barrier layer, implanting second conductive impurity ions on the diffusion barrier layer, forming a gate electrode on the semiconductor substrate implanted with the second conductive impurity, on the semiconductor around the gate electrode Implanting a third conductive impurity ion and carrying out an annealing process and the annealing process diffuses the first conductive impurity ion, the second conductive impurity ion, and the third conductive impurity ion to form a buried layer, a well region, and a high concentration junction, respectively. Forming a region.

상기 질소 이온은 최소 3MeV의 에너지로 주입되며, 상기 질소 이온은 2.0*1011 단위의 농도를 가질 수 있다.The nitrogen ions are implanted with an energy of at least 3MeV, and the nitrogen ions may have a concentration of 2.0 * 10 11 units.

상기 확산 방지층은 상기 매몰층의 확산을 방지할 수 있다.The diffusion barrier layer may prevent diffusion of the buried layer.

상기 제1 도전성 불순물 이온과 상기 제2 도전성 불순물 이온은 같은 극성을 가지며, 상기 제3 도전성 불순물 이온은 상기 제1 및 제2 도전성 불순물 이온과 반대 극성을 가질 수 있다.The first conductive impurity ions and the second conductive impurity ions may have the same polarity, and the third conductive impurity ions may have opposite polarities to the first and second conductive impurity ions.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

그러면 도 1 및 도 2를 참고로 하여 반도체 소자의 제조 방법에 대하여 상세하게 설명한다.Next, a method of manufacturing a semiconductor device will be described in detail with reference to FIGS. 1 and 2.

도 1 및 도 2는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계별로 도시한 도면이다.1 and 2 are steps illustrating a method of manufacturing a semiconductor device according to one embodiment of the present invention.

다음으로, 도 1 및 도 2를 참고로 하여 반도체 소자의 제조 방법에 대하여 상세하게 설명한다.Next, a method of manufacturing a semiconductor device will be described in detail with reference to FIGS. 1 and 2.

도 1에 도시한 바와 같이, 반도체 기판(1) 위에 에피층(epitaxial layer)(epi)(2)을 형성한다. As shown in FIG. 1, an epitaxial layer (epi) 2 is formed on the semiconductor substrate 1.

이어, 에피층(2)을 패터닝(patterning)하여 STI(shallow trench isolation)(6) 를 형성하고, 에피층(2)의 하부에 n형 및 p형 불순물 이온을 포함하는 제1 도전형 이온(3)을 주입하고, 그 위에 질소(N2) 이온을 3MeV 이상의 에너지를 이용하여 2.0*1010단위의 농도로 주입하여 확산 방지층(4)을 형성하고, 에피층(2) 상부에 n형 및 p형 불순물 이온을 포함하는 제2 도전형 이온(5)을 주입한다.Subsequently, the epitaxial layer 2 is patterned to form a shallow trench isolation (STI) 6, and a first conductivity type ion including n-type and p-type impurity ions below the epitaxial layer 2 ( 3) is injected, and nitrogen (N2) ions are implanted thereon at a concentration of 2.0 * 10 10 units using energy of 3MeV or more to form a diffusion barrier layer 4, and n-type and p are formed on the epi layer 2 above. The second conductivity type ions 5 containing the type impurity ions are implanted.

그런 다음, 도 2에 도시한 바와 같이, 서로 이웃하는 STI(6) 사이의 에피층(2) 위에 게이트 절연막(7) 및 게이트 전극(8)을 차례로 형성하고, 게이트 절연막(7) 및 게이트 전극(8)의 측면에 사이드월(9)을 형성한다. 그리고 게이트 전극(8) 및 사이드월(9)을 마스크로 하여 제3 도전형 이온을 고농도로 주입하고, 어닐(anneal) 공정을 진행하여 게이트 전극(8) 및 사이드월(9)의 양측으로 노출되는 에피층(2)에 고농도 접합 영역(10a, 10b)을 형성한다. 여기서, 제3 도전형 이온은 n형 및 p형 불순물 이온을 포함한다.Then, as shown in FIG . 2, the gate insulating film 7 and the gate electrode 8 are sequentially formed on the epitaxial layer 2 between the adjacent STIs 6, and the gate insulating film 7 and the gate electrode are sequentially formed. The side wall 9 is formed in the side surface of (8). The third conductivity type ions are implanted at a high concentration using the gate electrode 8 and the sidewall 9 as a mask, and the annealing process is performed to expose the gate electrodes 8 and the sidewall 9 to both sides. High concentration junction regions 10a and 10b are formed in the epitaxial layer 2 to be formed. Here, the third conductivity type ion includes n type and p type impurity ions.

이러한 공정 과정중, 에피층(2)에 주입된 제1 도전형 이온(3) 및 제2 도전형 이온(5)이 어닐 공정에 의해 확산 방지층(4)과 접할 때까지 확산된다. 여기서, 제1 도전형 이온(3)이 확산된 영역은 p형 또는 n형 매몰층(11)이 되고, 제2 도전형 이온(5)이 확산된 영역은 p-웰 또는 n-웰 영역(12)이 된다. 이때, 매몰층(11)은 반도체 기판(1) 상부의 일부분 및 에피층(2) 하부에 존재한다.During this process, the first conductivity type ions 3 and the second conductivity type ions 5 implanted into the epi layer 2 are diffused until they come into contact with the diffusion barrier layer 4 by an annealing process. Here, the region where the first conductivity type ions 3 are diffused becomes a p-type or n-type buried layer 11, and the region where the second conductivity type ions 5 are diffused is a p-well or n-well region ( 12). In this case, the buried layer 11 is present in a portion of the upper portion of the semiconductor substrate 1 and the lower portion of the epi layer 2.

여기서, p형 매몰층은 p-웰 영역 하부에, n형 매몰층은 n-웰 영역 하부에 형성되는 것이 바람직하다. 그리고 에피층(2)의 웰 영역이 p-웰인 경우, 고농도 접합 영역(10a, 10b)은 n형 불순물 이온을 포함하는 것이 바람직하다. 이와 같은 구조 의 트랜지스터는 NMOS이다.Here, the p-type buried layer is preferably formed under the p-well region, and the n-type buried layer is formed under the n-well region. When the well region of the epi layer 2 is a p-well, it is preferable that the high concentration junction regions 10a and 10b contain n-type impurity ions. The transistor of such a structure is an NMOS.

반면에, n-웰 영역인 경우, 고농도 접합 영역은 p형 불순물 이온을 포함하는 것이 바람직하며, 이러한 구조의 트랜지스터는 PMOS이다.On the other hand, in the case of an n-well region, it is preferable that the high concentration junction region contain p-type impurity ions, and the transistor of this structure is a PMOS.

한편, 앞서 서술한 바와 같이, 확산 방지층(4)을 구성하는 질소 이온은 에피층(2)을 이루는 실리콘(Si) 원자보다 원자 반경이 작아 실리콘 사이에 질소 이온이 들어가 자리를 잡음으로써 다른 원자들이 침입할 수 없게 만든다. 즉, 확산 방지층(4)은 매몰층(11), 웰 영역(12)이 확산되는 것을 제한한다. 이에 따라, 웰 영역(12)에 저저항 경로를 제공하는 매몰층(11)의 확산도를 낮춤에 따라 매몰층(11)이 포함하는 제2 도전형 이온(5)의 농도가 종래의 매몰층이 포함하는 제2 도전형 이온의 농도보다 높아지므로 반도체 소자의 저항이 감소할 수 있다.On the other hand, as described above, the nitrogen ions constituting the diffusion barrier layer 4 has a smaller atomic radius than the silicon (Si) atoms constituting the epitaxial layer 2, so that nitrogen atoms enter and interpose between the silicon and other atoms. Makes it invasive That is, the diffusion barrier layer 4 restricts diffusion of the buried layer 11 and the well region 12. As a result, the concentration of the second conductivity type ions 5 included in the buried layer 11 increases as the diffusion level of the buried layer 11 providing a low resistance path to the well region 12 decreases. Since the concentration of the second conductivity type ions is higher than that of the semiconductor device, resistance of the semiconductor device may decrease.

또한, 이러한 매몰층(11)은 웰 영역(12)으로 인입하는 횡전압으로부터 발생하는 래치업(latch up)을 방지한다.In addition, the buried layer 11 prevents latch up generated from the lateral voltage entering the well region 12.

본 발명에 따르면 매몰층 위에 소정의 거리를 두고 질소 이온으로 구성된 확산 방지층을 만듦으로써 어닐 공정에 의해 매몰층이 확산되는 정도를 제한하여 매몰층이 포함하는 불순물 이온의 농도를 높임으로써 반도체 소자의 저항을 감소할 수 있다. 이에 따라 반도체 소자의 성능 및 특성이 향상될 수 있다.According to the present invention, by forming a diffusion barrier layer composed of nitrogen ions at a predetermined distance on the investment layer, the degree of diffusion of the investment layer by the annealing process is limited to increase the concentration of impurity ions included in the investment layer, thereby increasing the resistance of the semiconductor device. Can be reduced. Accordingly, performance and characteristics of the semiconductor device may be improved.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명 의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of the invention.

Claims (6)

반도체 기판 위에 에피층을 형성하는 단계,Forming an epitaxial layer on the semiconductor substrate, 상기 에피층의 하단에 제1 도전성 불순물 이온을 주입하는 단계,Implanting first conductive impurity ions into the bottom of the epi layer; 상기 제1 도전성 불순물 이온 위에 질소 이온을 주입하여 확산 방지층을 형성하는 단계,Implanting nitrogen ions on the first conductive impurity ions to form a diffusion barrier layer, 상기 확산 방지층 상부에 제2 도전성 불순물 이온을 주입하는 단계,Implanting second conductive impurity ions on the diffusion barrier layer; 상기 제2 도전성 불순물이 주입된 반도체 기판 상부에 게이트 전극을 형성하는 단계,Forming a gate electrode on the semiconductor substrate into which the second conductive impurities are injected; 상기 게이트 전극 주위의 상기 반도체 상에 제3 도전성 불순물 이온을 주입하고 어닐 공정을 진행하는 단계 및Implanting a third conductive impurity ion onto the semiconductor around the gate electrode and performing an annealing process; and 상기 어닐 공정으로 인해 상기 제1 도전성 불순물 이온, 제2 도전성 불순물 이온 및 제3 도전성 불순물 이온이 확산되어 각각 매몰층, 웰 영역 및 고농도 접합 영역을 형성하는 단계Diffusing the first conductive impurity ions, the second conductive impurity ions, and the third conductive impurity ions due to the annealing process to form a buried layer, a well region, and a high concentration junction region, respectively 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에서,In claim 1, 상기 질소 이온은 최소 3MeV의 에너지로 주입하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device in which the nitrogen ion is implanted with energy of at least 3MeV. 제2항에서,In claim 2, 상기 질소 이온은 2.0*1011 단위의 농도를 가지는 반도체 소자의 제조 방법.The nitrogen ion is a method of manufacturing a semiconductor device having a concentration of 2.0 * 10 11 units. 제1항에서,In claim 1, 상기 확산 방지층은 상기 매몰층의 확산을 방지하는 반도체 소자의 제조 방법.And the diffusion barrier layer prevents diffusion of the buried layer. 제1항에서,In claim 1, 상기 제1 도전성 불순물 이온과 상기 제2 도전성 불순물 이온은 같은 극성을 가지는 반도체 소자의 제조 방법.The first conductive impurity ion and the second conductive impurity ion have a same polarity. 제5항에서,In claim 5, 상기 제3 도전성 불순물 이온은 상기 제1 및 제2 도전성 불순물 이온과 반대 극성을 가지는 반도체 소자의 제조 방법.The third conductive impurity ion has a polarity opposite to that of the first and second conductive impurity ions.
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KR970052364A (en) * 1995-12-26 1997-07-29 김광호 Contact Forming Method of Semiconductor Device
KR19980033884A (en) * 1996-11-02 1998-08-05 김영환 How to make SOI MOS transistor

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