KR20210041628A - 메모리 디바이스를 위한 행 해머 보호 - Google Patents

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KR20210041628A
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Abstract

메모리 디바이스를 위한 행 해머 보호를 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 디바이스는 메모리 어레이에 대한 관련된 행 액세스(예를 들어, 액세스는 동일한 행 어드레스 또는 행 어드레스 공간에 대해 명령하거나 또는 활성화시킴)의 문턱값을 식별할 수 있다. 제1 작동 모드에서, 메모리 디바이스는 메모리 어레이의 호스트 디바이스로부터 수신된 명령을 실행할 수 있다. 메모리 디바이스는 수신된 행 액세스 명령의 메트릭이 관련된 행 액세스의 문턱값을 충족시킨다고 결정할 수 있다. 메모리 디바이스는 문턱값을 충족시키는 것에 기초하여 메모리 어레이를 제1 작동 모드로부터 제2 작동 모드로 전환할 수 있다. 제2 작동 모드는 메모리의 적어도 하나의 행에 대해 액세스를 제한할 수 있고, 반면에 제1 모드는 덜 제한적일 수 있다. 부가적으로 또는 대안적으로, 메모리 디바이스는 메트릭이 문턱값을 충족시킨다는 것을 호스트 디바이스에 통지할 수 있다.

Description

메모리 디바이스를 위한 행 해머 보호
상호 참조
본 특허 출원은 미국 특허 출원 제16/546,252호(발명자: Schaefer 등, 발명의 명칭: "ROW HAMMER PROTECTION FOR A MEMORY DEVICE", 출원일: 2019년 8월 20일) 및 미국 특허 가출원 제62/728,490호(발명자: Schaefer 등, 발명의 명칭: "ROW HAMMER PROTECTION FOR A MEMORY DEVICE", 출원일: 2018년 9월 7일)의 우선권을 주장하고, 상기 기초 출원의 각각은 양수인에게 양도되고 상기 기초 출원의 각각은 전문이 참조에 의해 명백하게 원용된다.
다음의 내용은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템, 더 구체적으로, 메모리 디바이스를 위한 행 해머 보호(row hammer protection)에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이, 등과 같은 다양한 전자 디바이스에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들면, 이진 디바이스는 대부분 종종 논리 1 또는 논리 0으로 표시된 2개의 상태 중 하나를 저장한다. 다른 디바이스에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독하거나, 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기입하거나, 프로그래밍할 수 있다.
자기 하드 디스켓, 랜덤 액세스 메모리(Random Access Memory: RAM), 판독 전용 메모리(Read Only Memory: ROM), 동적 RAM(Dynamic RAM: DRAM), 정적 RAM(Static RAM: SRAM), 동기식 동적 RAM(synchronous dynamic RAM: SDRAM), 강유전성 RAM(ferroelectric RAM: FeRAM), 자기 RAM(magnetic RAM: MRAM), 저항성 RAM(resistive RAM: RRAM), 플래시 메모리, 상 변화 메모리(phase change memory: PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성이거나 비휘발성일 수 있다. 비휘발성 메모리, 예컨대, FeRAM은 심지어 외부 전력원이 없는 경우에도 장기간 동안 이들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예를 들어, DRAM 및 SRAM은 이들이 외부 전력원에 연결되지 않는 한 시간에 걸쳐 이들의 저장된 상태를 손실할 수 있다. 동적 메모리 디바이스, 예를 들어, DRAM은 또한 메모리 셀 상태를 유지하기 위해 주기적인 리프레싱을 사용할 수 있다.
일부 경우에, 일부 유형의 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM))에 대한 메모리 상태는 행 해머링으로서 언급될 수 있는, 빈번한 행 활성화 이벤트에서 영향을 받을 수 있다. 예를 들어, 행이 시간 간격 내에서 반복적으로 액세스된다면(예를 들어, 행이 해머링된다면), 하나 이상의 행에 대한 반복되는 액세스에 의해 유발되는 누출, 기생 전류 또는 전하 펌핑은 액세스되지 않은 물리적으로 가까운(예를 들어, 인접한) 행에서 데이터 손상을 유발할 수 있다. 메모리 치수가 감소됨에 따라, 행 해머링 동안 데이터 손상을 겪을 수 있는 물리적으로 가까운 행의 수(예를 들어, 희생 행의 수)가 증가될 수 있다. 메모리 디바이스를 개선시키는 것은 일반적으로 다른 메트릭 중에서 메모리 셀 밀도의 증가, 판독/기입 속도의 증가, 신뢰성의 증가, 데이터 보존의 증가, 전력 소비의 감소 또는 제작 비용의 감소를 포함할 수 있다. 게다가, 행 해머링의 경우에 메모리 디바이스 성능을 개선시키는 것(예를 들어, 증가된 신뢰성, 증가된 데이터 보존)이 요망될 수 있다.
도 1은 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 시스템의 예를 도시하는 도면.
도 2는 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 메모리 다이의 예를 도시하는 도면.
도 3은 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 시스템의 예를 도시하는 도면.
도 4 내지 도 6은 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 과정 흐름을 도시하는 도면.
도 7은 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 회로망의 블록도.
도 8 및 도 9는 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 방법 또는 방법들을 도시하는 흐름도.
메모리 디바이스는 전자 장치의 부품, 예컨대, 개인용 컴퓨터, 무선 통신 디바이스, 서버, 사물 인터넷(internet-of-things: IoT) 디바이스, 자동차의 전자 부품 등으로서 다양한 조건하에서 작동할 수 있다. 일부 경우에, 특정한 구현을 위한 애플리케이션(예를 들어, 일부 경우에 자율 또는 반자율 운전 능력을 가진 자동차)을 지원하는 메모리 디바이스는 증가된 신뢰성 제약을 겪을 수 있다. 이와 같이, 일부 애플리케이션을 위한 메모리 디바이스(예를 들어, DRAM)는 상대적으로 더 높은 산업 규격(예를 들어, 더 높은 신뢰성 제약)에 따른 신뢰성으로 작동할 것으로 예상될 수 있다.
일부 메모리 유형은 저장된 상태를 손실할 수 있거나 또는 빈번한 행 활성화 또는 행 해머링의 경우에 저장된 상태를 상이한 상태로 변경한다. 즉, 단일 행, 행의 군 또는 행의 패턴이 비교적 높은 빈도로 액세스된다면, 희생 행(예를 들어, 인접한 또는 가까운 행)에 대한 메모리 상태는 영향을 받을 수 있다. 일부 경우(예를 들어, 자동차 애플리케이션)에서, 메모리 셀의 증가된 신뢰성이 (예를 들어, 중요한 안전 기능을 위해) 요망될 수 있다. 즉, 동적 메모리 셀이 행 해머링에 기인하여 저장된 상태로부터 변경되는 것을 방지하는 것이 바람직할 수 있다. 예를 들어, 메모리 디바이스의 동적 메모리 셀(예를 들어, DRAM 셀)은 데이터의 주기적인 리프레시의 부재로 저장된 데이터를 손실할 수 있고, 행 해머링은 동적 메모리 셀이 저장된 상태를 손실하게 하거나 또는 더 짧은 시간에 걸쳐(예를 들어, 리프레시 주기보다 더 빨리) 저장된 상태를 상이한 상태로 변경하게 할 수 있다. 또한, 일부 애플리케이션은 정상 또는 예측된 사용 동안 메모리 액세스의 상이한 패턴을 나타낼 수 있다.
메모리 디바이스를 위한 개선된 행 해머링 보호 기법이 설명된다. 예를 들어, 메모리 디바이스는 메모리 어레이의 관련된 액세스(예를 들어, 액세스 명령 또는 동일한 행 어드레스 또는 동일한 행 어드레스 공간에 대한 활성화)의 최대 메트릭에 대응하는 문턱값을 활용할 수 있다. 메모리 디바이스가 문턱값(예를 들어, 메모리 디바이스가 행 해머를 검출함)을 충족시키는(예를 들어, 이상인) 행 액세스 명령의 메트릭(예를 들어, 수 또는 패턴)을 검출하는 경우에, 메모리 디바이스는 행 해머를 검출하는 것에 기초하여 조치를 취할 수 있다. 하나의 실시예에서, 메모리 디바이스는 검출된 행 해머와 연관된 메모리 어레이에 대해 안전 모드를 활성화시킬 수 있다. 안전 모드는 메모리 어레이의 적어도 하나의 행에 대한 행 액세스를 방지할 수 있어서 빈번한 행 액세스로부터 발생되는 추가의 데이터 손상의 가능성을 감소시킨다. 부가적으로 또는 대안적으로, 메모리 디바이스는 메모리 어레이와 연관된 검출된 행 해머를 나타내는 통지를 호스트 디바이스로 전송할 수 있다. 통지에 기초하여, 호스트 디바이스는 애플리케이션이 메모리 어레이의 행 해머링과 관련된 부가적인 행 액세스를 수행하는 것을 방지하도록 완화 조치를 취할 수 있다.
개시내용의 특징은 도 1, 도 2 및 도 3을 참조하여 메모리 시스템 및 디바이스의 맥락에서 처음에 설명된다. 개시내용의 특징은 도 4, 도 5 및 도 6을 참조하여 과정 흐름의 맥락에서 설명된다. 본 개시내용의 이 특징 및 다른 특징은 메모리 디바이스를 위한 행 해머 보호와 관련되는 도 7 내지 도 9의 장치 도면 및 흐름도를 참조하여 더 도시되고 설명된다.
도 1은 본 명세서에 개시된 양상에 따른 하나 이상의 메모리 디바이스를 활용하는 시스템(100)의 예를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)와 메모리 디바이스(110)를 결합하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 용이성을 위해, 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로서 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 처리 디바이스와 같은 전자 디바이스의 양상을 포함할 수 있다. 일부 경우에, 시스템(100)은 자동차 시스템, 예컨대, 차량 제어 시스템, 비행대 관리 시스템, 위치 추적 시스템, 내비게이션 시스템, 인포테인먼트 시스템 등이다. 시스템(100)은 다른 경우에 휴대용 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 착용 가능한 디바이스, 인터넷 연결 디바이스, 등의 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예에서, 시스템(100)은 기지국 또는 액세스 지점을 사용하여 다른 시스템 또는 디바이스와의 양방향 무선 통신을 위해 구성된다. 일부 예에서, 시스템(100)은 기계 유형 통신(MTC), 기계 대 기계(M2M) 통신, 또는 디바이스 대 디바이스(D2D) 통신을 할 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이러한 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스(예를 들어, 그래픽 처리 장치(graphics processing unit: GPU)), 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 휴대폰, 착용가능한 디바이스, 인터넷 연결 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스, 등과 같은 프로세스를 실행하기 위해 메모리를 사용하는 디바이스의 예일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 언급할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로서 언급될 수 있다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소와 통신하고 시스템(100)에 의해 잠재적으로 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성되는 독립 디바이스 또는 구성요소일 수 있다. 일부 예에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 함께 작동하도록 구성 가능할 수 있다. 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 시그널링은 신호를 변조하기 위한 변조 방식, 신호를 전달하기 위한 상이한 핀 설계, 시스템(100) 및 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규정, 및/또는 다른 인자를 지원하도록 작동 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브형 디바이스의 역할(예컨대, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공된 명령에 응답하고 이를 실행함)을 할 수 있다. 이러한 명령은 기입 작동을 위한 기입 명령, 판독 작동을 위한 판독 명령, 리프레시 작동을 위한 리프레시 명령, 또는 다른 명령과 같은, 액세스 작동을 위한 액세스 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 원하는 또는 명시된 용량을 지원하기 위해 2개 이상의 메모리 다이(160)(예컨대, 메모리 칩)를 포함할 수 있다. 2개 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 다중 다이 메모리 또는 패키지(다중 칩 메모리 또는 패키지로도 언급됨)로서 언급될 수 있다.
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS) 구성요소(125), 하나 이상의 주변 구성요소(130), 및 입력/출력(I/O) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 구성요소는 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(digital signal processor: DSP), 주문형 반도체(application-specific integrated circuit: ASIC), 필드 프로그래밍 가능한 게이트 어레이(field-programmable gate array: FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소일 수 있거나, 이 유형의 구성요소의 조합일 수 있다. 이러한 경우에, 프로세서(120)는 다른 예 중에서, 중앙 처리 장치(central processing unit: CPU), 그래픽 처리 장치(GPU), 범용 GPU(general purpose GPU: GPGPU), 또는 시스템 온 칩(system on a chip: SoC)의 예일 수 있다.
BIOS 구성요소(125)는 시스템(100)의 다양한 하드웨어 구성요소를 초기화하고 실행할 수 있는 펌웨어로서 작동된 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(125)는 또한, 프로세서(120)와 시스템(100)의 다양한 구성요소, 예컨대, 주변 구성요소(130), I/O 제어기(135), 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 임의의 입력 디바이스 또는 출력 디바이스, 또는 시스템(100)에 또는 이와 통합될 수 있는 이러한 디바이스에 대한 인터페이스일 수 있다. 예는 디스켓 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 연결부(PCI) 또는 가속된 그래픽 포트(AGP) 슬롯과 같은 주변 카드 슬롯을 포함할 수 있다. 주변 구성요소(들)(130)는 주변 장치로서 당업자가 이해하는 다른 구성요소일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력부(145), 또는 출력부(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 또는 이와 통합되지 않은 주변 장치를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 구성요소에 대한 물리적 연결부 또는 포트를 표현할 수 있다.
입력부(145)는 시스템(100) 또는 이의 구성요소에 정보, 신호, 또는 데이터를 제공하는 시스템(100) 외부의 디바이스 또는 신호를 표현할 수 있다. 이것은 다른 디바이스와의 또는 이 사이의 사용자 인터페이스 또는 인터페이스를 포함할 수 있다. 일부 경우에, 입력부(145)는 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
출력부(150)는 시스템(100) 또는 이의 구성요소 중 임의의 것으로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 표현할 수 있다. 출력부(150)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또는 인쇄 회로 기판의 또 다른 프로세서, 등을 포함할 수 있다. 일부 경우에, 출력부(150)는 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소는 이의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 이것은 본 명세서에 설명된 기능을 수행하도록 구성된 다양한 회로 소자, 예를 들면, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 다른 능동 또는 수동 소자를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예컨대, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예컨대, 메모리 어레이(170-a), 메모리 어레이(170-b), 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀의 집합(예컨대, 그리드)일 수 있으며, 각각의 메모리 셀은 적어도 1비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 더 상세하게 설명된다.
메모리 디바이스(110)는 메모리 셀의 2차원(2D) 어레이의 예일 수 있거나 메모리 셀의 3차원(3D) 어레이의 예일 수 있다. 예를 들면, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예컨대, 메모리 다이(160-a), 메모리 다이(160-b), 및/또는 임의의 수의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이(160-N)는 서로의 상단에 적층될 수 있다. 일부 경우에, 3D 메모리 디바이스의 메모리 다이(160-N)는 데크(deck), 레벨, 층, 또는 다이로서 언급될 수 있다. 3D 메모리 디바이스는 임의의 양의 적층된 메모리 다이(160-N)(예컨대, 2개의 하이, 3개의 하이, 4개의 하이, 5개의 하이, 6개의 하이, 7개의 하이, 8개의 하이)를 포함할 수 있다. 이것은 단일 2D 메모리 디바이스와 비교하여 기판에 배치될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 결과적으로 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 둘 모두를 수행할 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크는 일부 데크가 워드 라인, 디지트 라인 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 작동을 제어하도록 구성된 회로 또는 구성요소를 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 명령을 수행하는 것을 가능하게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있고 메모리 디바이스(110)와 관련된 명령, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들면, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성요소(예컨대, 프로세서(120))를 대신하여 특정 데이터를 저장한다는 것을 나타내는 기입 명령 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예컨대, 프로세서(120))에 제공한다는 것을 나타내는 판독 명령을 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 결부하여 본 명세서에 설명된 메모리 디바이스(110)의 작동을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함된 구성요소의 예는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하기 위한 수신기, 신호를 변조하고 이를 외부 메모리 제어기(105)로 송신하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예컨대, 메모리 다이(160)에 로컬임)는 메모리 다이(160)의 작동을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신하도록(예컨대, 데이터 및/또는 명령을 수신하고 송신하도록) 구성될 수 있다. 로컬 메모리 제어기(165)는 본 명세서에 설명된 메모리 디바이스(110)의 작동을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않으며, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)는 본 명세서에 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와, 다른 로컬 메모리 제어기(165)와, 또는 외부 메모리 제어기(105) 또는 프로세서(120)와 직접적으로 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소(예컨대, 프로세서(120))와 메모리 디바이스(110) 사이로의 정보, 데이터 및/또는 명령의 전달을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소가 메모리 디바이스(110)의 작동의 상세를 알 수 없도록 시스템(100)의 구성요소와 메모리 디바이스(110) 사이의 연락자(liaison)의 역할을 할 수 있다. 시스템(100)의 구성요소는 외부 메모리 제어기(105)가 만족하는 요청(예컨대, 판독 명령 또는 기입 명령)을 외부 메모리 제어기(105)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소와 메모리 디바이스(110) 사이에서 교환된 통신을 변환 또는 전환할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소, 또는 본 명세서에 설명된 이의 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들면, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110) 외부에 있는 것으로서 묘사되었지만, 일부 경우에, 외부 메모리 제어기(105), 또는 본 명세서에 설명된 이의 기능은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들면, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현된 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고 다른 부분이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우에, 본 명세서에서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우에 외부 메모리 제어기(105)(프로세서(120)와 분리되거나 이에 포함된 것과 같은)의해 수행될 수 있다.
시스템(100)의 구성요소는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각각의 채널(115)은 시스템(100)의 구성요소와 연관된 단자 사이의 하나 이상의 신호 경로 또는 송신 매체(예컨대, 전도체)를 포함할 수 있다. 예를 들면, 채널(115)은 외부 메모리 제어기(105)에 있는 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)에 있는 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 예일 수 있고, 핀은 채널의 일부의 역할을 하도록 구성될 수 있다. 일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 부가적인 신호 경로는 시스템(100)의 구성요소 내에서 신호를 라우팅하기 위한 채널의 단자와 결합될 수 있다. 예를 들면, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소(예컨대, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(예컨대, 메모리 다이(160) 내부와 같은, 메모리 디바이스(110) 또는 이의 구성요소 내부의 신호 경로)를 포함할 수 있다.
채널(115)(및 연관된 신호 경로 및 단자)은 특정 유형의 정보를 전달하는데 지정될 수 있다. 일부 경우에, 채널(115)은 통합된 채널일 수 있고 따라서, 다수의 개별적인 채널을 포함할 수 있다. 예를 들면, 데이터 채널(190)은 x4(예컨대, 4개의 신호 경로를 포함함), x8(예컨대, 8개의 신호 경로를 포함함), x16(16개의 신호 경로를 포함함), 등일 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령(예컨대, 어드레스 정보)과 연관된 제어 정보를 포함하는 메모리 디바이스(110)와 외부 메모리 제어기(105) 사이에 명령을 전달하도록 구성될 수 있다. 예를 들면, CA 채널(186)은 원하는 데이터의 어드레스와 함께 판독 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 대해 등록될 수 있다. 일부 경우에, CA 채널(186)은 8개 또는 9개의 신호 경로를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 하나 이상의 공통 클록 신호를 전달하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태와 로우 상태 사이에서 발진하고 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 작동을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력일 수 있고(예컨대, CK_t 신호 및 CK_c 신호) CK 채널(188)의 신호 경로는 그에 따라 구성될 수 있다. 일부 경우에, 클럭 신호는 단일 종단일 수 있다. 일부 경우에, 클럭 신호는 1.5㎓ 신호일 수 있다. CK 채널(188)은 임의의 수의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호(CK)(예컨대, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레스 지정 작동, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반의 작동에 대한 타이밍 기준을 제공할 수 있다. 클록 신호(CK)는 따라서, 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로서 다양하게 언급될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(예컨대, 발진기, 수정, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 데이터 및/또는 제어 정보를 전달하도록 구성될 수 있다. 예를 들면, 데이터 채널(190)은 메모리 디바이스(110)에 기입될 정보(예컨대, 양방향) 또는 메모리 디바이스(110)로부터 판독된 정보를 전달할 수 있다. 데이터 채널(190)은 다양한 상이한 변조 방식(예컨대, NRZ, PAM4)을 사용하여 변조될 수 있는 신호를 전달할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 지정될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이 다른 채널(192)은 임의의 수의 신호 경로를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 기입 클록 신호(WCK) 채널을 포함할 수 있다. WCK의 'W'가 명목상 "기입"을 의미할 수 있지만, 기입 클록 신호(WCK)(예컨대, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 액세스 작동을 위한 타이밍 기준(예컨대, 판독 및 기입 작동 둘 모두를 위한 타이밍 기준)을 제공할 수 있다. 그에 따라, 기입 클록 신호(WCK)는 데이터 클록 신호(WCK)로서 또한 언급될 수 있다. WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 공통 데이터 클록 신호를 전달하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 액세스 작동(예컨대, 기입 작동 또는 판독 작동)을 조정하도록 구성될 수 있다. 일부 경우에, 기입 클록 신호는 차동 출력(예컨대, WCK_t 신호 및 WCK_c 신호)일 수 있고 WCK 채널의 신호 경로는 그에 따라 구성될 수 있다. WCK 채널은 임의의 수의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 데이터 클록에 의해 생성될 수 있으며, 이는 하나 이상의 하드웨어 구성요소(예컨대, 발진기, 수정, 논리 게이트, 트랜지스터 등)를 포함할 수 있다.
채널(115)은 다양한 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 결합할 수 있다. 다양한 아키텍처의 예는 버스, 지점 대 지점 연결부, 크로스바, 실리콘 인터포저(silicon interposer)와 같은 고 밀도 인터포저, 또는 유기 기판에 형성된 채널 또는 이의 일부 조합을 포함할 수 있다. 예를 들면, 일부 예에서, 신호 경로는 실리콘 인터포저 또는 유리 인터포저와 같은 고 밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 전달된 신호는 다양한 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 전달된 신호를 변조하기 위해 이진 심볼(또는 이진 레벨) 변조 방식이 사용될 수 있다. 이진 심볼 변조 방식은 M이 2와 같은 M-진 변조 방식의 예일 수 있다. 이진 심볼 변조 방식의 각각의 심볼은 1비트의 디지털 데이터를 표현하도록 구성될 수 있다(예컨대, 심볼은 논리 1 또는 논리 0을 표현할 수 있다). 이진 심볼 변조 방식의 예는 비 제로 복귀(non-return-to-zero: NRZ), 유니폴라 인코딩, 바이폴라 인코딩, 맨체스터 인코딩, 2개의 심볼을 가지는 펄스 진폭 변조(pulse amplitude modulation: PAM)(예컨대, PAM2) 등을 포함하지만, 이들로 제한되지 않는다.
일부 경우에, 다중 심볼(또는 다중 레벨) 변조 방식은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 전달된 신호를 변조하기 위해 사용될 수 있다. 다중 심볼 변조 방식은 M이 3보다 크거나 같은 M-진 변조 방식의 예일 수 있다. 다중 심볼 변조 방식의 각각의 심볼은 1비트보다 많은 디지털 데이터를 표현하도록 구성될 수 있다(예컨대, 심볼은 논리 00, 논리 01, 논리 10 또는 논리 11을 표현할 수 있다). 다중 심볼 변조 방식의 예는 PAM4, PAM8 등, 직교 진폭 변조(quadrature amplitude modulation: QAM), 직교 위상 편이 변조(quadrature phase shift keying: QPSK) 등을 포함하지만, 이들로 제한되지 않는다. 다중 심볼 신호 또는 PAM4 신호는 1비트보다 많은 정보를 인코딩하기 위해 적어도 3개의 레벨을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 다중 심볼 변조 방식 및 심볼은 대안적으로 비 이진, 다중 비트, 또는 고차 변조 방식 및 심볼로서 언급될 수 있다.
시스템(100)은 메모리 디바이스(110)를 위한 개선된 행 해머링 보호 기법을 채용하도록 구성될 수 있다. 메모리 디바이스(110)는 메모리 어레이(170)의 관련된 액세스(예를 들어, 액세스 명령 또는 동일한 행 어드레스 또는 동일한 행 어드레스 공간에 대한 활성화)의 최대 메트릭에 대응하는 문턱값을 활용할 수 있다. 메모리 디바이스(110)가 문턱값(예를 들어, 메모리 디바이스(110)가 행 해머를 검출함)을 충족시키는 행 액세스 명령의 메트릭(예를 들어, 수 또는 패턴)을 검출하는 경우에, 메모리 디바이스(110)는 행 해머를 검출하는 것에 기초하여 조치를 취할 수 있다. 하나의 실시예에서, 메모리 디바이스(110)는 검출된 행 해머와 연관된 메모리 어레이(170)에 대해 안전 모드를 활성화시킬 수 있다. 안전 모드는 메모리 어레이(170)의 적어도 하나의 행에 대한 행 액세스를 방지할 수 있어서 빈번한 행 액세스로부터 발생되는 추가의 데이터 손상의 가능성을 감소시킨다. 부가적으로 또는 대안적으로, 메모리 디바이스(110)는 메모리 어레이(170)와 연관된 검출된 행 해머를 나타내는 통지를 호스트(예를 들어, 외부 메모리 제어기(105))로 전송할 수 있다. 호스트는 애플리케이션이 메모리 어레이(170)의 행 해머링과 관련된 부가적인 행 액세스를 수행하는 것을 방지하도록 완화 조치를 취할 수 있다.
도 2는 본 개시내용의 다양한 실시예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 예일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 디바이스로서 언급될 수 있다. 메모리 다이(200)는 상이한 논리 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 2개 이상의 상태를 저장하도록 프로그래밍 가능할 수 있다. 예를 들면, 메모리 셀(205)은 한 번에 1비트의 디지털 논리(예컨대, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예컨대, 다중 레벨 메모리 셀)은 한 번에 1비트보다 많은 디지털 논리(예컨대, 논리 00, 논리 01, 논리 10 또는 논리 11)를 저장하도록 구성될 수 있다.
메모리 셀(205)은 커패시터(230)에 프로그램 가능한 상태를 나타내는 전하를 저장할 수 있다. DRAM 아키텍처는 프로그래밍 가능한 상태를 나타내는 전하를 저장하기 위해 유전체 재료를 포함하는 커패시터(230)를 포함할 수 있다. 다른 메모리 아키텍처에서, 다른 저장 디바이스 및 구성요소가 가능하다. 예를 들면, 비선형 유전체 재료가 이용될 수 있다.
판독 및 기입과 같은 작동은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에 대해 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 비트 라인으로서 또한 언급될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인, 또는 이와 유사한 것에 대한 참조는 이해 또는 작동의 손실 없이 상호 교환 가능하다. 워드 라인(210) 또는 디지트 라인(215)을 활성화하거나 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴으로 배열된 액세스 라인(예컨대, 워드 라인(210) 및 디지트 라인(215))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210)과 디지트 라인(215)의 교차점에 배치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱함으로써(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함), 단일 메모리 셀(205)은 이들의 교차점에서 액세스될 수 있다.
메모리 셀(205)에 액세스하는 것은 행 디코더(220) 또는 열 디코더(225)를 통해 제어될 수 있다. 예를 들면, 행 디코더(220)는 로컬 메모리 제어기(260)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 워드 라인(210)을 활성화시킬 수 있다. 열 디코더(225)는 로컬 메모리 제어기(260)로부터 열 어드레스를 수신할 수 있고 수신된 열 어드레스에 기초하여 디지트 라인(215)을 활성화시킬 수 있다. 예를 들면, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(210), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 의존한다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예컨대, WL_1 및 DL_3을 활성화함으로써, 이들의 교차점에 있는 메모리 셀(205)이 액세스될 수 있다. 2차원 또는 3차원 구성에서, 워드 라인(210)과 디지트 라인(215)의 교차점은 메모리 셀(205)의 어드레스로서 언급될 수 있다.
메모리 셀(205)은 커패시터(230) 및 전환 구성요소(235)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 예일 수 있다. 커패시터(230)의 제1 노드는 전환 구성요소(235)와 결합될 수 있고 커패시터(230)의 제2 노드는 전압 소스(240)와 결합될 수 있다. 일부 경우에, 전압 소스(240)는 셀 플레이트 기준 전압, 예컨대, Vpl일 수 있거나 또는 접지, 예컨대, Vss일 수 있다. 일부 경우에, 전압원(240)은 플레이트 라인 구동기와 결합된 플레이트 라인의 예일 수 있다. 전환 구성요소(235)는 2개의 구성요소 사이의 전자 통신을 선택적으로 확립하거나 확립 해제하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 전환 구성요소(235)를 활성화하거나 비활성화함으로써 달성될 수 있다. 커패시터(230)는 전환 구성요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들면, 커패시터(230)는 전환 구성요소(235)가 비활성화될 때 디지트 라인(215)으로부터 절연될 수 있고, 커패시터(230)는 전환 구성요소(235)가 활성화될 때 디지트 라인(215)과 결합될 수 있다. 일부 경우에, 전환 구성요소(235)는 트랜지스터이고 이의 작동은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압 차이는 트랜지스터의 임계 전압보다 크거나 그 미만일 수 있다. 일부 경우에, 전환 구성요소(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 전환 구성요소(235)의 게이트와 전자 통신할 수 있고 워드 라인(210)에 인가되는 전압에 기초하여 전환 구성요소(235)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 작동을 수행하기 위해 사용되는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 전환 구성요소(235)의 게이트와 전자 통신할 수 있고 메모리 셀의 전환 구성요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터의 노드와 전자 통신할 수 있고 메모리 셀(205)은 전환 구성요소(235)를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(245)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 액세스 작동의 부분 동안 디지트 라인(215)과 선택적으로 결합될 수 있다. 예를 들면, 메모리 셀(205)의 전환 구성요소(235) 및 워드 라인(210)은 메모리 셀(205) 및 디지트 라인(215)의 커패시터(230)를 결합하고/하거나 절연하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 (예컨대, 변함없이) 전자 통신할 수 있다.
감지 구성요소(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예컨대, 전하)를 검출하고 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 메모리 셀(205)에 의해 저장된 전하는 일부 경우에 매우 작을 수 있다. 이와 같이, 감지 구성요소(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는 판독 작동 동안 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고 검출된 전하에 기초하여 논리 상태(0) 또는 논리 상태(1)에 대응하는 신호를 생성할 수 있다. 판독 작동 동안, 메모리 셀(205)의 커패시터(230)는 신호를 이의 대응하는 디지트 라인(215)에 출력할 수 있다(예컨대, 전하를 방전시킨다). 신호는 디지트 라인(215)의 전압으로 하여금 변화하게 할 수 있다. 감지 구성요소(245)는 디지트 라인(215)에 걸쳐 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예컨대, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들면, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(250)보다 높은 전압을 갖는 경우, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고 디지트 라인(215)이 기준 신호(250)보다 낮은 전압을 갖는 경우, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성요소(245)는 신호의 차를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 논리 상태는 출력부(255)로서 열 디코더(225)를 통해 출력될 수 있다. 일부 경우에, 감지 구성요소(245)는 또 다른 구성요소(예컨대, 열 디코더(225), 행 디코더(220))의 일부일 수 있다. 일부 경우에, 감지 구성요소(245)는 행 디코더(220) 또는 열 디코더(225)와 전자 통신할 수 있다.
로컬 메모리 제어기(260)는 다양한 구성요소(예컨대, 행 디코더(220), 열 디코더(225), 및 감지 구성요소(245))를 통해 메모리 셀(205)의 작동을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 행 디코더(220), 열 디코더(225), 및 감지 구성요소(245) 중 하나 이상은 로컬 메모리 제어기(260)와 함께 배치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 명령 및/또는 데이터를 수신하고, 명령 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 전환하고, 메모리 다이(200)에 대해 하나 이상의 작동을 수행하며, 하나 이상의 작동을 수행한 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 전달하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 로컬 메모리 제어기(260)는 또한, 메모리 다이(200)의 작동 동안 사용된 다양한 전압 또는 전류를 생성하고 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가된 전압 또는 전류의 진폭, 형상, 또는 지속기간은 조정되거나 달라질 수 있고 메모리 다이(200)를 작동시키는데 논의된 다양한 작동에 대해 상이할 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 기입 작동(예컨대, 프로그래밍 작동)을 수행하도록 구성될 수 있다. 기입 작동 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 기입 작동 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 기입 작동을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)(예컨대, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화시킬 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함). 로컬 메모리 제어기(260)는 메모리 셀(205)의 커패시터(230)에 특정 상태(예컨대, 전하)를 저장하기 위해 기입 작동 동안 디지트 라인(215)에 특정 신호(예컨대, 전압)를 인가할 수 있고, 특정 상태(예컨대, 전하)는 원하는 논리 상태를 나타낼 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 작동(예컨대, 감지 작동)을 수행하도록 구성될 수 있다. 판독 작동 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 판독 작동 동안 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 작동을 수행할 타깃 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)(예컨대, 타깃 메모리 셀(205)의 어드레스)과 전자 통신하는 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타깃 메모리 셀(205)에 액세스하기 위해 타깃 워드 라인(210) 및 타깃 디지트 라인(215)을 활성화시킬 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함). 타깃 메모리 셀(205)은 액세스 라인을 바이어싱한 것에 응답하여 신호를 감지 구성요소(245)로 전송할 수 있다. 감지 구성요소(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 구성요소(245)를 파이어링하고(fire)(예컨대, 감지 구성요소(245)를 래칭함) 그에 의해, 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 그 비교에 기초하여, 감지 구성요소(245)는 메모리 셀(205)에 저장되는 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)에 저장된 논리 상태를 판독 작동의 일부로서 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 전달할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 저하시키거나 파괴할 수 있다. 예를 들면, DRAM 아키텍처에서 수행된 판독 작동은 타깃 메모리 셀(205)의 커패시터(230)를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)을 이의 원래의 논리 상태로 되돌리기 위해 재기입 작동 또는 리프레시 작동을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 작동 후에 논리 상태를 타깃 메모리 셀(205)에 재기입 할 수 있다. 일부 경우에, 재기입 작동은 판독 작동의 일부로 고려될 수 있다. 부가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 그 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 방해할 수 있다. 따라서, 재기입 작동 또는 리프레시 작동은 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 수행될 수 있다.
도 3은 메모리 디바이스를 위한 행 해머 보호 기법을 지원하는 시스템(300)의 예를 도시한다. 시스템(300)은 도 1 및 도 2를 참조하여 본 명세서에서 설명된 하나 이상의 구성요소를 포함할 수 있다. 예를 들어, 시스템(300)은 도 1을 참조하여 설명된 바와 같은 외부 메모리 제어기(105)의 예일 수 있는, 호스트 디바이스(305); 도 1 및 도 2를 참조하여 설명된 바와 같은 메모리 디바이스(110), 메모리 다이(160) 또는 메모리 다이(200)의 예일 수 있는, 메모리 디바이스(310); 도 1 및 도 2를 참조하여 설명된 바와 같은 디바이스 메모리 제어기(155), 하나 이상의 로컬 메모리 제어기(165) 또는 로컬 메모리 제어기(260), 또는 이들의 임의의 조합의 예일 수 있는, 제어기(320); 도 1을 참조하여 설명된 바와 같은 메모리 어레이(170)의 예일 수 있는, 메모리 어레이(325)를 포함할 수 있다. 메모리 디바이스(310)는 또한 문턱값 저장소(330) 및 과잉 행 액세스 검출 회로(335)를 포함할 수 있다.
호스트 디바이스(305)는 메모리 인터페이스(315)를 통해 수신될 수 있는 명령을 메모리 디바이스(310)로 전송할 수 있다. 명령은 개별적인 행 액세스 명령(예를 들어, 개별적인 판독 또는 기입 명령)을 포함할 수 있거나 또는 명령(다수의 순차적인 행 또는 열 액세스 명령)을 버스팅(burst)할 수 있다. 제어기(320)는 메모리 인터페이스(315)로부터 명령을 수신할 수 있고, 명령을 처리할 수 있고, 메모리 어레이(325)에서 명령을 실행할 수 있다. 제어기(320)는 작동 모드에 따라 메모리 어레이(325)를 작동시킬 수 있다. 본 명세서에서 사용될 때, 액세스 모드는 제어기(320)가 호스트 디바이스(305)로부터 메모리 어레이(325)의 표시된 부분으로의 명령(예를 들어, 수신된 모든 명령)을 실행하는 것을 포함할 수 있다. 메모리 어레이(325)는 하나 이상의 메모리 뱅크를 포함할 수 있고, 메모리 뱅크의 각각은 하나 이상의 행 및/또는 하나 이상의 열을 포함할 수 있다. 각각의 명령은 메모리 어레이(325) 내 행 어드레스에 대한 활성화(예를 들어, 판독, 기입 등)를 포함할 수 있는 액세스 명령을 포함할 수 있다. 제어기(320)가 메모리 어레이(325)에서 다수의 액세스 명령(예를 들어, 액세스 명령 패턴)을 실행할 수 있고, 따라서 메모리 어레이(325) 내 뱅크, 행, 및/또는 열의 패턴에 액세스한다.
문턱값 저장소(330)는 메모리 디바이스(310)에 대한 액세스 명령 또는 액세스와 연관된 문턱값을 저장할 수 있다. 문턱값은 초과될 때, 행 해머링으로부터 데이터 손상을 발생시킬 수 있는 복수의 관련된 액세스를 규정할 수 있다. 일부 경우에, 관련된 액세스는 동일한 행 어드레스 또는 동일한 행 어드레스 공간(예를 들어, 행의 군, 뱅크 등)에 대한 최대 수의 액세스에 대응할 수 있다. 부가적으로 또는 대안적으로, 관련된 액세스는 행 어드레스 공간에 대한 액세스의 하나 이상의 패턴에 대한 합성수의 액세스에 대응할 수 있다. 최대 수의 관련된 액세스는 순차적일 수 있거나 또는 특정한 시간대(예를 들어, 리프레시 주기, 리프레시 주기의 일부), 특정한 수의 액세스 작동, 또는 일부 다른 기준 내에서 발생할 수 있다.
일부 경우에, 메모리 디바이스(310)는 연관된 미리 구성된 문턱값을 가질 수 있다. 예를 들어, 문턱값 저장소(330)는 판매자, 예컨대, DRAM 판매자에 의해 고정되는 미리 구성된 문턱값을 저장할 수 있다. 문턱값 저장소(330)는 예를 들어, 하드-와이어링되는(예를 들어, 하나 이상의 퓨즈, 안티-퓨즈에 저장되거나 또는 다른 방식으로 비휘발성이고 미리 구성될 수 있는 하나 이상의 메모리 소자(예를 들어, 판독 전용 메모리(ROM) 또는 1회 프로그래밍 가능(One-Time-Programmable: OTP) 메모리)에 저장되는) 미리 구성된 문턱값에 대한 값을 포함할 수 있다.
메모리 디바이스(310)는 다양한 애플리케이션을 지원하도록 사용될 수 있다. 일부 경우에, 각각의 애플리케이션은 알려진 액세스 패턴에 따라 메모리 디바이스(310)의 메모리 어레이(325)에 액세스할 수 있다. 즉, 애플리케이션의 의도된 목적은 액세스 패턴의 특정한 세트를 발생시킬 수 있다. 예를 들어, 범용 애플리케이션(예를 들어, 매우 다양한 의도된 목적을 가짐)은 예측 불가능한 액세스 패턴에 따라 메모리 어레이(325)에 액세스할 수 있다. 대안적으로, 특수-목적 애플리케이션(예를 들어, 더 좁은 의도된 목적을 가짐)은 더 예측 가능한 액세스 패턴에 따라 메모리 어레이(325)에 액세스할 수 있고, 관련되거나 또는 가까운 어드레스(예를 들어, 단일 행 또는 행의 군)에 대한 액세스 명령에 관한 식별 가능한 경계를 가질 수 있다. 특수-목적 애플리케이션(예를 들어, 자율 주행 차량 내 애플리케이션)에 대해, 특정한 액세스 패턴은 다른 액세스 패턴보다 더 가능성이 낮은 것으로 결정될 수 있다. 예를 들어, 특수-목적 애플리케이션은 정상적인 작동에서 행 해머와 유사한 액세스 패턴을 나타내지 않을 수 있다. 메모리 디바이스(310)가 다른 애플리케이션(예를 들어, 범용 애플리케이션)과 비교할 때 일부 애플리케이션(예를 들어, 특수-목적 애플리케이션)과 연관된 메모리 디바이스(310)에 대해 더 낮은 문턱값을 활용하는 것이 바람직할 수 있다. 대안적으로, 특수-목적 애플리케이션은 정상적인 작동에서 행 해머와 유사한 액세스 패턴을 나타낼 수 있다. 여기서, 메모리 디바이스(310)가 더 높은 문턱값을 활용하는 것이 바람직할 수 있다.
일부 경우에, 메모리 어레이(325)의 상이한 부분(예를 들어, 행, 뱅크 등)은 상이한 문턱값과 연관될 수 있다. 예를 들어, 메모리 어레이(325)의 일부 부분은 더 적은 수의 액세스가 허용되는 보호 영역일 수 있다. 하나의 실시예에서, 일부 보호 영역은 단일 행 액세스의 문턱값을 가질 수 있고, 임의의 부가적인 행 액세스(예를 들어, 리프레시 주기 내)는 문턱값을 초과할 것이고 과잉의 행 액세스 상태의 검출을 유발할 것이다. 따라서, 호스트 디바이스(305)는 상이한 적용 또는 목적을 위해 메모리 어레이(325)의 상이한 부분을 활용할 수 있다. 예를 들어, 더 낮은 문턱값과 연관된 메모리 어레이(325)의 부분은 설사 행 해머링과 일치하는 액세스 패턴을 발생시킬지라도 극히 드믄 중요한 기능과 연관되는 애플리케이션에 대해 사용될 수 있고, 반면에 더 높은 문턱값과 연관된 메모리 어레이(325)의 다른 부분은 범용 또는 덜 중요한 기능에 대해 사용될 수 있다.
일부 경우에, 문턱값 저장소(330)의 미리 구성된 문턱값(들)은 (예를 들어, 트림 매개변수로서) 조정 가능할 수 있거나 또는 덮어쓸 수 있다. 예를 들어, 문턱값 저장소(330)는 미리 구성된 문턱값을 저장하기 위한 OTP 메모리(예를 들어, 퓨즈 또는 안티-퓨즈)를 포함할 수 있고, 호스트 디바이스(305)는 초기의 메모리 디바이스(310) 파워-업 또는 구성 때(예를 들어, 처음에 호스트 디바이스(305)가 메모리 디바이스(310)에 액세스함) 미리 구성된 문턱값을 프로그래밍할 수 있다. 이어서 프로그래밍 후, 미리 구성된 문턱값은 후속의 동력 사이클 동안 고정될 수 있다.
다양한 양상에 따르면, 문턱값 저장소(330)는 프로그래밍된(예를 들어, 미리 구성되지 않은) 문턱값을 저장하는 능력을 포함할 수 있다. 일부 경우에, 문턱값 저장소(330)는 프로그래밍된 문턱값을 저장하기 위한 비휘발성 메모리(예를 들어, 1회 프로그래밍 가능(OTP) 메모리, 전자적으로 소거 가능한 프로그래밍 가능한 판독-전용 메모리(Electronically Erasable Programmable Read-Only Memory: EEPROM), 강유전성 랜덤 액세스 메모리 Ferroelectric Random Access Memory: FRAM), 자기저항성 랜덤 액세스 메모리(RAM))를 포함할 수 있다. 대안적으로, 문턱값 저장소(330)는 프로그래밍된 문턱값을 저장하기 위한 휘발성 메모리(예를 들어, DRAM, 정적 랜덤 액세스 메모리(SRAM), 레지스터)를 포함할 수 있다. 호스트 디바이스(305)는 프로그래밍된 문턱값을 (예를 들어, 초기화 또는 구성 때) 저장하도록 문턱값 저장소(330)를 프로그래밍할 수 있다. 프로그래밍된 문턱값은 메모리 디바이스(310)의 적용에 기초할 수 있다. 즉, 미리 구성된 문턱값이 감소된 데이터 보존과 연관된 관련된 액세스의 수를 나타낼 수 있지만, 특정한 애플리케이션(예를 들어, 특수-목적 애플리케이션)은 상이한(예를 들어, 더 낮은) 문턱값을 활용할 수 있다. 예를 들어, 메모리 디바이스(310)의 미리 구성된 문턱값은 10,000일 수 있다. 그러나, 메모리 디바이스(310)는 행 해머-유사 액세스를 나타낼 수 없는 자율 주행 차량 애플리케이션과 연관될 수 있다. 따라서, 호스트 디바이스(305)는 10,000 미만의 프로그래밍된 문턱값을 저장하도록 문턱값 저장소(330)를 (제어기(320) 또는 메모리 인터페이스(315)를 통해) 프로그래밍할 수 있다. 일부 경우에, 호스트 디바이스(305)는 메모리 디바이스(310) 내 모드 레지스터를 프로그래밍함으로써 프로그래밍 가능한 문턱값을 저장하도록 문턱값 저장소(330)를 프로그래밍할 수 있다. 일부 경우에, 호스트 디바이스(305)는 미리 구성된 문턱값 초과의 프로그래밍 가능한 문턱값을 저장하도록 문턱값 저장소(330)를 프로그래밍할 수 있지만, 과잉 행 액세스 검출 회로(335)는 2개의 문턱값 중 더 낮은 문턱값을 작동 문턱값으로서 처리하도록 구성될 수 있다.
문턱값 저장소(330)는 프로그래밍된 문턱값을 저장할 수 있고 후속하여, 프로그래밍된 문턱값의 저장을 보호할 수 있다. 예를 들어, 문턱값 저장소(330)는 프로그래밍된 문턱값이 변경되는 것을 방지하도록 블로잉될 수 있는 퓨즈를 포함할 수 있다(예를 들어, 문턱값 저장소(330)는 OTP 메모리일 수 있다). 또 다른 실시예에서, 문턱값 저장소(330)는 호스트 디바이스(305)로부터 명령의 알려진 시퀀스를 수신할 때까지 프로그래밍된 문턱값을 조정하지 않을 수 있다. 즉, 호스트 디바이스(305)는 명령의 시퀀스를 메모리 디바이스(310)로 전송할 수 있다. 이어서 메모리 디바이스(310)는 (예를 들어, 제어기(320) 또는 과잉 행 액세스 검출 회로(335)를 통해) 명령의 시퀀스를 수신하는 것에 기초하여 업데이트된 프로그래밍된 문턱값을 문턱값 저장소(330)에 저장하는 것을 결정할 수 있다.
과잉 행 액세스 검출 회로(335)는 어떤 미리 구성되거나 또는 프로그래밍된 문턱값이 최소 문턱값에 기초하여 사용되는지(예를 들어, 미리 구성되거나 또는 프로그래밍된 문턱값의 최소값을 선택하는 것)를 결정할 수 있다. 일부 다른 경우에, 과잉 행 액세스 검출 회로(335)는 어떤 미리 구성되거나 또는 프로그래밍된 문턱값이 플래그 레지스터에 기초하여 사용되는지를 결정할 수 있다. 플래그 레지스터는 프로그래밍된 문턱값을 사용하기 위해 과잉 행 액세스 검출 회로(335)에 표시할 수 있다. 예를 들어, 플래그 레지스터가 논리 '0'을 저장한다면, 과잉 행 액세스 검출 회로(335)는 미리 구성된 문턱값을 사용할 수 있다. 대안적으로, 플래그 레지스터가 논리 '1'을 저장한다면, 과잉 행 액세스 검출 회로(335)는 프로그래밍된 문턱값을 사용할 수 있다. 일부 경우에, 호스트 디바이스(305)는 플래그 레지스터를 설정할 수 있다. 일부 경우에, 과잉 행 액세스 검출 회로(335)에 대해 본 명세서에 명시된 하나 이상의(예를 들어, 일부 또는 전체) 기능이 제어기(320)에 통합될 수 있다.
과잉 행 액세스 검출 회로(335)는 행 액세스 메트릭을 결정하도록 구성된 회로 구성요소를 포함할 수 있다. 과잉 행 액세스 검출 회로(335)는 계수기, 타이머 등일 수 있거나 또는 이들을 포함할 수 있다. 행 액세스 메트릭은 관련된 액세스의 수(예를 들어, 동일하거나 또는 유사한 행, 뱅크 등에 대한 액세스의 수 또는 패턴)를 나타낼 수 있다. 과잉 행 액세스 검출 회로(335)는 메모리 인터페이스(315) 또는 제어기(320)로부터 액세스의 표시(예를 들어, 호스트 디바이스(305)로부터 수신된 액세스 명령)를 수신할 수 있다. 즉, 액세스 모드 동안, 제어기(320)는 메모리 어레이(325)에서 호스트 디바이스(305)로부터 수신된 액세스 명령을 실행할 수 있다. 제어기(320)는 액세스 표시를 과잉 행 액세스 검출 회로(335)에 더 제공할 수 있다. 액세스에 기초하여, 과잉 행 액세스 검출 회로(335)는 관련된 액세스의 수를 결정할 수 있고 행 액세스 메트릭을 문턱값 저장소(330)로부터의 문턱값 (예를 들어, 미리 구성되거나 또는 프로그래밍된 문턱값)과 비교할 수 있다. 과잉 행 액세스 검출 회로(335)가 행 액세스 메트릭이 문턱값을 충족시킨다고 결정한다면, 과잉 행 액세스 검출 회로(335)는 표시를 제어기(320)에 제공할 수 있다. 표시는 행 액세스 메트릭이 문턱값을 충족시키는 행 또는 행들(예를 들어, 행의 군, 뱅크)을 나타내는 정보를 포함할 수 있다. 행 액세스 메트릭이 문턱값을 충족시킨다는 표시를 수신할 때, 제어기(320)는 메모리 어레이(325)의 하나 이상의 부분을 액세스 모드로부터 안전 모드로 변경할 수 있다. 안전 모드는 (예를 들어, 행 해머 액세스 패턴에 기인하여) 메모리 상태를 변경하는 메모리 어레이(325)의 비트의 확률을 증가시키는 메모리 어레이(325)에 대한 부가적인 행 액세스를 방지할 수 있다. 본 명세서에서 사용될 때, 안전 모드는 메모리 어레이(325)의 적어도 하나의 행에 대한 액세스의 제한을 포함한다.
안전 모드에 진입하는 것에 더하여 또는 대안적으로, 제어기(320)는 행 액세스 메트릭이 문턱값을 충족시킨다는 표시를 호스트 디바이스(305)로 전송할 수 있다. 일부 경우에, 표시는 액세스 메트릭이 문턱값(예를 들어, 트리거링 조건)을 충족시키는 행 또는 행의 패턴과 관련된 정보를 포함할 수 있다. 부가적으로 또는 대안적으로, 트리거링 조건에 대한 행 또는 행의 패턴과 관련된 정보는 호스트 디바이스(305)에 의한 액세스를 위해 (예를 들어, 제어기(320) 또는 과잉 행 액세스 검출 회로(335)에) 저장될 수 있다. 따라서, 표시를 수신할 때, 호스트 디바이스(305)는 액세스 메트릭이 문턱값을 충족시키는 행 또는 행의 패턴과 관련된 정보를 포함하는 메모리 디바이스의 하나 이상의 레지스터를 판독할 수 있다.
안전 모드는 메모리 어레이(325)로 지향된 액세스 명령을 차단하는 제어기(320)를 포함할 수 있다. 하나의 실시예에서, 안전 모드는 메모리 어레이(325)에 대한 뱅크의 각각에 대한 액세스 명령을 차단하는 제어기(320)를 포함할 수 있다. 또 다른 실시예에서, 안전 모드는 단일 뱅크(예를 들어, 액세스 명령의 희생 뱅크)에 대한 액세스 명령을 차단하는 제어기(320)를 포함할 수 있다. 여기서, 제어기(320)는 단일 뱅크에 대한 액세스 명령을 차단할 수 있고 반면에 메모리 어레이(325) 내 나머지 뱅크는 계속해서 액세스 모드에서 작동할 수 있다(예를 들어, 제어기(320)는 액세스 명령을 나머지 뱅크로 전파할 수 있다). 안전 모드 동안, 제어기(320)는 안전 모드와 연관된 뱅크 또는 뱅크들에 대한 리프레시 작동을 개시시킬 수 있다.
제어기(320)는 미리 결정된 시간 기간(예를 들어, 클록의 시간 기간 또는 수) 동안 또는 호스트 디바이스(305)로부터 명령을 수신하여 액세스 모드로 되돌아갈 때까지 안전 모드를 유지할 수 있다. 재설정 절차는 메모리 어레이(325)를 안전 모드로부터 액세스 모드로 변경할 수 있다. 액세스 모드로 재설정하기 위한 명령은 호스트 디바이스(305)에 의해 그리고 제어기(320)에 의해 알려질 수 있는 단일 명령, 또는 명령의 시퀀스를 포함할 수 있다. 시퀀스는 가드 키로서 역할을 할 수 있다. 여기서, 호스트 디바이스(305)는 명령의 시퀀스(예를 들어, 가드 키)를 메모리 디바이스(310)로 전송할 수 있다. 제어기(320)는 명령의 시퀀스를 인지할 수 있고 하나 이상의 뱅크 또는 행을 안전 모드로부터 액세스 모드로 변경할 수 있다. 안전 모드로의 변경 및 액세스 모드에 재진입하기 위해 시퀀스를 수신하는 시간 때문에, 메모리 어레이(325)의 임의의 희생 셀은 액세스 모드를 재개할 때 완전히 리프레시될 수 있다. 따라서, 임의의 시도된 행 해머는 안전 모드로의 진입 및 해제를 발생시킬 수 있지만, 메모리 셀의 상태는 손상되지 않을 수 있다.
안전 모드에 진입하는 것에 더하여 또는 안전 모드에 진입하지 않는 경우에, 제어기(320)는 검출된 행 해머 상태에 대한 다른 완화 조치를 수행할 수 있다. 예를 들어, 제어기(320)가 전체 뱅크 또는 다수의 뱅크를 자가-리프레시 모드에 두지 않는 경우에, 제어기(320)는 희생 행(예를 들어, 검출된 행 해머링에 의해 영향을 받을 가능성이 있는 행)에서 부가적인 백그라운드 리프레시 작동을 수행할 수 있다.
도 4는 메모리 디바이스를 위한 행 해머 보호 기법을 지원하는 과정 흐름(400)의 예시적인 도면을 도시한다. 과정 흐름(400)의 특징은 메모리 디바이스(예를 들어, 도 1 내지 도 3을 참조하여 설명된 메모리 디바이스(110), 메모리 다이(160), 메모리 다이(200), 또는 메모리 디바이스(310)) 또는 메모리 디바이스의 구성요소, 예컨대, 도 1 내지 도 3을 참조하여 설명된 바와 같은 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165), 로컬 메모리 제어기(260), 제어기(320), 또는 과잉 행 액세스 검출 회로(335)에 의해 구현될 수 있거나 또는 수행될 수 있다.
블록(405)에서, 메모리 디바이스와 연관된 회로망은 호스트 디바이스로부터 명령을 수신할 수 있다. 명령은 메모리 어레이에 대한 행 액세스 명령일 수 있다. 회로망은 메모리 어레이의 호스트 디바이스로부터 회로망 실행 명령을 포함하는, 액세스 모드에 따라 작동할 수 있다. 회로망은 예를 들어, 도 3의 메모리 인터페이스(315), 제어기(320), 과잉 행 액세스 검출 회로(335), 또는 문턱값 저장소(330)의 부분에 대응할 수 있다.
블록(410)에서, 회로망은 메모리 어레이에 대한 액세스 명령과 연관된 문턱값이 초과되었는지를 결정할 수 있다. 문턱값은 초과될 때 행 해머링으로부터 데이터 손상의 위험을 발생시킬 수 있는 관련된 액세스(예를 들어, 패턴의 부분)의 수를 규정할 수 있다. 일부 경우에, 블록(405)에서 수신된 행 액세스 명령은 복수의 관련된 액세스를 겪는 하나 이상의 행과 연관될 수 있다. 회로망은 관련된 액세스의 메트릭을 생성할 수 있고 이 메트릭을 문턱값과 비교할 수 있다. 회로망이 메모리 액세스의 메트릭이 문턱값을 충족시킨다고 결정할 때, 회로망은 블록(415)으로 진행될 수 있다. 대안적으로, 회로망이 메트릭이 문턱값을 충족시키지 못한다고 결정할 때, 회로망은 계속해서 액세스 모드에서-예를 들어, 블록(430)에서- 작동할 수 있다.
블록(415)에서, 회로망은 임의로 문턱값을 충족한다는 통지를 호스트 디바이스로 전송할 수 있다.
블록(420)에서, 회로망은 메모리 어레이를 액세스 모드로부터 안전 모드 작동으로 변경할 수 있다. 안전 모드는 (예를 들어, 행 해머 액세스 패턴에 기인하여) 메모리 상태를 변경하는 메모리 어레이의 비트의 확률을 증가시키는 메모리 어레이에 대한 부가적인 행 액세스를 방지할 수 있다. 안전 모드는 회로가 안전 모드에서 작동되는 메모리 어레이의 부분에 대한 리프레시 작동을 완료하는 것을 더 포함할 수 있다. 일부 경우에, 회로망은 복수의 상이한 안전 모드 작동으로부터 하나의 안전 모드 작동으로 변경하는 것을 결정할 수 있다.
각각의 상이한 안전 모드 작동은 메모리 어레이의 적어도 일부가 안전 모드로 변경되는 것을 포함할 수 있다. 예를 들어, 제1 안전 모드 작동은 회로가 행 또는 행의 군에 대한 액세스 명령을 차단하는 것을 포함할 수 있다. 제2 안전 모드 작동에서, 회로망은 전체 행 어드레스 공간 또는 뱅크에 대한 명령을 차단할 수 있다. 제3 안전 모드 작동에서, 회로는 전체 메모리 어레이에 대한 명령을 차단할 수 있다. 일부 실시예에서(예를 들어, 제1 또는 제2 안전 모드에서), 안전 모드에서 작동되지 않는 메모리 어레이 내 부분은 계속해서 정상적으로(예를 들어, 액세스 모드에 따라) 작동할 수 있다. 즉, 회로망은 메모리 어레이의 다른 부분에 액세스하는 메모리 디바이스로의 호스트 디바이스에 대한 액세스 명령을 실행하는 동안 메모리 어레이의 부분을 안전 모드(예를 들어, 따라서 부분에 대한 액세스 명령을 차단함)로 변경할 수 있다.
블록(425)에서, 제어기는 재설정 절차가 안전 모드 작동으로 변경되는 메모리 어레이의 부분에서 실행되는지를 식별할 수 있다. 재설정 절차는 메모리 어레이를 안전 모드로부터 액세스 모드로 변경할 수 있다. 회로망이 재설정 절차가 실행된다고 결정할 때, 회로망은 회로망이 안전 모드에서 작동되는 메모리 어레이의 부분 또는 부분들을 액세스 모드로 변경할 수 있는, 블록(430)으로 진행될 수 있다. 대안적으로, 회로망이 재설정 절차가 실행되지 않는다고 결정할 때, 제어기는 블록(420)(예를 들어, 회로망이 안전 모드에서 작동되는 메모리 어레이의 부분 또는 부분들에 대한 액세스 명령을 계속해서 차단할 수 있음)으로 진행될 수 있다.
도 5는 메모리 디바이스를 위한 행 해머 보호 기법을 지원하는 과정 흐름(500)의 예시적인 도면을 도시한다. 과정 흐름(500)의 특징은 메모리 디바이스(예를 들어, 도 1 내지 도 3을 참조하여 설명된 메모리 디바이스(110), 메모리 다이(160), 메모리 다이(200), 또는 메모리 디바이스(310)) 또는 메모리 디바이스의 구성요소, 예컨대, 도 1 내지 도 3을 참조하여 설명된 바와 같은 디바이스 메모리 제어기(155), 로컬 메모리 제어기(165), 로컬 메모리 제어기(260), 제어기(320), 또는 과잉 행 액세스 검출 회로(335)에 의해 구현될 수 있거나 또는 수행될 수 있다.
블록(505)에서, 메모리 디바이스와 연관된 회로망은 호스트 디바이스로부터 명령을 수신할 수 있다. 명령은 메모리 어레이에 대한 행 액세스 명령일 수 있다. 회로망은 메모리 어레이의 호스트 디바이스로부터 회로망 실행 명령을 포함하는, 액세스 모드에 따라 작동할 수 있다. 회로망은 예를 들어, 도 3의 메모리 인터페이스(315), 제어기(320), 과잉 행 액세스 검출 회로(335), 또는 문턱값 저장소(330)의 부분에 대응할 수 있다.
블록(510)에서, 회로망은 메모리 어레이에 대한 액세스 명령과 연관된 문턱값이 충족되었는지를 결정할 수 있다. 문턱값은 초과될 때 행 해머링으로부터 데이터 손상의 위험을 발생시킬 수 있는 관련된 액세스(예를 들어, 패턴의 부분)의 수를 규정할 수 있다. 일부 경우에, 블록(505)에서 수신된 행 액세스 명령은 복수의 관련된 액세스를 겪는 행과 연관될 수 있다. 회로망은 관련된 액세스의 메트릭을 생성할 수 있고 이 메트릭을 문턱값과 비교할 수 있다. 회로망이 메모리 디바이스의 문턱값이 충족된다고 결정할 때, 회로망은 블록(515)으로 진행될 수 있다. 대안적으로, 회로망이 메모리 디바이스의 문턱값이 충족되지 않는다고 결정할 때, 회로망은 계속해서 액세스 모드에서-예를 들어, 블록(525)에서- 작동할 수 있다.
블록(515)에서, 회로망은 문턱값을 충족한다는 통지를 호스트 디바이스로 전송할 수 있다. 통지의 전송은 예를 들어, 호스트 디바이스와 결합된 핀(예를 들어, 다기능 또는 전용 핀)의 상태를 변경하는 것을 포함할 수 있다. 일부 다른 실시예에서, 통지는 사이드밴드 포트 통신을 통해(예를 들어, I2C(Inter-Integrated Circuit) 버스 또는 JTAG(Joint Test Action Group) 버스를 통해) 전송될 수 있다. 통지는 데이터 패킷 내 비트 또는 비트들을 통해 전송될 수 있다. 부가적으로 또는 대안적으로, 통지는 레지스터의 비트 또는 비트들에 저장될 수 있고 호스트는 회로망을 폴링하여 (예를 들어, 핀 또는 사이드밴드 포트 통신을 통해) 레지스터에 저장된 값을 결정할 수 있다. 호스트 디바이스는 이 통지에 기초하여 임의의 수의 응답 조치를 취할 수 있다. 예를 들어, 일부 경우에, 호스트 디바이스는 통지를 수신할 수 있고 충족된 문턱값으로 표시된 메모리 어레이의 부분 또는 부분들에 대응할 수 있고, 메모리 디바이스가 정상적인 작동을 계속하게 할 수 있거나(예를 들어, 통지를 발생시키는 액세스가 적법하거나 또는 다른 방식으로 유효하다거나 또는 메모리 디바이스의 연속 작동이 필수적이라고 결정할 수 있거나), 또는 하나 이상의 애플리케이션이 후속의 액세스 명령을 메모리 디바이스로 발행하는 것을 차단할 수 있는 명령을 차단할 수 있다(예를 들어, 명령을 메모리 디바이스로 전송하지 않음). 부가적으로 또는 대안적으로, 회로망은 블록(520)으로 계속될 수 있다.
블록(520)에서, 회로망은 임의로 메모리 어레이의 부분에 대응하는 액세스 명령을 차단할 수 있다. 제어기는 블록(525)으로 진행되기 전에 미리 결정된 양의 시간 동안 액세스 명령을 차단할 수 있다. 즉, 제어기는 메모리 어레이의 부분을 안전 모드로 변경할 수 있다. 제어기는, 일부 경우에, 호스트 디바이스로부터 메모리 어레이의 부분으로의 액세스 명령이 안전 모드에서 작동되지 않는 것을 허용한다. 즉, 회로망은 메모리 어레이의 부분을 안전 모드에 따라 작동시킬 수 있으면서 동시에 메모리 어레이의 일부 다른 부분을 액세스 모드에서 작동시킨다.
블록(525)에서, 회로망은 전체 메모리 어레이를 작동의 액세스 모드로 변경할 수 있다. 즉, 제어기는 호스트 디바이스로부터 메모리 어레이로 액세스 명령(예를 들어, 모든 액세스 명령)의 실행을 재개할 수 있다.
도 6은 메모리 디바이스를 위한 행 해머 보호 기법을 지원하는 과정 흐름(600)의 예를 도시한다. 일부 실시예에서, 과정 흐름(600)은 시스템(100 및 300), 메모리 다이(200), 및 과정 흐름(400 및 500)의 양상을 구현할 수 있다. 과정 흐름(600)은 프로세서에서 실행되는 소프트웨어의 예일 수 있는, 애플리케이션(605)에 의해 수행되는 작동을 포함할 수 있다. 호스트(610)는 도 1, 도 3, 도 4 및 도 5를 참조하여 설명된 호스트 디바이스의 예일 수 있다. 애플리케이션(605)은 호스트(610)로부터 분리된 프로세서에서 실행될 수 있다. 대안적으로, 애플리케이션(605)은 호스트(610)의 구성요소인 프로세서에서 실행될 수 있다. 메모리 디바이스(615)는 도 1 내지 도 5를 참조하여 설명된 바와 같은 메모리 디바이스(예를 들어, 메모리 디바이스(110), 메모리 다이(160), 메모리 다이(200), 또는 메모리 디바이스(310))의 예일 수 있다.
애플리케이션(605)은 논리 또는 가상 메모리 액세스 명령일 수 있는 액세스 명령(620)을 발행할 수 있다. 호스트(610)는 액세스 명령(620)을 실행할 수 있고, 이는 호스트(610)가 메모리 디바이스(615)에서 메모리 기능을 수행하는 것을 발생시킬 수 있다. 호스트(610)는 액세스 명령(625)을 메모리 디바이스(615)로 전송할 수 있다. 메모리 디바이스(615)는 액세스 모드에 따라 작동할 수 있고, 이는 호스트(610)로부터 수신된 모든 액세스 명령을 실행하는 것을 포함할 수 있다.
(630)에서, 메모리 디바이스(615)는 과잉의 행 액세스(예를 들어, 행 해머) 상태를 검출할 수 있다. 일부 경우에, 메모리 디바이스(615)는 액세스 명령(625)을 포함하는 액세스 명령과 연관된 메트릭(예를 들어, 수 또는 패턴)이 메모리 디바이스(615)에 대한 액세스 명령과 연관된 문턱값을 충족시킨다고 결정함으로써 과잉의 행 액세스 상태를 검출할 수 있다.
메모리 디바이스(615)는 검출된 과잉의 행 액세스 상태의 표시(635)를 호스트(610)로 전송할 수 있다. 표시(635)는 검출된 과잉의 행 액세스 상태와 연관된 행, 행의 군, 또는 뱅크의 표시를 포함할 수 있다. (645)에서, 메모리 디바이스(615)는 임의로 안전 모드에 진입할 수 있다. 안전 모드는 메모리 디바이스(615)의 메모리 어레이의 적어도 하나의 행(예를 들어, 행, 행의 군, 뱅크, 다수의 뱅크)에 대해 액세스를 제한할 수 있다.
(640)에서, 호스트(610)는 메모리 디바이스(615)에 의해 검출된 과잉의 행 액세스 상태에 대한 완화 조치를 수행할 수 있다. 일부 경우에, 완화 조치는 메모리 디바이스(615)가 안전 모드(예를 들어, 자가-리프레시 모드)에 진입하게 하는 것을 포함할 수 있다. 대안적으로, 호스트(610)는 애플리케이션(605)에 의해 실행된 명령이 메모리 디바이스(615)의 적어도 일부에 대한 메모리 액세스 명령을 발생시키는 것을 방지할 수 있다. 즉, 호스트(610)는 액세스 명령을 검출된 과잉의 행 액세스 상태와 연관된 행, 행의 군, 뱅크, 또는 뱅크들에 액세스하는 메모리 디바이스로 전송하지 않을 수 있다. 예를 들어, 호스트(610)는 메모리 디바이스(615)에 대한 액세스를 필요로 하는 액세스 명령(650)을 처리할 수 있지만, 메모리 디바이스(615)에 대한 액세스 명령을 수행하지 않을 수 있다. 일부 다른 경우에, 호스트(610)는 예를 들어, 일시적으로, 리던던트 메모리 디바이스로 전환함으로써 과잉의 행 액세스 상태를 처리할 수 있다. 즉, 애플리케이션(605)에 기초하여 실행되는 임의의 명령은 메모리 디바이스(615)와는 상이한 메모리 디바이스로 전송될 수 있고/있거나 메모리 디바이스에 의해 수행될 수 있다. 일부 다른 경우에, 호스트(610)는 애플리케이션(605)을 정지(예를 들어, 애플리케이션(605)으로부터의 명령의 실행을 중단)함으로써 과잉의 행 액세스 상태를 완화시킬 수 있다. 정지는 일시적일 수 있다(예를 들어, 호스트(610)는 과잉의 행 액세스 상태 표시에 대한 반응으로 미리 결정된 양의 시간 동안 애플리케이션(605)을 정지시킬 수 있다). 부가적으로 또는 대안적으로, 정지는 리프레시 작동을 위한 시간에 기초하여 발생할 수 있다(예를 들어, 호스트(610)는 검출된 과잉의 행 액세스 상태와 연관된 메모리 디바이스(615) 내 뱅크 또는 뱅크들을 리프레시하는 데 필요한 시간량 동안 애플리케이션(605)을 정지시킬 수 있다).
호스트(610)가 임의로, 재설정 명령(655)을 메모리 디바이스(615)로 전송하여 메모리 디바이스(615)를 안전 모드로부터 액세스 모드로 변경할 수 있다. 즉, 메모리 디바이스(615)가 안전 모드에 진입하는 경우에, 호스트(610)는 재설정 명령(655)을 메모리 디바이스(615)로 전송할 수 있다. 예를 들어, 메모리 디바이스(615)와 연관된 제어기는 명령이 검출된 과잉의 행 액세스 상태에 대응하는 뱅크 또는 뱅크들과 연관된다면 호스트(610)로부터 수신된 명령을 실행할 수 없다. (655)에서, 호스트(610)가 재설정 명령을 전송할 수 있어서, 메모리 디바이스(615)를 안전 모드로부터 액세스 모드로 변경하도록 트리거링한다. 액세스 모드로 재설정하기 위한 명령은 호스트(610)에 의해 그리고 메모리 디바이스(615)에 의해 알려질 수 있는 단일 명령, 또는 명령의 시퀀스를 포함할 수 있다. 메모리 디바이스(615)는 명령의 시퀀스를 인지할 수 있고 안전 모드로부터 액세스 모드(미도시)로 변경될 수 있다.
도 7은 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 회로망(705)의 블록도(700)를 도시한다. 회로망(705)은 본 명세서에서 설명된 바와 같은 제어기, 메모리 인터페이스, 과잉 행 액세스 검출 회로, 또는 문턱값 저장소의 양상의 예일 수 있다. 회로망(705)은 문턱값 식별기(710), 액세스 명령 수신기(715), 문턱값 결정 구성요소(720), 모드 전환 구성요소(725), 명령 시퀀스 구성요소(730), 리프레시 모드 구성요소(735), 명령 억제 구성요소(740), 및 표시 구성요소(745)를 포함할 수 있다. 이 모듈의 각각은 서로(예를 들어, 하나 이상의 버스를 통해) 직접적으로 또는 간접적으로 통신할 수 있다.
문턱값 식별기(710)는 메모리 어레이에 대한 행 액세스의 문턱값을 식별할 수 있고, 메모리 어레이는 행의 세트를 포함한다. 일부 실시예에서, 문턱값 식별기(710)는 메모리 어레이에 대한 행 액세스의 문턱값을 식별할 수 있고, 메모리 어레이는 행의 세트를 포함한다. 일부 실시예에서, 문턱값 식별기(710)는 호스트로부터, 행 액세스의 제2 문턱값을 나타내는 시그널링을 수신할 수 있고, 문턱값을 식별하는 것은 제2 문턱값에 기초한다. 일부 실시예에서, 문턱값 식별기(710)는 제2 문턱값과 비휘발성 메모리에 저장되는 제3 문턱값(예를 들어, 미리 구성된 문턱값)을 비교함으로써 문턱값을 결정할 수 있다. 일부 실시예에서, 문턱값 식별기(710)는 호스트로부터 수신된 제2 문턱값 및 비휘발성 메모리에 저장된 제3 문턱값 중 최소에 기초하여 문턱값을 결정할 수 있다.
액세스 명령 수신기(715)는 제1 작동 모드에서, 호스트로부터 메모리 어레이에 대한 행 액세스 명령을 수신할 수 있다. 예를 들어, 제1 작동 모드는 본 명세서에서 설명된 바와 같은 액세스 모드일 수 있다. 일부 실시예에서, 액세스 명령 수신기(715)는 호스트로부터 메모리 어레이에 대한 행 액세스 명령의 세트를 수신할 수 있다. 일부 실시예에서, 액세스 명령 수신기(715)는 메모리 어레이의 제2 행에 대한 행 액세스 명령을 수신할 수 있다. 일부 실시예에서, 액세스 명령 수신기(715)는 호스트로부터, 표시를 호스트로 전송하는 것에 기초하여 작동 모드를 나타내는 명령 시퀀스를 수신할 수 있다.
문턱값 결정 구성요소(720)는 행의 세트 중 행에 대해, 행 액세스 명령의 메트릭이 문턱값을 충족시킨다고 결정할 수 있다. 일부 실시예에서, 문턱값 결정 구성요소(720)는 행의 세트 중 행에 대해, 행 액세스 명령의 세트의 패턴 또는 메트릭이 문턱값을 충족시킨다고 결정할 수 있다.
모드 전환 구성요소(725)는 행 액세스 명령의 메트릭이 문턱값을 충족시킨다는 결정에 기초하여 메모리 어레이를 제1 작동 모드로부터 제2 작동 모드로 전환할 수 있고, 제2 작동 모드는 메모리 어레이의 행의 세트 중 적어도 하나의 행에 대해 액세스를 제한하는 것과 연관된다. 제2 작동 모드는 예를 들어, 본 명세서에서 설명된 바와 같은 안전 모드일 수 있다.
일부 실시예에서, 모드 전환 구성요소(725)는 명령 시퀀스를 수신하는 것에 기초하여 메모리 어레이를 제2 모드로부터 제1 모드로 전환할 수 있다. 일부 실시예에서, 모드 전환 구성요소(725)는 메모리 어레이를 제1 모드로부터 제2 모드로 전환할 때 타이머를 시작할 수 있다. 일부 실시예에서, 모드 전환 구성요소(725)는 타이머의 종료에 기초하여 메모리 어레이를 제2 모드로부터 제1 모드로 전환할 수 있다. 일부 실시예에서, 모드 전환 구성요소(725)는 구성된 설정에 따라 작동 모드의 세트로부터 제2 작동 모드를 선택할 수 있다. 일부 실시예에서, 모드 전환 구성요소(725)는 메모리 어레이의 제2 뱅크를 제1 모드에서 작동시킬 수 있다.
명령 시퀀스 구성요소(730)는 제2 모드에서 작동하는 동안 호스트로부터, 메모리 어레이를 제1 모드로 재설정하기 위한 명령 시퀀스를 수신할 수 있다.
리프레시 모드 구성요소(735)는 행과 연관된 메모리 어레이의 제1 뱅크를 자가-리프레시 모드에서 작동시킬 수 있다. 일부 실시예에서, 리프레시 모드 구성요소(735)는 메모리 어레이의 뱅크의 세트를 자가-리프레시 모드에서 작동시킬 수 있다.
명령 억제 구성요소(740)는 행과 연관된 메모리 어레이의 뱅크에 대한 행 액세스 명령을 억제할 수 있다. 일부 실시예에서, 명령 억제 구성요소(740)는 제2 행에 대한 행 액세스 명령을 수신하는 것에 기초하여 메모리 어레이의 제2 행에 대한 액세스를 억제할 수 있다. 일부 경우에, 제2 행과 행은 동일한 행이다.
표시 구성요소(745)는 행 액세스 명령의 세트의 패턴이 문턱값을 충족시킨다는 결정에 기초하여 표시를 호스트로 전송할 수 있다.
도 8은 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 방법(800)을 예시하는 흐름도를 도시한다. 방법(800)의 작동은 본 명세서에서 설명된 바와 같은 디바이스 또는 디바이스의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(800)의 작동은 본 명세서에서 설명된 바와 같은 회로망에 의해 수행될 수 있다. 일부 실시예에서, 디바이스는 명령어의 세트를 실행하여 디바이스의 기능 소자를 제어해서 아래에 설명된 기능을 수행할 수 있다. 부가적으로 또는 대안적으로, 디바이스는 특수-목적 하드웨어를 사용하여 아래에 설명된 기능의 양상을 수행할 수 있다.
(805)에서, 디바이스는 메모리 어레이에 대한 행 액세스의 문턱값을 식별할 수 있고, 메모리 어레이는 행의 세트를 포함한다. (805)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (805)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 문턱값 식별기에 의해 수행될 수 있다.
(810)에서, 디바이스는 제1 작동 모드에서, 호스트로부터 메모리 어레이에 대한 행 액세스 명령을 수신할 수 있다. 예를 들어, 제1 작동 모드는 본 명세서에서 설명된 바와 같은 액세스 모드일 수 있다. (810)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (810)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 액세스 명령 수신기에 의해 수행될 수 있다.
(815)에서, 디바이스는 행의 세트 중 하나의 행에 대해, 행 액세스 명령의 메트릭이 문턱값을 충족시킨다고 결정할 수 있다. (815)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (815)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 문턱값 결정 구성요소에 의해 수행될 수 있다.
(820)에서, 디바이스는 행 액세스 명령의 메트릭이 문턱값을 충족시킨다는 결정에 기초하여 메모리 어레이를 제1 작동 모드로부터 제2 작동 모드로 전환할 수 있고, 제2 작동 모드는 메모리 어레이의 행의 세트 중 적어도 하나의 행에 대해 액세스를 제한하는 것과 연관된다. 제2 작동 모드는 예를 들어, 본 명세서에서 설명된 바와 같은 안전 모드일 수 있다. (820)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (820)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 모드 전환 구성요소에 의해 수행될 수 있다.
일부 실시예에서, 본 명세서에서 설명된 바와 같은 장치는 방법 또는 방법들, 예컨대, 방법(800)을 수행할 수 있다. 장치는 메모리 어레이에 대한 행 액세스의 문턱값을 식별하고(메모리 어레이는 복수의 행을 포함함), 제1 작동 모드에서, 호스트로부터 메모리 어레이에 대한 행 액세스 명령을 수신하고, 복수의 행 중 하나의 행에 대해, 행 액세스 명령의 메트릭이 문턱값을 충족시킨다고 결정하고, 행 액세스 명령의 메트릭이 문턱값을 충족시킨다는 결정에 적어도 부분적으로 기초하여 메모리 어레이를 제1 작동 모드로부터 제2 작동 모드로 전환하기 위한(제2 작동 모드는 메모리 어레이의 복수의 행 중 적어도 하나의 행에 대해 액세스를 제한하는 것과 연관됨) 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터-판독 가능한 매체)를 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 제2 모드에서 작동하는 동안 호스트로부터, 메모리 어레이를 제1 모드로 재설정하기 위한 명령 시퀀스를 수신하고 명령 시퀀스를 수신하는 것에 기초하여 메모리 어레이를 제2 모드로부터 제1 모드로 전환하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 메모리 어레이를 제1 모드로부터 제2 모드로 전환할 때 타이머를 시작하고 타이머의 종료에 기초하여 메모리 어레이를 제2 모드로부터 제1 모드로 전환하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 호스트로부터, 행 액세스의 제2 문턱값을 나타내는 시그널링을 수신하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있고 문턱값을 식별하는 것은 제2 문턱값에 기초할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예에서, 행 액세스의 문턱값을 식별하는 것은 제2 문턱값을 비휘발성 메모리에 저장될 수 있는 제3 문턱값과 비교함으로써 문턱값을 결정하기 위한 작동, 특징, 수단 또는 명령어를 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 구성된 설정에 따라 작동 모드의 세트로부터 제2 작동 모드를 선택하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 메모리 어레이를 제2 모드에서 작동시키는 동안, 행과 연관된 메모리 어레이의 제1 뱅크를 자가-리프레시 모드에서 작동시키고 메모리 어레이의 제2 뱅크를 제1 모드에서 작동시키기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 메모리 어레이를 제2 모드에서 작동시키는 동안, 메모리 어레이의 뱅크의 세트를 자가-리프레시 모드에서 작동시키기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 메모리 어레이를 제2 모드에서 작동시키는 동안, 행과 연관된 메모리 어레이의 뱅크에 대한 행 액세스 명령을 억제하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 메모리 어레이를 제2 모드에서 작동시키는 동안, 메모리 어레이의 제2 행에 대한 행 액세스 명령을 수신하고 제2 행에 대한 행 액세스 명령을 수신하는 것에 기초하여 메모리 어레이의 제2 행에 대한 액세스를 억제하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치, 본 명세서에서 설명된 비일시적 컴퓨터-판독 가능한 매체의 일부 실시예에서, 제2 행과 행은 동일한 행일 수 있다.
도 9는 본 명세서에 개시된 바와 같은 메모리 디바이스를 위한 행 해머 보호를 지원하는 방법(900)을 예시하는 흐름도를 도시한다. 방법(900)의 작동은 본 명세서에서 설명된 바와 같은 디바이스 또는 디바이스의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(900)의 작동은 본 명세서에서 설명된 바와 같은 회로망에 의해 수행될 수 있다. 일부 실시예에서, 디바이스는 명령어의 세트를 실행하여 디바이스의 기능 소자를 제어해서 아래에 설명된 기능을 수행할 수 있다. 부가적으로 또는 대안적으로, 디바이스는 특수-목적 하드웨어를 사용하여 아래에 설명된 기능의 양상을 수행할 수 있다.
(905)에서, 디바이스는 메모리 어레이에 대한 행 액세스의 문턱값을 식별할 수 있고, 메모리 어레이는 행의 세트를 포함한다. (905)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (905)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 문턱값 식별기에 의해 수행될 수 있다.
(910)에서, 디바이스는 호스트로부터 메모리 어레이에 대한 행 액세스 명령의 세트를 수신할 수 있다. (910)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (910)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 액세스 명령 수신기에 의해 수행될 수 있다.
(915)에서, 디바이스는 행의 세트 중 하나의 행에 대해, 행 액세스 명령의 세트의 패턴 또는 메트릭이 문턱값을 충족시킨다고 결정할 수 있다. (915)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (915)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 문턱값 결정 구성요소에 의해 수행될 수 있다.
(920)에서, 디바이스는 행 액세스 명령의 세트의 패턴이 문턱값을 충족시킨다는 결정에 기초하여 표시를 호스트로 전송할 수 있다. (920)의 작동은 본 명세서에서 설명된 방법에 따라 수행될 수 있다. 일부 실시예에서, (920)의 작동의 양상은 도 7을 참조하여 설명된 바와 같은 표시 구성요소에 의해 수행될 수 있다.
일부 실시예에서, 본 명세서에서 설명된 바와 같은 장치는 방법 또는 방법들, 예컨대, 방법(900)을 수행할 수 있다. 장치는 메모리 어레이에 대한 행 액세스의 문턱값을 식별하고(메모리 어레이는 행의 세트를 포함함), 호스트로부터 메모리 어레이에 대한 행 액세스 명령의 세트를 수신하고, 행의 세트 중 하나의 행에 대해, 행 액세스 명령의 세트의 패턴이 문턱값을 충족시킨다고 결정하고, 행 액세스 명령의 세트의 패턴이 문턱값을 충족시킨다는 결정에 기초하여 표시를 호스트로 전송하기 위한 특징, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터-판독 가능한 매체)를 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 호스트로부터 수신된 제2 문턱값과 비휘발성 메모리에 저장된 제3 문턱값 중 최소에 기초하여 문턱값을 결정하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법 및 장치의 일부 실시예는 호스트로부터, 표시를 호스트로 전송하는 것에 기초하여 작동 모드를 나타내는 명령 시퀀스를 수신하기 위한 과정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에서 설명된 방법이 가능한 구현예를 설명하고, 작동 및 단계가 재배열되거나 또는 그렇지 않으면 수정될 수 있고 다른 구현예가 가능하다는 것에 유의해야 한다. 또한, 방법 중 2개 이상의 방법으로부터의 양상이 조합될 수 있다.
일부 예에서, 장치 또는 디바이스는 범용 또는 특수-목적 하드웨어를 사용하여 본 명세서에 설명된 기능의 양상을 수행할 수 있다. 장치 또는 디바이스는 행의 세트를 가진 메모리 어레이, 메모리 어레이 및 호스트와 결합된 메모리 인터페이스, 호스트로부터 행 액세스 명령을 수신하도록 작동 가능한 메모리 인터페이스, 및 메모리 어레이 및 메모리 인터페이스와 결합된 회로망을 포함할 수 있다. 회로망은, 제1 작동 모드에서, 메모리 어레이에서 행 액세스 명령을 실행하고, 행의 세트 중 하나의 행에 대해, 행 액세스 명령의 메트릭이 문턱값을 충족시킨다고 결정하고, 행 액세스 명령의 메트릭이 문턱값을 충족시킨다는 결정에 기초하여 메모리 어레이를 제1 작동 모드로부터 제2 작동 모드로 전환하도록 작동 가능할 수 있고, 제2 작동 모드는 메모리 어레이의 행의 세트 중 적어도 하나의 행에 대해 액세스를 제한하는 것과 연관된다.
일부 실시예에서, 회로망은 메모리 어레이를 제2 모드에서 작동시키는 동안, 메모리 어레이를 제1 모드로 재설정하기 위한 명령 시퀀스를 호스트로부터 메모리 인터페이스를 통해 수신하고 명령 시퀀스를 수신하는 것에 기초하여 메모리 어레이를 제1 모드로 전환하도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 메모리 어레이를 제1 모드로부터 제2 모드로 전환할 때 타이머를 시작하고 타이머의 종료에 기초하여 메모리 어레이를 제2 모드로부터 제1 모드로 전환하도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 호스트로부터 수신된 제2 문턱값을 비휘발성 메모리에 저장될 수 있는 제3 문턱값과 비교하는 것에 기초하여 문턱값을 식별하도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 구성된 설정에 따라 작동 모드의 세트로부터 제2 작동 모드를 선택하도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 행과 연관된 메모리 어레이의 제1 뱅크를 자가-리프레시 모드에서 작동시키고 메모리 어레이의 제2 뱅크를 자가-리프레시 모드와는 상이한 모드에서 작동시키도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 메모리 어레이의 뱅크의 세트를 자가-리프레시 모드에서 작동시키도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 메모리 어레이의 뱅크의 세트 중 적어도 일부에 대해 행 액세스 명령을 실행하는지를 결정하도록 작동 가능할 수 있다.
일부 실시예에서, 회로망은 메모리 어레이의 제2 행에 대한 행 액세스 명령을 수신하고 행 액세스 명령을 수신한 후 메모리 어레이의 제2 행에 대한 액세스를 억제하도록 작동 가능할 수 있다. 일부 실시예에서, 제2 행과 행은 동일한 행일 수 있다.
장치 또는 디바이스는 행의 세트를 가진 메모리 어레이, 메모리 어레이 및 호스트와 결합된 메모리 인터페이스, 호스트로부터 행 액세스 명령을 수신하도록 작동 가능한 메모리 인터페이스, 및 메모리 어레이 및 메모리 인터페이스와 결합된 회로망을 포함할 수 있다. 회로망은 메모리 어레이에서 행 액세스 명령을 수행하고, 행의 세트 중 하나의 행에 대해, 행 액세스 명령을 수행하는 것이 문턱값을 충족시킨다고 결정하고, 행 액세스 명령을 수행하는 것이 문턱값을 충족시킨다는 표시를 메모리 인터페이스를 통해 호스트로 전송하도록 작동 가능할 수 있다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장(optical field) 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있지만; 그러나, 신호가 신호의 버스를 표현할 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있음이 당업자에 의해 이해될 것이다.
용어 "전자 통신", "전도성 접촉부", "연결된", 및 "결합된"은 구성요소 사이의 신호의 흐름을 지원하는 구성요소 사이의 관계를 언급할 수 있다. 구성요소 사이의 신호의 흐름을 언제든지 지원할 수 있는 구성요소 사이에 임의의 전도성 경로가 존재하는 경우 구성요소는 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 것으로 고려된다. 임의의 주어진 시간에, 서로 전자 통신하는(또는 전도성 접촉하거나 연결되거나 결합된) 구성요소 사이의 전도성 경로는 연결된 구성요소를 포함하는 디바이스의 작동에 기초한 개방된 회로 또는 폐쇄된 회로일 수 있다. 연결된 구성요소 사이의 전도성 경로는 구성요소 사이의 직접 전도성 경로일 수 있거나 연결된 구성요소 사이의 전도성 경로는 스위치, 트랜지스터, 또는 다른 구성요소와 같은 중간 구성요소를 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우에, 연결된 구성요소 사이의 신호의 흐름은 예를 들면, 스위치 또는 트랜지스터와 같은 하나 이상의 중간 구성요소를 사용하여 잠시 동안 중단될 수 있다.
용어 "절연된"은 신호가 현재 구성요소 사이를 흐를 수 없는 구성요소 사이의 관계를 언급한다. 그 사이에 개방된 회로가 존재하면 구성요소가 서로 절연된다. 예를 들면, 구성요소 사이에 배치되는 스위치에 의해 분리된 2개의 구성요소는 스위치가 개방될 때 서로 절연된다. 제어기가 2개의 구성요소를 절연할 때, 제어기는 이전에 신호가 흐르는 것을 허용한 전도성 경로를 사용하여 구성요소 사이에 신호가 흐르는 것을 방지하는 변경에 영향을 준다.
메모리 어레이를 포함하는 본 명세서에서 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨, 등과 같은 반도체 기판에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(silicon-on-glass: SOG) 또는 실리콘 온 사파이어(silicon-on-sapphire: SOP)와 같은 실리콘 온 절연체(silicon-on-insulator: SOI) 기판, 또는 또 다른 기판의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도성, 또는 기판의 서브 영역은 인, 붕소, 또는 비소를 포함하지만 이로 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 전환 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(field-effect transistor: FET)를 표현하고 소스, 드레인, 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 재료 예로서, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며 고농도로 도핑된, 예컨대, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 대부분의 캐리어가 신호임)이면, FET는 n형 FET로서 언급될 수 있다. 채널이 p형(즉, 대부분의 캐리어가 홀임)이면, FET는 p형 FET로서 언급될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들면, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되는 것을 야기할 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에서 제시된 설명은 예시적인 구성을 설명하며 구현될 수 있거나 청구항의 범위 내에 있는 모든 예를 표현하지 않는다. 본 명세서에서 사용된 용어 "예시적인"은 "일례, 사례, 또는 예시의 역할을 하는 것"을 의미하고, "선호된" 또는 "또 다른 예에 비해 유리함"을 의미하지 않는다. 상세한 설명은 설명된 기법의 이해를 제공하는 것에 대한 특정 상세를 포함한다. 이 기법은 그러나, 이 특정 상세 없이 실행될 수 있다. 일부 사례에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록 다이어그램 형태로 도시된다.
첨부된 도면에서, 유사한 구성요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 유형의 다양한 구성요소는 유사한 구성요소 사이를 구별하는 제2 라벨 및 대시에 의한 참조 라벨을 따름으로써 구별될 수 있다. 명세서에서 제1 참조 라벨만 사용되면, 설명은 제2 참조 라벨에 관계 없이 동일한 제1 참조 라벨을 가지는 유사한 구성요소 중 임의의 하나에 적용 가능하다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명에 걸쳐 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
본 명세서에서의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소, 또는 본 명세서에 설명된 기능을 수행하도록 설계된 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예로서, DSP 및 마이크로프로세서, 다수의 마이크로프로세서, DSP 코어와 결부된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성의 조합)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능한 매체의 하나 이상의 명령어 또는 부호에 저장되거나 하나 이상의 명령어 또는 부호로서 송신될 수 있다. 다른 예 및 구현은 본 발명 및 첨부된 청구항의 범위 내에 있다. 예를 들면, 소프트웨어의 본질로 인해, 상기 설명된 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합에 의해 실행된 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하는 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항에서를 포함하는 본 명세서에서 사용된 바와 같이, 항목의 목록(예를 들면, "~중 적어도 하나" 또는 "~중 하나 이상"과 같은 문구가 앞에 있는 항목의 목록)에서 사용된 바와 같이 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 목록을 나타낸다. 또한, 본 명세서에 사용된 바와 같이, 문구 "~에 기초하여"는 폐쇄된 세트의 조건에 대한 참조로서 해석되지 않을 것이다. 예를 들면, "조건(A)에 기초하여"로서 설명되는 일 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건(A) 및 조건(B) 둘 모두에 기초할 수 있다. 즉, 본 명세서에서 사용된 바와 같이, 문구 "~에 기초하여"는 문구 "~에 적어도 부분적으로 기초하여"와 동일한 방식으로 해석될 것이다.
컴퓨터 판독 가능한 매체는 하나의 장소로부터 또 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비일시적 컴퓨터 저장 매체 둘 모두를 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한이 아닌 것으로서, 비일시적 컴퓨터 판독 가능한 매체는 RAM, ROM, 전기 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 콤팩트 디스켓(CD) ROM 또는 다른 광학 디스켓 저장장치, 자기 디스켓 저장장치 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 부호 수단을 명령어 또는 데이터 구조의 형태로 운반하거나 저장하기 위해 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있다. 또한, 임의의 연결부는 컴퓨터 판독 가능한 매체로 적절하게 칭해진다. 예를 들면, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선(twisted pair), 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에서 사용된 바와 같이, 디스켓 및 디스크는 CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(DVD), 플로피 디스켓 및 블루레이 디스크를 포함하고 여기서, 디스켓은 일반적으로, 데이터를 자기적으로 재생하고, 디스크는 레이저를 사용하여 데이터를 광학적으로 재생한다. 상기 언급한 것의 조합은 또한, 컴퓨터 판독 가능한 매체의 범위 내에 포함된다.
본 명세서에서의 설명은 당업자가 본 발명을 하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 수정은 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 설명된 예 및 설계로 제한되지 않지만, 본 명세서에 개시된 원리 및 신규 특징과 일치하는 가장 넓은 범위에 부합되어야 한다.

Claims (25)

  1. 방법으로서,
    메모리 어레이에 대한 행 액세스의 문턱값을 식별하는 단계로서, 상기 메모리 어레이는 복수의 행을 포함하는, 상기 문턱값을 식별하는 단계;
    제1 작동 모드에서, 호스트로부터 상기 메모리 어레이에 대한 행 액세스 명령을 수신하는 단계;
    상기 복수의 행 중 하나의 행에 대해, 상기 행 액세스 명령의 메트릭이 상기 문턱값을 충족시킨다고 결정하는 단계; 및
    상기 행 액세스 명령의 상기 메트릭이 상기 문턱값을 충족시킨다고 결정하는 것에 적어도 부분적으로 기초하여 상기 메모리 어레이를 상기 제1 작동 모드로부터 제2 작동 모드로 전환하는 단계를 포함하되, 상기 제2 작동 모드는 상기 메모리 어레이의 상기 복수의 행 중 적어도 하나의 행에 대해 액세스를 제한하는 것과 연관되는, 방법.
  2. 제1항에 있어서,
    상기 제2 모드에서 작동하는 동안 상기 호스트로부터, 상기 메모리 어레이를 상기 제1 모드로 재설정하기 위한 명령 시퀀스를 수신하는 단계; 및
    상기 명령 시퀀스를 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 어레이를 상기 제2 모드로부터 상기 제1 모드로 전환하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 메모리 어레이를 상기 제1 모드로부터 상기 제2 모드로 전환할 때 타이머를 시작하는 단계; 및
    상기 타이머의 종료에 적어도 부분적으로 기초하여 상기 메모리 어레이를 상기 제2 모드로부터 상기 제1 모드로 전환하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 호스트로부터, 행 액세스의 제2 문턱값을 나타내는 시그널링을 수신하는 단계를 더 포함하되, 상기 문턱값을 식별하는 것은 상기 제2 문턱값에 적어도 부분적으로 기초하는, 방법.
  5. 제4항에 있어서, 행 액세스의 상기 문턱값을 식별하는 것은,
    상기 제2 문턱값을 비휘발성 메모리에 저장되는 제3 문턱값과 비교하는 것을 포함하는, 방법.
  6. 제1항에 있어서,
    구성된 설정에 따라 작동의 복수의 모드로부터 상기 제2 작동 모드를 선택하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 행과 연관된 상기 메모리 어레이의 제1 뱅크를 자가-리프레시 모드에서 작동시키는 단계; 및
    상기 메모리 어레이의 제2 뱅크를 상기 제1 모드에서 작동시키는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 메모리 어레이의 복수의 뱅크를 자가-리프레시 모드에서 작동시키는 단계를 더 포함하는, 방법.
  9. 제1항에 있어서, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 행과 연관된 상기 메모리 어레이의 뱅크에 대한 행 액세스 명령을 억제하는 단계를 더 포함하는, 방법.
  10. 제1항에 있어서, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 메모리 어레이의 제2 행에 대한 행 액세스 명령을 수신하는 단계; 및
    상기 제2 행에 대한 상기 행 액세스 명령을 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 어레이의 상기 제2 행에 대한 액세스를 억제하는 단계를 더 포함하는, 방법.
  11. 제10항에 있어서, 상기 제2 행과 상기 행은 동일한 행인, 방법.
  12. 방법으로서,
    메모리 어레이에 대한 행 액세스의 문턱값을 식별하는 단계로서, 상기 메모리 어레이는 복수의 행을 포함하는, 상기 문턱값을 식별하는 단계;
    호스트로부터 상기 메모리 어레이에 대한 복수의 행 액세스 명령을 수신하는 단계;
    상기 복수의 행 중 하나의 행에 대해, 상기 복수의 행 액세스 명령의 패턴이 상기 문턱값을 충족시킨다고 결정하는 단계; 및
    상기 복수의 행 액세스 명령의 상기 패턴이 상기 문턱값을 충족시킨다고 결정하는 것에 적어도 부분적으로 기초하여 표시를 상기 호스트로 전송하는 단계를 포함하는, 방법.
  13. 제12항에 있어서,
    상기 호스트로부터 수신된 제2 문턱값과 비휘발성 메모리에 저장된 제3 문턱값 중 최소에 적어도 부분적으로 기초하여 상기 문턱값을 결정하는 단계를 더 포함하는, 방법.
  14. 제12항에 있어서,
    상기 호스트로부터, 상기 표시를 상기 호스트로 전송하는 것에 적어도 부분적으로 기초하여 작동 모드를 나타내는 명령 시퀀스를 수신하는 단계를 더 포함하는, 방법.
  15. 디바이스로서,
    복수의 행을 가진 메모리 어레이;
    상기 메모리 어레이 및 호스트와 결합된 메모리 인터페이스로서, 상기 호스트로부터 행 액세스 명령을 수신하도록 작동 가능한, 상기 메모리 인터페이스; 및
    상기 메모리 어레이 및 상기 메모리 인터페이스와 결합된 회로망을 포함하되, 상기 회로망은,
    상기 메모리 어레이에 대한 행 액세스의 문턱값을 식별하고;
    제1 작동 모드에서, 상기 행 액세스 명령을 상기 메모리 어레이에서 실행하고;
    상기 복수의 행 중 하나의 행에 대해, 상기 행 액세스 명령의 메트릭이 상기 문턱값을 충족시킨다고 결정하고;
    상기 행 액세스 명령의 상기 메트릭이 상기 문턱값을 충족시킨다고 결정하는 것에 적어도 부분적으로 기초하여 상기 메모리 어레이를 상기 제1 작동 모드로부터 제2 작동 모드로 전환하도록 작동 가능하고, 상기 제2 작동 모드는 상기 메모리 어레이의 상기 복수의 행 중 적어도 하나의 행에 대해 액세스를 제한하는 것과 연관되는, 디바이스.
  16. 제15항에 있어서, 상기 회로망은,
    상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안, 상기 메모리 어레이를 상기 제1 모드로 재설정하기 위한 명령 시퀀스를 상기 호스트로부터 상기 메모리 인터페이스를 통해 수신하고;
    상기 명령 시퀀스를 수신하는 것에 적어도 부분적으로 기초하여 상기 메모리 어레이를 상기 제1 모드로 전환하도록 더 작동 가능한, 디바이스.
  17. 제15항에 있어서, 상기 회로망은,
    상기 메모리 어레이를 상기 제1 모드로부터 상기 제2 모드로 전환할 때 타이머를 시작하고;
    상기 타이머의 종료에 적어도 부분적으로 기초하여 상기 메모리 어레이를 상기 제2 모드로부터 상기 제1 모드로 전환하도록 더 작동 가능한, 디바이스.
  18. 제15항에 있어서, 상기 회로망은,
    상기 호스트로부터 수신된 제2 문턱값을 비휘발성 메모리에 저장되는 제3 문턱값과 비교하는 것에 적어도 부분적으로 기초하여 상기 문턱값을 식별하도록 더 작동 가능한, 디바이스.
  19. 제15항에 있어서, 상기 회로망은,
    구성된 설정에 따라 작동의 복수의 모드로부터 상기 제2 작동 모드를 선택하도록 더 작동 가능한, 디바이스.
  20. 제15항에 있어서, 상기 회로망은, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 행과 연관된 상기 메모리 어레이의 제1 뱅크를 자가-리프레시 모드에서 작동시키고;
    상기 메모리 어레이의 제2 뱅크를 상기 자가-리프레시 모드와는 상이한 모드에서 작동시키도록 더 작동 가능한, 디바이스.
  21. 제15항에 있어서, 상기 회로망은, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 메모리 어레이의 복수의 뱅크를 자가-리프레시 모드에서 작동시키도록 더 작동 가능한, 디바이스.
  22. 제15항에 있어서, 상기 회로망은, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 메모리 어레이의 복수의 뱅크 중 적어도 일부에 대한 상기 행 액세스 명령을 실행할지를 결정하도록 더 작동 가능한, 디바이스.
  23. 제15항에 있어서, 상기 회로망은, 상기 메모리 어레이를 상기 제2 모드에서 작동시키는 동안,
    상기 메모리 어레이의 제2 행에 대한 행 액세스 명령을 수신하고;
    상기 행 액세스 명령을 수신한 후 상기 메모리 어레이의 상기 제2 행에 대한 액세스를 억제하도록 더 작동 가능한, 디바이스.
  24. 제23항에 있어서, 상기 제2 행과 상기 행은 동일한 행인, 디바이스.
  25. 디바이스로서,
    복수의 행을 가진 메모리 어레이;
    상기 메모리 어레이 및 호스트와 결합된 메모리 인터페이스로서, 상기 호스트로부터 행 액세스 명령을 수신하도록 작동 가능한, 상기 메모리 인터페이스; 및
    상기 메모리 어레이 및 상기 메모리 인터페이스와 결합된 회로망을 포함하되, 상기 회로망은,
    상기 메모리 어레이에 대한 행 액세스의 문턱값을 식별하고;
    상기 메모리 어레이에서 상기 행 액세스 명령을 수행하고;
    상기 복수의 행 중 하나의 행에 대해, 상기 행 액세스 명령을 수행하는 것이 상기 문턱값을 충족시킨다고 결정하고;
    상기 행 액세스 명령을 수행하는 것이 상기 문턱값을 충족시킨다는 표시를 상기 메모리 인터페이스를 통해 상기 호스트로 전송하도록 작동 가능한, 디바이스.
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