KR20210037513A - 수정 기입 동작과 연관된 사전 판독 데이터를 저장하기 위한 장치, 시스템, 및 방법 - Google Patents

수정 기입 동작과 연관된 사전 판독 데이터를 저장하기 위한 장치, 시스템, 및 방법 Download PDF

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Abstract

실시예는 메모리 디바이스의 저장 위치로부터 판독 데이터의 추가적인 액세스를 제거하기 위해 사전 판독 커맨드를 포함하는 장치, 방법, 및 시스템에 관한 것이다. 실시예에서, 메모리 컨트롤러는 판독 데이터를 사전 판독 래치에 저장하기 위한 사전 판독 커맨드를 발행한다. 실시예에서, 사전 판독 커맨드는 판독 데이터의 수정 기입 동작과 관련하여 메모리 디바이스의 저장 위치로부터 판독 데이터의 제 1 액세스 동안 발행된다. 실시예에서, 사전 판독 래치는 판독 데이터를 저장하는 저장 위치를 포함하는 메모리 디바이스의 선택된 파티션 내에 위치되거나 이에 결합된다. 실시예에서, 메모리 컨트롤러는 후속하여 사전 판독 래치에 저장된 판독 데이터와 인입 데이터를 비교하기 위한 수정 기입 커맨드를 발행하여, 수정 기입 동작의 완료 동안 저장 위치의 제 2 액세스의 필요성을 제거한다. 추가적인 실시예가 설명되고 청구될 수 있다.

Description

수정 기입 동작과 연관된 사전 판독 데이터를 저장하기 위한 장치, 시스템, 및 방법{APPARATUSES, SYSTEMS, AND METHODS TO STORE PRE-READ DATA ASSOCIATED WITH A MODIFY-WRITE OPERATION}
본 발명의 실시예는 일반적으로 집적 회로(IC)의 분야에 관한 것으로, 보다 구체적으로는 메모리 디바이스와 관련된 기입 동작 기술에 관한 것이다.
메모리에 대한 수정 기입 동작은 종종 중복성 동작을 포함한다. 예를 들어, 일반 판독 및 기입 커맨드는 전형적으로 서버 메모리 상에서 수행되는 기입과 관련하여 사용된다. 서버 사용 기입은 전형적으로 항상 판독 및 기입 동작을 모두 포함한다. 이러한 동작은 중복적이고, 추가적인 에너지를 필요로 하며, 따라서 컴퓨팅 및 메모리 디바이스의 성능을 제한한다.
실시예는 첨부 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 본 설명을 용이하게 하기 위해, 유사한 참조 번호는 유사한 구조적 요소를 나타낸다. 실시예는 첨부 도면에서 예시적으로 도시되고 제한적이지는 않다.
도 1은 본 개시 내용의 실시예에 따라, 메모리 디바이스의 저장 위치를 포함할 수 있는 예시적인 다이를 예시하고 있다.
도 2는 본 개시 내용의 실시예에 따라, 도 1의 메모리 디바이스에 포함될 수 있는 집적 회로(IC) 어셈블리의 단면도를 개략적으로 예시하고 있다.
도 3은 본 개시 내용의 실시예에 따라, 메모리 디바이스에서의 수정 기입 동작을 단순화하기 위한 저장 요소를 포함하는 메모리 디바이스의 개요를 예시하는 예시적인 블록도이다.
도 4a 및 도 4b는 본 개시 내용의 실시예에 따라, 도 3의 메모리 디바이스와 관련하여 수정 기입 동작을 단순화하기 위한 동작을 예시하는 예시적인 블록도이다.
도 5는 본 개시 내용의 실시예에 따라, 도 4a 및 도 4b의 실시예와 연관되는 흐름도이다.
도 6은 본 개시 내용의 추가적인 실시예에 따라, 도 4a 및 도 4b의 메모리 디바이스와 유사한 메모리 디바이스에서 수행되는 판독 동작을 예시하는 블록도이다.
도 7은 본 개시 내용의 실시예에 따라, 수정 기입 동작이 수행되는 메모리 디바이스의 다른 실시예를 예시하는 블록도이다.
도 8은 본 개시 내용의 실시예에 따라, 수정 기입 동작이 수행되는 메모리 디바이스의 다른 실시예를 예시하는 블록도이다.
도 9는 본 개시 내용의 실시예에 따라, 도 3 내지 도 8의 실시예와 연관된 컴퓨터 시스템 또는 디바이스의 도면이다.
설명된 실시예는 메모리 디바이스와 연관된 수정 기입 동작을 단순화하기 위한 방법, 장치, 및 시스템을 포함한다. 실시예에서, 사전 판독 커맨드는 메모리 디바이스의 저장 위치로부터 판독 데이터의 추가 또는 제 2 액세스에 대한 필요성을 감소시키거나 제거하는 것을 보조한다. 실시예에서, 메모리 컨트롤러는 사전 판독 래치와 같은 저장 요소에 판독 데이터를 저장하기 위한 사전 판독 커맨드를 메모리 디바이스에 발행하며, 이 사전 판독 커맨드는 판독 데이터의 수정 기입 동작과 관련하여 메모리 디바이스에서의 저장 위치로부터 판독 데이터의 제 1 액세스 동안 발행된다. 실시예에서, 사전 판독 래치는 판독 데이터를 저장하는 저장 위치를 포함하는 메모리 디바이스의 선택된 파티션 내에 위치되거나 이에 결합된다. 실시예에서, 메모리 컨트롤러는 후속하여 사전 판독 래치에 저장된 판독 데이터와 인입 데이터를 비교하기 위한 수정 기입 커맨드를 발행하여, 판독 데이터의 수정 기입 동작의 완료 동안 저장 위치로부터 판독 데이터의 제 2 액세스의 필요성을 제거한다.
이하의 설명에서는 본 작업의 실체를 본 기술 분야의 다른 기술자에게 전달하기 위해 본 기술 분야의 기술자가 일반적으로 사용하는 용어를 사용하여 본 예시적인 구현예의 다양한 양태를 설명할 것이다. 그러나, 본 기술 분야의 기술자에게는 본 개시 내용의 실시예가 설명된 양태의 일부만으로 실시될 수 있음이 명백할 것이다. 설명을 목적으로, 특정의 개수, 재료, 및 구성이 제시되어, 본 예시적인 구현예의 철저한 이해를 제공하게 된다. 그러나, 본 기술 분야의 기술자에게는 본 개시 내용의 실시예가 이들 특정 세부 사항을 갖지 않더라도 실시될 수 있음이 명백할 것이다. 다른 사례에서, 잘 알려진 특징들은 본 예시적인 구현예를 모호하게 하지 않기 위해 생략되거나 단순화된다.
이하의 상세한 설명에서는 본 설명의 일부를 형성하는 첨부 도면을 참조하며, 첨부 도면에서는 유사한 참조 번호가 전체에 걸쳐 유사한 부분을 나타내고, 본 개시 내용의 요지가 실시될 수 있는 실시예가 예시로 도시된다. 본 개시 내용의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고, 구조적 또는 논리적 변경이 행해질 수 있음이 이해되어야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되어서는 안되며 실시예의 범위는 첨부된 청구항 및 그 균등물에 의해 정의된다.
본 개시 내용의 목적 상, 문구 "A 및/또는 B"는 (A), (B), (A) 또는 (B), 또는 (A 및 B)를 의미한다. 본 개시 내용의 목적 상, 문구 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은 상단/하단, 내부/외부, 위/아래 등과 같은 원근법 기반 설명을 사용할 수 있다. 이러한 설명은 단지 논의를 용이하게 하기 위해 사용되며, 본원에 설명된 실시예의 적용을 임의의 특정 방향으로 제한하려는 것은 아니다.
본 설명은 "일 실시예에서" 또는 "실시예에서"라는 문구를 사용할 수 있으며, 이들은 각각 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 또한, 본 개시 내용의 실시예와 관련하여 사용되는 용어 "포함하는", "구비하는", "갖는" 등은 동의어이다.
용어 "결합된"은 이의 파생어와 함께 본원에서 사용될 수 있다. "결합된"은 다음의 것 중 하나 이상을 의미할 수 있다. "결합된"은 둘 이상의 요소가 직접 물리적 또는 전기적 접촉 상태에 있다는 것을 의미할 수 있다. 그러나, "결합된"은 또한 둘 이상의 요소가 서로 간접적으로 접촉하지만 여전히 서로 협력하거나 상호 작용한다는 것을 의미할 수 있고, 서로 결합된 것으로 지칭되는 요소들 사이에서 하나 이상의 다른 요소가 결합되거나 접속되어 있음을 의미할 수 있다. "직접 결합된"이라는 용어는 둘 이상의 요소가 직접 접촉 상태에 있음을 의미할 수 있다.
도 1은 일부 실시예에 따라, 본 개시 내용의 기술과 관련하여 메모리 디바이스에 위치하는 저장 위치를 포함할 수 있는 예시적인 다이를 예시하고 있다. 보다 구체적으로, 도 1은 일부 실시예에 따라, 웨이퍼 형태(10) 및 개별화된 형태(140)로 다이(102)의 평면도를 포함하는 집적 회로(IC) 어셈블리(100)를 개략적으로 예시하고 있다. 일부 실시예에서, 다이(102)는, 반도체 재료, 예를 들어, 실리콘 또는 다른 적합한 재료로 구성된 웨이퍼(11)의 복수의 다이(예컨대, 다이(102, 102a, 102b)) 중 하나일 수 있다. 복수의 다이는 웨이퍼(11)의 표면 상에 형성될 수 있다. 각각의 다이는 메모리 디바이스를 형성할 수 있는 반도체 제품의 반복 유닛일 수 있다. 예를 들어, 다이(102)는 일부 실시예에 따라 본원에서 설명되는 회로부(103) 및/또는 다른 메모리 디바이스 모듈 또는 컴포넌트를 포함할 수 있다. 다양한 실시예에 따르면, 회로부(103)는 하나 이상의 메모리 요소(메모리 셀, 예컨대, 셀 당 멀티 레벨(multi-level per cell)(MLC) 메모리 셀)를 포함할 수 있고, 이 메모리 요소는 저장 위치로서 기능할 수 있으며, 어레이로, 예컨대, 2 차원(2D) 또는 3 차원(3D) 비 휘발성 MLC 메모리 어레이로 구성될 수 있다. 일부 실시예에서, 메모리 어레이는 크로스 포인트 메모리 어레이(cross-point memory array)를 포함한다. 실시예에서, 메모리 요소들, 예컨대, 메모리 셀들은 파티션들 또는 복수의 파티션으로 분할되고, 도 3 내지 도 8과 관련하여 설명된 바와 같이, 수정 기입 동작에 응답하여 데이터를 저장할 수 있다.
회로부(103)는, 메모리 요소들에 결합된, 하나 이상의 워드 라인(들)("WL" 또는 "WLs"라고도 함)(예컨대, 150, 152, 154) 및 하나 이상의 비트 라인(들)("BL" 또는 "BLs"이라고도 함)(예컨대, 160, 162)을 더 포함할 수 있다. 이해를 돕기 위해 3 개의 워드 라인 및 2 개의 비트 라인만이 도 1에 도시되어 있다. 일부 실시예에서, 비트 라인 및 워드 라인은 메모리 요소들의 각각이 크로스 포인트 구성으로 각각의 개별 비트 라인 및 워드 라인(예컨대, 160 및 154)의 교차점(예컨대, 164)에 배치될 수 있도록 구성될 수 있다. 워드 라인 및 비트 라인을 사용하여 메모리 요소들 중 타겟 메모리 요소에 전압 또는 바이어스를 인가하여 상기 타겟 메모리 셀을 판독 또는 기입 동작용으로 선택할 수 있다. 비트 라인 드라이버가 비트 라인에 결합되고 워드 라인 드라이버가 워드 라인에 결합되어 메모리 요소들의 디코딩/선택을 가능하게 할 수 있다. 메모리 셀 선택을 가능하게 하기 위해, 워드 라인(150, 152, 154)은 아래에서 보다 자세히 설명되는 바와 같이 다이(102)의 층들을 통해 전기적 연결을 제공하는 각각의 컨택트 구조물(예컨대, 비아)을 포함한 상호 접속물(interconnects)을 통해 메모리 셀들 및 회로부(103)의 다른 부분들과 연결될 수 있다. 주목할 것은 회로부(103)가 도 1에 개략적으로만 도시되어 있지만, 예를 들어, 본원에 설명되는 바와 같이 수정 기입 동작과 관련하여 사전 판독 데이터를 저장하는 것과 같은 동작을 수행하도록 구성된 회로부 및/또는 저장소 내의 명령어(예컨대, 펌웨어 또는 소프트웨어)를 포함한 하나 이상의 상태 머신을 포함하는 회로부 또는 다른 적합한 디바이스 및 구성의 형태로 매우 다양한 적합한 로직 또는 메모리를 나타낼 수 있다는 것이다. 주목할 것은 도 3과 관련하여 아래에서 논의되는 바와 같은 시퀀서(305)가 그러한 예시적인 하나 이상의 상태 머신을 제어할 수 있다는 것이다.
일부 실시예에서, 회로부(103)는 적합한 반도체 제조 기술들을 사용하여 형성될 수 있으며, 그 중 일부가 본원에 설명된다. 반도체 제품의 제조 공정이 완료된 후, 웨이퍼(11)는 반도체 제품의 개별 "칩"을 제공하기 위해 각각의 다이(예컨대, 다이(102))가 서로 분리될 수 있는 싱귤레이션 공정을 겪을 수 있다. 웨이퍼(11)는 다양한 크기 중 임의의 크기일 수 있다. 다양한 실시예에 따르면, 회로부(103)는 웨이퍼 형태(10) 또는 개별화된 형태(140)로 반도체 기판 상에 배치될 수 있다. 일부 실시예에서, 다이(102)는 아래에 더 설명되는 실시예에 따라 캐시 디바이스 또는 1 차 저장 디바이스의 저장 위치를 포함할 수 있다.
도 2는 본원에 설명되는 일부의 실시예에 따라 제공되는 메모리 디바이스에 포함될 수 있는 예시적인 집적 회로(IC) 어셈블리(200)의 단면도를 개략적으로 예시하고 있다. 일부 실시예에서, IC 어셈블리(200)는 패키지 기판(121)과 전기적으로 및/또는 물리적으로 결합된 하나 이상의 다이를 포함할 수 있다. 다이(102)는 본원에 설명된 바와 같이 수정 기입 동작을 단순화하는 것과 관련한 동작을 수행하기 위한 회로부(예컨대, 도 1의 회로부(103)) 및/또는 다른 적합한 컴포넌트 또는 모듈을 포함할 수 있다. 일부 실시예에서, 패키지 기판(121)은 도시된 바와 같이 회로 보드(122)와 결합된다.
IC 어셈블리(200)는, 예를 들어, 플립 칩 및/또는 와이어 본딩 구성, 인터포저, SiP (System in Package) 및/또는 PoP (Package on Package) 구성을 포함한 멀티 칩 패키지 구성의 적절한 조합을 포함하여 다양한 구성을 포함할 수 있다. 예를 들어, 다이(102)는, 예를 들어, 도시된 바와 같이 플립 칩 구성으로 패키지 기판(121)과 직접 결합되는 것을 포함한 매우 다양한 적합한 구성에 따라 패키지 기판(121)에 부착될 수 있다. 플립 칩 구성에서, 능동 회로부를 포함하는 다이(102)의 활성 측(S1)은 다이 레벨 상호 접속 구조물(106), 예컨대, 범프, 필라, 또는 다이(102)를 패키지 기판(121)과 전기적으로 결합시킬 수 있는 다른 적합한 구조물을 사용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 활성 측(S1)은, 예를 들어, 도 1을 참조하여 설명된 바와 같은 메모리 요소들과 같은 회로부를 포함할 수 있다. 알 수 있는 바와 같이, 비활성 측(S2)은 활성 측(S1)의 반대편에 배치될 수 있다. 다른 실시예에서, 다이(102)는 다양한 적합한 적층형 다이 구성 중 임의의 구성으로 패키지 기판(121)과 결합된 다른 다이 상에 배치될 수 있다. 예를 들어, 프로세서 다이는 플립 칩 구성으로 패키지 기판(121)과 결합될 수 있고, 다이(102)는 플립 칩 구성으로 프로세서 다이 상에 장착되고, 프로세서 다이를 관통하여 형성되는 관통 실리콘 비아(through-silicon vias)(TSVs)를 사용하여 패키지 기판(121)과 전기적으로 결합될 수 있다. 또 다른 실시예에서, 다이(102)는 패키지 기판(121)에 임베딩되거나 패키지 기판(121)에 임베딩된 다이와 결합될 수 있다. 다른 다이들은 다른 실시예에서 다이(102)와의 사이드 바이 사이드(side-by-side) 구성의 패키지 기판(121)과 결합될 수 있다.
일부 실시예에서, 다이 레벨 상호 접속 구조물(106)은 다이(102)와 패키지 기판(121) 사이에서 전기 신호를 라우팅하도록 구성될 수 있다. 전기 신호는, 예를 들어, 다이의 동작과 관련하여 사용되는 입력/출력(I/O) 신호 및/또는 전력/접지 신호를 포함할 수 있다. 다이 레벨 상호 접속 구조물(106)은 다이(102)의 활성 측(S1) 상에 배치된 대응하는 다이 컨택트 및 패키지 기판(121) 상에 배치된 대응하는 패키지 컨택트와 결합될 수 있다. 다이 컨택트 및/또는 패키지 컨택트는, 예를 들어, 패드, 비아, 트렌치, 트레이스 및/또는 다른 적합한 컨택트 구조물을 포함할 수 있으며, 이들 중 일부의 제조는 아래에 설명된다.
일부 실시예에서, 패키지 기판(121)은 코어 및/또는 빌드업 층, 예컨대, 아지노모토 빌드업 필름(Ajinomoto Build-up Film)(ABF) 기판을 갖는 에폭시 기반 라미네이트 기판을 포함할 수 있다. 패키지 기판(121)은, 예를 들어, 유리, 세라믹, 또는 반도체 재료로 형성된 기판을 포함하는 다른 실시예에서 다른 적합한 타입의 기판을 포함할 수 있다.
패키지 기판(121)은 전기 신호를 다이(102)로 라우팅하거나 또는 다이(102)로부터의 전기 신호를 라우팅하도록 구성된 전기 라우팅 피처(electrical routing features)를 포함할 수 있다. 전기 라우팅 피처는, 예를 들어, 패키지 기판(121)의 하나 이상의 표면 상에 배치된 패키지 컨택트(예컨대, 패드(110)), 및/또는, 예를 들어, 트렌치, 비아, 또는 패키지 기판(121)을 통해 전기 신호를 라우팅하기 위한 다른 상호 접속 구조물과 같은 내부 라우팅 피처(도시되지 않음)를 포함할 수 있다.
일부 실시예에서, 패키지 기판(121)은 도시된 바와 같이 회로 보드(122)와 결합될 수 있다. 회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성된 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(122)는 함께 적층될 수 있는 재료들로 구성된 전기 절연 층들을 포함할 수 있다. 트레이스, 트렌치, 또는 비아와 같은 상호 접속 구조물(도시되지 않음)은 회로 보드(122)를 통해 다이(102)의 전기 신호를 라우팅하도록 전기 절연 층들을 관통하게 형성될 수 있다. 회로 보드(122)는 다른 실시예에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예에서, 회로 보드(122)는 마더보드일 수 있고, 예를 들어, 모바일 디바이스와 같은 컴퓨팅 디바이스 내에 포함될 수 있다. 예를 들어, 솔더 볼(112)과 같은 패키지 레벨 상호 접속물은 패키지 기판(121) 상 및/또는 회로 보드(122) 상의 패드(110)에 결합되어, 패키지 기판(121)과 회로 보드(122) 사이의 전기적 신호를 더 라우팅하도록 구성될 수 있는 대응하는 솔더 조인트를 형성할 수 있다. 패드(110)는 금속과 같은 임의의 적절한 전기 도전성 재료로 구성될 수 있다. 패키지 레벨 상호 접속물은, 예를 들어, 랜드 그리드 어레이(land-grid array)(LGA) 구조물 등을 포함한 다른 구조물 및/또는 구성을 포함할 수 있다. 실시예에서, IC 어셈블리(200)의 다이(102)는, 메모리 디바이스, 예컨대, 저장 요소를 포함하는, 예컨대, 후술하는 도 3 내지 도 8과 관련하여 설명되는 바와 같은 수정 기입 동작을 단순화하는 것을 보조하도록 메모리 디바이스의 파티션과 연관된 하나 이상의 판독 래치 또는 사전 판독 래치를 포함하는 메모리 디바이스 내에 포함된 IC일 수 있거나, IC를 포함할 수 있거나, IC의 일부일 수 있다.
도 3은 실시예에 따라, 메모리 디바이스(301)에서 수정 기입 동작과 관련한 저장 요소를 포함하는 메모리 디바이스(또는 메모리 디바이스(301)의 일부)의 개요를 예시하는 예시적인 블록도(300)이다. 실시예에서, 저장 요소는 저장 위치로부터 판독 데이터의 추가 또는 제 2 액세스에 대한 필요성을 제거하는 것을 보조하기 위한 사전 판독 래치를 포함한다. 실시예에서, 메모리 디바이스(301)는 내부 상태 머신 컨트롤러, 예컨대, 시퀀서(305)에 결합된 메모리 디바이스 내의 메모리 셀들의 복수의 파티션 중 하나의 파티션(303)을 포함한다. 실시예에서, 시퀀서(305)는 파티션(303)에서의 메모리 셀로/로부터 판독 및 기입을 수행하는 것을 보조하기 위해 전압 및 전류를 제어하기 위한 회로부 및/또는 펌웨어를 포함한다. 실시예에서, 시퀀서(305)는 판독 데이터 저장 요소 및 사전 판독 데이터 저장 요소, 예컨대, 각각의 판독 래치(307) 및 사전 판독 래치(309)에 결합된다. 일부 실시예에서, 판독 래치(307) 및 사전 판독 래치(309)는 상태 정보를 저장하기 위한 하나 이상의 회로를 포함한다.
도시된 바와 같이, 실시예에서, 판독 래치(307) 및 사전 판독 래치(309)는 다시, 예컨대, 선입 선출(first-in-first-out)(FIFO) 알고리즘 또는 로직을 통해 대기열을 구현하는 I/O 캐시 또는 I/O 버퍼(311) 및 관련 로직에 결합되며, 이는 다시 판독 데이터(395)의 수신 및 송신을 보조하기 위한 I/O 데이터 인터페이스("데이터 인터페이스(313)"), 예컨대, 데이터 대기열 패드에 결합된다. 실시예에서, 커맨드 인터페이스 패드 또는 커맨드 인터페이스(315)는 메모리 디바이스(301)와 결합하여, 예컨대, 메모리 컨트롤러(325)로부터 커맨드(318)를 수신한다. 실시예에서, 데이터 인터페이스(313) 및 커맨드 인터페이스(315)는 메모리 컨트롤러(325)로/로부터 신호를 송신 및 수신하기 위한 인터페이스, 예컨대, 소프트웨어 및/또는 하드웨어, 예컨대, 핀, 포트, 와이어 등의 조합을 포함한다. 실시예에서, 도시된 바와 같이, 메모리 디바이스(301)는 또한 기입 마스크 로직(317), 및 기입 데이터 저장 요소, 예컨대, 시퀀서(305)와 I/O 버퍼(311) 사이에 결합된 기입 래치(319)를 포함한다. 블록도(300)는 실시예를 모호하게 하지 않기 위해 단순화되었으며, 따라서, 메모리 디바이스(301)의 다양한 요소들이 생략되었다는 것을 이해해야 한다. 예를 들어, 하나의 파티션(303)만이 도시되어 있지만, 파티션(303)은 메모리 디바이스(301)의 복수의 파티션 중 하나일 뿐이라는 것을 이해해야 한다.
다음, 도 4a 및 도 4b는 실시예에 따라, 메모리 디바이스(401)(도 3의 메모리 디바이스(301)와 유사하거나 동일함)에서 수행되는 수정 기입 동작을 단순화하기 위한 동작을 예시하고 있다. 주목할 것은 유사한 요소가 도 4a, 도 4b, 및 아래의 도 6-8에 도시될 수 있지만 실시예를 모호하게 하는 것을 피하기 위해, 다양한 경우에 재 도입되지 않을 수 있다는 것이다. 따라서, 실시예에서, 도 4a에서, 메모리 컨트롤러(425)는 메모리 디바이스(401)의 커맨드 인터페이스(415)에 의해 수신될 사전 판독 커맨드(418)를 발행한다. 실시예에서, 사전 판독 커맨드(418)는 메모리 디바이스(401)에게 사전 판독 래치(409)에서 사전 판독 데이터(409A)를 검색하고 저장하도록 지시한다. 따라서, 파티션(403)은 저장 위치를 포함하고, 시퀀서(405)를 통해 저장 위치로부터 사전 판독 데이터(409A)로의 액세스를 제공한다. 실시예에서, 사전 판독 래치(409)는 추후의 사전 판독 동작에 사용될 사전 판독 데이터(409A)를 저장한다. 주목할 것은 사전 판독 데이터(409A)는 수정될 판독 데이터와 유사하거나 동일한 데이터 (및, 예컨대, 아래에서 추가로 논의되는 바와 같이 사전 판독 데이터(407A)와 동일한 데이터)를 포함한다는 것이다. 실시예에서, 사전 판독 래치(409)에서의 사전 판독 데이터(409A)의 저장은, 수정 기입 동작의 (아래의 도 4b와 관련하여 설명되는 바와 같은) 기입 부분 동안 전형적으로 수행될 수 있는 저장 위치로부터 판독 데이터의 추가 또는 제 2 액세스를 제거한다. 실시예에서, 저장 위치는 판독 데이터를 저장하기 위한 선택된 파티션의 하나 이상의 메모리 셀을 포함한다.
주목할 것은 사전 판독 커맨드(418)는 판독 데이터의 수정 기입 동작과 관련하여 메모리 디바이스의 저장 위치로부터 판독 데이터의 제 1 액세스 동안 발행된다는 것이다. 실시예에서, 메모리 컨트롤러(425)는 (429에서) 판독 커맨드를 발행하는 것과 유사한 시점에 사전 판독 커맨드(418)를 발행하여, 사전 판독 커맨드와 관련한 판독 데이터, 예컨대, 사전 판독 데이터(407A)를 검색하여 수정을 위해 메모리 컨트롤러(425)로 전송한다. 따라서, 메모리 디바이스(401)는 판독 데이터의 제 1 액세스 동안 사전 판독 데이터(407A)를 판독 래치(407)에 저장한다. 실시예에서, 판독 래치(407)는 사전 판독 데이터(407A)를 FIFO 로직 또는 I/O 버퍼(311)에, I/O 데이터 인터페이스(313)에, 그리고 이어서 메모리 컨트롤러(425)에 제공하도록 결합된다. 실시예에서, 메모리 컨트롤러(425)는 사전 판독 데이터(407A)를 수신하여 새로운 기입 데이터로 수정한다. 실시예에서, 새로운 기입 데이터는 에러 정정 코드(ECC) 정보뿐만 아니라 새로운 사용자 데이터에 의해 수정된 사전 판독 데이터(407A)를 포함한다. 주목할 것은 판독 래치(407)에 저장된 사전 판독 데이터(407A)는 새로운 사전 판독 래치(409)에 저장된 사전 판독 데이터(409A)와 달리, 판독 래치(407)를 통과하는 커맨드에 기반하여 판독 데이터 또는 사전 판독 데이터에 의해 재기입될 수 있다는 것이다.
따라서, 도 4b에서, 메모리 컨트롤러(425)는 (커맨드 인터페이스(415)를 통해) 사전 판독 래치(409)에 저장된 사전 판독 데이터(409A)와 인입 데이터 또는 사용자 데이터를 비교하기 위한 수정 기입 커맨드(427)를 메모리 디바이스(401)에 발행한다. 실시예에서, 수정 기입 커맨드(427)는 판독 데이터의 수정 기입 동작의 완료 동안 저장 위치로부터 판독 데이터의 제 2 액세스의 필요성을 제거하는 것을 보조한다. 실시예에서, 사전 판독 래치(409)에 저장된 판독 데이터를 기입 래치(419)의 인입 데이터와 비교하는 것은, 기입 마스크 로직(417)에 의해, 예컨대, XOR 로직 게이트에 의한 배타적(XOR) 연산을 포함하는 마스크 연산을 수행하는 것을 포함한다. 실시예에서, 메모리 디바이스(401)는 그 후 (예컨대, 시퀀서(405)를 통해) 파티션(403)의 저장 위치에 변경된 비트를 기입한다. 주목할 것은 도면에서 419A'는 메모리 디바이스(401)에 기입될 비트 및/또는 메모리 디바이스(401)에 기입될 비트와 관련된 정보를 나타낸다는 것이다. 따라서, 실시예에서, 수정 기입 커맨드(427)는 전형적인 수정 기입 커맨드에서 요구되는 내부 사전 판독 커맨드를 포함하지 않는다.
이제, 도 5a를 참조하면, 도 5a는 위의 도 4a 및 도 4b와 연관된 프로세스(500)를 설명하는 흐름도이다. 실시예에서, 프로세스(500)는 실시예에 따라, 메모리 디바이스, 예컨대, 메모리 디바이스(401)에 대한 수정 기입 동작을 단순화하기 위해 사전 판독 커맨드 및 후속 수정 기입 커맨드를 발행하는 단계를 포함한다. 실시예에서, 새로운 사전 판독 커맨드로 인해, 후속의 수정 기입 커맨드는 내부 사전 판독 커맨드를 필요로 하지 않는다. 일부 실시예에서, 프로세스(500)는 메모리 컨트롤러 또는 메모리 컨트롤러의 구성 부분에 의해 수행된다. 블록(501)에서 시작하여, 프로세스(500)는, 사전 판독 래치에 (예컨대, 도 4a 및 도 4b의 사전 판독 래치(409)에) 판독 데이터를 저장하기 위한 사전 판독 커맨드를 발행하는 것을 포함하며, 이 커맨드는 판독 데이터의 수정 기입 동작과 관련하여 메모리 디바이스에서의 저장 위치로부터 판독 데이터의 제 1 액세스 동안 발행된다. 실시예에서, 판독 데이터의 제 1 액세스 동안, 판독 커맨드가 (예컨대, 메모리 디바이스(401)의 판독 래치에) 발행되는 것과 유사한 시점에 사전 판독 커맨드가 발행된다. 또한, 실시예에서, 메모리 컨트롤러에 의해, 사전 판독 커맨드를 발행하는 것은 판독 데이터를 수정을 위해 메모리 컨트롤러에 전송하기 위한 커맨드를 발행하는 것을 더 포함한다. 후속하여, 실시예에서, 메모리 컨트롤러는 판독 데이터를 새로운 기입 데이터로 수정한다. 실시예에서, 새로운 기입 데이터는 또한 에러 정정 코드(ECC) 정보를 포함한다.
다음으로, 블록(503)에서, 프로세스(500)는 사전 판독 래치에 저장된 판독 데이터를 새로운 기입 데이터 또는 인입 데이터와 비교하기 위한 수정 기입 커맨드를 메모리 디바이스에 발행하는 것을 포함한다. 실시예에서, 수정 기입 커맨드는 판독 데이터의 수정 기입 동작의 완료 동안 저장 위치로부터 판독 데이터의 제 2 액세스의 필요성을 제거한다. 실시예에서, 판독 데이터의 제 2 액세스는 판독 데이터와 새로운 기입 데이터의 비교를 수행하기 위해 저장 위치로부터 판독 데이터의 액세스를 포함한다. 실시예에서, 도 4b와 관련하여 위에서 논의된 바와 같이, 메모리 디바이스는 이어서 선택된 파티션, 예컨대, 파티션(403)의 저장 위치에 변경된 비트를 기입하여, 수정 기입 동작을 완료한다.
주목할 것은 위의 도 4a 및 도 4b에 도시된 것과 관련된 실시예에서, 사전 판독 커맨드(418)에 응답하여 사전 판독 래치(409)에 저장된 사전 판독 데이터(예컨대, 사전 판독 동작에 사용될 판독 데이터)가 하나 이상의 판독 데이터 요청(예컨대, 메모리 컨트롤러(425)에 의해 발행된 바와 같은 추가 또는 제 2 판독 데이터에 대한 판독 데이터 요청) 동안 온전한 상태로 유지된다는 것이다. 도 6은 도 4a 및 도 4b의 메모리 디바이스와 유사한 메모리 디바이스에서 수행되는 판독 동작을 예시하는 블록도이다. 도 6의 실시예에서, 도 4b의 수정 기입 커맨드(427) 이전에 이미, 예컨대, 도 4a에 예시된 바와 같은 사전 판독 커맨드(418)와 유사한 사전 판독 커맨드가 이미 발행되고 완료되었을 수 있다. 따라서, 도 6에서, 사전 판독 데이터(609A)는 사전 판독 래치(609)에 이미 저장되어 있다. 실시예에서, 중간 동안, 다른 판독 데이터 또는 제 2 판독 데이터(예컨대, 사전 판독 래치(609)에 저장된 현재 사전 판독 데이터(609A)와 상이하거나 이와 연관된 판독 데이터)에 대한 판독 커맨드(630)가 커맨드 인터페이스(615)에서 메모리 컨트롤러(625)로부터 수신된다. 실시예에서, 판독 래치(607)에 저장된 이전 또는 제 1 판독 데이터(607A)는 새로운 또는 제 2 판독 데이터(607B)에 의해 오버라이팅된다. 실시예에서, 새로운 판독 데이터(607B)는 그 후 I/O 버퍼(611) 및 I/O 데이터 인터페이스(613)를 통해 메모리 컨트롤러(625)에 제공된다. 따라서, 실시예에서, 사전 판독 래치(609)에 저장된 사전 판독 데이터(609A)는 온전한 상태로 유지된다. 실시예에서, 메모리 컨트롤러(625)가, 예컨대, 도 4b의 수정 기입 커맨드(427)와 유사한 수정 기입 커맨드를 발행할 때, 사전 판독 데이터(609A)의 오리지널 또는 제 1 판독 데이터와 연관된 수정 기입 동작의 완료가 발생한다. 실시예에서, 수정 기입 동작의 완료는 도 4b와 관련하여 도시되고 논의된 바와 같이 발생한다.
이제, 도 7을 참조하면, 도 7은 메모리 디바이스(701)에서 수행되는 수정 기입 동작을 단순화하기 위한 추가 실시예를 예시하고 있다. 실시예에서, 메모리 디바이스(701)는 추가적인 복수의 사전 판독 래치(737) 내지 사전 판독 래치(709)를 제외하고는, 도 4a의 메모리 디바이스(401)와 유사하거나 동일하다. 따라서, 복수의 파티션 중 파티션(703)은 파티션의 저장 위치의 판독 데이터에 대한 제 1 액세스를 제공하고, 제 1 액세스는 판독 데이터의 수정 기입 동작과 관련한 수정을 위해 전송될 판독 데이터를 저장하기 위해 제공된다. 실시예에서, 제 1 저장 요소 및 제 2 저장 요소는 저장 위치로부터 판독 데이터를 수신하도록 결합된다. 실시예에서, 제 1 저장 요소(예컨대, 판독 래치(707))는 판독 데이터를 수정을 위해 일시적으로 저장하는 것이고, 제 2 저장 요소(예컨대, 사전 판독 래치(709))는 판독 데이터가 수정을 위해 전송된 후에 판독 데이터를 지속적으로 저장하도록 선택된 파티션에 결합되거나 선택된 파티션 내에 위치하여, 수정 기입 동작의 완료 동안 저장 위치로부터 판독 데이터의 제 2 액세스를 제거한다. 도 7의 실시예에서, 제 2 저장 요소는 사전 판독 래치이고, 메모리 디바이스(701)는 추가 수정 기입 요청과 연관된 추가 사전 판독 데이터를 저장하기 위해 파티션 내에 위치하거나 또는 파티션에 결합된 추가 복수의 사전 판독 래치(737)를 포함한다. 도 7에는 단지 4 개의 사전 판독 래치만이 도시되어 있지만, 복수의 사전 판독 래치(737)는 수정 기입 동작을 단순화하기에 적합한 더 많거나 적은 사전 판독 래치를 포함한다. 주목할 것은 실시예에서, 추가의 복수의 사전 판독 래치는 사전 판독 데이터(709A) 또는 판독 데이터(707A)를 위한 추가 저장 요소를 제공함에 있어서 메모리 컨트롤러(705)에 더 많은 유연성을 허용한다는 것이다.
이제, 도 8을 참조하면, 도 8은 메모리 디바이스(801)에서 수행되는 수정 기입 동작을 단순화하기 위한 추가 실시예를 예시하고 있다. 실시예에서, 메모리 디바이스(801)는, 도 3, 도 4, 도 6, 및 도 7에서의 유사한 참조 번호의 요소와 구조 및 기능이 유사한, 파티션(803), 시퀀서(805), 판독 래치(807), 기입 마스크 로직(817), I/O 버퍼(811), 데이터 인터페이스(813), 및 커맨드 인터페이스(815)를 포함한다. 그러나, 도 8에 도시된 실시예는 사전 판독 래치를 포함하지 않고 다만 나중에 사전 판독 데이터(807A)로서 이용될 수도 있는 판독 데이터를 저장하기 위한 판독 래치(807)를 포함한다. 실시예에서, 판독 데이터의 오리지널 저장 위치와 연관된 어드레스는 또한 판독 래치(807)에 저장된다. 일부 실시예에서, 메모리 디바이스(801)는 추가 대응하는 사전 판독 데이터 및 대응하는 어드레스를 유지하기 위해, 복수의 추가 판독 래치, 예컨대, 판독 래치(837)를 더 포함한다. 따라서, 복수의 파티션 중 파티션(803)은 파티션의 저장 위치의 판독 데이터에 대한 제 1 액세스를 제공하고, 제 1 액세스는 판독 데이터의 수정 기입 동작과 관련한 수정을 위해 전송될 판독 데이터를 저장하기 위해 제공된다. 실시예에서, 제 1 저장 요소 및 제 2 저장 요소는 저장 위치로부터 판독 데이터를 수신하도록 결합된다. 따라서, 실시예에서, 제 1 및 제 2 저장 요소(예컨대, 판독 래치(807))는 동일한 저장 요소이고, 파티션(803)에서의 오리지널 저장 위치의 어드레스는 그 저장 요소에 저장된다. 실시예에서, 메모리 디바이스(801)는 저장 위치의 어드레스를 (예컨대, 커맨드(818)에서 수신되는) 새로운 기입 요청과 연관된 새로운 어드레스와 비교하기 위한 비교 로직을 더 포함한다. 실시예에서, 저장 위치의 어드레스와 새로운 어드레스가 매칭되면, 메모리 디바이스(801)는, 예컨대, 기입 마스크 로직(817)을 사용하여, 실제 수정 기입 동작 동안 판독 래치(807)로부터 사전 판독 데이터(807A)에 간단히 액세스할 수 있고, 전형적인 사전 판독 동작을 수행하는 것을 스킵할 수 있다. 실시예에서, 어드레스가 매칭되지 않으면, 사전 판독 동작이 수행되며, 여기서 사전 판독 데이터는 실제 수정 기입의 성능을 위해 저장 위치로부터 검색된다. 따라서, 일부 실시예에서, 새로운 사전 판독 커맨드 또는 사전 판독 래치가 필요하지 않을 수 있다.
도 9는 본 개시 내용의 선택된 양태를 실시하기에 적합할 수 있는 예시적인 전자 디바이스(900)(예컨대, 컴퓨터, 서버, 또는 일부 다른 전자 디바이스)를 예시하고 있다. 도시된 바와 같이, 전자 디바이스(900)는 하나 이상의 프로세서 또는 프로세서 코어(902)를 포함할 수 있다. 청구항을 포함한 본 출원의 목적 상, "프로세서"라는 용어는 물리적 프로세서를 지칭하고, 문맥 상 명백하게 달리 요구하지 않는 한, "프로세서" 및 "프로세서 코어"라는 용어는 동의어로 간주될 수 있다. 전자 디바이스(900)는 하나 이상의 메모리(904)를 포함할 수 있으며, 이 메모리는 하나 이상의 메모리 디바이스(901), 예컨대, 본원에 설명된 메모리 디바이스(301, 401, 601, 701, 801 등)를 포함할 수 있다. 실시예에서, 하나 이상의 메모리 컨트롤러(들)(925)는 프로세서 또는 프로세서 코어(902) 및 메모리 디바이스(901)에 동작 가능하게 결합된다. 실시예에서, 메모리 컨트롤러는, 예컨대, 판독 데이터를 사전 판독 래치에 저장하기 위한 사전 판독 커맨드 - 이 사전 판독 커맨드는 판독 데이터의 수정 기입 동작과 관련하여 메모리 디바이스의 저장 위치로부터 판독 데이터의 제 1 액세스 동안 발행됨 - 를 메모리 디바이스에 발행하고; 그리고 사전 판독 래치에 저장된 판독 데이터를 인입 데이터와 비교하기 위한 수정 기입 커맨드를 메모리 디바이스에 발행하여, 판독 데이터의 수정 기입 동작의 완료 동안 저장 위치로부터 판독 데이터의 제 2 액세스의 필요성을 제거하는 메모리 컨트롤러 로직을 포함한다. 실시예에서, 메모리 디바이스(901)는 크로스 포인트 메모리 어레이를 포함하는 메모리 유닛 또는 매체를 포함할 수 있다. 실시예에서, 메모리 유닛은 하나 이상의 위상 변화 메모리 디바이스를 포함할 수 있다.
실시예에서, 메모리 디바이스(901)는 비 휘발성 메모리(non-volatile memory)(NVM) 디바이스, 예컨대, 바이트 어드레서블 라이트 인 플레이스 3 차원 크로스 포인트 메모리 디바이스(byte-addressable write-in-place three dimensional crosspoint memory device), 또는 다른 바이트 어드레서블 라이트 인 플레이스 NVM 디바이스(또한 영구 메모리로 지칭되기도 함), 예를 들어, 단일 또는 다중 레벨 위상 변화 메모리(Phase Change Memory)(PCM) 또는 스위치가 있는 위상 변화 메모리(phase change memory with a switch)(PCMS), 칼코게나이드 위상 변화 재료(chalcogenide phase change material)(예컨대, 칼코게나이드 유리)를 사용하는 NVM 디바이스, 금속 산화물 베이스, 산소 공극 베이스 및 도전성 브리지 랜덤 액세스 메모리(Conductive Bridge Random Access Memory)(CB-RAM)를 포함한 저항성 메모리, 나노와이어 메모리, 강유전성 랜덤 액세스 메모리(ferroelectric random access memory)(FeRAM, FRAM), 멤리스터(memristor) 기술을 포함한 자기 저항성 랜덤 액세스 메모리(magneto resistive random access memory)(MRAM), 스핀 전송 토크(spin transfer torque)(STT)-MRAM, 스핀트로닉 자기 접합 메모리 기반 디바이스, 자기 터널링 접합(magnetic tunneling junction)(MTJ) 기반 디바이스, 도메인 벽(Domain Wall)(DW) 및 스핀 궤도 전송(Spin Orbit Transfer)(SOT) 기반 디바이스, 사이리스터 메모리 디바이스, 또는 이들 중 임의의 조합, 또는 다른 메모리를 포함한다.
부가적으로, 전자 디바이스(900)는 대용량 저장 디바이스(906)(예를 들어, 디스켓, 하드 드라이브, CD-ROM (compact disc read-only memory) 등), 입력/출력(I/O) 디바이스(908)(예를 들어, 디스플레이, 키보드, 커서 제어 등) 및 통신 인터페이스(910)(예를 들어, 네트워크 인터페이스 카드, 모뎀 등)를 포함할 수 있다. 일부 실시예에서, 대용량 저장 디바이스는 또한 메모리 디바이스(901) 및 메모리 컨트롤러(925)와 유사한 디바이스들을 포함할 수 있다. 요소들은 하나 이상의 버스를 나타낼 수 있는 시스템 버스(912)를 통해 서로 연결될 수 있다. 다수의 버스의 경우, 이들은 하나 이상의 버스 브리지(도시되지 않음)에 의해 브리지될 수 있다. 이들 요소들의 각각은 본 기술 분야에 공지된 통상적인 기능을 수행할 수 있다. 특히, 일부 실시예에서, 메모리(904) 및 대용량 저장 디바이스(906)는 전자 디바이스(900)에 대한 하나 이상의 프로세스 또는 메모리/저장 트랜잭션을 수행하도록 구성된 프로그래밍 명령어들의 작업 카피 및 영구 카피를 저장하도록 사용될 수 있다. 프로그래밍 명령어들은 집합적으로 계산 로직(922)으로 지칭될 수 있다. 다양한 요소들은 프로세서(들)(902)에 의해 지원되는 어셈블러 명령어들에 의해 또는 이러한 명령어들로 컴파일될 수 있는 C와 같은 하이 레벨 언어에 의해 구현될 수 있다.
도 9에 도시된 요소들의 수, 능력 및/또는 용량은 전자 디바이스(900)가 서버, 통신 디바이스 또는 일부 다른 타입의 컴퓨팅 디바이스로 사용되는지에 따라 달라질 수 있다. 서버 디바이스로서 사용될 때, 도 9에 도시된 요소들의 성능 및/또는 용량은 또한 서버가 단일 독립형 서버인지 또는 구성된 서버들의 랙인지 또는 구성된 서버 요소들의 랙인지에 따라 달라질 수 있다.
이와는 달리, 도 9에 도시된 요소들의 구성은 공지될 수 있고, 따라서 추가로 설명되지 않을 것이다.
다양한 실시예에 따르면, 본 개시 내용은 다수의 예를 기술한다.
예 1은 장치로서, 이 장치는 메모리 디바이스 내에 포함된 복수의 파티션들 중 하나의 파티션의 저장 위치 내의 판독 데이터에 대한 제 1 액세스를 제공하기 위한 상기 파티션 - 상기 제 1 액세스는 상기 판독 데이터의 수정 기입 동작과 관련한 수정을 위해 전송될 상기 판독 데이터를 저장하기 위해 제공됨 -; 및 상기 저장 위치로부터 상기 판독 데이터를 수신하도록 결합된 제 1 저장 요소 및 제 2 저장 요소를 포함하고, 상기 제 1 저장 요소는 상기 수정을 위해 상기 판독 데이터를 일시적으로 저장하는 것이고, 상기 제 2 저장 요소는 선택된 파티션에 결합되거나 또는 선택된 파티션 내에 위치하여 상기 판독 데이터가 수정을 위해 전송된 후에 상기 판독 데이터를 지속적으로 저장하여 상기 수정 기입 동작의 완료 동안 상기 저장 위치로부터 상기 판독 데이터의 제 2 액세스를 제거한다.
예 2는 예 1의 장치로서, 상기 장치는 메모리 디바이스이고, 상기 제 1 저장 요소는 판독 래치를 포함하고 상기 제 2 저장 요소는 사전 판독 데이터의 저장에 전용되는 사전 판독 래치를 포함한다.
예 3은 예 2의 장치로서, 상기 사전 판독 래치는 상기 메모리 디바이스에 결합된 메모리 컨트롤러로부터 수신된 사전 판독 커맨드에 응답하여 상기 판독 데이터를 사전 판독 데이터로서 저장하는 것이다.
예 4는 예 1의 장치로서, 상기 제 1 저장 요소는 제 1 판독 래치를 포함하고, 상기 판독 데이터는 제 1 판독 데이터를 포함하고, 상기 제 2 저장 요소는 제 2 판독 데이터의 판독 데이터 요청과 관련하여 상기 제 2 판독 데이터를 저장하는 제 2 판독 래치를 포함하며, 상기 제 1 판독 데이터는 상기 판독 데이터 요청의 완료 동안 상기 제 1 판독 래치에서 온전한 상태로 유지된다.
예 5는 예 1의 장치로서, 상기 수정 기입 동작의 완료는 상기 판독 데이터를 새로운 기입 데이터와 비교하여, 상기 메모리 디바이스의 저장 위치에 변경된 비트를 저장하는 것을 포함한다.
예 6은 예 5의 장치로서, 상기 판독 데이터의 제 2 액세스는 상기 판독 데이터와 상기 새로운 기입 데이터의 비교를 수행하기 위해 상기 저장 위치로부터 상기 판독 데이터의 액세스를 포함한다.
예 7은 예 1 내지 예 6 중 어느 하나의 장치로서, 수정을 위해 전송된 상기 판독 데이터를 수신하고 상기 판독 데이터를 새로운 기입 데이터를 포함하는 수정된 판독 데이터로 수정하는 메모리 컨트롤러를 더 포함하고, 상기 새로운 기입 데이터는 에러 정정 코드(ECC) 정보를 포함하는 것이다.
예 8은 예 1의 장치로서, 상기 제 1 및 제 2 저장 요소는 동일한 저장 요소이고, 상기 저장 위치의 어드레스는 상기 저장 요소에 저장되고, 상기 장치는 상기 저장 위치의 어드레스를 새로운 기입 요청과 연관된 새로운 어드레스와 비교하는 로직을 더 포함한다.
예 9는 예 8의 장치로서, 상기 저장 요소는 판독 래치이며, 상기 장치는 추가의 대응하는 복수의 판독 요청과 연관된 추가 판독 데이터를 저장하기 위한 추가의 복수의 판독 래치를 더 포함한다.
예 10은 예 1의 장치로서, 상기 제 2 저장 요소는 사전 판독 래치이고, 상기 장치는 추가 수정 기입 요청과 연관된 추가 사전 판독 데이터를 저장하기 위해 상기 파티션 내에 추가 복수의 사전 판독 래치를 더 포함한다.
예 11은 방법으로서, 이 방법은: 메모리 컨트롤러에 의해, 판독 데이터를 사전 판독 래치에 저장하기 위한 사전 판독 커맨드를 메모리 디바이스에 발행하는 단계 - 상기 사전 판독 커맨드는 상기 판독 데이터의 수정 기입 동작과 관련하여 상기 메모리 디바이스의 저장 위치로부터 상기 판독 데이터의 제 1 액세스 동안 발행됨 - ; 및 상기 메모리 컨트롤러에 의해, 상기 사전 판독 래치에 저장된 상기 판독 데이터를 인입 데이터와 비교하기 위한 수정 기입 커맨드를 상기 메모리 디바이스에 발행하여, 상기 판독 데이터의 상기 수정 기입 동작의 완료 동안 상기 저장 위치로부터 상기 판독 데이터의 제 2 액세스의 필요성을 제거하는 단계를 포함한다.
예 12는 예 11의 방법으로서, 상기 사전 판독 래치는 상기 판독 데이터를 저장하는 상기 저장 위치를 포함하는 메모리 디바이스의 선택된 파티션 내에 위치되거나 이에 결합된다.
예 13은 예 12의 방법으로서, 상기 메모리 컨트롤러에 의해, 상기 사전 판독 커맨드를 상기 메모리 디바이스에 발행하는 단계는 상기 판독 데이터의 상기 제 1 액세스 동안, 판독 커맨드가 상기 메모리 디바이스의 판독 래치에 발행되는 것과 유사한 시점에 상기 사전 판독 커맨드를 발행하는 단계를 포함한다.
예 14는 예 11의 방법으로서, 상기 메모리 컨트롤러에 의해, 상기 사전 판독 커맨드를 발행하는 단계는 상기 판독 데이터를 수정을 위해 상기 메모리 컨트롤러에 전송하기 위한 커맨드를 발행하는 단계를 더 포함한다.
예 15는 예 14의 방법으로서, 상기 방법은 상기 메모리 컨트롤러에 의해 상기 판독 데이터를 수신하고 상기 판독 데이터를 새로운 기입 데이터로 수정하는 단계를 더 포함하며, 상기 새로운 기입 데이터는 에러 정정 코드(ECC) 정보를 포함하는 것이다.
예 16은 예 11의 방법으로서, 상기 판독 데이터의 제 2 액세스는 상기 판독 데이터와 새로운 기입 데이터의 비교를 수행하기 위해 상기 저장 위치로부터 상기 판독 데이터의 액세스를 포함한다.
예 17은 예 11 내지 예 16 중 어느 하나의 방법으로서, 상기 사전 판독 래치에 저장된 상기 판독 데이터를 인입 데이터와 비교하는 것은 배타적(XOR) 연산을 포함하는 마스크 연산을 수행하는 것을 포함한다.
예 18은 시스템으로서, 이 시스템은: 프로세서; 메모리 디바이스; 및 상기 프로세서 및 상기 메모리 메모리에 동작가능하게 결합되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 판독 데이터를 사전 판독 래치에 저장하기 위한 사전 판독 커맨드를 상기 메모리 디바이스에 발행하는 것이고 - 상기 사전 판독 커맨드는 상기 판독 데이터의 수정 기입 동작과 관련하여 상기 메모리 디바이스의 저장 위치로부터 상기 판독 데이터의 제 1 액세스 동안 발행됨 - ; 그리고 상기 사전 판독 래치에 저장된 상기 판독 데이터를 인입 데이터와 비교하기 위한 수정 기입 커맨드를 상기 메모리 디바이스에 발행하여, 상기 판독 데이터의 상기 수정 기입 동작의 완료 동안 상기 저장 위치로부터 상기 판독 데이터의 제 2 액세스의 필요성을 제거하는 것이다.
예 19는 예 18의 시스템으로서, 상기 사전 판독 래치는 상기 판독 데이터를 저장하는 상기 저장 위치를 포함하는 메모리 디바이스의 선택된 파티션 내에 위치되거나 이에 결합된다.
예 20은 예 18 또는 예 19의 시스템으로서, 상기 메모리 컨트롤러는 상기 판독 데이터의 상기 제 1 액세스 동안, 판독 커맨드가 상기 메모리 디바이스의 판독 래치에 발행되는 것과 유사한 시점에 상기 사전 판독 커맨드를 발행하는 것이다.
예 21은 예 11 내지 예 17 중 어느 하나의 방법을 수행하기 위한 수단을 포함한다.
다양한 실시예는 위에서 접속어 형태(및)(예컨대, "및"은 "및/또는"일 수 있음)로 기술되는 실시예들 중 대안(또는)의 실시예를 포함하는 전술한 실시예들의 임의의 적합한 조합을 포함할 수 있다. 또한, 일부 실시예는 실행될 때 전술한 실시예들 중 어느 하나의 동작을 발생시키는 명령어를 저장한 하나 이상의 제조 물품(예컨대, 비 일시적 컴퓨터 판독 가능 매체)을 포함할 수 있다. 또한, 일부 실시예는 전술한 실시예의 다양한 동작을 수행하기 위한 임의의 적합한 수단을 갖는 장치 또는 시스템을 포함할 수 있다.
요약서에서 기술된 것을 포함하여, 예시된 구현예의 전술한 설명은 모든 것을 망라한 것이라고는 볼 수 없고, 본 개시 내용의 실시예를 개시된 정확한 형태로 제한하려는 것도 아니다. 본원에서 특정의 구현예 및 예가 예시의 목적으로 설명되었지만, 관련 기술 분야의 기술자라면 인식할 수 있는 바와 같이, 본 개시 내용의 범위 내에서 다양한 균등한 수정이 가능하다.
이들 변형은 위의 상세한 설명에 비추어 본 개시 내용의 실시예에 대해 행해질 수 있다. 이하의 청구항에 사용되는 용어는 본 개시 내용의 다양한 실시예를 본 명세서 및 청구항에 개시되는 특정의 구현예로 제한하도록 해석되어서는 안된다. 오히려, 그 범위는 이하의 청구항에 의해 전적으로 결정되어야 하며, 이 청구항은 확립된 청구항 해석 원칙에 따라 해석되어야 한다.

Claims (18)

  1. 장치로서,
    메모리 디바이스 내에 포함된 복수의 파티션들 중 하나의 파티션의 저장 위치 내의 판독 데이터에 대한 제 1 액세스를 제공하기 위한 상기 파티션 - 상기 제 1 액세스는 상기 판독 데이터의 수정 기입 동작과 관련한 수정을 위해 전송될 상기 판독 데이터를 저장하기 위해 제공됨 -; 및
    상기 저장 위치로부터 상기 판독 데이터를 수신하도록 결합된 제 1 저장 요소 및 제 2 저장 요소를 포함하고,
    상기 제 1 저장 요소는 상기 수정을 위해 상기 판독 데이터를 일시적으로 저장하는 것이고,
    상기 제 2 저장 요소는 선택된 파티션에 결합되거나 또는 선택된 파티션 내에 위치하여 상기 판독 데이터가 수정을 위해 전송된 후에 상기 판독 데이터를 지속적으로 저장하여 상기 수정 기입 동작의 완료 동안 상기 저장 위치로부터 상기 판독 데이터의 제 2 액세스를 제거하는
    장치.
  2. 제1항에 있어서,
    상기 장치는 메모리 디바이스이고, 상기 제 1 저장 요소는 판독 래치를 포함하고, 상기 제 2 저장 요소는 사전 판독 데이터의 저장에 전용되는 사전 판독 래치를 포함하는
    장치.
  3. 제2항에 있어서,
    상기 사전 판독 래치는 상기 메모리 디바이스에 결합된 메모리 컨트롤러로부터 수신된 사전 판독 커맨드에 응답하여 상기 판독 데이터를 사전 판독 데이터로서 저장하는 것인
    장치.
  4. 제1항에 있어서,
    상기 제 1 저장 요소는 제 1 판독 래치를 포함하고, 상기 판독 데이터는 제 1 판독 데이터를 포함하며, 상기 제 2 저장 요소는 제 2 판독 데이터의 판독 데이터 요청과 관련하여 상기 제 2 판독 데이터를 저장하는 제 2 판독 래치를 포함하며, 상기 제 1 판독 데이터는 상기 판독 데이터 요청의 완료 동안 상기 제 1 판독 래치에서 온전한 상태로(intact) 유지되는
    장치.
  5. 제1항에 있어서,
    상기 수정 기입 동작의 완료는 상기 판독 데이터를 새로운 기입 데이터와 비교하여 상기 메모리 디바이스의 저장 위치에 변경된 비트를 저장하는 것을 포함하는
    장치.
  6. 제5항에 있어서,
    상기 판독 데이터의 제 2 액세스는 상기 판독 데이터와 상기 새로운 기입 데이터의 비교를 수행하기 위해 상기 저장 위치로부터 상기 판독 데이터의 액세스를 포함하는
    장치.
  7. 제1항 내지 제6중 어느 한 항에 있어서,
    수정을 위해 전송된 상기 판독 데이터를 수신하고 상기 판독 데이터를 새로운 기입 데이터를 포함하는 수정된 판독 데이터로 수정하는 메모리 컨트롤러를 더 포함하고, 상기 새로운 기입 데이터는 에러 정정 코드(ECC) 정보를 포함하는 것인
    장치.
  8. 제1항에 있어서,
    상기 제 1 저장 요소와 상기 제 2 저장 요소는 동일한 저장 요소이고, 상기 저장 위치의 어드레스는 상기 저장 요소에 저장되고, 상기 장치는 상기 저장 위치의 어드레스를 새로운 기입 요청과 연관된 새로운 어드레스와 비교하는 로직을 더 포함하는
    장치.
  9. 방법으로서,
    메모리 컨트롤러에 의해, 판독 데이터를 사전 판독 래치에 저장하기 위한 사전 판독 커맨드를 메모리 디바이스에 발행하는 단계 - 상기 사전 판독 커맨드는 상기 판독 데이터의 수정 기입 동작과 관련하여 상기 메모리 디바이스의 저장 위치로부터 상기 판독 데이터의 제 1 액세스 동안 발행됨 - ; 및
    상기 메모리 컨트롤러에 의해, 상기 사전 판독 래치에 저장된 상기 판독 데이터를 인입 데이터와 비교하기 위한 수정 기입 커맨드를 상기 메모리 디바이스에 발행하여, 상기 판독 데이터의 상기 수정 기입 동작의 완료 동안 상기 저장 위치로부터 상기 판독 데이터의 제 2 액세스의 필요성을 제거하는 단계를 포함하는
    방법.
  10. 제9항에 있어서,
    상기 사전 판독 래치는 상기 판독 데이터를 저장하는 상기 저장 위치를 포함하는 메모리 디바이스의 선택된 파티션 내에 위치되거나 이에 결합되는
    방법.
  11. 제10항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 사전 판독 커맨드를 상기 메모리 디바이스에 발행하는 단계는, 상기 판독 데이터의 상기 제 1 액세스 동안, 판독 커맨드가 상기 메모리 디바이스의 판독 래치에 발행되는 것과 유사한 시점에 상기 사전 판독 커맨드를 발행하는 단계를 포함하는
    방법.
  12. 제9항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 사전 판독 커맨드를 발행하는 단계는 상기 판독 데이터를 수정을 위해 상기 메모리 컨트롤러에 전송하기 위한 커맨드를 발행하는 단계를 더 포함하는
    방법.
  13. 제12항에 있어서,
    상기 방법은 상기 메모리 컨트롤러에 의해 상기 판독 데이터를 수신하고 상기 판독 데이터를 새로운 기입 데이터로 수정하는 단계를 더 포함하며,
    상기 새로운 기입 데이터는 에러 정정 코드(ECC) 정보를 포함하는 것인
    방법.
  14. 제9항에 있어서,
    상기 판독 데이터의 제 2 액세스는 상기 판독 데이터와 새로운 기입 데이터의 비교를 수행하기 위해 상기 저장 위치로부터 상기 판독 데이터의 액세스를 포함하는
    방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 메모리 컨트롤러에 의해, 상기 사전 판독 래치에 저장된 상기 판독 데이터를 인입 데이터와 비교하기 위한 수정 기입 커맨드를 상기 메모리 디바이스에 발행하는 것은 배타적(XOR) 연산을 포함한 마스크 연산(mask operation)을 수행하는 것을 포함하는
    방법.
  16. 시스템으로서,
    프로세서;
    메모리 디바이스; 및
    상기 프로세서 및 상기 메모리 메모리에 동작가능하게 결합되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는
    판독 데이터를 사전 판독 래치에 저장하기 위한 사전 판독 커맨드를 상기 메모리 디바이스에 발행하는 것 - 상기 사전 판독 커맨드는 상기 판독 데이터의 수정 기입 동작과 관련하여 상기 메모리 디바이스의 저장 위치로부터 상기 판독 데이터의 제 1 액세스 동안 발행됨 - ; 및
    상기 사전 판독 래치에 저장된 상기 판독 데이터를 인입 데이터와 비교하기 위한 수정 기입 커맨드를 상기 메모리 디바이스에 발행하여, 상기 판독 데이터의 상기 수정 기입 동작의 완료 동안 상기 저장 위치로부터 상기 판독 데이터의 제 2 액세스의 필요성을 제거하는 것인
    시스템.
  17. 제16항에 있어서,
    상기 사전 판독 래치는 상기 판독 데이터를 저장하는 상기 저장 위치를 포함하는 메모리 디바이스의 선택된 파티션 내에 위치되거나 이에 결합되는
    시스템.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는 상기 판독 데이터의 상기 제 1 액세스 동안, 판독 커맨드가 상기 메모리 디바이스의 판독 래치에 발행되는 것과 유사한 시점에 상기 사전 판독 커맨드를 발행하는 것인
    시스템.
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Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10025532B2 (en) * 2015-09-11 2018-07-17 Sandisk Technologies Llc Preserving read look ahead data in auxiliary latches
US9830108B2 (en) * 2015-10-12 2017-11-28 Sandisk Technologies Llc Write redirect
KR20170136829A (ko) * 2016-06-02 2017-12-12 삼성전자주식회사 반도체 장치, 메모리 장치 및 메모리 장치의 동작 방법

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