KR20210037035A - 표시기판, 이를 포함하는 표시장치 및 표시기판의 제조방법 - Google Patents

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KR20210037035A
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layer
pad
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심승보
윤홍민
강다솜
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Abstract

표시기판은 베이스 기판 및 상기 베이스 기판의 일면 상에 배치된 복수 개의 절연층을 포함한다. 복수 개의 절연층에는 그루브가 정의된다. 그루브는 비표시영역에 배치된다. 배향막의 말단은 그루브에 배치된다. 액상의 배향물질이 베이스 기판의 엣지로 넘치지 않도록 그루브는 액상의 배향물질의 흐름을 제어할 수 있다. 그루브는 표시영역 내 컨택홀을 형성하는 과정에서 동시에 형성된다. 따라서 마스크의 증가없이 배향막의 말단 위치를 제어하는 구조물을 형성할 수 있다.

Description

표시기판, 이를 포함하는 표시장치 및 표시기판의 제조방법{DISPLAY SUBSTRATE, DISPLAY DEVICE HAVING THE SAME, AND FABRECATING MATHOD OF THE DISPLAY SUBSTRATE}
본 발명은 표시기판, 이를 포함하는 표시장치 및 표시기판의 제조방법에 관한 것으로, 좀 더 상세히는 유기층/무기층 다층구조를 구비한 표시기판, 이를 포함하는 표시장치 및 제조공정이 단순한 표시기판의 제조방법에 관한 것이다.
일반적으로, 표시패널이 제조된 후 표시패널에 회로기판을 연결한다. 예컨대, TAB(Tape Automated Bonding) 실장 방식은 이방성 도전 필름을 이용하여 회로기판을 표시패널에 본딩한다.
최근 들어 베젤영역(또는 비표시영역)을 감소시키기 위한 표시패널의 설계안들이 다양히 연구되고 있다.
본 발명은 비표시영역 내에서 배향막의 말단의 위치를 제어할 수 있는 표시기판을 제공하는 것을 목적으로 한다.
본 발명은 슬림한 베젤영역을 구비한 표시장치를 제공하는 것을 목적으로 한다.
본 발명은 마스크의 증가없이 배향막의 말단의 위치를 제어할 수 있는 표시기판의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시기판은 표시영역 및 비표시영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되고, 상기 표시영역에 중첩하는 화소전극, 상기 화소전극과 연결되며, 입력전극, 출력전극, 및 제어전극을 포함하는 제1 트랜지스터, 상기 베이스 기판 상에 배치되고, 상기 비표시영역에 중첩하며, 제1 패드 및 상기 제1 패드 상에 직접 배치된 제2 패드를 포함하는 신호패드, 상기 제어전극과 동일한 층 상에 배치된 제1 도전패턴 및 상기 화소전극과 동일한 층 상에 배치된 제2 도전패턴을 포함하는 연결 구조물, 상기 제어전극 상에 배치되고, 상기 제1 도전패턴을 노출하는 제1 관통홀이 정의되며, 상기 신호패드를 노출시키는 제1 무기층, 상기 제1 무기층 상에 배치되고, 상기 입력전극, 상기 출력전극, 상기 신호패드를 커버하고, 상기 출력전극을 노출하는 제2 관통홀 및 상기 제1 관통홀에 대응하는 제3 관통홀이 정의된 제2 무기층, 상기 제2 무기층 상에 배치되고, 상기 비표시영역에 중첩하게 정의된 제1 개구부, 상기 제2 관통홀에 대응하는 제4 관통홀 및 상기 제3 관통홀에 대응하는 제5 관통홀이 정의된 유기층, 및 상기 화소전극 및 상기 제2 도전패턴을 커버하고, 일부분이 상기 제1 개구부에 배치된 배향막을 포함한다. 상기 화소전극은 상기 제2 관통홀 및 상기 제4 관통홀을 통해 상기 출력전극에 연결되고, 상기 제2 도전패턴은 상기 제1 관통홀, 상기 제3 관통홀, 및 상기 제5 관통홀을 통해 상기 제1 도전패턴에 연결된다.
상기 제2 무기층에는 상기 제1 개구부에 대응하는 제2 개구부가 정의될 수 있다.
상기 제1 개구부 및 상기 제2 개구부는 상기 표시기판의 엣지를 따라 연장될 수 있다.
상기 제2 무기층과 상기 유기층 사이에 배치되고 상기 화소전극과 중첩하는 컬러필터를 더 포함하고, 상기 컬러필터에는 상기 제4 관통홀에 대응하는 제6 관통홀 및 상기 제5 관통홀에 대응하는 제7 관통홀이 정의될 수 있다.
상기 제6 관통홀을 정의하는 상기 컬러필터의 내측면 영역은 상기 유기층에 의해 커버될 수 있다.
상기 제1 패드는 상기 제1 트랜지스터에 연결된 신호라인의 일부분일 수 있다.
상기 제1 트랜지스터와 상기 연결 구조물을 연결하는 제2 트랜지스터; 및 상기 제1 트랜지스터에 연결된 제3 트랜지스터를 더 포함할 수 있다. 상기 제1 트랜지스터와 상기 제3 트랜지스터는 상기 신호라인에 연결되며, 상기 화소전극은 상기 제1 트랜지스터에 연결된 제1 서브전극 및 상기 제3 트랜지스터에 연결된 제2 서브전극을 포함하고, 상기 제1 도전패턴은 스토리지 전압을 수신할 수 있다.
상기 제4 관통홀에 대응하는 상기 제2 무기층의 상면의 일부영역은 상기 유기층으로부터 노출될 수 있다.
상기 제5 관통홀에 대응하는 상기 제2 무기층의 상면의 일부영역은 상기 유기층으로부터 노출될 수 있다.
상기 제1 관통홀을 정의하는 상기 제1 무기층의 내측면 영역은 상기 제2 무기층에 의해 커버될 수 있다.
상기 제3 관통홀에 대응하는 상기 제1 무기층의 상면의 일부영역은 상기 제2 무기층으로부터 노출될 수 있다.
상기 비표시영역에 중첩하도록 상기 베이스 기판 상에 배치된 구동회로를 더 포함하고, 상기 연결 구조물은 상기 구동회로의 일부를 구성할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 표시기판, 상기 제1 표시기판에 마주하는 제2 표시기판, 상기 제1 표시기판과 상기 제2 표시기판을 결합하는 실런트, 및 상기 제1 표시기판의 측면에 배치된 접속패드; 및상기 접속패드에 결합된 회로기판을 포함할 수 있다. 상기 제1 표시기판은, 표시영역 및 비표시영역을 포함하는 제1 베이스 기판, 상기 제1 베이스 기판 상에 상기 표시영역에 중첩하게 배치되고 화소전극, 상기 화소전극과 연결되며, 입력전극, 출력전극, 및 제어전극을 포함하는 트랜지스터, 상기 제1 베이스 기판 상에 상기 비표시영역에 중첩하게 배치되고, 제1 패드 및 상기 제1 패드 상에 직접 배치된 제2 패드를 포함하고, 상기 접속패드에 연결된 신호패드, 상기 제어전극과 동일한 층 상에 배치된 제1 도전패턴 및 상기 화소전극과 동일한 층 상에 배치된 제2 도전패턴을 포함하는 연결 구조물, 상기 제어전극 상에 배치되고, 상기 제1 도전패턴을 노출하는 제1 관통홀이 정의되며, 상기 신호패드를 노출시키는 제1 무기층, 상기 제1 무기층 상에 배치되고, 상기 입력전극, 상기 출력전극, 상기 신호패드를 커버하고, 상기 출력전극을 노출하는 제2 관통홀 및 상기 제1 관통홀에 대응하는 제3 관통홀이 정의된 제2 무기층, 상기 제2 무기층 상에 배치되고, 상기 제2 관통홀에 대응하는 제4 관통홀 및 상기 제3 관통홀에 대응하는 제5 관통홀이 정의된 유기층, 및 상기 화소전극 및 상기 제2 도전패턴을 커버하는 배향막을 포함할 수 있다. 상기 제1 표시기판에는 적어도 상기 유기층의 일부분이 제거된 그루브가 상기 비표시영역 내에 정의되고, 상기 배향막의 일부분은 상기 그루브 내에 배치되고, 상기 화소전극은 상기 제2 관통홀 및 상기 제4 관통홀을 통해 상기 출력전극에 연결되고, 상기 제2 도전패턴은 상기 제1 관통홀, 상기 제3 관통홀, 및 상기 제5 관통홀을 통해 상기 제1 도전패턴에 연결될 수 있다.
상기 그루브는 상기 제2 무기층의 일부영역이 더 제거되어 정의되고 상기 제1 무기층의 일부영역을 노출시킬 수 있다.
상기 제2 표시기판은 제2 베이스 기판 및 상기 제2 베이스 기판 상에 배치된 공통전극을 포함할 수 있다.
상기 제1 베이스 기판 또는 제2 베이스 기판 상에 배치된 컬러필터를 더 포함할 수 있다.
상기 컬러필터는 상기 제2 베이스 기판과 상기 공통전극 사이에 배치될 수 있다.
상기 실런트는 상기 그루브에 중첩할 수 있다.
상기 화소전극에 중첩하는 상기 유기층의 일부분은 상기 제2 무기층 상에 직접 배치될 수 있다.
본 발명의 일 실시예에 따른 표시기판의 제조방법은, 표시영역과 비표시영역을 포함하는 베이스 기판을 제공하는 단계, 상기 비표시영역에 배치된 제1 패드 및 상기 표시영역에 배치된 게이트 전극 및 제1 도전패턴을 형성하는 단계, 상기 베이스 기판 상에 상기 제1 패드를 노출시키고 상기 제1 도전패턴을 노출하는 제1 관통홀이 정의된 제1 무기층을 형성하는 단계, 상기 제1 패드 상에 배치된 제2 패드 및 상기 게이트 전극 상에 배치된 전극을 형성하는 단계, 상기 제2 패드 및 상기 전극을 커버하는 제2 무기층을 형성하는 단계, 상기 제2 무기층 상에 유기층을 형성하는 단계, 상기 유기층에 상기 비표시영역에 배치된 제1 개구부, 상기 전극에 중첩하는 상기 제2 무기층의 일부분을 노출시키는 제2 관통홀, 상기 제2 도전패턴에 중첩하는 상기 제2 무기층의 일부분을 노출시키는 제3 관통홀을 형성하는 포토 단계, 상기 제2 무기층에 상기 제1 개구부에 대응하는 제2 개구부, 상기 제2 관통홀에 대응하는 제4 관통홀, 상기 제3 관통홀에 대응하는 제5 관통홀을 형성하는 에칭 단계, 상기 유기층 상에 상기 전극과 연결된 화소전극 및 상기 제1 도전패턴과 연결된 제2 도전패턴을 형성하는 단계, 및 상기 유기층 상에 상기 화소전극 및 상기 제2 도전패턴을 커버하고, 일부분이 상기 제1 개구부 및 상기 제2 개구부에 배치된 배향막을 형성하는 단계를 포함할 수 있다.
상술한 바에 따르면, 그루브 내에 개구부에 배향막의 말단이 배치됨으로써 실런트와 배향막의 중첩면적이 감소될 수 있다. 그에 따라 실런트와 표시기판 사이의 결합력이 증가한다. 좁은 비표시영역 내에서 기준 이상의 실런트와 표시기판 사이의 결합력을 달성할 수 있다.
그루브는 유기층 및/또는 무기층의 패터닝 공정에서 형성될 수 있다. 그루브 형성을 위한 별도의 마스크가 요구되지 않는다 따라서 제조공정이 단순하고, 제조시간이 단축된다.
도 1은 본 발명의 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 3은 본 발명의 실시예에 따른 화소의 등가 회로도이다.
도 4는 본 발명의 실시예에 따른 화소의 평면도이다.
도 5a는 도 4의 I-I'에 대응하는 단면도이다.
도 5b는 도 4의 II-II'에 대응하는 단면도이다.
도 6a는 본 발명의 실시예에 따른 표시패널의 패드영역에 대한 사시도이다.
도 6b는 도 6a의 III-III'에 대응하는 단면도이다.
도 7a 내지 도 7g는 본 발명의 실시예에 따른 표시기판의 제조방법을 도시한 단면도이다.
도 8a 내지 도 8c은 본 발명의 실시예에 따른 표시기판의 확대된 단면도이다.
도 9는 본 발명의 실시예에 따른 표시패널의 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 표시패널의 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치(DD)의 사시도이다. 도 2는 본 발명의 실시예에 따른 표시장치(DD)의 평면도이다.
도 1 및 도 2를 참조하면, 표시장치(DD)는 표시패널(DP), 데이터 구동유닛(DDC), 메인 회로기판(PB), 게이트 구동회로(GDC), 및 신호 제어회로(SC)를 포함한다. 별도로 도시하지 않았으나, 표시장치(DD)는 샤시부재 또는 몰딩부재를 더 포함할 수 있고, 표시패널(DP)의 종류에 따라 백라이트 유닛을 더 포함할 수 있다.
표시패널(DP)은 액정 표시 패널(liqid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), MEMS 표시 패널(microelectromechanical system display panel) 및 일렉트로웨팅 표시 패널(electrowetting display panel), 및 유기발광표시패널(organic light emitting display panel) 중 어느 하나 일 수 있고, 특별히 제한되지 않는다.
표시패널(DP)은 제1 표시기판(100) 및 제1 표시기판(100) 마주하며 이격된 제2 표시기판(200)을 포함할 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 소정의 셀갭이 형성될 수 있다. 제1 표시기판(100)과 제2 표시기판(200) 사이에는 이미지 생성을 위한 계조표시층이 배치될 수 있다. 계조표시층은 표시패널의 종류에 따라 액정층, 유기발광층, 전기영동층과 같은 표시소자층일 수 있다.
도 1에 도시된 것과 같이, 표시패널(DP)은 표시면(DP-IS)을 통해 이미지를 표시할 수 있다. 표시면(DP-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(DP-IS)은 표시영역(DA)과 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시면(DP-IS)의 테두리를 따라 정의되고, 표시영역(DA)을 에워싸을수 있다.
표시면(DP-IS)의 법선 방향, 즉 표시패널(DP)의 두께 방향은 제3 방향축(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 동일한 도면 부호를 참조한다.
본 발명의 일 실시예에서 평면형 표시면을 구비한 표시패널(DP)을 도시하였으나, 이에 제한되지 않는다. 표시장치(DD)는 곡면형 표시면 또는 입체형 표시면을 포함할 수도 있다. 입체형 표시면은 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함할 수도 있다.
데이터 구동유닛(DDC) 각각은 회로기판(DCB)과 구동칩(DC)을 포함할 수 있다. 회로기판(DCB)은 절연층과 도전층이 적층된 구조를 갖는다. 도전층은 복수 개의 신호라인들을 포함할 수 있다. 데이터 구동유닛(DDC)은 표시패널(DP)의 신호라인과 전기적으로 접속되기 위해 표시패널(DP)의 측면에 결합될 수 있다. 데이터 구동유닛(DDC)이 표시패널(DP)의 측면에 결합됨으로써 비표시영역(NDA)이 축소될 수 있다.
도 1은 복수 개로 제공된 데이터 구동유닛(DDC) 중 하나의 데이터 구동유닛(DDC)을 표시패널(DP)의 측면으로부터 분리 도시하였다. 데이터 구동유닛(DDC)과 접속하는 표시패널(DP)의 측면에는 접속패드(CP)가 배치된다.
접속패드(CP)는 회로기판(DCB)의 패드(또는 단자)에 대응하게 복수 개 배치될 수 있다. 접속패드들(CP)은 제1 방향(DR1)을 따라 서로 이격되어 배치될 수 있다. 접속패드(CP)는 회로기판들(DCB)의 패드(미도시)에 접속된다. 접속패드(CP)는 금속 페이스트일 수 있다. 금속 페이스트는 금속과 절연물질의 혼합물을 포함한다. 접속패드(CP)는 실버 페이스트일 수 있다.
데이터 구동유닛(DDC)이 접속되는 표시패널(DP)의 측면 또는 엣지는 데이터 구동유닛(DDC)이 접속되는 패드영역들(PDA)과 패드영역들(PDA)을 제외한 비패드영역들(NPDA)로 정의될 수 있다. 패드영역들(PDA)에는 신호라인들(PL-D)의 말단부들이 배치된다.
메인 회로기판(PB)은 데이터 구동유닛(DDC)의 회로기판(DCB)과 연결될 수 있다. 이방성 도전 필름 또는 솔더볼 등을 통해서 전기적으로 접속될 수 있다. 신호 제어회로(SC)는 메인 회로기판(PB)에 실장될 수 있다. 신호 제어회로(SC)는 외부의 그래픽 제어부(미 도시)로부터 영상 데이터 및 제어신호를 수신한다. 신호 제어회로(SC)는 데이터 구동유닛(DDC)에 제어신호를 제공할 수 있다. 본 발명의 일 실시예에서 데이터 구동유닛(DDC)의 구동칩(DC)은 메인 회로기판(PB)에 실장될 수도 있다.
도 2는 표시패널(DP)에 포함된 신호라인들(GL1~GLn, DL1~DLm, PL-D) 및 화소들(PX11~PXnm)의 평면상 배치관계를 도시하였다. 신호라인들(GL1~GLn, DL1~DLm, PL-D)은 복수 개의 게이트 라인들(GL1~GLn), 복수 개의 데이터 라인들(DL1~DLm) 및 보조 신호라인들(PL-D)을 포함할 수 있다.
복수 개의 게이트 라인들(GL1~GLn)은 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 나열되고, 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GL1~GLn)과 절연 교차한다. 복수 개의 게이트 라인들(GL1~GLn)과 복수 개의 데이터 라인들(DL1~DLm)은 표시영역(DA)에 중첩하게 배치된다.
복수 개의 게이트 라인들(GL1~GLn)은 게이트 구동회로(GDC)와 연결된다. 일측에 배치된 게이트 구동회로(GDC)를 도시하였으나, 게이트 구동회로(GDC)는 제1 방향(DR1) 내에서 양측에 배치될 수도 있다.
본 실시예에서 게이트 구동회로(GDC)는 OSG(oxide silicon gate driver circuit) 또는 ASG(amorphose silicon gate driver circuit) 공정을 통해 표시패널(DP)에 집적화될 수 있다. 본 실시예에서 게이트 구동회로(GDC)는 데이터 구동유닛(DDC)의 형태로 구현될 수도 있다. 회로기판과 구동칩을 포함하는 게이트 구동회로(GDC)은 표시패널(DP)의 다른 측면에 결합될 수 있다.
보조 신호라인들(PL-D)은 비표시영역(NDA)에 중첩하게 배치되고, 복수 개의 데이터 라인들(DL1~DLm)에 연결된다. 데이터 라인들(DL1~DLm)에 연결된 보조 신호라인들(PL-D)은 복수 개의 데이터 라인들(DL1~DLm)과 다른 층 상에 배치될 수 있다. 데이터 라인들(DL1~DLm)과 보조 신호라인들(PL-D) 사이에 배치된 적어도 하나의 절연층을 관통하는 컨택홀(CH)을 통해 데이터 라인들(DL1~DLm)과 보조 신호라인들(PL-D) 중 대응하는 신호라인들이 전기적으로 연결될 수 있다. 도 2에는 2개의 컨택홀(CH)을 예시적으로 도시하였다.
본 실시예에서 보조 신호라인들(PL-D)과 그에 대응하는 신호라인들이 다른 층상에 배치된 것으로 도시하였으나 이에 제한되지 않는다. 신호라인들 각각이 비표시영역(NDA)과 표시영역(DA)에 중첩하게 배치되고, 신호라인들 각각은 일체의 형상을 가질 수 도 있다. 이러한 신호라인들은 일체형 신호라인으로 정의되고, 보조 신호라인들(PL-D)과 동일한 층상에 배치된다.
신호라인들(GL1~GLn, DL1~DLm, PL-D)은 또 다른 신호라인들을 더 포함할 수도 있다. 예컨대, 신호라인들(GL1~GLn, DL1~DLm, PL-D)은 전압공급라인(DVL)을 더 포함할 수 있다. 전압공급라인(DVL)은 DC전압을 수신할 수 있다. DC 전압은 그라운드 전압일 수 있다. 전압공급라인(DVL)은 비표시영역(NDA)에 중첩하고 복수 개의 데이터 라인들(DL1~DLm)과 동일한 층 상에 배치될 수 있다. 전압공급라인(DVL)은 폐라인을 이루거나, 열린 루프 형상을 가질 수 있다. 전압공급라인(DVL)은 서로 다른 층상에 배치되는 부분들을 포함할 수도 있다. 그밖에 신호라인들(GL1~GLn, DL1~DLm, PL-D)은 게이트 구동회로(GDC)와 메인 회로기판(PB)를 연결하기 위한 신호라인을 더 포함할 수 있다.
화소들(PX11~PXnm) 각각은 복수 개의 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인과 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인에 연결된다. 화소들(PX11~PXnm) 각각은 화소 구동회로 및 표시소자를 포함할 수 있다. 매트릭스 형태의 화소들(PX11~PXnm)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 화소들(PX11~PXnm)은 펜타일 형태로 배치될 수 있다.
도 3은 본 발명의 실시예에 따른 화소(PXij)의 등가 회로도이다. 도 3에는 i번째 게이트라인(GLi)과 j번째 데이터라인(DLj)에 연결된 화소(PXij)를 예시적으로 도시하였다. 이하, 액정표시패널을 표시패널(DP)의 일 예로써 설명한다.
도 3에서는 도 2에 도시된 화소들(PX11 내지 PXnm) 중 하나의 화소(PXij)에 대한 등가 회로도를 도시하였으나, 도 2에 도시된 화소들(PX11 내지 PXnm)은 동일한 구조를 가질 수 있다.
화소(PXij)는 제1 서브 화소(PX_S1) 및 제2 서브 화소(PX_S2)를 포함할 수 있다. 2개의 서브 화소들(PX_S1, PX_S2)를 포함하는 화소(PXij)는 측면 시인성이 향상될 수 있다.
제1 서브 화소(PX_S1)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다. 제2 서브 화소(PX_S2)는 제3 트랜지스터(TR3), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함할 수 있다.
제1 트랜지스터(TR1)의 제어전극은 i번째 게이트 라인(GLi)에 연결되고, 제1 트랜지스터(TR1)의 입력전극은 데이터 라인(DLj)에 연결되며, 제1 트랜지스터(TR1)의 출력전극은 제1 액정 커패시터(Clc1) 및 상기 제1 스토리지 커패시터(Cst1)에 연결된다.
제1 액정 커패시터(Clc1)의 제1 전극은 제1 트랜지스터(TR1)의 출력전극에 연결되고, 제1 액정 커패시터(Clc1)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제1 스토리지 커패시터(Cst1)의 제1 전극은 제1 트랜지스터(TR1)의 출력전극에 연결되고, 제1 스토리지 커패시터(Cst1)의 제2 전극은 스토리지 전압(Vcst)을 수신한다. 제2 트랜지스터(TR2)의 제어전극은 i번째 게이트 라인(GLi)에 연결되고, 제2 트랜지스터(TR2)의 입력전극은 스토리지 전압(Vcst)을 수신하며, 제2 트랜지스터(TR2)의 출력전극은 제1 트랜지스터(TR1)의 출력전극에 연결된다.
제3 트랜지스터(TR3)의 제어전극은 i번째 게이트 라인(GLi)에 연결되고, 제3 트랜지스터(TR3)의 입력전극은 데이터 라인(DLj)에 연결되며, 제3 트랜지스터(TR3)의 출력전극은 제2 액정 커패시터(Clc2) 및 제2 스토리지 커패시터(Cst2)에 연결된다.
제2 액정 커패시터(Clc2)의 제1 전극은 제3 트랜지스터(TR3)의 출력전극에 연결되고, 제2 액정 커패시터(Clc2)의 제2 전극은 공통 전압(Vcom)을 수신한다. 제2 스토리지 커패시터(Cst2)의 제1 전극은 제3 트랜지스터(TR3)의 출력전극에 연결되고, 제2 스토리지 커패시터(Cst2)의 제2 전극은 스토리지 전압(Vcst)을 수신한다. 스토리지 전압(Vcst)은 공통 전압(Vcom)과 실질적으로 동일한 전압 레벨을 가질 수 있다.
i번째 게이트 라인(GLi)을 통해 제공된 게이트 신호에 의해 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)은 동시에 턴-온 될 수 있다. 턴-온 된 제1 트랜지스터(TR1)를 통해 데이터 라인(DLj)의 데이터 전압이 제1 서브 화소(PX_S1)에 제공된다. 또한, 턴-온 된 제2 트랜지스터(TR2)을 통해 스토리지 전압(Vcst)이 제1 서브 화소(PX_S1)에 제공된다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 연결된 접점 노드(CN)에서의 전압(이하, 분배 전압)은 제1 및 제2 트랜지스터(TR1, TR2) 각각이 턴-온시 갖는 저항값 비율에 따라 분배된 값을 갖는다. 즉, 분배 전압은 턴-온 된 제1 트랜지스터(TR1)을 통해 제공되는 데이터 전압 및 턴-온 된 제2 트랜지스터(TR2)를 통해 제공되는 스토리지 전압(Vcst) 사이의 값을 가진다.
따라서, 제1 액정 커패시터(Clc1)에는 분배 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제1 화소 전압이 충전된다. 제1 액정 커패시터(Clc1)에 충전된 전하량에 따라 액정층에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제1 스토리지 커패시터(Cst1)는 제1 액정 커패시터(Clc1)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
턴-온된 제2 트랜지스터(TR2)를 통해 j번째 데이터 라인(DLj)의 데이터 전압이 제2 서브 화소(PX_S2)에 제공된다. 제2 액정 커패시터(Clc2)에는 제공된 데이터 전압과 공통 전압(Vcom)의 레벨 차이에 대응되는 제2 화소 전압이 충전된다. 제2 액정 커패시터(Clc2)에 충전된 전하량에 따라 액정층에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다. 제2 스토리지 커패시터(Cst2)는 제2 액정 커패시터(Clc2)에 병렬로 연결되어 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
제2 트랜지스터(TR2)로 인한 전압 분배에 의해서, 제1 액정 커패시터(Clc1)에 충전되는 제1 화소 전압과 제2 액정 커패시터(Clc2) 에 충전되는 제2 화소 전압의 크기가 서로 달라진다. 여기서, 제1 화소 전압은 제2 화소 전압보다 작은 크기를 가질 수 있다. 이처럼, 제1 및 제2 화소 전압이 달라짐에 따라, 제1 서브 화소(PX_S1)에서 표시되는 계조는 제2 서브 화소(PX_S2)에서 표시되는 계조와 다르게 된다.
도 4는 본 발명의 실시예에 따른 화소(PXij)의 평면도이다. 도 5a는 도 4의 I-I'에 대응하는 단면도이다. 도 5b는 도 4의 II-II'에 대응하는 단면도이다. 이하, 도 3을 같이 참조하여 화소(PXij)에 대해 설명한다.
도 3 및 도 4를 참조하면, 화소(PXij)는 제1 전극 영역(PXA1), 제2 전극 영역(PXA2), 및 회로 영역(CA)에 배치된다. 제1 전극 영역(PXA1)과 제2 전극 영역(PXA2)은 제2 방향(DR2)으로 배치되고, 이들 사이에 회로 영역(CA)이 배치된다.
제1 화소 전극(PXE1)은 제1 전극 영역(PXA1)에 배치되고, 제2 화소 전극(PXE2)은 제2 전극 영역(PXA2)에 배치된다. 제1 화소 전극(PXE1)은 제1 액정 커패시터(Clc1)의 제1 전극으로 정의되며, 제2 화소 전극(PXE2)은 제2 액정 커패시터(Clc2)의 제1 전극으로 정의된다.
회로 영역(CA)에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 스토리지 커패시터(Cst1)의 구조물, 제3 트랜지스터(TR3), 및 제2 스토리지 커패시터(Cst2)의 구조물이 배치된다.
제1 트랜지스터(TR1)는 제1 제어전극, 제1 입력전극(IE1) 및 제1 출력전극(OE1)을 포함한다. 제1 트랜지스터(TR1)의 제1 제어전극은 i번째 게이트 라인(GLi)으로부터 분기된 게이트 전극부(GEP)의 일부분에 해당한다. i번째 게이트 라인(GLi) 및 게이트 전극부(GEP)는 회로 영역(CA)에 배치된다. 제1 입력전극(IE1)은 j번째 데이터 라인(DLj)과 전기적으로 연결되어 데이터 전압을 수신한다. 제1 입력전극(IE1)은 j번째 데이터 라인(DLj)으로부터 분기되어 형성될 수 있다.
i번째 게이트 라인(GLi)과 제2 방향(DR2)으로 이격된 스토리지 라인(STL)이 회로 영역(CA)에 배치된다. 스토리지 라인(STL)은 배선부(LP)와 상기 배선부로부터 연장된 전극부(EP)를 포함한다.
제1 출력전극(OE1)으로부터 연장된 제1 스토리지 전극(STE1)은 스토리지 라인(STL)에 중첩한다. 스토리지 라인(STL)은 스토리지 전압(Vcst)을 수신하고, 제1 스토리지 전극(STE1)은 스토리지 라인(STL)과 마주하여 제1 스토리지 커패시터(Cst1)를 형성한다.
제1 스토리지 전극(STE1)은 제1 화소 전극(PXE1)과 중첩하여 배치되고, 제1 컨택홀(CNT1)을 통해 제1 화소 전극(PXE1)과 전기적으로 연결된다. 결과적으로 제1 출력전극(OE1)은 제1 스토리지 전극(STE1) 및 제1 컨택홀(CNT1)을 통해 제1 화소 전극(PXE1)과 전기적으로 연결된다.
제2 트랜지스터(TR2)는 제2 제어전극, 제2 입력전극(IE2), 및 제2 출력전극(OE2)을 포함한다. 제2 트랜지스터(TR1)의 제2 제어전극은 게이트 전극부(GEP)의 일부분에 해당한다. 제2 입력전극(IE2)은 스토리지 라인(STL)과 전기적으로 연결되고, 제2 출력전극(OE2)은 제1 트랜지스터(TR1)의 제1 출력전극(OE1)과 전기적으로 연결된다.
제2 트랜지스터(TR2)와 스토리지 라인(STL)을 연결하는 브릿지 전극(BRE)이 배치된다. 브릿지 전극(BRE)은 제2 입력전극(IE2) 및 스토리지 라인(STL)과 중첩한다. 브릿지 전극(BRE)은 제1 브릿지홀(BRH1)을 통해 제2 입력전극(IE2)과 접속되고, 제2 브릿지홀(BRH2)을 통해 스토리지 라인(STL)과 접속된다. 따라서, 제2 입력전극(IE2)은 브릿지 전극(BRE)을 통해 스토리지 라인(STL)과 전기적으로 연결된다. 결과적으로 제2 트랜지스터(TR2)는 브릿지 전극(BRE)을 통해 스토리지 전압(Vcst)을 수신할 수 있다.
제3 트랜지스터(TR3)는 제3 제어전극, 제3 입력전극(IE3) 및 제3 출력전극(OE3)을 포함한다. 제3 트랜지스터(TR3)의 제3 제어전극은 i번째 게이트 라인(GLi)으로부터 분기된 게이트 전극부(GEP)의 일부분에 해당한다. i번째 게이트 라인(GLi)과 게이트 전극부(GEP)는 동일한 적층구조를 가질 수 있다. 제3 입력전극(IE3)은 j번째 데이터 라인(DLj)과 전기적으로 연결되어 데이터 전압을 수신한다. 제3 입력전극(IE3)은 j번째 데이터 라인(DLj)으로부터 분기되어 형성될 수 있다.
제2 스토리지 전극(STE2)은 제3 출력전극(OE3)으로부터 연장된다. 제2 스토리지 전극(STE2)은 스토리지 라인(STL)과 중첩하여 제2 스토리지 커패시터(Cst2)를 형성한다. 또한, 제2 스토리지 전극(STE2)은 제2 화소 전극(PXE2)과 중첩하고, 제2 컨택홀(CNT2)을 통해 제1 화소 전극(PXE1)과 전기적으로 연결된다. 제3 출력전극(OE3)은 제2 스토리지 전극(STE2) 및 제2 컨택홀(CNT2)을 통해 제2 화소 전극(PXE2)과 전기적으로 연결될 수 있다.
본 실시예에서, 제1 출력전극(OE1)과 제2 출력전극(OE2)은 일체로 형성된 것으로 도시하였으나, 이에 한정되지는 않는다. 또한, 제1 및 제3 입력전극(IE1, IE3)이 일체로 형성된 구조를 도시하였으나, 본 발명은 이에 한정되지는 않는다.
제1 내지 제3 트랜지스터(TR1 내지 TR3)의 제3 제어전극은 일체로 형성된 것으로 도시하였으나, 이에 한정되지는 않는다.
도 5a 및 도 5b를 참조하면, 제1 베이스 기판(BS1)의 일면 상에 게이트 전극부(GEP) 및 스토리지 라인(STL)이 배치된다. 게이트 전극부(GEP) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. i번째 게이트 라인(GLi) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 베이스 기판(BS1)은 유리기판 또는 플라스틱기판일 수 있다. 제1 베이스 기판(BS1)의 일면 상에 게이트 전극부(GEP) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 무기층일 수 있다. 제1 절연층(10)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
제1 절연층(10) 상에 게이트 전극부(GEP)와 중첩하는 활성화패턴(AP)이 배치된다. 활성화패턴(AP)은 반도체층(SCL)과 오믹 컨택층(OCL)을 포함할 수 있다. 제1 절연층(10) 상에 반도체층(SCL)이 배치되고, 반도체층(SCL) 상에 상기 오믹 컨택층(OCL)이 배치된다.
반도체층(SCL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 반도체층(SCL)은 금속 산화물 반도체를 포함할 수 있다. 오믹 컨택층(OCL)은 반도체층보다 고밀도로 도핑된 도펀트를 포함할 수 있다. 오믹 컨택층(OCL)은 이격된 2개의 부분을 포함할 수 있다. 본 발명의 일 실시예에서 오믹 컨택층(OCL)은 일체의 형상을 가질 수도 있다.
활성화패턴(AP) 상에 제1 입력전극(IE1)과 제1 출력전극(OE1)이 배치된다. 제1 절연층(10) 상에 제1 입력전극(IE1), 제1 출력전극(OE1), 및 스토리지 라인(STL)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 본 실시예에서 제2 절연층(20)은 무기층일 수 있다. 제2 절연층(20)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
제2 절연층(20) 상에 컬러필터(CF)가 배치된다. 컬러필터(CF)는 레드, 그린, 블루 중 어느 하나의 컬러를 가질 수 있다.
컬러필터(CF) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 평탄면을 제공하는 유기층일 수 있다. 제3 절연층(30)은 아크릴 계열 수지를 포함할 수 있다.
제3 절연층(30) 상에 제1 화소 전극(PXE1) 및 브릿지 전극(BRE)이 배치된다. 제1 화소 전극(PXE1)은 제2 절연층(20), 컬러필터(CF), 및 제3 절연층(30)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 출력전극(OE1)에 연결된다. 브릿지 전극(BRE)은 제2 브릿지홀(BRH2)을 통해 스토리지 라인(STL)과 접속된다. 제3 절연층(30) 상에 제1 화소 전극(PXE1) 및 브릿지 전극(BRE)을 커버하는 제1 배향막(AL1)이 배치된다. 제1 배향막(AL1)은 폴리 이미드 수지를 포함할 수 있다.
제1 절연층(10)에 스토리지 라인(STL)에 대응하는 제1 관통홀(TH1)이 정의된다. 제2 절연층(20)에 제1 출력전극(OE1)을 노출하는 제2 관통홀(TH2) 및 제1 관통홀(TH1)에 대응하는 제3 관통홀(TH3)이 정의된다. 제3 절연층(30)에 제2 관통홀(TH2)에 대응하는 제4 관통홀(TH4) 및 제3 관통홀(TH3)에 대응하는 제5 관통홀(TH5)이 정의된다. 컬러필터(CF)에 제2 관통홀(TH2)에 대응하는 제1 필터 관통홀(CF-O1) 및 제3 관통홀(TH3)에 대응하는 제2 필터 관통홀(CF-O2)이 정의된다.
제2 브릿지홀(BRH2)은 제1 관통홀(TH1), 제3 관통홀(TH3), 제2 필터 관통홀(CF-O2) 및 제5 관통홀(TH5)의 조합으로 정의될 수 있다. 제1 컨택홀(CNT1)은 제2 관통홀(TH2), 제1 필터 관통홀(CF-O1) 및 제4 관통홀(TH4)의 조합으로 정의될 수 있다.
본 발명의 일 실예에서 컬러필터(CF)는 제1 표시기판(100)에 미배치될 수 있다. 이때, 제2 브릿지홀(BRH2)은 제1 관통홀(TH1), 제3 관통홀(TH3), 및 제5 관통홀(TH5)의 조합으로 정의될 수 있다. 제1 컨택홀(CNT1)은 제2 관통홀(TH2), 및 제4 관통홀(TH4)의 조합으로 정의될 수 있다.
본 실시예에서 서로 연결된 스토리지 라인(STL)과 브릿지 전극(BRE)은 연결 구조물로 정의될 수 있다. 연결구조물은 서로 다른 층 상에 배치된 제1 도전패턴과 제2 도전패턴을 포함하고, 본 실시예에서 스토리지 라인(STL)은 제1 도전패턴일 수 있고, 브릿지 전극(BRE)은 제2 도전패턴일 수 있다.
도 5a 및 도 5b를 참조하면, 제2 베이스 기판(BS2)의 하면 상에 차광패턴(BM)이 배치된다. 차광패턴(BM)은 평면 상에서 회로 영역(CA)에 중첩할 수 있다. 또한, 차광패턴(BM)은 데이터 라인들(DLj, DLj+1, 도 4참조)에 중첩하게 배치될 수 있다. 데이터 라인들(DLj, DLj+1, 도 4참조)이 중첩하는 영역은 제1 방향(DR1) 내에서 인접한 화소들(PX, 도 2 참조) 사이에 배치되고, 경계영역으로 정의될 수 있다.
제2 베이스 기판(BS2)은 유리기판 또는 플라스틱기판일 수 있다. 제2 베이스 기판(BS2)의 하면 상에 차광패턴(BM)을 커버하는 절연층들이 배치된다. 도 5a 및 도 5b에는 평탄면을 제공하는 제4 절연층(40)이 예시적으로 도시되었다. 제4 절연층(40)은 유기층일 수 있다.
제4 절연층(40)의 하면 상에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압과 화소 전압과 다른 값을 갖는다. 공통전극(CE)의 하면 상에 제2 배향막(AL2)이 배치fpxe1된다.
한편, 도 5a 및 도 5b에 도시된 화소(PXij)의 단면은 하나의 예시에 불과하다. 제1 표시기판(100)과 제2 표시기판(200)은 제3 방향(DR3)에서 뒤집어 질 수 있다.
이상에서, VA(Vertical Alignment)모드의 액정 표시패널을 예시적으로 설명하였으나, 본 발명의 일 실시예에서 IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 액정 표시패널이 적용될 수 있다.
도 6a는 본 발명의 실시예에 따른 표시패널(DP)의 패드영역(PDA)에 대한 사시도이다. 도 6b는 도 6a의 III-III'에 대응하는 단면도이다.
본 실시예에서 제1 실런트(SS1)와 제2 실런트(SS2)를 포함하는 표시장치(DD)를 예시적으로 도시하였다. 이에 제한되지 않고, 표시장치(DD)는 하나의 실런트를 포함할 수 있다. 제1 실런트(SS1)와 제2 실런트(SS2) 각각은 평면 상에서 표시패널(DP)의 엣지(DP-E, 도 2 참고)를 따라 연장되며, 폐라인 형상을 가질 수 있다.
제1 실런트(SS1)와 제2 실런트(SS2)는 합성수지, 및 합성수지에 혼합된 무기필러들을 포함할 수 있다. 제1 실런트(SS1)와 제2 실런트(SS2) 중 어느 하나는 도전입자를 더 포함할 수 있다. 합성수지는 기타 첨가제를 더 포함할 수 있다. 첨가제는 아민계열의 경화제 및 광개시제를 포함할 수 있다. 첨가제는 실란계열 첨가제 및 아크릴 계열 첨가제를 더 포함할 수 있다.
도 6a 및 도 6b에 도시된 것과 같이, 보조 신호라인(PL-D)의 말단부(PL-DE)는 패드영역(PDA)에 중첩한다. 보조 신호라인(PL-D)의 말단부(PL-DE)는 보조 신호라인(PL-D)의 일부분으로 제1 실런트(SS1)에 중첩하는 부분으로 정의될 수 있다. 말단부(PL-DE)는 보조 신호라인(PL-D)의 제1 실런트(SS1)에 중첩하는 전체 또는 일부로 정의될 수 있다.
보조 신호라인(PL-D)의 측면(PL-DS)은 제1 베이스 기판(BS1)의 측면(BS1-S)과 실질적으로 정렬될 수 있다. 제1 실런트(SS1)의 측면(SS1-S)은 제1 베이스 기판(BS1)의 측면(BS1-S)과 실질적으로 정렬될 수 있다. 제1 베이스 기판(BS1)의 측면(BS1-S)은 제2 베이스 기판(BS2)의 측면(BS2-S)과 실질적으로 정렬된다.
접속패드(CP)는 표시패널(DP)의 측면에 배치된다. 구체적으로 접속패드(CP)는 적어도 제1 베이스 기판(BS1)의 측면(BS1-S), 제1 실런트(SS1)의 측면(SS1-S), 및 제2 베이스 기판(BS2)의 측면(BS2-S)에 결합될 수 있다. 접속패드(CP)의 제3 방향(DR3)에 따른 길이를 조절하여 제2 베이스 기판(BS2)의 측면(BS2-S)에는 비접촉될 수도 있다.
보조 신호라인(PL-D)의 말단부(PL-DE)는 신호패드로 정의될 수 있다. 신호패드는 제1 패드(PP1)와 제1 패드(PP1) 상에 직접 배치된 제2 패드(PP2)를 포함할 수 있다. 제1 패드(PP1)는 보조 신호라인(PL-D)의 일부분이다. 제2 패드(PP2)는 도전 패턴으로써 입력전극(SE, 도 5a 참조)과 동일한 공정을 통해 형성될 수 있다. 제1 절연층(10)은 제1 패드(PP1)를 노출시킨다. 제2 패드(PP2)는 제1 절연층(10)으로부터 노출된다. 제2 패드(PP2) 중 일부분은 제1 절연층(10) 상에 배치될 수도 있다. 제2 절연층(20)은 제2 패드(PP2)를 커버할 수 있다.
접속패드(CP)는 보조 신호라인(PL-D)의 말단부(PL-DE)에 접속된다. 접속패드(CP)는 복수 개 제공될 수 있고, 복수 개의 접속패드들(CP)은 말단부들(PL-DE)의 측면들(PL-DS)에 일대일 대응하게 접속될 수 있다. 접속패드(CP)는 이방성 도전 필름(Anisotropic Conductive Film)을 통해서 회로기판(DCB)의 패드(DCB-P)와 전기적으로 접속될 수 있다. 이방성 도전 필름은 솔더 페이스트로 대체될 수 있고, 접속패드(CP)는 회로기판(DCB)의 패드(DCB-P)와 직접 접속될 수 도 있다.
접속패드(CP)가 표시패널(DP)의 측면에 배치됨으로써 회로기판(DCB)이 표시패널(DP)의 측면에서 접속될 수 있다. 회로기판(DCB)과 표시패널(DP)의 접속영역이 측면 상에 정의됨으로써 비표시영역(NDA)의 면적이 감소될 수 있다.
도 6b에 도시된 것과 같이, 비표시영역(NDA)에 그루브(GV)가 형성된다. 그루브(GV)는 표시패널(DP)의 엣지(DP-E, 도 2 참고)를 따라 연장될 수 있다. 그루브(GV)는 폐라인 형상을 갖거나 복수 개의 부분들을 포함할 수 있다.
그루브(GV)는 적어도 제3 절연층(30)에 의해 형성된 제1 개구부(30-OP)에 의해 정의될 수 있다. 도시된 것과 같이, 제1 개구부(30-OP)에 대응하도록 제2 절연층(20)에 개구부(20-OP, 제2 개구부)가 형성되는 경우, 그루브(GV)는 더 깊어질 수 있다. 그루브(GV)는 제1 절연층(10)의 일부영역을 노출시킬 수 있다.
그루브(GV)는 말단부(PL-DE)보다 표시영역(DA)에 더 인접하도록 말단부(PL-DE)의 내측에 배치될 수 있다. 그루브(GV)는 제2 실런트(SS2)에 중첩할 수 있다.
그루브(GV)에 제1 배향막(AL1)의 일부분이 배치된다. 실질적으로 제1 배향막(AL1)의 말단은 그루브(GV) 내에 배치될 수 있다. 제1 배향막(AL1)의 말단의 위치는 그루브(GV)를 통해서 제어될 수 있다. 이에 대한 상세한 설명은 도 7a 내지 도 7g를 참조하여 후술한다.
제1 배향막(AL1)의 말단이 그루브를 통해서 제어됨으로써 제1 실런트(SS1)와 제2 실런트(SS2)의 결합면적을 증가시킬 수 있다. 결합면적은 제1 배향막(AL1)에 비중첩하는 영역의 면적이다. 제1 배향막(AL1)은 다른 절연층(10 내지 30)보다 실런트에 대한 결합력이 낮다.
제2 표시기판(200)에는 제2 배향막(AL2)의 말단을 제어하기 위한 댐(DM)이 배치될 수 있다. 댐(DM) 역시 제2 실런트(SS2)에 중첩할 수 있다. 댐(DM)의 위치는 특별히 제한되지 않는다.
도 7a 내지 도 7g는 본 발명의 실시예에 따른 표시기판(100)의 제조방법을 도시한 단면도이다. 이하, 도 5a 내지 도 6b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7a에 도시된 것과 같이, 베이스 기판(BS1) 상에 신호라인(PL-D), 게이트 전극부(GEP), 및 스토리지 라인(STL)을 형성한다. 표시영역(DA)과 비표시영역(NDA)을 포함하는 베이스 기판(BS1)을 제공한 후, 도전층 형성 공정 및 도전층을 패터닝하기 위한 포토리소그래피 공정이 수행될 수 있다.
베이스 기판(BS1) 상에 신호라인(PL-D) 및 게이트 전극부(GEP)를 커버하는 제1 절연층(10)을 형성한다. 무기물 또는 유기물의 증착공정이 수행될 수 있다. 본 실시예에서 제1 절연층(10)은 무기층일 수 있다.
제1 절연층(10) 상에 포토레지스트층(PR)를 형성한다. 포토레지스트층(PR)에는 제1 개구부(PR-O1)와 제2 개구부(PR-O2)가 형성된다. 제1 개구부(PR-O1)는 스토리지 라인(STL)에 중첩하고, 제2 개구부(PR-O2)는 제1 패드(PP1)에 대응한다. 포토레지스트층(PR)을 마스크로 이용하여 제1 절연층(10)을 에칭한다.
도 7b에 도시된 것과 같아, 제1 패드(PP1)를 노출하는 제1 개구영역(10-O)과 스토리지 라인(STL)을 노출하는 관통홀(TH1)이 형성된다.
이후, 도 7c에 도시된 것과 같이, 제1 절연층(10) 상에 반도체물질의 증착 및 포토리소그래피 공정을 수행하여 반도체층(SCL)과 오믹 컨택층(OCL)을 형성한다. 또한, 제1 절연층(10) 상에 도전물질의 증착 및 포토리소그래피 공정을 수행하여 제2 패드(PP2), 데이터 라인(DL), 입력전극(IE1), 및 출력전극(OE1)을 형성한다. 데이터 라인(DL)을 형성하기 이전에 제1 절연층(10)을 관통하는 컨택홀(CH)을 형성할 수 있다.
이후, 제1 절연층(10) 상에 제2 패드(PP2), 데이터 라인(DL), 입력전극(IE1), 및 출력전극(OE1)을 커버하는 제2 절연층(20)을 형성한다. 무기물 또는 유기물의 증착공정이 수행될 수 있다. 본 실시예에서 제2 절연층(20)은 무기층일 수 있다.
이후, 도 7d에 도시된 것과 같이, 컬러필터(CF)를 형성할 수 있다. 유기물질의 증착 및 포토리소그래피 공정을 수행하여 제1 필터 관통홀(CF-O1, 또는 제6 관통홀) 및 제2 필터 관통홀(CF-O2, 또는 제7 관통홀)이 정의된 컬러필터(CF)을 형성한다. 컬러필터 형성공정은 생략될 수 있다.
이후, 도 7e에 도시된 것과 같이, 컬러필터(CF)를 커버하는 제3 절연층(30)을 제2 절연층(20) 상에 형성할 수 있다. 본 실시예에서 제3 절연층(30)은 유기층일 수 있다.
도 7a을 참조하여 설명한 것과 같이, 포토레지스트층(PR)을 마스크로 이용하여 제3 절연층(30)에 제1 개구부(30-OP), 제4 관통홀(TH4), 및 제5 관통홀(TH5)을 형성할 수 있다. 제4 관통홀(TH4) 및 제5 관통홀(TH5) 각각은 제2 절연층(20)의 일부분을 노출시킨다. 하나의 포토 단계를 통해서 제3 절연층(30)에 3개의 개구영역을 형성할 수 있다.
이후, 도 7f에 도시된 것과 같이, 패터닝된 제3 절연층(30)을 마스크로 이용하여 제2 절연층(20)을 에칭한다. 제2 절연층(20)에 제2 개구부(20-OP), 제2 관통홀(TH2), 및 제3 관통홀(TH3)이 형성된다. 제1 개구부(30-OP) 및 제2 개구부(20-OP)를 포함하는 그루브(GV)가 베이스 기판(BS1) 상에 정의된다.
이후, 도 7g에 도시된 것과 같이, 제3 절연층(30) 상에 제1 화소 전극(PXE1) 및 브릿지 전극(BRE)을 형성한다. 도전물질의 증착 및 포토리소그래피 공정이 수행된다.
제3 절연층(30) 상에 배향막(AL1)을 형성한다. 액상의 배향물질을 제3 절연층(30)에 제공한다. 액상의 배향물질은 제3 절연층(30) 상에서 베이스 기판(BS1)의 엣지영역으로 퍼져나간다. 액상의 배향물질의 이동은 그루브(GV)에 의해 제한된다. 액상의 예비 배향막이 건조됨으로써 배향막(AL1)을 형성된다. 그루브(GV)의 내측에 배향막(AL1)의 말단이 배치된다.
제1 표시기판(100)과 별개로 제2 표시기판(200)을 형성할 수 있다. 이후 실런트를 이용하여 제1 표시기판(100)과 별개로 제2 표시기판(200)을 합착할 수 있다. 합착공정 이전 또는 이후에 액정층을 형성하는 단계를 더 수행할 수 있다.
도 8a 내지 도 8c은 본 발명의 실시예에 따른 표시기판(100)의 확대된 단면도이다. 도 8a 내지 도 8c은 도 5a 또는 도 5b에 도시된 표시기판(100)의 일부분을 확대 도시하였다.
도 8a에 도시된 것과 같이, 제1 필터 관통홀(CF-O1)을 정의하는 컬러필터(CF)의 내측면 영역(CF-IS)은 제3 절연층(30)에 의해 커버될 수 있다. 도 5a에서는 도 8a의 컬러필터(CF)의 내측면 영역(CF-IS)이 제2 및 제3 절연층들(20, 30)의 내측면 영역과 하나의 경사면을 이루는 것과 같이 도시되었다. 관통홀의 크기를 변경하여 도 5a 또는 도 8a와 같이 제1 컨택홀(CNT1)이 형성된 영역의 구조를 변경할 수 있다.
이때, 제4 관통홀(TH4)에 대응하는 제2 절연층(20)의 상면의 일부영역은 제3 절연층(30)으로부터 노출될 수 있다. 도 8a에 도시된 같이, 제2 방향(DR2) 내에서 제4 관통홀(TH4)의 최단 길이는 제2 관통홀(TH2)의 최단 길이보다 크다.
도 8b 및 도 8c에 도시된 것과 같이, 제5 관통홀(TH5)에 대응하는 제2 절연층(20)의 상면의 일부영역은 제3 절연층(30)으로부터 노출될 수 있다. 도 8b 및 도 8c에 도시된 같이, 제2 방향(DR2) 내에서 제5 관통홀(TH5)의 최단 길이는 제3 관통홀(TH3)의 최단 길이보다 크다.
도 8b에 도시된 것과 같이, 제1 관통홀(TH1)을 정의하는 제1 절연층(10)의 내측면 영역(10-IS)은 제2 절연층(20)에 의해 커버될 수 있다. 도 8b에 도시된 같이, 제2 방향(DR2) 내에서 제3 관통홀(TH3)의 최단 길이는 제1 관통홀(TH1)의 최단 길이보다 작다.
도 8c에 도시된 것과 같이, 제3 관통홀(TH3)에 대응하는 제1 절연층(10)의 상면의 일부영역은 제2 절연층(20)으로부터 노출될 수 있다. 도 8c에 도시된 같이, 제2 방향(DR2) 내에서 제3 관통홀(TH3)의 최단 길이는 제1 관통홀(TH1)의 최단 길이보다 크다.
도 5b에서는 도 8b 및 도 8c의 컬러필터(CF)의 내측면 영역(CF-IS)이 제2 및 제3 절연층들(20, 30)의 내측면 영역과 하나의 경사면을 이루는 것과 같이 도시되었다. 관통홀들의 크기를 변경하여 도 5b 또는 도 8b 또는 도 8b와 같이 제2 브릿지홀(BRH2)이 형성된 영역의 구조를 변경할 수 있다.
도 9는 본 발명의 실시예에 따른 표시패널(DP)의 단면도이다. 도 9는 도 2의 IV-IV'에 대응하는 단면을 도시하였다.
본 실시예에서 도 5b에 도시된 연결 구조물과 다른 형태의 연결구조물을 도시하였다. 본 실시예에 따르면, 연결구조물은 게이트 구동회로(GDC)의 일부를 구성할 수 있다. 게이트 구동회로(GDC)는 도 5a의 제1 트랜지스터(TR1)와 동일한 공정을 통해 형성된 구동 트랜지스터(TR-D)를 포함할 수 있다. 구동 트랜지스터(TR-D)는 제어전극(G-D), 활성화패턴(A-D), 입력전극(I-D), 및 출력전극(O-D)을 포함할 수 있다. 구동 트랜지스터(TR-D)는 신호라인(SL)과 연결전극(CNE)을 포함할 수 있다. 하나의 구동 트랜지스터(TR-D)를 예시적으로 도시하였다.
본 실시예에서 신호라인(SL)과 연결전극(CNE)은 연결 구조물로 정의될 수 있다. 신호라인(SL)은 클록신호 또는 바이어스 전압을 수신할 수 있다. 연결전극(CNE)은 신호라인과 신호라인을 연결하거나, 신호라인과 구동 트랜지스터(TR-D)를 연결할 수 있다.
도 9에 도시된 브릿지홀(BRH2, 또는 브릿지홀(BRH)이 형성된 영역의 구조)은 도 5b, 도 8a, 및 도 8c에 도시된 제2 브릿지홀(BRH2) 중 어느 하나와 동일한 구조(또는 제2 브릿지홀(BRH2)이 형성된 영역의 구조)를 가질 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 표시패널(DP)의 단면도이다. 도 10a 및 도 10b는 도 5a 및 도 6b에 각각 대응한다.
본 실시예에 따르면, 컬러필터(CF)가 제1 표시기판(100)에 배치되지 않고, 제2 표시기판(200)에 배치된다. 제1 화소 전극(PXE1)에 중첩하는 제3 절연층(30)의 일부분은 제2 절연층(20) 상에 직접 배치된다.
제1 컨택홀(CNT1)은 제2 관통홀(TH2), 및 제4 관통홀(TH4)의 조합으로 정의될 수 있다. 별도로 도시하지 않았으나, 제2 브릿지홀(BRH2)은 제1 관통홀(TH1), 제3 관통홀(TH3), 및 제5 관통홀(TH5)의 조합으로 정의될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10-IS 내측면 영역
10-O 제1 개구영역
10 제1 절연층
100 제1 표시기판
20-OP 제2 개구부
20 제2 절연층
200 제2 표시기판
30-OP 제1 개구부
30 제3 절연층
40 제4 절연층
AL1 제1 배향막
AL2 제2 배향막
BM 차광패턴
BRE 브릿지 전극, 제2 도전패턴
BRH 브릿지홀
BRH1 제1 브릿지홀
BRH2 제2 브릿지홀
BS1 제1 베이스 기판
BS2 제2 베이스 기판
CF-IS 내측면 영역
CF-O1 제1 필터 관통홀
CF-O2 제2 필터 관통홀
CF 컬러필터
CH 컨택홀
CNE 연결전극
CNT1 제1 컨택홀
CNT2 제2 컨택홀
CP 접속패드
DCB 회로기판
DD 표시장치
DDC 데이터 구동유닛
DP-IS 표시면
DP 표시패널
GEP 게이트 전극부
GV 그루브
NDA 비표시영역
NPDA 비패드영역
PDA 패드영역
PL-D 보조 신호라인, 신호라인
PL-DE 말단부, 신호패드
PP1 제1 패드
PP2 제2 패드
PR-O1 제1 개구부
PR-O2 제2 개구부
PR 포토레지스트층
PXE1 제1 화소 전극
SC 신호 제어회로
SL 신호라인
SS1 제1 실런트
SS2 제2 실런트
STL 스토리지 라인, 제1 도전패턴
TH1 제1 관통홀
TH2 제2 관통홀
TH3 제3 관통홀
TH4 제4 관통홀
TH5 제5 관통홀

Claims (20)

  1. 표시영역 및 비표시영역을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치되고, 상기 표시영역에 중첩하는 화소전극;
    상기 화소전극과 연결되며, 입력전극, 출력전극, 및 제어전극을 포함하는 제1 트랜지스터;
    상기 베이스 기판 상에 배치되고, 상기 비표시영역에 중첩하며, 제1 패드 및 상기 제1 패드 상에 직접 배치된 제2 패드를 포함하는 신호패드;
    상기 제어전극과 동일한 층 상에 배치된 제1 도전패턴 및 상기 화소전극과 동일한 층 상에 배치된 제2 도전패턴을 포함하는 연결 구조물;
    상기 제어전극 상에 배치되고, 상기 제1 도전패턴을 노출하는 제1 관통홀이 정의되며, 상기 신호패드를 노출시키는 제1 무기층;
    상기 제1 무기층 상에 배치되고, 상기 입력전극, 상기 출력전극, 상기 신호패드를 커버하고, 상기 출력전극을 노출하는 제2 관통홀 및 상기 제1 관통홀에 대응하는 제3 관통홀이 정의된 제2 무기층;
    상기 제2 무기층 상에 배치되고, 상기 비표시영역에 중첩하게 정의된 제1 개구부, 상기 제2 관통홀에 대응하는 제4 관통홀 및 상기 제3 관통홀에 대응하는 제5 관통홀이 정의된 유기층; 및
    상기 화소전극 및 상기 제2 도전패턴을 커버하고, 일부분이 상기 제1 개구부에 배치된 배향막을 포함하고,
    상기 화소전극은 상기 제2 관통홀 및 상기 제4 관통홀을 통해 상기 출력전극에 연결되고,
    상기 제2 도전패턴은 상기 제1 관통홀, 상기 제3 관통홀, 및 상기 제5 관통홀을 통해 상기 제1 도전패턴에 연결된 표시기판.
  2. 제1 항에 있어서,
    상기 제2 무기층에는 상기 제1 개구부에 대응하는 제2 개구부가 정의된 표시기판.
  3. 제2 항에 있어서,
    상기 제1 개구부 및 상기 제2 개구부는 상기 표시기판의 엣지를 따라 연장된 표시기판.
  4. 제1 항에 있어서,
    상기 제2 무기층과 상기 유기층 사이에 배치되고 상기 화소전극과 중첩하는 컬러필터를 더 포함하고,
    상기 컬러필터에는 상기 제4 관통홀에 대응하는 제6 관통홀 및 상기 제5 관통홀에 대응하는 제7 관통홀이 정의된 표시기판.
  5. 제4 항에 있어서,
    상기 제6 관통홀을 정의하는 상기 컬러필터의 내측면 영역은 상기 유기층에 의해 커버된 표시기판.
  6. 제1 항에 있어서,
    상기 제1 패드는 상기 제1 트랜지스터에 연결된 신호라인의 일부분인 표시기판.
  7. 제1 항에 있어서,
    상기 제1 트랜지스터와 상기 연결 구조물을 연결하는 제2 트랜지스터; 및
    상기 제1 트랜지스터에 연결된 제3 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터와 상기 제3 트랜지스터는 신호라인에 연결되며,
    상기 화소전극은 상기 제1 트랜지스터에 연결된 제1 서브전극 및 상기 제3 트랜지스터에 연결된 제2 서브전극을 포함하고,
    상기 제1 도전패턴은 스토리지 전압을 수신하는 표시기판.
  8. 제1 항에 있어서,
    상기 제4 관통홀에 대응하는 상기 제2 무기층의 상면의 일부영역은 상기 유기층으로부터 노출된 표시기판.
  9. 제1 항에 있어서,
    상기 제5 관통홀에 대응하는 상기 제2 무기층의 상면의 일부영역은 상기 유기층으로부터 노출된 표시기판.
  10. 제9 항에 있어서,
    상기 제1 관통홀을 정의하는 상기 제1 무기층의 내측면 영역은 상기 제2 무기층에 의해 커버된 표시기판.
  11. 제9 항에 있어서,
    상기 제3 관통홀에 대응하는 상기 제1 무기층의 상면의 일부영역은 상기 제2 무기층으로부터 노출된 표시기판.
  12. 제1 항에 있어서,
    상기 비표시영역에 중첩하도록 상기 베이스 기판 상에 배치된 구동회로를 더 포함하고,
    상기 연결 구조물은 상기 구동회로의 일부를 이루는 표시기판.
  13. 제1 표시기판;
    상기 제1 표시기판에 마주하는 제2 표시기판;
    상기 제1 표시기판과 상기 제2 표시기판을 결합하는 실런트; 및
    상기 제1 표시기판의 측면에 배치된 접속패드; 및상기 접속패드에 결합된 회로기판을 포함하고,
    상기 제1 표시기판은,
    표시영역 및 비표시영역을 포함하는 제1 베이스 기판;
    상기 제1 베이스 기판 상에 상기 표시영역에 중첩하게 배치되고 화소전극;
    상기 화소전극과 연결되며, 입력전극, 출력전극, 및 제어전극을 포함하는 트랜지스터;
    상기 제1 베이스 기판 상에 상기 비표시영역에 중첩하게 배치되고, 제1 패드 및 상기 제1 패드 상에 직접 배치된 제2 패드를 포함하고, 상기 접속패드에 연결된 신호패드;
    상기 제어전극과 동일한 층 상에 배치된 제1 도전패턴 및 상기 화소전극과 동일한 층 상에 배치된 제2 도전패턴을 포함하는 연결 구조물;
    상기 제어전극 상에 배치되고, 상기 제1 도전패턴을 노출하는 제1 관통홀이 정의되며, 상기 신호패드를 노출시키는 제1 무기층;
    상기 제1 무기층 상에 배치되고, 상기 입력전극, 상기 출력전극, 상기 신호패드를 커버하고, 상기 출력전극을 노출하는 제2 관통홀 및 상기 제1 관통홀에 대응하는 제3 관통홀이 정의된 제2 무기층;
    상기 제2 무기층 상에 배치되고, 상기 제2 관통홀에 대응하는 제4 관통홀 및 상기 제3 관통홀에 대응하는 제5 관통홀이 정의된 유기층; 및
    상기 화소전극 및 상기 제2 도전패턴을 커버하는 배향막을 포함하고,
    상기 제1 표시기판에는 적어도 상기 유기층의 일부분이 제거된 그루브가 상기 비표시영역 내에 정의되고,
    상기 배향막의 일부분은 상기 그루브 내에 배치되고,
    상기 화소전극은 상기 제2 관통홀 및 상기 제4 관통홀을 통해 상기 출력전극에 연결되고,
    상기 제2 도전패턴은 상기 제1 관통홀, 상기 제3 관통홀, 및 상기 제5 관통홀을 통해 상기 제1 도전패턴에 연결된 표시장치.
  14. 제13 항에 있어서,
    상기 그루브는 상기 제2 무기층의 일부영역이 더 제거되어 정의되고 상기 제1 무기층의 일부영역을 노출시키는 표시장치.
  15. 제13 항에 있어서,
    상기 제2 표시기판은 제2 베이스 기판 및 상기 제2 베이스 기판 상에 배치된 공통전극을 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 제1 베이스 기판 또는 제2 베이스 기판 상에 배치된 컬러필터를 더 포함하는 표시장치.
  17. 제16 항에 있어서,
    상기 컬러필터는 상기 제2 베이스 기판과 상기 공통전극 사이에 배치된 표시장치.
  18. 제13 항에 있어서,
    상기 실런트는 상기 그루브에 중첩하는 표시장치.
  19. 제13 항에 있어서,
    상기 화소전극에 중첩하는 상기 유기층의 일부분은 상기 제2 무기층 상에 직접 배치된 표시장치.
  20. 표시영역과 비표시영역을 포함하는 베이스 기판을 제공하는 단계;
    상기 비표시영역에 배치된 제1 패드 및 상기 표시영역에 배치된 게이트 전극 및 제1 도전패턴을 형성하는 단계;
    상기 베이스 기판 상에 상기 제1 패드를 노출시키고 상기 제1 도전패턴을 노출하는 제1 관통홀이 정의된 제1 무기층을 형성하는 단계;
    상기 제1 패드 상에 배치된 제2 패드 및 상기 게이트 전극 상에 배치된 전극을 형성하는 단계;
    상기 제2 패드 및 상기 전극을 커버하는 제2 무기층을 형성하는 단계;
    상기 제2 무기층 상에 유기층을 형성하는 단계;
    상기 유기층에 상기 비표시영역에 배치된 제1 개구부, 상기 전극에 중첩하는 상기 제2 무기층의 일부분을 노출시키는 제2 관통홀, 상기 제2 도전패턴에 중첩하는 상기 제2 무기층의 일부분을 노출시키는 제3 관통홀을 형성하는 포토 단계;
    상기 제2 무기층에 상기 제1 개구부에 대응하는 제2 개구부, 상기 제2 관통홀에 대응하는 제4 관통홀, 상기 제3 관통홀에 대응하는 제5 관통홀을 형성하는 에칭 단계;
    상기 유기층 상에 상기 전극과 연결된 화소전극 및 상기 제1 도전패턴과 연결된 제2 도전패턴을 형성하는 단계; 및
    상기 유기층 상에 상기 화소전극 및 상기 제2 도전패턴을 커버하고, 일부분이 상기 제1 개구부 및 상기 제2 개구부에 배치된 배향막을 형성하는 단계를 포함하는 표시기판 제조방법.
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