KR20210028072A - 고속 데이터 송신을 위한 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210028072A
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Abstract

반도체 구조체 및 반도체 구조체를 형성하는 방법이 제공된다. 반도체 구조체를 제조하는 방법이, 기판을 제공하는 단계; 기판 위에 제1 유전체 층을 퇴적하는 단계; 제1 유전체 층에 도파관을 부착하는 단계; 도파관을 측방향으로 둘러싸도록 제2 유전체 층을 퇴적하는 단계; 및 제2 유전체 층과 도파관 위에 제1 도전성 부재와 제2 도전성 부재 ― 제1 도전성 부재와 제2 도전성 부재는 도파관과 접촉하고 있음 ― 를 형성하는 단계를 포함한다. 도파관은 제1 도전성 부재와 제2 도전성 부재 사이에 전자기 신호를 송신하도록 구성된다.

Description

고속 데이터 송신을 위한 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE FOR HIGH-SPEED DATA TRANSMISSION AND MANUFACTURING METHOD THEREOF}
우선권 주장 및 교차 참조
본 출원은 2019년 8월 29일자로 출원된 미국 가출원 제62/893,596호를 우선권 주장하며, 이것의 개시내용은 그 전부가 참조에 의해 본 명세서에 포함된다.
반도체 디바이스들을 사용하는 전자 장비는 현대의 많은 응용분야들에서 필수적이다. 전자 기술의 진보로, 반도체 디바이스들은 더 큰 기능성과 더 많은 양의 집적 회로를 가지면서도 사이즈가 꾸준히 더 작아지고 있다. 반도체 디바이스의 소형화된 스케일로 인해, 실리콘 관통 비아(through substrate via)(TSV)에 의해 단일 반도체 디바이스에 여러 칩들을 통합하기 위해 CoWoS(chip on wafer on substrate)가 널리 사용된다. CoWoS 작업 동안, 다수의 칩들이 단일 반도체 디바이스 상에 조립된다. 더욱이, 수많은 제조 작업들이 작은 반도체 디바이스 내에 구현된다.
그러나, 반도체 디바이스의 제조 작업들은 작고 얇은 반도체 디바이스 상에서 많은 단계들 및 작업들을 수반한다. 소형화된 스케일에서의 반도체 디바이스의 제조는 더 복잡해진다. 반도체 디바이스를 제조하는 복잡도의 증가가 컴포넌트들의 열악한 구조적 구성 및 층간박리와 같은 결함들을 야기하여, 반도체 디바이스의 상당한 수율 손실과 제조 비용의 증가를 초래할 수도 있다. 이와 같이, 반도체 디바이스들의 구조를 수정하고 제조 작업들을 개선하기 위한 수많은 도전과제들이 있다.
본 개시의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의해야 한다. 사실, 다양한 특징부들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1은 본 개시의 일부 실시예들에 따른, 반도체 구조체의 개략적 단면도이다.
도 2는 본 개시의 일부 실시예들에 따른, 반도체 구조체의 개략적 단면도이다.
도 3a는 본 개시의 일부 실시예들에 따른, 송신 회로, 수신 회로 및 도파관을 예시하는 개략도이다.
도 3b는 본 개시의 일부 실시예들에 따른, 송신 회로, 수신 회로 및 도파관을 예시하는 개략도이다.
도 4는 본 개시의 일부 실시예들에 따른, 반도체 구조체를 제조하는 방법의 흐름도이다.
도 4a 내지 도 4p는 본 개시의 일부 실시예들에 따른, 도 4의 방법에 의해 반도체 구조체를 제조하는 개략도들이다.
다음의 개시내용은 제공된 발명의 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 특징부들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 개시내용에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 명세서에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
본 개시의 넓은 범위를 언급하는 수치 범위들 및 파라미터들은 근사치들임에도 불구하고, 특정 예들에서 언급되는 수치 값들은 가능한 한 정확히 보고된다. 그러나, 임의의 수치 값은 각각의 테스팅 측정결과들에서 통상적으로 발견된 편차로부터 필연적으로 초래되는 특정한 오차들을 본래 포함한다. 또한, 본 개시에서 사용되는 바와 같이, "약(about)", "실질적(substantially)" 및 "실질적으로"라는 용어들은 주어진 값 또는 범위의 10%, 5%, 1% 또는 0.5% 내를 일반적으로 의미한다. 다르게는, "약", "실질적" 및 "실질적으로"라는 용어들은 해당 기술분야의 통상의 기술자에 의해 고려될 때 평균의 허용가능 표준 오차 내를 의미한다. 작동/작업 예들에서와는 달리, 또는 달리 특정되지 않는 한, 본 명세서에서 개시되는 재료들의 양들, 지속 시간들, 온도들, 작업 조건들, 양들의 비율들 등에 대한 것들과 같은 수치 범위들, 양들, 값들 및 백분율들의 모두는 "약", "실질적" 또는 "실질적으로"라는 용어들에 의해 모든 사례들에서 수정되는 것으로 이해되어야 한다. 따라서, 반대로 지시되지 않는 한, 본 개시 및 첨부된 청구범위에서 언급되는 수치적 파라미터들은 원하는 대로 가변할 수 있는 근사치들이다. 적어도, 각각의 수치적 파라미터는 적어도 보고된 유효 숫자들의 수의 관점에서 그리고 일반적인 반올림 기법들을 적용함으로써 해석되어야 한다. 범위들은 하나의 끝점에서 다른 끝점까지 또는 두 개의 끝점들 사이인 것으로 본 개시에서 표현될 수 있다. 본 명세서에서 개시되는 모든 범위들은, 달리 특정되지 않는 한, 끝점들을 포함한다.
다양한 반도체 칩들을 포함하는 전자 디바이스가 다수의 작업들에 의해 제조된다. 제조 공정 동안, 상이한 기능들 및 치수들을 갖는 반도체 칩들이 단일 모듈에 통합된다. 반도체 칩들의 회로부(circuitry)들은 도전성 트레이스들을 통해 통합되고 접속된다. 반도체 칩들은 하나의 디바이스에서부터 다른 디바이스로 도전성 트레이스들을 통해 전기 신호를 송신함으로써 서로 연통한다. 그러나, 반도체 칩들 사이의 이러한 송신은 반도체 칩들 사이의 높은 통신 속력의 요건을 충족시키지 못할 수도 있다. 그 결과, 전자 디바이스의 성능은 원하는 레벨에 있지 않을 수도 있다.
본 개시에서, 반도체 구조체와 반도체 구조체를 형성하는 방법이 개시된다. 그 반도체 구조체는 기판, 기판 위에 배치되거나 또는 퇴적되고 기판 위에 유전체 층을 포함하는 상호접속 구조체(interconnect structure), 유전체 층 내에 배치되는 제1 도전성 부재 및 유전체 층 내에 배치되거나 또는 형성되는 제2 도전성 부재, 유전체 층 내에 배치되거나 또는 제작되는 도파관, 상호접속 구조체 위에 배치되고 제1 도전성 부재에 전기적으로 접속되는 제1 다이, 그리고 상호접속 구조체 위에 배치되고 제2 도전성 부재에 전기적으로 접속되는 제2 다이를 포함하며, 도파관은 제1 도전성 부재 및 제2 도전성 부재에 커플링된다.
전기 신호가 제1 다이에서부터 제1 도전성 부재로 송신되고, 그 전기 신호는 전자기 신호로 변환된다. 그 전자기 신호는 제1 도전성 부재에서부터 제2 도전성 부재로 도파관을 통해 송신된다. 전자기 신호가 제2 도전성 부재에 의해 수신될 때, 전자기 신호는 전기 신호로 변환된다. 그러면 그 전기 신호는 제2 도전성 부재에서부터 제2 다이로 송신된다. 전자기 신호는 도파관을 따라 높은 데이터 전송 레이트(예컨대, 실질적으로 초 당 10 기가비트를 초과하거나, 또는 초당 100 기가비트를 초과함)를 제공하는 비가시적 방사(예컨대, 라디오 파, 마이크로파, 밀리미터파 등)이고, 도파관으로 인한 전자기 신호의 에너지 손실은 송신 동안 최소화될 수 있다.
도 1은 본 개시의 다양한 실시예들에 따른 반도체 구조체(100)의 개략적 단면도이다. 일부 실시예들에서, 반도체 구조체(100)는 기판(101), 상호접속 구조체(102), 도파관(103), 제1 다이(104) 및 제2 다이(105)를 포함한다.
일부 실시예들에서, 반도체 구조체(100)는 반도체 패키지이다. 일부 실시예들에서, 반도체 구조체(100)는 제1 다이(104) 또는 제2 다이(105)의 I/O 단자들이 제1 다이(104) 또는 제2 다이(105)의 표면 위에서 더 큰 영역으로 펼쳐지고 재배분되는 InFO(integrated fan out) 패키지이다. 일부 실시예들에서, 반도체 구조체(100)은 CoWoS(chip-on-wafer-on-substrate) 패키징 구조체이다. 일부 실시예들에서, 반도체 구조체(100)는 3차원 집적 회로(three-dimensional integrated circuit)(3D IC)이다. 일부 실시예들에서, 반도체 구조체(100)는 반도체 구조체(100) 내에서 초고속 신호 송신, 예컨대, 초 당 100기가비트(Gbps) 이상의 속력으로 신호 송신을 수행하도록 구성된다. 일부 실시예들에서, 반도체 구조체(100)는 반도체 구조체(100) 내에서 고 주파수의 초고속 신호 송신, 예컨대, 약 100 기가헤르츠(GHz)를 실질적으로 초과하는 주파수의 신호 송신을 수행하도록 구성된다.
일부 실시예들에서, 기판(101)은 반도체성(semiconductive) 기판이다. 일부 실시예들에서, 기판(101)은 실리콘, 게르마늄, 갈륨, 비소, 또는 그것들의 조합과 같은 반도체성 재료를 포함한다. 일부 실시예들에서, 기판(101)은 인터포저 등이다. 일부 실시예들에서, 기판(101)은 벌크 실리콘으로 형성되는 실리콘 기판 또는 실리콘 인터포저이다. 일부 실시예들에서, 기판(101)은 세라믹, 유리, 폴리머 등과 같은 재료를 포함한다. 일부 실시예들에서, 기판(101)은 유기 재료를 포함한다. 일부 실시예들에서, 기판(101)은 4변형, 직사각형, 정사각형, 다각형 또는 임의의 다른 적합한 형상을 갖는다.
일부 실시예들에서, 기판(101)은 제1 표면(101a)과 제1 표면(101a)에 대향하는 제2 표면(101b)을 포함한다. 일부 실시예들에서, 비아(101c)가 기판(101)에서 기판(101)의 적어도 부분을 통해 연장된다. 일부 실시예들에서, 비아(101c)는 제1 표면(101a)과 제2 표면(101b) 사이에서 연장된다. 일부 실시예들에서, 비아(101c)는 도전성 비아로서 형성되고 구리, 은, 금, 알루미늄, 텅스텐, 티타늄, 그것들의 조합 등과 같은 도전성 재료를 포함한다. 일부 실시예들에서, 비아(101c)는 기판(101)의 두께를 통해 연장되는 실리콘 관통 비아(TSV)이다.
일부 실시예들에서, 제1 패드(101d)는 비아(101c) 밑에 배치되고 비아(101c)에 전기적으로 접속된다. 일부 실시예들에서, 제1 패드(101d)는 기판(101)의 제2 표면(101b) 위에 배치된다. 일부 실시예들에서, 제1 패드(101d)는 금속 또는 금속 합금을 포함한다. 일부 실시예들에서, 제1 패드(101d)는 크롬, 구리, 금, 티타늄, 은, 니켈, 팔라듐, 텅스텐 등을 포함한다. 일부 실시예들에서, 제1 패드(101d)는 솔더링가능 표면이고 솔더 재료를 수용하고 기판(101)의 회로부를 외부 컴포넌트 또는 회로부에 전기적으로 접속시키기 위한 플랫폼으로서 역할을 한다.
일부 실시예들에서, 제1 도전성 범프(101e)는 기판(101) 밑에 배치되고 제작된다. 일부 실시예들에서, 제1 도전성 범프(101e)는 기판(101)의 제2 표면(101b) 위에 제작된다. 일부 실시예들에서, 제1 도전성 범프(101e)는 제1 패드(101d) 밑에 제작되고 제1 패드에 전기적으로 접속된다. 일부 실시예들에서, 제1 도전성 범프(101e)는 비아(101c)에 전기적으로 접속된다. 일부 실시예들에서, 제1 도전성 범프(101e)는 실린더형, 구형 또는 반구형 형상을 갖는다. 일부 실시예들에서, 제1 도전성 범프(101e)는 솔더 조인트, 솔더 범프, 솔더 볼, 볼 그리드 어레이(ball grid array)(BGA) 볼, C4(controlled collapse chip connection) 범프 등이다. 일부 실시예들에서, 제1 도전성 범프(101e)는 도전성 필러 또는 포스트이다. 일부 실시예들에서, 제1 도전성 범프(101e)는 납, 주석, 구리, 금, 니켈, 그것들의 조합 등과 같은 금속을 포함한다.
일부 실시예들에서, 상호접속 구조체(102)는 기판(101) 위에 배치되거나 또는 퇴적된다. 일부 실시예들에서, 상호접속 구조체(102)는 기판(101)의 제1 표면(101a) 위에 퇴적된다. 일부 실시예들에서, 상호접속 구조체(102)는 기판(101) 위에 퇴적되는 유전체 층(102a), 유전체 층(102a) 내에 배치되거나 또는 형성되는 여러 도전성 부재들(102b), 유전체 층(102a) 내에 배치되거나 또는 형성되는 여러 도전성 비아들(102c)을 포함한다.
일부 실시예들에서, 유전체 층(102a)은 하나 이상의 유전체 층들, 예컨대, 서로 적층되는 제1 층(102a-1), 제2 층(102a-2) 및 제3 층(102a-3)을 포함한다. 일부 실시예들에서, 유전체 층(102a)은 실리콘 이산화물, 불소 도핑 실리콘 이산화물, 탄소 도핑 실리콘 이산화물, 다공성 실리콘 이산화물, 낮은 유전상수(낮은-K)를 갖는 유전체 재료, 초저 유전상수(ultra-low dielectric constant)(ULK)를 갖는 유전체 재료, 실리콘 이산화물의 유전상수에 실질적으로 미만인 유전상수를 갖는 유전체 재료, 또는 실질적으로 4 미만의 유전상수를 갖는 유전체 재료를 포함한다.
일부 실시예들에서, 도전성 부재들(102b)과 도전성 비아들(102c)은 비아(101c) 또는 제1 도전성 범프(101e)에 전기적으로 접속되도록 구성된다. 일부 실시예들에서, 도전성 부재들(102b)과 도전성 비아들(102c)은 기판(101) 위에 또는 기판 내에 배치되는 회로부에 전기적으로 접속된다. 일부 실시예들에서, 도전성 부재들(102b)은 대응하는 도전성 비아들(102c)에 전기적으로 커플링된다. 일부 실시예들에서, 도전성 부재들(102b)은 도전성 라인들이고 유전체 층(102a-1, 102a-2 또는 102a-3) 내에서 측방향으로 연장되고, 도전성 비아들(102c)은 유전체 층(102a-2 또는 102a-3) 내에서 수직으로 연장하여 위에 있는 및 밑에 있는 도전성 부재들(102b)을 상호접속시킨다. 일부 실시예들에서, 도전성 부재들(102b)과 도전성 비아들(102c)은 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 주석, 그 합금 등과 같은 도전성 재료를 포함한다.
일부 실시예들에서, 도전성 부재들(102b)은 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2)를 포함한다. 도전성 부재들(102b-1 및 102b-2)은 디스크, 라인, 스트립, 다각형 등의 형상으로 있을 수도 있다. 일부 실시예들에서, 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2)는 유전체 층(102a)의 제3 층(102a-3) 위에 형성되거나 또는 배치된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2)는 서로 인접하여 형성된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2)는 유전체 재료에 의해 분리된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)는 제2 도전성 부재(102b-2)와는 수평으로 정렬된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2)는 대응하는 도전성 비아들(102c)에 전기적으로 접속된다. 일부 실시예들에서, 비아들(101c)은 제1 도전성 부재(102b-1), 제2 도전성 부재(102b-2), 제3 도전성 부재(102b-3) 또는 제4 도전성 부재(102b-4)에 도전성 비아들(102c)을 통해 전기적으로 접속된다.
일부 실시예들에서, 제1 도전성 부재(102b-1)은 전기 신호를 전자기 신호로 변환하거나 또는 전자기 신호를 전기 신호로 변환하도록 구성된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)는 전자기 신호를 제2 도전성 부재(102b-2)에 송신하거나 또는 제2 도전성 부재(102b-2)로부터 전자기 신호를 수신하도록 구성된다. 일부 실시예들에서, 제2 도전성 부재(102b-2)는 제1 도전성 부재(102b-1)로부터 전자기 신호를 수신하거나 또는 전자기 신호를 제1 도전성 부재(102b-1)에 송신하도록 구성된다. 일부 실시예들에서, 제2 도전성 부재(102b-2)는 전자기 신호를 전기 신호로 변환하거나 또는 전기 신호를 전자기 신호로 변환하도록 구성된다. 일부 실시예들에서, 전자기 신호는 비가시 파장의 방사, 이를테면 마이크로파, 라디오 파, 밀리미터파 등이다. 일부 실시예들에서, 전자기 신호는 비가시 광이다.
일부 실시예들에서, 도전성 부재들(102b)은 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4)를 포함한다. 도전성 부재들(102b-3 및 102b-4)은 디스크, 라인, 스트립, 다각형 등의 형상으로 있을 수도 있다. 일부 실시예들에서, 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4)는 유전체 층(102a)의 제2 층(102a-2) 내에 배치되거나 또는 형성된다. 일부 실시예들에서, 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4)는 서로 인접하게 형성된다. 일부 실시예들에서, 제3 도전성 부재(102b-3)는 제4 도전성 부재(102b-4)와는 수평으로 정렬된다. 일부 실시예들에서, 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4)는 대응하는 도전성 비아들(102c)에 전기적으로 접속된다.
일부 실시예들에서, 제3 도전성 부재(102b-3)는 전기 신호를 전자기 신호로 변환하거나 또는 전자기 신호를 전기 신호로 변환하도록 구성된다. 일부 실시예들에서, 제3 도전성 부재(102b-3)는 전자기 신호를 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 송신하거나, 또는 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)로부터 전자기 신호를 수신하도록 구성된다. 일부 실시예들에서, 제4 도전성 부재(102b-4)는 전자기 신호를 전기 신호로 변환하거나 또는 전기 신호를 전자기 신호로 변환하도록 구성된다. 일부 실시예들에서, 제4 도전성 부재(102b-4)는 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)로부터 전자기 신호를 수신하거나, 또는 전자기 신호를 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 송신하도록 구성된다.
일부 다른 실시예들에서, 제1 도전성 부재(102b-1)와 제3 도전성 부재(102b-3)는, 예컨대, 도 3b를 참조하여 설명되는 바와 같이, 도파관(103)의 동일한 측에 배치된다. 마찬가지로, 일부 다른 실시예들에서, 제2 도전성 부재(102b-2)와 제4 도전성 부재(102b-4)는 도파관(103)의 동일한 측에 배치된다.
일부 실시예들에서, 제1 도전성 부재(102b-1) 및 제2 도전성 부재(102b-2)는 각각 제1 송신 전극 및 제1 수신 전극으로서 구성되거나, 또는 각각 제1 수신 전극 및 제1 송신 전극으로서 구성된다. 일부 실시예들에서, 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)는 각각 제2 송신 전극 및 제2 수신 전극으로서 구성되거나, 또는 각각 제2 수신 전극 및 제2 송신 전극으로서 구성된다. 일부 실시예들에서, 제3 도전성 부재(102b-3)는 제1 도전성 부재(102b-1)에 대향하는 도파관(103)의 측에 배치되고, 제4 도전성 부재(102b-4)는 제2 도전성 부재(102b-2)에 대향하는 도파관(103)의 측에 배치된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)는 제3 도전성 부재(102b-3)와 유사한 구성을 갖고, 제2 도전성 부재(102b-2)는 제4 도전성 부재(102b-4)와 유사한 구성을 갖는다.
일부 실시예들에서, 제1 도전성 부재(102b-1)와 제3 도전성 부재(102b-3)는 쌍 중 하나가 전자기 신호를 송신 또는 수신할 신호 단자로서 역할을 하고 다른 하나가 접지되는 쌍으로서 동작 가능하다. 일부 실시예들에서, 제2 도전성 부재(102b-2)와 제4 도전성 부재(102b-4)는 쌍 중 하나가 전자기 신호를 송신 또는 수신할 신호 단자로서 역할을 하고 다른 하나가 접지되는 쌍으로서 동작 가능하다.
일부 실시예들에서, 도파관(103)은 상호접속 구조체(102)에서 유전체 층(102a)의 제3 층(102a-3) 내에 배치된다. 일부 실시예들에서, 도파관(103)은 도전성 부재들(102b) 중 두 개의 도전성 부재들 사이에 배치된다. 일부 실시예들에서, 도파관(103)은 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2) 사이에 또는 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4) 사이에 배치된다. 일부 실시예들에서, 도파관(103)은 제1 도전성 부재(102b-1) 및 제2 도전성 부재(102b-2)에 커플링된다. 일부 실시예들에서, 도파관(103)은 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)에 커플링된다.
일부 실시예들에서, 도파관(103)은 제1 단부(103a)와 제1 단부(103a)에 대향하는 제2 단부(103b)를 포함한다. 일부 실시예들에서, 제1 단부(103a)는 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 커플링되고, 제2 단부(103b)는 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 커플링된다. 일부 실시예들에서, 제1 단부(103a)는 제1 도전성 부재(102b-1) 및 제3 도전성 부재(102b-3)에 의해 둘러싸여 있고, 제2 단부(103b)는 제2 도전성 부재(102b-2) 및 제4 도전성 부재(102b-4)에 의해 둘러싸여 있다.
일부 실시예들에서, 도파관(103)은 유전체이고 도전성 부재들(102b) 중 하나로부터 도전성 부재들(102b) 중 다른 하나로 전자기 신호를 송신하도록 구성된다. 일부 실시예들에서, 전자기 신호는 도파관(103) 내에서 송신된다. 일부 실시예들에서, 도파관(103)은 제1 도전성 부재(102b-1)로부터 제2 도전성 부재(102b-2)에, 또는 제3 도전성 부재(102b-3)로부터 제4 도전성 부재(102b-4)에, 도파관(103)을 통해, 전자기 신호를 송신하도록 구성된다.
일부 실시예들에서, 제1 도전성 부재(102b-1)와 제3 도전성 부재(102b-3)는 전자기 신호를 송신 또는 수신하도록 구성되는 한 쌍의 안테나 플레이트들로서 구성되는데, 안테나 플레이트들 중 하나는 신호 포트로서 역할을 하고 다른 하나는 접지된다. 마찬가지로, 제2 도전성 부재(102b-2)와 제4 도전성 부재(102b-4)는 전자기 신호를 송신 또는 수신하도록 구성되는 한 쌍의 안테나 플레이트들로서 구성되는데, 안테나 플레이트들 중 하나는 신호 포트로서 역할을 하고 다른 하나는 접지된다. 일부 실시예들에서, 제1 도전성 부재(102b-1)와 제3 도전성 부재(102b-3) 사이의 제1 단부(103a)와 같은 도파관(103)의 적어도 부분이 공진 공동으로서 형성되고 제1 도전성 부재(102b-1) 및 제3 도전성 부재(102b-3)와 연계하여 전자기 신호와 전기 신호 사이의 변환을 수행한다. 일부 실시예들에서, 전자기복사의 정상파들이 도파관(103) 내에 형성되는데 정상파들의 공진 주파수들은 도파관(103)의 폭 및 높이와 같은 도파관(103)의 기하에 의해 결정된다. 일부 실시예들에서, 제2 도전성 부재(102b-2)와 제4 도전성 부재(102b-4) 사이의 제2 단부(103b)와 같은 도파관(103)의 적어도 부분은 공진 공동으로서 형성되고 제2 도전성 부재(102b-2) 및 제4 도전성 부재(102b-4)와 연계하여 전자기 신호와 전기 신호 사이의 변환을 수행한다.
일부 실시예들에서, 제1 도전성 부재(102b-1)로부터의 전기 신호가 전자기 신호로 변환되며, 그 전자기 신호는 도파관(103) 내에서 제1 단부(103a)로부터 제2 단부(103b)로 송신되고, 전자기 신호는 제2 도전성 부재(102b-2)에서 전기 신호로 변환된다. 이와 같이, 전기 신호는 제1 도전성 부재(102b-1)에서부터 제2 도전성 부재(102b-2)로 도파관(103)을 통해 송신된다. 일부 실시예들에서, 전자기 신호의 전송 속도는 초 당 10 또는 100 기가비트(Gbps)보다 실질적으로 더 크다. 제2 도전성 부재(102b-2)에서부터 제1 도전성 부재(102b-1)로 송신되는 전기 신호는 유사한 방식으로 전도된다.
일부 실시예들에서, 도파관(103)은 슬래브(slab), 프리즘, 직육면체(cuboid), 디스크, 보드, 슬라이스 또는 다른 적합한 형태의 형상을 갖는다. 일부 실시예들에서, 도파관(103)은 유전체 층(102a-3) 내에서 측방향으로 연장된다. 일부 실시예들에서, 도파관(103)의 높이가 약 1 μm 내지 약 20 μm이다. 일부 실시예들에서, 도파관(103)의 폭이 약 10 μm 내지 약 200 μm이다. 일부 실시예들에서, 도파관(103)의 폭은 도파관(103)의 높이의 약 10이다. 일부 실시예들에서, 도파관(103)의 길이는 약 0.01 cm 내지 약 1 cm이다.
일부 실시예들에서, 도파관(103)의 유전상수가 유전체 층(102a), 예컨대, 제1 층(102a-1), 제2 층(102a-2) 또는 제3 층(102a-3)의 유전상수보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 유전체 층(102a)의 유전상수의 적어도 10 배이다. 도파관(103)의 유전상수가 유전체 층(102a)의 유전상수보다 실질적으로 더 크기 때문에, 도파관(103)은 도파관(103)에 진입하는 전자기 신호가 도파관(103) 내에서 전반사(total internal reflection)에 의해 반사되게 하여서, 전자기 신호는 도파관(103)의 제1 단부(103a)와 제2 단부(103b) 사이에서 또는 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2) 사이에서 송신될 수 있다.
일부 실시예들에서, 도파관(103)의 유전상수는 실리콘 이산화물의 유전상수보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 4보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 7보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 13보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 100보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 200보다 실질적으로 더 크다. 일부 실시예들에서, 도파관(103)의 유전상수는 500보다 실질적으로 더 크다.
일부 실시예들에서, 도파관(103)은 실리콘 질화물 또는 실리콘 카바이드를 포함한다. 일부 다른 실시예들에서, 도파관(103)은 임의의 적합한 퇴적 방법, 이를테면 화학 기상 증착(chemical vapor deposition)(CVD), 플라즈마 강화(plasma-enhanced) CVD(PECVD), 아-대기(sub-atmospheric) CVD(SACVD), 대기압(atmospheric pressure) CVD(APCVD), 금속 유기 CVD(MOCVD), 레이저 CVD(LCVD) 등에 의해 퇴적된 실리콘 이산화물(CVD-SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiOxNy)을 포함한다. 일부 실시예들에서, 도파관(103)은 LCVD, 물리적 기상 증착(physical vapor deposition)(PVD), 전자빔(예컨대, 전자 총) 증발 등에 의해 퇴적된 저온 티타늄 이산화물(TiO2)을 포함한다. 일부 실시예들에서, 도파관(103)은 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 티탄산 지르코늄(ZrTiOx), 탄탈룸 산화물(TaOx) 등과 같은 저온 고-k 유전체 재료를 포함한다. 일부 실시예들에서, 도파관(103)은 티탄산 스트론튬(약 83 내지 약100의 유전상수(k)를 갖는 SrTiO3) 또는 티탄산 바륨(약 500의 유전상수(k)를 갖는 BaTiO3)을 포함한다. 일부 실시예들에서, 도파관(103)은 알루미늄 산화물(Al2O3)의 유전상수보다 더 높은 유전상수, 예컨대, 약 9를 포함한다.
일부 실시예들에서, 위에서 언급된 도파관(103)을 위한 유전체 재료는 CVD, PVD, 또는 다른 퇴적 작업을 사용하는 저온 퇴적 공정을 사용하여 제작된다. 일부 실시예들에서, 저온 퇴적 공정은 약 400℃ 미만의 온도에서 수행된다. 일부 실시예들에서, 저온 퇴적 공정은 약 300℃ 미만의 온도에서 수행된다. 일부 실시예들에서, 저온 퇴적 공정은 약 250℃ 미만의 온도에서 수행된다. 예를 들어, 실리콘 이산화물은 CVD를 사용하여 약 180℃에서 형성되며, 티타늄 이산화물은 PVD를 사용하여 약 240℃에서 형성될 수도 있고, 고-k 유전체 재료는 CVD를 사용하여 약 210℃에서 형성될 수도 있다. 퇴적 기반 작업들을 사용하여 제조되는 도파관(103)은 반도체 구조체(100)의 다른 부분들을 위해 사용되는 도구들 및 공정들을 공유함으로써 시간 및 비용을 절약할 수 있다. 일부 실시예들에서, 도파관(103)을 형성하는 작업 온도는 반도체 구조체(100)의 다른 부분들, 이를테면 상호접속 구조체(102)의 컴포넌트들을 형성하는 작업 온도와 유사하다.
일부 실시예들에서, 위에서 언급된 도파관(103)을 위한 유전체 재료는 고온 작업, 이를테면 분말 야금을 사용하여 형성된다. 예를 들어, 티타늄 이산화물은 분말 야금을 사용하여 약 400℃를 초과하는, 약 600℃를 초과하는, 약 800℃를 초과하는, 또는 약 1000℃를 초과하는 온도에서 형성될 수도 있다. 일부 실시예들에서, 비 퇴적 기반 작업(예컨대, 야금)을 사용하여 제조되는 도파관(103)은 반도체 구조체(100)의 다른 부분들과는 상이한 공정 온도 요건들로 인해 도구들 및 공정들을 공유하지 않고, 반도체 구조체(100) 내에 배치되기 전에 준비되거나 또는 제조될 수도 있다. 야금 기반 작업을 사용하여 제조되는 도파관(103)은, 예컨대, 약 50를 초과하는, 약 100을 초과하는, 약 500을 초과하는, 또는 약 1000을 초과하는, 다시 말하면, 퇴적 기반 작업을 사용하여 만들어진 도파관(103)의 유전상수를 초과하는 유전상수(k)를 갖도록 만들어질 수 있다. 그 결과, 도파관(103)의 송신 대역폭 및 데이터 전송 레이트는 증가될 수 있고 도파관(103)의 요구된 두께는 더 감소될 수 있다.
일부 실시예들에서, 도전성 부재들(102b)은 하나 이상의 제5 도전성 부재들(102b-5)을 더 포함한다. 제5 도전성 부재들(102b-5)은 비아들(101c)과 제3 도전성 부재(102b-3) 사이에 또는 비아들(101c)과 제4 도전성 부재(102b-4) 사이에 배치되거나 또는 제작될 수도 있다. 일부 실시예들에서, 제5 도전성 부재들(102b-5)은 기판(101)의 제1 표면(101a)과 제3 도전성 부재(102b-3) 또는 제4 도전성 부재(102b-4) 사이에 배치되거나 또는 제작될 수도 있다. 일부 실시예들에서, 제5 도전성 부재들(102b-5)은 도파관(103)에 대향하는 제3 도전성 부재(102b-3) 또는 제4 도전성 부재(102b-4)의 측에 형성된다. 일부 실시예들에서, 제5 도전성 부재들(102b-5)은 접지되거나 또는 접지 단자에 전기적으로 접속되고 외부 잡음 및 간섭으로부터의 전기 차폐를 도파관(103)에 제공하도록 구성된다. 일부 실시예들에서, 제5 도전성 부재(102b-5)는 수평으로 연장하고 전체 도파관(103), 제1 도전성 부재(102b-1), 제2 도전성 부재(102b-2), 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)와 중첩하는 디스크 또는 슬래브의 형상을 하고 있다. 일부 실시예들에서, 제5 도전성 부재들(102b-5)은 직사각형 형상을 하고 있는데, 제5 도전성 부재들(102b-5)은 서로 떨어져 있고 평행하고, 동일한 방향으로, 예컨대, 도파관(103)이 연장되는 방향에 수직으로 연장된다.
일부 실시예들에서, 제1 다이(104)는 상호접속 구조체(102) 위에 배치된다. 일부 실시예들에서, 제1 다이(104)는 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3) 위에 배치된다. 일부 실시예들에서, 제1 다이(104)는 제1 다이(104) 내에 미리 결정된 기능성 회로를 갖도록 제작된다. 일부 실시예들에서, 제1 다이(104)는 기계적 또는 레이저 블레이드에 의해 반도체성 웨이퍼로부터 싱귤레이팅된다. 일부 실시예들에서, 싱귤레이팅된 제1 다이(104)는 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 전기적으로 접속된다.
일부 실시예들에서, 제2 다이(105)는 상호접속 구조체(102) 위에 배치된다. 일부 실시예들에서, 제2 다이(105)는 제1 다이(104)에 인접하게 배치된다. 일부 실시예들에서, 제2 다이(105)는 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4) 위에 배치된다. 일부 실시예들에서, 제2 다이(105)는 제2 다이(105) 내에 미리 결정된 기능성 회로를 갖도록 제작된다. 일부 실시예들에서, 제2 다이(105)는 기계적 또는 레이저 블레이드에 의해 반도체성 웨이퍼로부터 싱귤레이팅된다. 일부 실시예들에서, 싱귤레이팅된 제2 다이(105)는 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 전기적으로 접속된다.
일부 실시예들에서, 제1 다이(104) 또는 제2 다이(105)는 특정 응용분야에 적합한 다양한 전기 회로들을 포함한다. 전기 회로들은 트랜지스터들, 커패시터들, 저항기들, 다이오드들 등과 같은 다양한 디바이스들을 포함할 수도 있다. 일부 실시예들에서, 전기 회로들은 도파관(103)을 통한 송신을 위한 고 대역폭 전기 신호들을 생성하도록 구성되는 발진기를 포함한다. 일부 실시예들에서, 전기 회로들은 도파관(103)에 전기적으로 접속되는 그리고 전자기 신호의 송신 및 수신을 구성하는데 사용되는 트랜지스터들(도 1에 도시되지 않지만 도 3a의 회로들(301 및 305)과 도 3b의 회로들(311 및 315)로서 예시됨)을 포함한다.
일부 실시예들에서, 제1 다이(104) 또는 제2 다이(105)는 다이, 칩 또는 패키지이다. 일부 실시예들에서, 제1 다이(104) 또는 제2 다이(105)는 로직 디바이스 다이, 중앙 프로세싱 유닛(central processing unit)(CPU) 다이, 그래픽 프로세싱 유닛(graphics processing unit)(GPU) 다이, 모바일 폰 애플리케이션 프로세싱(application processing)(AP) 다이, 다수의 전자 컴포넌트들을 단일 다이에 통합하는 시스템 온 칩(system on chip)(SoC), 또는 고 대역폭 메모리(high bandwidth memory)(HBM) 다이이다. 묘사된 예에서, 제1 다이(104)는 CPU 다이인 한편 제2 다이(105)는 HBM 다이이다. 일부 실시예들에서, 제1 다이(104) 또는 제2 다이(105)는 평면 사시도(top-view perspective)에서 사변형, 직사각형 또는 정사각형 형상이다.
제2 다이(105)는 제1 다이(104)와 쌍으로 동작 가능할 수도 있다. 일부 실시예들에서, 제1 다이(104)는 송신기 다이 또는 드라이버 다이이고 제2 다이(105)는 수신 다이 또는 수신기 다이이다. 일부 다른 실시예들에서, 제2 다이(105)는 송신기 다이 또는 드라이버 다이이고 제1 다이(104)는 수신 다이 또는 수신기 다이이다. 일부 실시예들에서, 송신기 다이는 전기 신호를 생성하도록 구성되는 송신기 회로를 포함한다. 일부 실시예들에서, 수신 다이는 전기 신호를 수신하도록 구성되는 수신 회로를 포함한다. 일부 실시예들에서, 제1 다이(104)(또는 제2 다이(105))에 의해 생성된 전기 신호는 전자기 신호로 변환되고, 전자기 신호는 제1 다이(104)(또는 제2 다이(105))로부터 도파관(103)을 통해 제2 도전성 부재(102b-2)(또는 제1 도전성 부재(102b-1)) 또는 제4 도전성 부재(102b-4)(또는 제3 도전성 부재(102b-3))로 송신되고, 전자기 신호는 제2 다이(105)(또는 제1 다이(104))에 의해 수신되는 전기 신호로 변환되어서, 제1 다이(104)(또는 제2 다이(105))로부터의 전기 신호는 도파관(103)을 통해 제2 다이(105)(또는 제1 다이(104))에 송신된다.
일부 실시예들에서, 제1 다이(104)는 재배선 층(redistribution layer)(RDL)(106) 및 제2 도전성 범프(107)를 통해 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 전기적으로 접속된다. 일부 실시예들에서, RDL(106)은 상호접속 구조체(102) 위에 배치되거나 또는 형성된다. 일부 실시예들에서, RDL(106)은 제1 다이(104)의 I/O 단자들을 재배분하기 위해서, 제1 다이(104)로부터 도전성 부재들(102b)로 회로부의 경로를 재라우팅하도록 구성된다. 일부 실시예들에서, RDL(106)은 상호접속 구조체(102)의 최상단 층으로서 역할을 한다.
일부 실시예들에서, RDL(106)은 제2 유전체 층(106a)과 제2 패드(106b)를 포함한다. 일부 실시예들에서, 제2 유전체 층(106a)은 유전체 층(102a)의 제3 층(102a-3) 위에 배치되거나 또는 퇴적되고, 제2 유전체 층(106a)은 유전체 층(102a)의 제4 층(102a-4)이라고 또한 지칭될 수도 있다. 일부 실시예들에서, 제2 패드(106b)는 제2 유전체 층(106a)을 통해 부분적으로 노출된다. 일부 실시예들에서, 제2 패드(106b)는 도전성 비아(102c) 또는 도전성 부재들(102b)에 전기적으로 접속된다. 일부 실시예들에서, 제2 패드(106b)는 제2 유전체 층(106a) 안으로 연장된다. 일부 실시예들에서, 제2 패드(106b)의 부분은 제2 유전체 층(106a)에 의해 둘러싸여 있다. 일부 실시예들에서, 제2 유전체 층(106a)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물 등과 같은 유전체 재료를 포함한다. 일부 실시예들에서, 제2 패드(106b)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 그 합금들과 같은 도전성 재료를 포함한다.
일부 실시예들에서, 하나 이상의 제2 도전성 범프들(107)이 상호접속 구조체(102)와 제1 다이(104) 사이에 배치되거나 또는 제작된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 RDL(106)과 제1 다이(104) 사이에 배치된다. 일부 실시예들에서, 제1 다이(104)는 도전성 부재들(102b) 또는 제2 패드들(106b)에 제2 도전성 범프들(107)을 통해 전기적으로 접속된다. 일부 실시예들에서, 제2 도전성 범프(107)는 실린더형, 구형 또는 반구형 형상을 하고 있다. 일부 실시예들에서, 제2 도전성 범프(107)는 솔더 조인트, 솔더 범프, 솔더 볼, 볼 그리드 어레이(BGA) 볼, C4(controlled collapse chip connection) 범프 등이다. 일부 실시예들에서, 제2 도전성 범프(107)는 도전성 필러 또는 포스트이다. 일부 실시예들에서, 제2 도전성 범프(107)는 납, 주석, 구리, 금, 니켈 등과 같은 금속들을 포함한다.
일부 실시예들에서, 제2 다이(105)는 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 재배선 층(RDL)(106)과 제2 도전성 범프들(107)을 통해 전기적으로 접속된다. 일부 실시예들에서, 제2 다이(105)는 RDL(106)의 제2 패드들(106b)에 제2 도전성 범프들(107)을 통해 전기적으로 접속된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 상호접속 구조체(102)와 제2 다이(105) 사이에 배치된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 RDL(106)과 제2 다이(105) 사이에 배치된다. 일부 실시예들에서, 제2 다이(105)는 제2 도전성 부재(102b-2) 위에 배치된다.
일부 실시예들에서, 언더필 재료(108)가 RDL(106), 상호접속 구조체(102) 및 기판(101) 위에 배치되거나 또는 제공된다. 일부 실시예들에서, 언더필 재료(108)는 제2 도전성 범프(107)를 둘러싼다. 일부 실시예들에서, 언더필 재료(108)는 두 개의 인접한 제2 도전성 범프들(107) 사이이 공간을 채운다. 일부 실시예들에서, 제1 다이(104)의 측벽 또는 제2 다이(105)의 측벽이 언더필 재료(108)와 접촉하고 있다. 일부 실시예들에서, 언더필 재료(108)는 제2 도전성 범프(107)를 보호하거나 또는 제1 다이(104)와 RDL(106) 사이 또는 제2 다이(105)와 RDL(106) 사이의 접합을 확실하게 하는 전기적으로 절연된 접착제이다. 일부 실시예들에서, 언더필 재료(108)는 에폭시, 수지, 에폭시 성형 화합물들 등을 포함한다.
일부 실시예들에서, 성형 화합물(109)이 RDL(106), 상호접속 구조체(102) 및 기판(101) 위에 배치된다. 일부 실시예들에서, 성형 화합물(109)은 제1 다이(104)와 제2 다이(105)를 둘러싼다. 일부 실시예들에서, 성형 화합물(109)은 언더필 재료(108)를 덮는다. 일부 실시예들에서, 성형 화합물(109)의 부분이 제1 다이(104)와 제2 다이(105) 사이에 배치된다. 일부 실시예들에서, 성형 화합물(109)의 부분은 도파관(103) 위에 배치된다. 일부 실시예들에서, 제1 다이(104)의 표면 또는 제2 다이(105)의 표면이 성형 화합물(109)을 통해 노출된다. 일부 실시예들에서, 성형 화합물(109)은 제1 다이(104)의 측벽 또는 제2 다이(105)의 측벽과 접촉하고 있다. 일부 실시예들에서, 성형 화합물(109)은 단층 필름 또는 복합 스택일 수 있다. 일부 실시예들에서, 성형 화합물(109)은 다양한 유전체 재료들, 이를테면 몰딩 언더필, 에폭시, 수지 등을 포함한다. 일부 실시예들에서, 성형 화합물(109)은 높은 열전도율, 낮은 흡습 레이트 및 높은 굽힘 강도(flexural strength)를 갖는다.
도 2는 본 개시의 다양한 실시예들에 따른 반도체 구조체(200)의 개략적 단면도이다. 일부 실시예들에서, 반도체 구조체(200)는 기판(101), 상호접속 구조체(102), 도파관(103), 제1 다이(104) 및 제2 다이(105)를 포함하는데, 이것들은 위에서 설명되거나 또는 도 1에 예시된 유사한 컴포넌트들의 구성들과 유사한 구성을 갖는다. 일부 실시예들에서, 비아(101c)는 유전체 층(102a), 예컨대, 유전체 층(102)의 제5 층(102a-5)에 의해 추가로 측방향으로 둘러싸인다. 일부 실시예들에서, 유전체 층(102a)의 제5 층(102a-5)은 비아(101c)와 기판(101) 사이에 배치되거나 또는 퇴적된다. 일부 실시예들에서, 제5 층(102a-5)의 구성, 재료 및 형성 방법은 유전체 층(102a)의 다른 층들의 그것들과 유사하고, 그 반복된 설명들은 간결함을 위해 생략된다.
일부 실시예들에서, 반도체 구조체(200)는 제2 기판(201)과 제2 기판(201) 위에 배치되거나 또는 형성되는 접합 패드(201a)를 포함한다. 일부 실시예들에서, 기판(101)은 제2 기판(201) 위에 배치된다. 일부 실시예들에서, 제1 도전성 범프(101e)는 접합 패드(201a) 위에 배치되거나 또는 제작된다. 일부 실시예들에서, 접합 패드(201a)는 제1 도전성 범프(101e)에 전기적으로 커플링된다. 일부 실시예들에서, 제1 다이(104)와 제2 다이(105)는 제2 기판(201)에 제1 도전성 범프(101e)를 통해 전기적으로 접속된다.
일부 실시예들에서, 제2 기판(201)은 그것 상에 미리 결정된 기능성 회로가 제작된다. 일부 실시예들에서, 제2 기판(201)은 제2 기판(201) 내에 배치되는 트랜지스터들, 커패시터들 및 다이오드들과 같은 전기 컴포넌트들과 도전성 트레이스들을 포함한다. 일부 실시예들에서, 제2 기판(201)은 실리콘과 같은 반도체성 재료들을 포함한다. 일부 실시예들에서, 제2 기판(201)은 실리콘 기판이다. 일부 실시예들에서, 제2 기판(201)은 인쇄 회로 보드(printed circuit board)(PCB)이다. 일부 실시예들에서, 접합 패드(201a)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 그 합금들과 같은 도전성 재료를 포함한다.
도 3a는 본 개시의 일부 실시예들에 따른, 반도체 구조체(100)의 부분의 개략도이다. 일부 실시예들에서, 반도체 구조체(100)는 제1 회로(301)와 제2 회로(305)를 포함한다. 일부 실시예들에서, 제1 회로(301)는 제1 다이(104)에 배치되는 송신 회로이고, 제2 회로(305)는 제2 다이(105)에 배치되는 수신 회로이다. 대안적으로, 일부 실시예들에서, 제2 회로(305)는 제2 다이(105)에 배치되는 송신 회로이고, 제1 회로(301)는 제1 다이(104)에 배치되는 수신 회로이다. 일부 실시예들에서, 도파관(103)은 제1 회로(301) 및 제2 회로(305)에 접속되는 4-포트 도파관이다.
일부 실시예들에서, 송신 회로(301)는 드라이버 회로이다. 일부 실시예들에서, 송신 회로(301)는 트랜지스터이고 제1 소스 단자(S1), 제1 드레인 단자(D1) 및 제1 게이트 단자(G1)를 포함한다. 일부 실시예들에서, 제1 소스 단자(S1)는 전기적으로 접지된다. 일부 실시예들에서, 송신 회로(301)는 제1 게이트 단자(G1)에서 입력 신호(IN)를 수신하고 제1 드레인 단자(D1)로부터 송신 커플링 엘리먼트(303a)에 송신 라인(302)을 통해 전기 신호를 출력하도록 구성된다. 일부 실시예들에서, 송신 커플링 엘리먼트(303a)는 제1 송신 커플링 엘리먼트(303a-1)와 제2 송신 커플링 엘리먼트(303a-2)를 포함한다. 일부 실시예들에서, 송신 커플링 엘리먼트(303a)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 그 합금들과 같은 도전성 재료를 포함한다. 일부 실시예들에서, 제1 송신 커플링 엘리먼트(303a-1)와 제2 송신 커플링 엘리먼트(303a-2)는 서로 대향하여 배치된다. 일부 실시예들에서, 송신 커플링 엘리먼트들(303a-1 및 303a-2)은 도 1에서 각각 제1 도전성 부재(102b-1) 및 제3 도전성 부재(102b-3)에 해당한다. 일부 실시예들에서, 송신 커플링 엘리먼트들(303a-1 및 303a-2)은 도 1에서 각각 제3 도전성 부재(102b-3) 및 제1 도전성 부재(102b-1)에 해당한다. 일부 실시예들에서, 제1 송신 커플링 엘리먼트(303a-1) 및 제2 송신 커플링 엘리먼트(303a-2) 중 하나는 전기 신호를 수신하도록 구성되는 한편 다른 하나는 전기적으로 접지된다. 일부 실시예들에서, 도파관(103)의 제1 단부(103a)는 송신 커플링 엘리먼트들(303a)에 의해 둘러싸여 있다. 일부 실시예들에서, 송신 라인(302)에서부터 제1 송신 커플링 엘리먼트(303a-1)에 송신되는 전기 신호는 그 전기 신호에 대응하는 전자기 신호를 생성하고, 전자기 신호는 도파관(103)의 제1 단부(103a)에서부터 제2 단부(103b)로 송신된다.
일부 실시예들에서, 수신 회로(305)는 수신기 회로이다. 일부 실시예들에서, 수신 회로(305)는 트랜지스터이고 제2 소스 단자(S2), 제2 드레인 단자(D2) 및 제2 게이트 단자(G2)를 포함한다. 일부 실시예들에서, 제2 소스 단자(S2)는 전기적으로 접지된다. 일부 실시예들에서, 수신 회로(305)는, 제2 게이트 단자(G2)에서, 수신 커플링 엘리먼트(303b)로부터의 전기 신호를 수신하도록 구성되며; 수신 회로(305)는 추가로 제2 드레인 단자(D2)에서 출력 신호(OUT)를 제공하도록 구성된다. 일부 실시예들에서, 수신 커플링 엘리먼트(303b)는 제1 수신 커플링 엘리먼트(303b-1)와 제2 수신 커플링 엘리먼트(303b-2)를 포함한다. 일부 실시예들에서, 수신 커플링 엘리먼트(303b)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 그 합금들과 같은 도전성 재료를 포함한다. 일부 실시예들에서, 제1 수신 커플링 엘리먼트(303b-1)와 제2 수신 커플링 엘리먼트(303b-2)는 서로 대향하여 배치된다. 일부 실시예들에서, 제1 수신 커플링 엘리먼트(303b-1) 및 제2 수신 커플링 엘리먼트(303b-2)는 각각 제2 도전성 부재(102b-2) 및 제4 도전성 부재(102b-4)에 대응한다. 일부 실시예들에서, 제1 수신 커플링 엘리먼트(303b-1) 및 제2 수신 커플링 엘리먼트(303b-2)는 각각 제4 도전성 부재(102b-4) 및 제2 도전성 부재(102b-2)에 대응한다. 일부 실시예들에서, 제1 수신 커플링 엘리먼트(303b-1) 및 제2 수신 커플링 엘리먼트(303b-2) 중 하나는 전기 신호를 출력하도록 구성되는 한편 다른 하나는 전기적으로 접속된다. 일부 실시예들에서, 도파관(103)의 제2 단부(103b)는 수신 커플링 엘리먼트(303b)에 의해 둘러싸여 있다. 일부 실시예들에서, 도파관(103)을 따라 송신되는 전자기 신호는 수신 커플링 엘리먼트(303b)에서 전기 신호로 변환되고, 그 전기 신호는 제2 게이트 단자(G2)에 송신 라인(304)을 통해 송신된다.
도 3b는 본 개시의 일부 실시예들에 따른, 반도체 구조체(100)의 부분의 개략도이다. 일부 실시예들에서, 도 3b에 도시된 반도체 구조체(100)의 부분은 도 3b에 도시된 부분이 제1 회로들(311)(제1 회로들(311a, 311b 및 311c)을 포함함)과 제2 회로들(315)(제2 회로들(315a, 315b 및 315c)을 포함함)을 포함한다는 것을 제외하면 도 3a에 도시된 반도체 구조체의 부분과 유사하다. 일부 실시예들에서, 제1 회로들(311)은 제1 다이(104)에 배치된 송신 회로들이고, 제2 회로들(315)은 제2 다이(105)에 배치된 수신 회로들이다. 일부 실시예들에서, 제1 회로들(311)은 제1 다이(104)에 배치된 수신 회로들이고, 제2 회로들(315)은 제2 다이(105)에 배치된 송신 회로들이다. 일부 실시예들에서, 도파관(103)은 제1 회로들(311) 및 제2 회로들(315)에 커플링되는 도전성 부재들(321 및 325)을 포함하는 6-포트 도파관이다. 일부 실시예들에서, 도전성 부재들(321 및 325)은 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 그 합금들과 같은 도전성 재료를 포함한다.
일부 실시예들에서, 송신 회로들(311)은 전체로서 드라이버 회로를 형성한다. 일부 실시예들에서, 송신 회로들(311)의 각각은 트랜지스터이고 제1 소스 단자(S1), 제1 드레인 단자(D1) 및 제1 게이트 단자(G1)를 각각 포함한다. 일부 실시예들에서, 제1 회로들(311) 중 각각의 제1 회로의 제1 소스 단자(S1)는 전기적으로 접지된다. 일부 실시예들에서, 송신 커플링 엘리먼트(303a)는 도전성 부재들(321a, 321b 및 321c)을 포함한다. 일부 실시예들에서, 송신 회로(311a)는 자신의 제1 게이트 단자(G1)에서 입력 신호(IN)를 수신하고 자신의 제1 드레인 단자(D1)로부터 도전성 부재(321a)에 송신 라인(312a)을 통해 전기 신호를 출력하도록 구성된다. 일부 실시예들에서, 도전성 부재(321b)는 송신 라인(312b)과 송신 회로(311b)의 제1 드레인 단자(D1) 및 제1 게이트 단자(G1)를 통해 접지되고, 도전성 부재(321c)는 송신 라인(312c)과 송신 회로(311c)의 제1 드레인 단자(D1) 및 제1 게이트 단자(G1)를 통해 접지된다. 일부 실시예들에서, 도전성 부재(321a)는 도 1의 제1 도전성 부재(102b-1)에 포함된다. 일부 실시예들에서, 도전성 부재(321b 또는 312c)는 도 1의 제3 도전성 부재(102b-3)에 포함된다. 일부 실시예들에서, 도 1에서 명시적으로 예시되지 않지만, 도전성 부재들(321a, 321b 및 321c)은 도파관(103)의 동일 측에 배치된다.
일부 실시예들에서, 수신 회로들(315)는 전체로서 수신기 회로를 형성한다. 일부 실시예들에서, 수신 회로들(315)의 각각은 트랜지스터이고 제2 소스 단자(S2), 제2 드레인 단자(D2) 및 제2 게이트 단자(G2)를 포함한다. 일부 실시예들에서, 제2 회로들(315)중 각각의 제2 회로의 제2 소스 단자(S2)는 전기적으로 접지된다. 일부 실시예들에서, 수신 커플링 엘리먼트(303b)는 도전성 부재들(325a, 325b 및 325c)을 포함한다. 일부 실시예들에서, 도전성 부재(325a)는 전자기 신호를 수신하도록 구성되는데, 전자기 신호는 송신 라인(314a)과 수신 회로(315a)의 제2 게이트 단자(G2)를 통해 수신 회로(315a)의 제2 드레인 단자(D2)에 제공되는 전기 신호로 변환된다. 일부 실시예들에서, 도전성 부재(325b)는 송신 라인(314b)과 송신 회로(315b)의 제2 게이트 단자(G2) 및 제2 드레인 단자(D2)를 통해 접지되는 반면, 도전성 부재(325c)는 송신 라인(314c)과 송신 회로(315c)의 제2 게이트 단자(G2) 및 제2 드레인 단자(D2)를 통해 접지된다. 일부 실시예들에서, 도전성 부재(325a)는 도 1의 제3 도전성 부재(102b-3)에 포함된다. 일부 실시예들에서, 도전성 부재(325b 또는 325c)는 도 1의 제3 도전성 부재(102b-3)에 포함된다. 일부 실시예들에서, 도 1에서 명시적으로 예시되지 않지만, 도전성 부재들(325a, 325b 및 325c)은 도파관(103)의 동일 측에 배치된다.
본 개시에서, 반도체 구조체를 제조하는 방법(100 또는 200)이 또한 개시된다. 일부 실시예들에서, 반도체 구조체(100 또는 200)는 방법(400)에 의해 형성된다. 방법(400)은 다수의 작업들을 포함하고 설명 및 예시는 작업들의 시퀀스로서 여겨지지 않는다. 도 4는 반도체 구조체(100 또는 200)를 제조하는 방법(400)의 실시예이다. 방법(400)은 다수의 작업들(401, 402, 403, 404, 405, 406 및 407)을 포함한다. 도 4 및 도 4a 내지 도 4p에 도시된 방법은 예시적이다. 아래에 언급된 스테이지들에 대한 수정들, 이를테면 스테이지들의 순서의 변경들, 스테이지들의 파티션, 및 스테이지들의 삭제 또는 추가는, 본 개시물의 의도된 범위 내에 있다.
작업 401에서, 기판(101)이 도 4a 및 도 4b에 도시된 바와 같이 제공되거나 또는 수신된다. 일부 실시예들에서, 기판(101)은 반도체성 기판이다. 일부 실시예들에서, 기판(101)은 실리콘 기판 또는 실리콘 인터포저이다. 일부 실시예들에서, 기판(101)은 제1 표면(101a)과 제1 표면(101a)에 대향하는 제2 표면(101b)을 포함한다. 일부 실시예들에서, 기판(101)은 도 1 또는 도 2를 참조하여 위에서 설명되거나 또는 예시된 기판의 구성과 유사한 구성을 갖는다.
일부 실시예들에서, 비아(101c)가 기판(101)의 적어도 부분을 통해 연장하도록 형성된다. 일부 실시예들에서, 비아(101c)는 제1 표면(101a)과 제2 표면(101b) 사이에서 연장된다. 일부 실시예들에서, 비아(101c)는 실리콘 관통 비아(TSV)이다. 일부 실시예들에서, 도 4a에 도시된 바와 같이 제1 함요부들(110)을 형성하기 위해 기판(101)의 부분을 제거하고 도 4b에 도시된 바와 같이 비아들(101c)을 형성하기 위해 제1 함요부들(110)에 도전성 재료를 형성함으로써 비아(101c)는 형성된다. 일부 실시예들에서, 기판(101)의 부분의 제거는 포토리소그래피, 에칭 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 도전성 재료의 형성은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 비아(101c)는 도 1 또는 도 2를 참조하여 위에서 설명되거나 또는 예시되는 비아(101c)의 구성과 유사한 구성을 갖는다. 일부 실시예들에서, 유전체 재료, 예컨대, 도 2의 유전체 층(102a)의 제5 층(102a-5)이 제1 함요부(110) 안으로의 도전성 재료의 형성 전에 기판(101) 위에서 제1 함요부들(110)의 측벽을 따라 퇴적된다. 일부 실시예들에서, 그 유전체 재료는 비아(101c)를 둘러싼다. 일부 실시예들에서, 그 유전체 재료는 비아(101c)와 기판(101) 사이에 퇴적된다. 일부 실시예들에서, 기판(101) 위의 비아(101c)의 수평 부분이 상호접속 구조체(102)의 도 1에 도시된 도전성 부재들(102b)의 일부, 예컨대, 제5 도전성 부재(102b-5)로서 구현된다.
작업 402에서, 유전체 층(102a)의 제1 층(102a-1) 및 제2 층(102a-2)이 도 4c에 도시된 바와 같이 기판(101) 위에 연속하여 퇴적된다. 일부 실시예들에서, 유전체 층(102a)의 제1 층(102a-1) 또는 제2 층(102a-2)은 낮은 유전상수 층이다. 일부 실시예들에서, 유전체 층(102a)의 제1 층(102a-1)은 실리콘 이산화물, 불소 도핑 실리콘 이산화물, 탄소 도핑 실리콘 이산화물, 다공성 실리콘 이산화물, 낮은 유전상수(낮은 K)를 갖는 유전체 재료, 초저 유전상수(ULK)를 갖는 유전체 재료, 실리콘 이산화물의 유전상수에 실질적으로 미만인 유전상수를 갖는 유전체 재료, 또는 실질적으로 4 미만의 유전상수를 갖는 유전체 재료를 포함한다. 일부 실시예들에서, 유전체 층(102a)의 제1 층(102a-1) 또는 제2 층(102a-2)은 스핀 코팅, 화학 기상 증착(CVD), 플라즈마 강화CVD(PECVD), 고밀도 플라즈마(high-density plasma) CVD(HDPCVD) 또는 임의의 다른 적합한 작업에 의해 퇴적된다. 일부 실시예들에서, 평탄화 작업, 이를테면 그라인딩, 화학 기계적 평탄화(chemical mechanical planarization)(CMP) 등이 비아(101c)의 상부 표면과 동일 평면인 제1 층(102a-1)의 평탄화된 표면을 제공하기 위해 제1 층(102a-1)의 형성에 후속하여 수행된다. 평탄화 작업은 제2 층(102a-2)의 평평한 표면을 제공하기 위해 제2 층(102a-2)의 형성에 후속하여 또한 수행될 수도 있다.
일부 실시예들에서, 도전성 비아들(102c)은 유전체 층(102a)의 제2 층(102a-2)의 형성에 후속하여 형성된다. 일부 실시예들에서, 도전성 비아들(102c)은 유전체 층(102a)의 제2 층(102a-2)의 부분을 제거하고 그 안에 도전성 재료를 형성함으로써 형성된다. 일부 실시예들에서, 유전체 층(102a)에서의 제2 층(102a-2)의 부분의 제거는 포토리소그래피, 에칭 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 도전성 재료의 형성은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 도전성 비아(102c)는 도 1 또는 도 2를 참조하여 위에서 설명되거나 또는 예시된 도전성 비아의 구성과 유사한 구성을 갖는다. 일부 실시예들에서, 도전성 부재들(102b)과 일부 도전성 비아들(102c)은 따로따로 또는 동시에 형성된다.
일부 실시예들에서, 도전성 부재들(102b)은 도전성 비아들(102c)의 퇴적 후에 형성된다. 일부 실시예들에서, 도전성 부재들(102b)과 도전성 비아들(102c)은 유전체 층(102a)의 제2 층(102a-2) 내에 형성된다. 일부 실시예들에서, 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)를 포함하는 도전성 부재들(102b)이 형성된다. 일부 실시예들에서, 도전성 부재들(102b)은 유전체 층(102a)의 제2 층(102a-2)의 부분을 제거하고 도전성 재료를 퇴적함으로써 형성된다. 일부 실시예들에서, 유전체 층(102a)에서의 제2 층(102a-2)의 부분의 제거는 도전성 비아들(102c)의 상부 표면들을 노출시키기 위한 포토리소그래피, 에칭 또는 임의의 다른 적합한 작업을 포함한다. 일부 실시예들에서, 도전성 재료의 형성은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업을 포함한다. 일부 실시예들에서, 도전성 부재들(102b)은 도 1 또는 도 2를 참조하여 위에서 설명되거나 또는 예시된 도전성 부재들의 구성과 유사한 구성을 갖는다. 일부 실시예들에서, 도전성 비아들(102c)과 도전성 부재들(102b-3 및 102b-4)의 에칭 작업들에는 그러면 도전성 재료의 단일 퇴적 작업이 뒤따른다. 일부 실시예들에서, 평탄화 작업, 이를테면 그라인딩, 화학 기계적 연마(CMP) 등이 도전성 부재들(102b)의 과도한 재료들을 제거하고 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)와 같은 레벨의 제2 층(102a-2)의 평탄화된 표면 레벨을 제공하도록 수행된다.
작업 403에서, 도파관(103)은 도 4d 내지 도 4h에 도시된 바와 같이 유전체 층(102a)의 제2 층(102a-2) 위에 부착되거나 또는 형성된다. 일부 실시예들에서, 도파관(103)은 도전성 부재들(102b) 또는 도전성 비아들(102c) 위에 형성된다. 일부 실시예들에서, 도파관(103)은 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4) 위에 퇴적된다. 일부 실시예들에서, 도파관(103)은 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4) 사이에 형성된다. 일부 실시예들에서, 도파관(103)은 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)에 커플링된다. 일부 실시예들에서, 도파관(103)는 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)에 전체적으로 또는 부분적으로 중첩된다.
일부 실시예들에서, 도파관(103)은, 도 4d에 예시된 바와 같이, 제작된 도파관을 유전체 층(102a)의 제2 층(102a-2)에 부착함으로써 형성된다. 일부 실시예들에서, 도파관(103)은 반도체 구조체(100)의 나머지 부분들, 예컨대, 상호접속 구조체(102)의 제2 층(102a-2) 및 도전성 부재들(102b)을 제작하기 위한 챔버와는 상이한 챔버에서 제작된다. 일부 실시예들에서, 도파관(103)과 유전체 층(102a)의 제2 층(102a-2)의 제작들은 별개의 챔버들에서 동시에 수행된다. 도파관(103)은 분말 야금을 사용하여 형성될 수도 있다. 일부 실시예들에서, 도파관(103)을 제작하는데 사용되는 분말 야금 스킴은 다음의 작업들, 즉, 기본 분말들의 준비; 기본 분말들과 첨가물들의 믹싱 또는 블렌딩; 분말들의 콤팩트화; 소결(sintering); 및 콤팩트화된 분말들의 마무리(finishing) 중 적어도 하나를 수반할 수도 있다. 일부 실시예들에서, 도파관(103)의 형성은 미리 결정된 온도보다 높은 온도(T1), 예컨대, 약 400℃에서 수행되는데, 미리 결정된 온도는 반도체 구조체(100)의 다른 부분들이 원하는 기능을 갖도록 제작될 수 있는 온도들보다 높다. 일부 실시예들에서, 온도(T1)은 약 600℃보다 높거나, 800℃보다 높거나, 또는 약 1000℃보다 높다. 제작되는 도파관(103)은 유전체 층(102a)에 부착되기 전에 of 타일, 프리즘, 직육면체, 디스크, 보드, 파이 조각(pie-slice) 또는 다른 적합한 구성들의 형상으로 제작될 수도 있다.
일부 실시예들에서, PNP(pick-and-place) 작업이 도파관(103)을 반도체 구조체(100)에 부착하는데 사용된다. 제작된 도파관(103)은 집히어서 캐리어(420)에 접착제 층(422)에 의해 부착된다. 일부 실시예들에서, 캐리어(420)는 유리, 세라믹, 실리콘 기판, 또는 다른 적합한 재료들로 만들어진다. 일부 실시예들에서, 접착제 층(422)은 캐리어(420) 상에 자외선(UV) 광을 조명함으로써 캐리어(420)로부터 분리 가능한 광감성 재료를 포함한다. 예를 들어, 접착제 층(422)은 LTHC(light-to-heat-conversion) 해제 필름, 에폭시, UV 글루 등일 수도 있다.
집히어 캐리어(420)에 부착된 후, 도파관(103)은 유전체 층(102a)의 제2 층(102a-2) 위에서 이동되고 로케이션, 예컨대, 제3 도전성 부재(102b-3)와 제4 도전성 부재(102b-4) 사이의 중앙 로케이션에 정렬된다. 유전체 층(102a)의 제2 층(102a-2) 위에서 도파관(103)을 따라 캐리어(420)를 이동시키고 도파관(103)을 유전체 층(102a)의 제2 층(102a-2)과 정렬시키기 위해 접합 도구가 사용된다. 도파관(103)이 제2 층(102a-2)과 정렬되는 경우, 접합 도구는 도파관(103)이 제2 층(102a-2)에 접근하고 도파관(103)이 유전체 층(102a)의 제2 층(102a-2)의 상부 표면과 맞물리게 할 수도 있다. 도파관(103)은 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)와 접촉하고 있을 수도 있다. 도파관(103)은 제3 도전성 부재(102b-3) 및 제4 도전성 부재(102b-4)와 전체적으로 또는 부분적으로 중첩될 수도 있다. 일부 실시예들에서, 정렬 마크들이 접합 도구에 의한 정렬 작업을 용이하게 하기 위해 반도체 구조체(100)가 제조되는 웨이퍼 상에 그리고 캐리어(420) 상에 형성될 수도 있다.
도 4e는 반도체 구조체(100) 상의 열 작업(430)을 예시한다. 열 작업(430)은 도파관(103)과 반도체 구조체(100) 사이의 접합 강도를 증가시킬 수도 있다. 열 작업(430)은 어닐링, 예컨대, 로(furnace) 어닐링 또는 RTA(rapid thermal anneal)를 포함할 수도 있다. 일부 실시예들에서, 열 작업(430)은 약 250℃의 온도에서 30 분 미만, 이를테면 약 10 분 동안 수행된다. 일부 실시예들에서, 열 작업(430)과 도 4d에 예시된 접합 작업은 제자리에서 수행된다.
캐리어(420)는, 도 4f에 도시된 바와 같이, 도파관(103)이 유전체 층(102)의 제2 층(102a-2)에 접합된 후 도파관(103) 및 반도체 구조체(100)로부터 해제 또는 분리된다. 일부 실시예들에서, 접착 층(422)이 캐리어(420)의 제거 동안 제거되거나 또는 에칭된다. 도 4g는 반도체 구조체(100)에 대한 열 작업(440)을 예시한다. 열 작업(440)은 열 작업(430)에 의해 제공된 것보다 더 큰 영구적 접합 강도를 도파관(103)과 반도체 구조체(100) 사이에 제공할 수도 있다. 열 작업(440)은 어닐링, 예컨대, 로 어닐링 또는 RTA(rapid thermal anneal)를 포함할 수도 있다. 일부 실시예들에서, 열 작업(440)은 약 250℃의 온도에서 30 분을 초과하는 기간, 이를테면 약 2 시간 동안 수행된다. 일부 실시예들에서, 열 작업(440)은 수행되고 도 4d에 예시된 접합 작업이 제자리에서 수행된다. 일부 실시예들에서, 도파관(103)은 위에서 설명되거나 또는 도 1, 도 2 또는 도 3에 예시된 도파관의 구성과 유사한 구성을 갖는다.
일부 실시예들에서, 유전체 층(102a)의 제3 층(102a-3)이, 도 4h에 도시된 바와 같이, 도파관(103)을 측방향으로 둘러싸도록 기판(101) 위에 퇴적된다. 일부 실시예들에서, 유전체 층(102a)의 제3 층(102a-3)의 형성은 스핀 코팅, 화학 기상 증착(CVD), 플라즈마 강호 CVD(PECVD), 고밀도 플라즈마 CVD(HDPCVD), 아-대기 CVD(SACVD), 대기압 CVD(APCVD), 금속 유기 CVD(MOCVD), 레이저 CVD(LCVD), 전자 빔(예컨대, 전자 총) 증발 또는 임의의 다른 적합한 작업들을 포함한다. 도파관(103)은 유전체 층(102a)의 제3 층(102a-3)의 유전상수보다 큰 유전상수를 가질 수도 있다. 유전체 층(102a)의 제3 층(102a-3)은 유전체 층(102a)의 제1 층(102a-1) 또는 제2 층(102a-2)의 재료와 동일하거나 또는 그 재료와 상이한 재료를 가질 수도 있다. 도 4i는 유전체 층(102a)의 제3 층(102a-3)에 대한 에칭 작업을 예시한다. 유전체 층(102)의 제3 층(102a-3)은 도파관(103)의 상부 표면을 노출하도록 박막화된다. 에칭 작업은 화학 기계적 연마(CMP), 건식 에칭, 습식 에칭, 레이저 에칭, 또는 임의의 다른 적합한 작업과 같은 평탄화를 포함할 수도 있다.
일부 실시예들에서, 도전성 비아들(102c)은 제3 층(102a-3)의 형성에 후속하여 유전체 층(102a)의 제3 층(102a-3)에 형성된다. 일부 실시예들에서, 도전성 비아들(102c)은 유전체 층(102a)의 제3 층(102a-3)의 부분을 제거하고 그 안에 도전성 재료를 형성함으로써 형성된다. 일부 실시예들에서, 유전체 층(102a)에서 제3 층(102a-3)의 부분의 제거는 포토리소그래피, 에칭 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 도전성 재료의 형성은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 제3 층(102a-3)의 상부 표면으로부터 도전성 재료의 과도한 부분들을 제거하고 도전성 비아들(102c)의 상부 표면들과 동일 평면인 제3 층(102a-3)의 표면을 제공하기 위해 평탄화 작업이 수행된다. 일부 실시예들에서, 도전성 비아들(102c)은 도 1 또는 도 2를 참조하여 설명된 도전성 비아들의 구성과 유사한 구성을 갖는다.
작업 404에서, 제1 도전성 부재(102b-1) 또는 제2 도전성 부재(102b-2)가, 도 4j에 도시된 바와 같이, 유전체 층(102a)의 제3 층(102a-3) 위에 형성된다. 일부 실시예들에서, 제1 도전성 부재(102b-1) 및 제2 도전성 부재(102b-2)를 포함하는 도전성 부재들(102b)이 형성된다. 일부 실시예들에서, 도파관(103)은 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2) 사이에 배치된다. 일부 실시예들에서, 도파관(103)은 제1 도전성 부재(102b-1) 및 제2 도전성 부재(102b-2)에 접속된다. 일부 실시예들에서, 도파관(103)은 제1 도전성 부재(102b-1) 및 제2 도전성 부재(102b-2)에 전체적으로 또는 부분적으로 중첩된다.
일부 실시예들에서, 제1 도전성 부재(102b-1) 또는 제2 도전성 부재(102b-2)는 평탄화된 유전체 층(102a)의 제3 층(102a-3) 상에 도전성 재료의 퇴적에 의해 형성된다. 일부 실시예들에서, 도전성 재료의 퇴적은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 제1 도전성 부재(102b-1)와 제2 도전성 부재(102b-2)는 도 1 또는 도 2를 참조하여 설명된 도전성 부재들의 구성들과 유사한 구성들을 갖는다. 그 결과, 유전체 층(102a), 도전성 부재들(102b) 및 도전성 비아들(102c)을 포함하는 상호접속 구조체(102)가 기판(101) 위에 형성된다. 일부 실시예들에서, 도파관(103)은 상호접속 구조체(102) 내에 또한 배치된다. 일부 실시예들에서, 도전성 부재들(102b) 또는 도파관(103) 위의 도전성 비아들(102c)은 도파관(103)의 배치 전 또는 후에 형성된다.
일부 실시예들에서, 도파관(103)의 형성 후, RDL(106)이 도 4k에 도시된 바와 같이 상호접속 구조체(102) 위에 형성된다. 일부 실시예들에서, 제2 유전체 층(106a) 및 제2 패드들(106b)을 포함하는 RDL(106)이 형성된다. 일부 실시예들에서, 제2 패드(106b)는 도전성 부재(102b) 위에 형성되고 그 도전성 부재에 전기적으로 접속된다. 일부 실시예들에서, 제2 패드들(106b)은 유전체 층(102a) 및 도전성 부재들(102b) 위에 도전성 재료를 배치함으로써 형성된다. 일부 실시예들에서, 제2 패드들(106b)은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업들에 의해 형성된다.
일부 실시예들에서, 제2 유전체 층(106a)은 유전체 층(102a) 위에 배치된다. 일부 실시예들에서, 제2 유전체 층(106a)은 스핀 코팅, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDPCVD) 또는 임의의 다른 적합한 작업들에 의해 퇴적된다. 일부 실시예들에서, 제2 유전체 층(106a)의 부분들은 제2 패드들(106b)을 적어도 부분적으로 노출시키도록 제거된다. 일부 실시예들에서, 제2 유전체 층(106a)의 부분들은 포토리소그래피, 에칭 또는 임의의 다른 적합한 작업들에 의해 제거된다. 일부 실시예들에서, 제2 유전체 층(106a) 및 제2 패드들(106b)은 도 1 또는 도 2를 참조하여 설명된 유전체 층 및 패드들의 구성들과 유사한 구성을 갖는다.
일부 실시예들에서, 하나 이상의 제2 도전성 범프들(107)이 도 4k에 도시된 바와 같이 제2 패드들(106b) 위에 제작된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 각각의 제2 패드들(106b)에 접합된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 볼 드로핑(ball dropping), 솔더 페이스팅, 스텐실 프린팅 또는 임의의 다른 적합한 작업들에 의해 제작된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 퇴적된 후에 리플로우된다.
작업 405에서, 제1 다이(104)가 형성되고 도 4l에 도시된 바와 같이 RDL(106) 위에 배치된다. 일부 실시예들에서, 제1 다이(104)는 기판(101)에 접합된다. 일부 실시예들에서, 제1 다이(104)는 송신 다이 또는 드라이버 다이이다. 일부 실시예들에서, 제1 다이(104)는 송신 회로 또는 송신기를 포함한다. 일부 실시예들에서, 제1 다이(104)의 송신 회로는 전기 신호를 생성하도록 구성된다. 일부 실시예들에서, 제1 다이(104)는 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 전기적으로 접속된다. 일부 실시예들에서, 전기 신호는 도 3a 또는 도 3b를 참조하여 제1 다이(104)로부터 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)로 송신된다. 일부 실시예들에서, 제1 다이(104)는 도 1 또는 도 2를 참조하여 설명된 제1 다이의 구성과 유사한 구성을 갖는다.
일부 실시예들에서, 제1 다이(104)는 도전성 부재들(102b) 또는 도전성 비아들(102c)에 제2 도전성 범프들(107)을 통해 전기적으로 접속된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 제1 다이(104)와 RDL(106) 사이에 배치되어 제1 다이(104)를 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 전기적으로 접속시킨다. 일부 실시예들에서, 제2 도전성 범프들(107)은 제2 패드들(106b)에 접합되어서, 제1 다이(104)는 비아들(101c), 도전성 부재들(102b) 또는 도전성 비아들(102c)에 전기적으로 접속된다. 일부 실시예들에서, 제1 다이(104)로부터의 전기 신호는 제1 도전성 부재(102b-1) 또는 제3 도전성 부재(102b-3)에 제2 도전성 범프들(107)를 통해 송신된다.
작업 406에서, 제2 다이(105)가 형성되고 도 4l에 도시된 바와 같이 RDL(106) 위에 배치된다. 일부 실시예들에서, 제2 다이(105)는 제1 다이(104)에 인접하게 그리고 떨어져서 배치된다. 일부 실시예들에서, 제2 다이(105)는 수신 다이 또는 수신기 다이이다. 일부 실시예들에서, 제2 다이(105)는 수신 회로 또는 수신기이다. 일부 실시예들에서, 제2 다이(105)의 수신 회로는 전기 신호를 수신하도록 구성된다. 일부 실시예들에서, 제2 다이(105)는 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 전기적으로 접속된다. 일부 실시예들에서, 제1 다이(104)로부터 생성된 전기 신호는 전자기 신호로 변환되고, 그 전자기 신호는 제1 다이(104)로부터, 도파관(103)을 통해 그리고 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 송신된다. 전자기 신호는 그 다음에 제2 다이(105)에 의해 수신되는 전기 신호로 변환되어서, 제1 다이(104)로부터의 전기 신호는 제2 다이(105)에 도파관(103)을 통해 송신된다. 일부 실시예들에서, 제2 다이(105)는 도 1 또는 도 2를 참조하여 설명된 제2 다이의 구성과 유사한 구성을 갖는다.
일부 실시예들에서, 제2 다이(105)는 도전성 부재(102b) 또는 도전성 비아(102c)에 제2 도전성 범프(107)를 통해 전기적으로 접속된다. 일부 실시예들에서, 제2 도전성 범프(107)는 제2 다이(105)와 RDL(106) 사이에 배치되어 제2 다이(105)를 제2 도전성 부재(102b-2) 또는 제4 도전성 부재(102b-4)에 전기적으로 접속된다. 일부 실시예들에서, 제2 도전성 범프들(107)은 제2 패드들(106b)에 접합되어서, 제2 다이(105)는 비아들(101c), 도전성 부재들(102b) 또는 도전성 비아들(102c)에 전기적으로 접속된다. 일부 실시예들에서, 도파관(103), 제3 도전성 부재(102b-3) 또는 제4 도전성 부재(102b-4)를 통해 송신되는 전기 신호 제2 다이(105)에 의해 제2 도전성 범프들(107)을 통해 수신된다.
일부 실시예들에서, 제1 다이(104) 및 제2 다이(105)의 배치 후, 언더필 재료(108)가, 도 4m에 도시된 바와 같이, 제2 도전성 범프들(107)을 둘러싸도록 배치된다. 일부 실시예들에서, 언더필 재료(108)는 제1 다이(104) 및 제2 다이(105)를 둘러싸고 인접한 제2 도전성 범프들(107) 사이의 갭들을 채운다. 일부 실시예들에서, 언더필 재료(108)는 플로잉(flowing), 주입 또는 임의의 다른 적합한 작업들에 의해 배치된다. 일부 실시예들에서, 언더필 재료(108)는 도 1 또는 도 2를 참조하여 설명된 언더필 재료의 구성과 유사한 구성을 갖는다.
작업 407에서, 성형 화합물(109)이, 도 4n에 도시된 바와 같이, 형성된다. 일부 실시예들에서, 성형 화합물(109)은 RDL(106), 상호접속 구조체(102) 및 기판(101) 위에 형성된다. 일부 실시예들에서, 성형 화합물(109)은 제1 다이(104), 제2 다이(105), 언더필 재료(108) 및 제2 도전성 범프들(107)을 둘러싼다. 일부 실시예들에서, 성형 화합물(109)은 트랜스퍼 성형(transfer molding), 주입 성형, 오버 몰딩(over molding) 또는 임의의 다른 적합한 작업에 의해 형성된다. 일부 실시예들에서, 성형 화합물(109)은 제1 다이(104) 또는 제2 다이(105)의 표면을 노출시키도록 그라인딩된다. 일부 실시예들에서, 성형 화합물(109)은 그라인딩, 평탄화, 화학 기계적 연마(CMP) 또는 임의의 다른 적합한 작업에 의해 그라인딩된다. 일부 실시예들에서, 성형 화합물(109)은 도 1 또는 도 2를 참조하여 설명된 성형 화합물의 구성과 유사한 구성을 갖는다.
일부 실시예들에서, 기판(101)은 도 4o에 도시된 바와 같이 비아들(101c)을 노출시키도록 제2 표면(101b)이 그라인딩된다. 일부 실시예들에서, 제2 표면(101b)은 새로운 제2 표면(101b')이 되도록 그라인딩된다. 일부 실시예들에서, 캐리어가 제1 다이(104), 제2 다이(105) 및 성형 화합물(109)에 접착제에 의해 임시로 부착된 다음, 기판(101)은 제2 표면(101b)이 그라인딩된다. 일부 실시예들에서, 캐리어는 실리콘 또는 유리를 포함한다. 일부 실시예들에서, 접착제는 LTHC(light to heat conversion) 해제 필름, UV 글루, 에폭시 등이다. 일부 실시예들에서, 기판(101)은 뒷면 그라인딩, CMP 또는 임의의 다른 적합한 작업들에 의해 그라인딩된다.
일부 실시예들에서, 제1 패드(101d)가 도 4p에 도시된 바와 같이 기판(101) 위에 형성된다. 일부 실시예들에서, 제1 패드들(101d)은 기판(101)의 새로운 제2 표면(101b') 위에 형성된다. 일부 실시예들에서, 제1 패드들(101d)은 대응하는 비아들(101c) 위에 형성되고 전기적으로 접속된다. 일부 실시예들에서, 제1 패드들(101d)은 기판(101) 위에 도전성 재료를 배치함으로써 형성된다. 일부 실시예들에서, 도전성 재료의 형성은 스퍼터링, 전기도금 또는 임의의 다른 적합한 작업들을 포함한다. 일부 실시예들에서, 제1 패드들(101d)은 도 1 또는 도 2를 참조하여 설명된 패드들의 구성들과 유사한 구성들을 갖는다.
일부 실시예들에서, 하나 이상의 제1 도전성 범프들(101e)이 기판(101) 위에 제작된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 도전성 부재들(102b)에 비아들(101c)을 통해 전기적으로 접속된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 제1 도전성 부재(102b-1), 제2 도전성 부재(102b-2), 제3 도전성 부재(102b-3) 또는 제4 도전성 부재(102b-4)에 비아들(101c)을 통해 전기적으로 접속된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 제1 패드들(101d) 위에 배치된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 도파관(103)의 형성 전 또는 후에 배치된다. 일부 실시예들에서, 제1 도전성 범프(101e)는 제1 다이(104) 및 제2 다이(105)의 배치 전에 배치된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 볼 드로핑, 솔더 페이스팅, 스텐실 프린팅 또는 임의의 다른 적합한 작업들에 의해 제작된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 제작 후에 리플로우된다. 일부 실시예들에서, 제1 도전성 범프들(101e)은 도 1 또는 도 2를 참조하여 설명된 제1 도전성 범프들의 구성들과 유사한 구성들을 갖는다. 일부 실시예들에서, 다이싱 작업이 반도체 구조체(100)를 개별 다이들로 나누기 위해 수행된다. 다이싱 또는 싱귤레이션 작업은 레이저 블레이드 등에 의해 수행될 수도 있다. 일부 실시예들에서, 반도체 구조체(100)가 형성되는데, 반도체 구조체(100)는 도 1을 참조하여 설명된 반도체 구조체의 구성과 유사한 구성을 갖는다.
다른 특징들 및 공정들이 또한 포함될 수도 있다. 예를 들어, 테스팅 구조체들이 3D 패키징 또는 3DIC 디바이스들의 검증 테스팅을 돕기 위해 포함될 수도 있다. 테스팅 구조체들은, 예를 들어, 3D 패키징 또는 3DIC의 테스팅, 프로브들 및/또는 프로브 카드들의 사용 등을 허용하는, 재배선 층에 또는 기판 상에 형성된 테스트 패드들을 포함할 수도 있다. 검증 테스팅은 중간 구조체들뿐만 아니라 최종 구조체에 대해 수행될 수도 있다. 덧붙여, 여기에 개시된 구조체들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스팅 수법들과 연계하여 사용될 수도 있다.
일 실시예에 따르면, 반도체 구조체를 제조하는 방법은: 기판을 제공하는 단계; 기판 위에 제1 유전체 층을 퇴적하는 단계; 제1 유전체 층에 도파관을 부착하는 단계; 도파관을 측방향으로 둘러싸도록 제2 유전체 층을 퇴적하는 단계; 및 제2 유전체 층 및 도파관 위에 제1 도전성 부재 및 제2 도전성 부재 ― 제1 도전성 부재 및 제2 도전성 부재는 도파관과 접촉하고 있음 ― 를 형성하는 단계를 포함한다. 도파관은 제1 도전성 부재와 제2 도전성 부재 사이에 전자기 신호를 송신하도록 구성된다.
일 실시예에 따르면, 반도체 구조체를 제조하는 방법은, 기판 위에 유전체 층을 퇴적하는 단계; 유전체 층 위에 제1 도전성 부재 및 제2 도전성 부재를 형성하는 단계; 각각 제1 도전성 부재 및 제2 도전성 부재에 도파관의 제1 단부 및 제2 단부를 접합하는 단계; 및 도파관의 제1 단부 및 제2 단부에 각각 접촉하도록 제3 도전성 부재 및 제4 도전성 부재를 형성하는 단계를 포함한다.
일 실시예에 따르면, 반도체 구조체가 기판과 기판 위에 배치되는 재배선 층을 포함한다. 재배선 층은, 기판 위의 제1 유전체 층; 제1 유전체 층 내의 제1 도전성 부재 및 제2 도전성 부재; 제1 유전체 층 위에 있고 제1 도전성 부재 및 제2 도전성 부재에 접합되는 도파관; 도파관을 측방향으로 둘러싸는 제2 유전체 층; 도파관에 커플링되는 제3 도전성 부재 및 제4 도전성 부재; 및 제1 유전체 층 내의 그리고 제1 도전성 부재와 기판의 표면 사이의 제5 도전성 부재를 포함한다. 반도체 구조체는 재배선 층 위의 그리고 제1 도전성 부재에 전기적으로 접속되는 반도체 다이를 더 포함한다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시물의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 명세서에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예
실시예 1. 반도체 구조체를 제조하는 방법에 있어서,
기판을 제공하는 단계;
상기 기판 위에 제1 유전체 층을 퇴적하는 단계;
상기 제1 유전체 층에 도파관을 부착하는 단계;
상기 도파관을 측방향으로 둘러싸도록 제2 유전체 층을 퇴적하는 단계; 및
상기 제2 유전체 층과 상기 도파관 위에 제1 도전성 부재와 제2 도전성 부재를 형성하는 단계 - 상기 제1 도전성 부재와 상기 제2 도전성 부재는 상기 도파관과 접촉함 - 를 포함하고,
상기 도파관은 상기 제1 도전성 부재와 상기 제2 도전성 부재 사이에 전자기 신호를 송신하도록 구성되는 것인, 반도체 구조체를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 유전체 층에의 상기 도파관의 상기 부착하는 단계에 앞서, 캐리어에 상기 도파관을 부착하고 상기 제1 도전성 부재와 상기 제2 도전성 부재 사이의 로케이션에 상기 도파관을 정렬시키는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 도파관으로부터 상기 캐리어를 분리하고 분리에 후속하여 상기 반도체 구조체에 대해 열 작업을 수행하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 유전체 층에의 상기 도파관의 상기 부착하는 단계에 후속하여 상기 반도체 구조체를 어닐링하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 유전체 층에 도파관을 부착하는 단계에 앞서, 상기 제1 유전체 층을 퇴적하기 위한 제2 챔버와는 상이한 제1 챔버에서 도파관을 제작하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 6. 실시예 5에 있어서, 상기 도파관의 상기 제작하는 단계는, 상기 제1 유전체 층이 퇴적되는 제2 온도를 초과하는 제1 온도에서 상기 도파관을 제작하는 단계를 포함하는 것인, 반도체 구조체를 제조하는 방법.
실시예 7. 실시예 1에 있어서, 각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재와 정렬되는 제3 도전성 부재 및 제4 도전성 부재를 형성하는 단계를 더 포함하고, 상기 제3 도전성 부재와 상기 제4 도전성 부재는 상기 도파관과 접촉하는 것인, 반도체 구조체를 제조하는 방법.
실시예 8. 실시예 7에 있어서, 상기 제1 도전성 부재와 상기 제3 도전성 부재 사이의 또는 상기 제2 도전성 부재와 상기 제4 도전성 부재 사이의 상기 도파관의 적어도 부분이 공진 공동으로서 형성되고 상기 전자기 신호와 전기 신호 사이의 변환을 수행하는 것인, 반도체 구조체를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 제1 유전체 층 위에 제1 다이와 제2 다이를 배치하는 단계를 더 포함하고, 상기 제1 다이 및 상기 제2 다이 중 적어도 하나는 상기 전자기 신호로 변환될 상기 전기 신호를 생성하도록 구성되는 회로를 포함하는 것인, 반도체 구조체를 제조하는 방법.
실시예 10. 실시예 1에 있어서, 상기 도파관의 유전 상수가 상기 제2 유전체 층의 유전 상수보다 실질적으로 더 큰 것인, 반도체 구조체를 제조하는 방법.
실시예 11. 실시예 1에 있어서, 각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재 위에 제1 다이 및 제2 다이를 배치하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 12. 실시예 1에 있어서, 상기 제1 도전성 부재와 상기 제2 도전성 부재는 상기 제2 유전체 층 위에서 측방향으로 연장되는 것인, 반도체 구조체를 제조하는 방법.
실시예 13. 반도체 구조체를 제조하는 방법에 있어서,
기판 위에 유전체 층을 퇴적하는 단계;
상기 유전체 층 위에 제1 도전성 부재와 제2 도전성 부재를 형성하는 단계;
각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재에 도파관의 제1 단부 및 제2 단부를 접합하는 단계; 및
상기 도파관의 상기 제1 단부 및 상기 제2 단부에 각각 접촉하도록 제3 도전성 부재 및 제4 도전성 부재를 형성하는 단계를 포함하는, 반도체 구조체를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 기판의 적어도 부분을 통해 연장하는 도전성 비아를 형성하는 단계; 및
상기 도전성 비아에 의해 도전성 범프에 상기 제1 도전성 부재 또는 상기 제2 도전성 부재를 전기적으로 접속시키도록 상기 기판 위에 상기 도전성 범프를 배치하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 15. 실시예 13에 있어서,
각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재 위에 제1 다이 및 제2 다이를 배치하는 단계; 및
상기 제1 도전성 부재에 상기 제1 다이를 또는 상기 제2 도전성 부재에 상기 제2 다이를 전기적으로 접속시키도록 상기 제1 다이와 상기 유전체 층 사이에 또는 상기 제2 다이와 상기 유전체 층 사이에 도전성 범프를 형성하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 16. 실시예 13에 있어서, 상기 도파관의 상기 제1 단부 및 상기 제2 단부에 각각 접촉하는 제5 도전성 부재 및 제6 도전성 부재를 형성하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 17. 실시예 16에 있어서, 접지에 상기 제2, 상기 제4, 상기 제5 및 상기 제6 도전성 부재들을 전기적으로 접속시키는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 18. 실시예 13에 있어서, 상기 도파관에 대향하는 상기 제1 및 상기 제2 도전성 부재들의 측에 제7 도전성 부재를 형성하고 상기 제7 도전성 부재를 전기적으로 접지시키는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
실시예 19. 반도체 구조체에 있어서,
기판;
상기 기판 위에 배치되는 재배선 층으로서,
상기 기판 위의 제1 유전체 층;
상기 제1 유전체 층 내의 제1 도전성 부재 및 제2 도전성 부재;
상기 제1 유전체 층 위에 있고 상기 제1 도전성 부재 및 상기 제2 도전성 부재에 접합되는 도파관;
상기 도파관을 측방향으로 둘러싸는 제2 유전체 층;
상기 도파관에 커플링되는 제3 도전성 부재 및 제4 도전성 부재; 및
상기 제1 유전체 층 내의, 그리고 상기 제1 도전성 부재와 상기 기판의 표면 사이의 제5 도전성 부재
를 포함하는, 상기 재배선 층; 및
상기 재배선 층 위에 있고 상기 제1 도전성 부재에 전기적으로 접속되는 반도체 다이를 포함하는, 반도체 구조체.
실시예 20. 실시예 19에 있어서, 상기 도파관은 상기 제1 유전체 층의 유전 상수보다 큰 유전 상수를 포함하는 것인, 반도체 구조체.

Claims (10)

  1. 반도체 구조체를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 제1 유전체 층을 퇴적하는 단계;
    상기 제1 유전체 층에 도파관을 부착하는 단계;
    상기 도파관을 측방향으로 둘러싸도록 제2 유전체 층을 퇴적하는 단계; 및
    상기 제2 유전체 층과 상기 도파관 위에 제1 도전성 부재와 제2 도전성 부재를 형성하는 단계 - 상기 제1 도전성 부재와 상기 제2 도전성 부재는 상기 도파관과 접촉함 - 를 포함하고,
    상기 도파관은 상기 제1 도전성 부재와 상기 제2 도전성 부재 사이에 전자기 신호를 송신하도록 구성되는 것인, 반도체 구조체를 제조하는 방법.
  2. 청구항 1에 있어서, 상기 제1 유전체 층에의 상기 도파관의 상기 부착하는 단계에 앞서, 캐리어에 상기 도파관을 부착하고 상기 제1 도전성 부재와 상기 제2 도전성 부재 사이의 로케이션에 상기 도파관을 정렬시키는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
  3. 청구항 1에 있어서, 상기 제1 유전체 층에의 상기 도파관의 상기 부착하는 단계에 후속하여 상기 반도체 구조체를 어닐링하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
  4. 청구항 1에 있어서, 상기 제1 유전체 층에 도파관을 부착하는 단계에 앞서, 상기 제1 유전체 층을 퇴적하기 위한 제2 챔버와는 상이한 제1 챔버에서 도파관을 제작하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
  5. 청구항 1에 있어서, 각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재와 정렬되는 제3 도전성 부재 및 제4 도전성 부재를 형성하는 단계를 더 포함하고, 상기 제3 도전성 부재와 상기 제4 도전성 부재는 상기 도파관과 접촉하는 것인, 반도체 구조체를 제조하는 방법.
  6. 청구항 1에 있어서, 상기 도파관의 유전 상수가 상기 제2 유전체 층의 유전 상수보다 더 큰 것인, 반도체 구조체를 제조하는 방법.
  7. 청구항 1에 있어서, 각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재 위에 제1 다이 및 제2 다이를 배치하는 단계를 더 포함하는, 반도체 구조체를 제조하는 방법.
  8. 청구항 1에 있어서, 상기 제1 도전성 부재와 상기 제2 도전성 부재는 상기 제2 유전체 층 위에서 측방향으로 연장되는 것인, 반도체 구조체를 제조하는 방법.
  9. 반도체 구조체를 제조하는 방법에 있어서,
    기판 위에 유전체 층을 퇴적하는 단계;
    상기 유전체 층 위에 제1 도전성 부재와 제2 도전성 부재를 형성하는 단계;
    각각 상기 제1 도전성 부재 및 상기 제2 도전성 부재에 도파관의 제1 단부 및 제2 단부를 접합하는 단계; 및
    상기 도파관의 상기 제1 단부 및 상기 제2 단부에 각각 접촉하도록 제3 도전성 부재 및 제4 도전성 부재를 형성하는 단계를 포함하는, 반도체 구조체를 제조하는 방법.
  10. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 배치되는 재배선 층으로서,
    상기 기판 위의 제1 유전체 층;
    상기 제1 유전체 층 내의 제1 도전성 부재 및 제2 도전성 부재;
    상기 제1 유전체 층 위에 있고 상기 제1 도전성 부재 및 상기 제2 도전성 부재에 접합되는 도파관;
    상기 도파관을 측방향으로 둘러싸는 제2 유전체 층;
    상기 도파관에 커플링되는 제3 도전성 부재 및 제4 도전성 부재; 및
    상기 제1 유전체 층 내의, 그리고 상기 제1 도전성 부재와 상기 기판의 표면 사이의 제5 도전성 부재
    를 포함하는, 상기 재배선 층; 및
    상기 재배선 층 위에 있고 상기 제1 도전성 부재에 전기적으로 접속되는 반도체 다이를 포함하는, 반도체 구조체.
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