KR20210027672A - 화소 회로 - Google Patents

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KR20210027672A
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김현준
정경훈
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Abstract

본 발명의 화소 회로는, 게이트 전극이 제1 노드에 접속되고, 소스 전극이 제1 전원선에 접속되며 드레인 전극이 제2 전원선에 접속되는 제1 트랜지스터; 상기 제1 전원선 및 상기 제1 트랜지스터의 사이 또는 상기 제2 전원선 및 상기 제1 트랜지스터의 사이에 연결된 발광 소자; 데이터선과 상기 제1 노드 사이에 접속되며, 게이트 전극에 제1 주사선이 연결된 제2 트랜지스터; 상기 제1 노드와 상기 제1 트랜지스터의 소스 전극 사이에 접속되는 제1 커패시터; 게이트 전극이 제2 노드에 접속되고, 상기 제1 노드와 상기 제1 전원선 사이에 접속되는 제3 트랜지스터; 상기 제2 노드와 상기 데이터선 사이에 접속되고, 게이트 전극에 제2 주사선이 연결된 제4 트랜지스터; 및 상기 제2 노드와 제1 제어선 사이에 접속되는 제2 커패시터를 포함한다.

Description

화소 회로{PIXEL CIRCUIT}
본 발명은 화소 회로에 관한 것이다.
종래 LED(Light Emitting Diode) 디스플레이 패널은 PM(Passive Matrix) 구동이 주류를 이루었지만, 저전력화를 위해서는 AM(Active Matrix) 구동이 필요하다. 최근 OLED(Organic Light Emitting Diode) 디스플레이 패널에는 AM 구동 회로가 적용되고 있으나, OLED와 달리 LED의 경우, 구동 전류 크기에 따른 컬러 시프트(Color Shift) 현상이 OLED보다 커서 OLED 디스플레이에 적용되는 AM 구동 회로를 LED 디스플레이에 그대로 적용하기는 어려운 실정이다.
구체적으로, 계조 표현을 위해 계조마다 구동 전류의 진폭을 달리하는 진폭 변조(Pulse Amplitude Modulation) 구동 방식이 OLED 디스플레이에 널리 채용되고 있으나, 종래의 진폭 변조 구동 회로를 그대로 LED 디스플레이에 적용하는 경우, 계조마다 색깔이 크게 변화하는 컬러 시프트 문제가 발생하게 된다.
해결하고자 하는 기술적 과제는, 컬라 시프트를 저감할 수 있는 화소 회로를 제공하는 데 있다.
본 발명의 한 실시예에 따른 화소 회로는, 게이트 전극이 제1 노드에 접속되고, 소스 전극이 제1 전원선에 접속되며 드레인 전극이 제2 전원선에 접속되는 제1 트랜지스터; 상기 제1 전원선 및 상기 제1 트랜지스터의 사이 또는 상기 제2 전원선 및 상기 제1 트랜지스터의 사이에 연결된 발광 소자; 데이터선과 상기 제1 노드 사이에 접속되며, 게이트 전극에 제1 주사선이 연결된 제2 트랜지스터; 상기 제1 노드와 상기 제1 트랜지스터의 소스 전극 사이에 접속되는 제1 커패시터; 게이트 전극이 제2 노드에 접속되고, 상기 제1 노드와 상기 제1 전원선 사이에 접속되는 제3 트랜지스터; 상기 제2 노드와 상기 데이터선 사이에 접속되고, 게이트 전극에 제2 주사선이 연결된 제4 트랜지스터; 및 상기 제2 노드와 제1 제어선 사이에 접속되는 제2 커패시터를 포함한다.
상기 제1 제어선은 제1 기간 동안 점차적으로 감소하거나 점차적으로 증가하는 전압을 공급할 수 있다.
상기 제2 전원선의 전압은 상기 제1 기간에서 상기 제1 전원선의 전압보다 높을 수 있다.
상기 화소 회로는, 상기 제2 노드와 상기 제1 전원선 사이에 접속되고, 게이트 전극에 제2 제어선이 연결된 상기 제5 트랜지스터를 더 포함할 수 있다.
상기 제4 트랜지스터는 상기 제2 트랜지스터와 턴-온 기간이 중첩되지 않을 수 있다.
상기 제1 기간보다 짧은 제2 기간이 경과된 이후, 상기 제3 트랜지스터는 턴-온되고, 상기 제1 트랜지스터는 턴-오프될 수 있다.
상기 제1 주사선과 상기 제2 제어선은 동일한 노드에 연결될 수 있다.
상기 제5 트랜지스터는 상기 제2 트랜지스터와 턴-온 기간이 중첩되지 않을 수 있다.
상기 화소 회로는, 상기 제2 커패시터와 상기 제1 제어선 사이에 접속되고, 게이트 전극에 제3 제어선이 연결된 제6 트랜지스터를 더 포함할 수 있다.
상기 제6 트랜지스터는 상기 제1 기간 동안 턴-온될 수 있다.
상기 화소 회로는, 제3 전원선; 및 제3 노드와 상기 제3 전원선 사이에 접속되고, 게이트 전극에 상기 제2 주사선이 연결된 제7 트랜지스터를 더 포함할 수 있다.
상기 제3 전원선의 전압은 상기 제1 제어선의 상기 제1 기간의 초기 공급 전압과 동일한 전압으로 설정될 수 있다.
상기 화소 회로는, 상기 제3 노드와 제4 전원선 사이에 접속되는 제3 커패시터를 더 포함할 수 있다.
상기 제1 트랜지스터는 N형 트랜지스터이고, 상기 제2 트랜지스터 내지 제7 트랜지스터는 P형 트랜지스터일 수 있다.
상기 제1 트랜지스터의 소스 전극과 상기 제2 전원선 사이에 상기 발광 소자를 구비할 수 있다.
상기 제1 트랜지스터의 드레인 전극과 상기 제1 전원선 사이에 상기 발광 소자를 구비할 수 있다.
본 발명의 일 실시 예에 의한 화소 회로에 따르면, 컬러 시프트를 저감할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 화소의 제1 실시 예를 나타내는 도면이다.
도 3a, 3b 및 도 4a 내지 4e는 도 2의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b는 다른 실시 예들에 따른 화소의 구동 방법을 나타내는 도면이다.
도 6은 본 발명의 도 1에 도시된 화소의 제2 실시 예를 나타내는 도면이다.
도 7은 도 6의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 8는 본 발명의 도 1에 도시된 화소의 제3 실시 예를 나타내는 도면이다.
도 9는 도 8의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 도 1에 도시된 화소의 제4 실시 예를 나타내는 도면이다.
도 11은 도 10의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 도 1에 도시된 화소의 제5 실시 예를 나타내는 도면이다.
본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 동일한 구성의 중복 설명은 되도록 생략하기로 한다.
이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
본 개시에서 사용한 용어는 실시 예를 설명하기 위해 사용된 것으로, 본 개시를 제한 및/또는 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 사용된 "제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 통신적으로) 연결되어((operatively or communicatively) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제 3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시 예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 및 화소부(14)를 포함할 수 있다.
타이밍 제어부(11)는 외부 프로세서로부터 각각의 영상 프레임에 대한 계조 값들 및 제어 신호들을 수신할 수 있다. 타이밍 제어부(11)는 표시 장치(10)의 사양(specification)에 대응하도록 계조 값들을 렌더링(rendering)할 수 있다. 예를 들어, 외부 프로세서는 각각의 단위 도트(unit dot)에 대해서 적색 계조 값, 녹색 계조 값, 청색 계조 값을 제공할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(pentile) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조 값에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조 값들의 렌더링이 필요하다. 각각의 계조 값에 화소가 1대 1 대응하는 경우, 계조 값들의 렌더링이 불필요할 수도 있다. 렌더링되거나 렌더링되지 않은 계조 값들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 프레임 표시를 위하여 데이터 구동부(12), 주사 구동부(13) 등에 각각의 사양에 적합한 제어 신호들을 제공할 수 있다.
데이터 구동부(12)는 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(D1, D2, D3, Dn)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소행 단위로 데이터 라인들(D1~Dn)에 인가할 수 있다. n은 0보다 큰 정수일 수 있다.
특히, 데이터 구동부(12)는, 도 1에는 명확히 도시하지 않았지만, 본 발명의 다양한 실시 예들에 따라, 구동 전류의 진폭 및 펄스 폭을 설정하기 위한 진폭 설정 전압, 펄스 폭 설정 전압, 선형 변화 전압을, 각 화소 회로에 인가할 수 있다. 주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(SC1, SC2, SC3, SCm)에 제공할 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 주사 라인들(SC1, SC2, SC3, SCm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 쉬프트 레지스터들(shift registers) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터선, 주사선에 연결될 수 있다. i 및 j는0보다 큰 정수일 수 있다. 화소(PXij)는 스캔 트랜지스터가 i 번째 주사선 및 j 번째 데이터선과 연결된 화소를 의미할 수 있다. 예를 들어, 화소(PXij)의 주사 입력 단자는 i 번째 주사선과 연결되고, 화소(PXij)의 데이터 입력 단자는 j 번째 데이터선과 연결될 수 있다.
한편, 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13) 는 프로세서의 제어를 받아, 구동 전류의 듀티비가 가변되는 펄스폭 변조 및 구동 전류의 진폭이 가변되는 진폭 변조 중 적어도 하나를 이용하여 발광 소자의 휘도를 제어할 수 있다. 또한, 펄스폭 변조 신호는 광원들의 점등 및 소등의 비율을 제어하며, 그 듀티비(duty ratio)는 프로세서로부터 입력되는 디밍값에 따라 결정될 수 있다.
도 2는 도 1에 도시된 화소의 제1 실시 예를 나타내는 도면이다.
도 2를 참조하면, 화소(PXija)는 트랜지스터들(T1, T2, T3, T4, T5), 커패시터들(C1, C2), 및 발광 소자(LED)를 포함한다.
이하에서는 P형 트랜지스터로 구성된 회로를 예로 들어 설명한다. 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, N형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다. 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 도통되는 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 접속되고, 소스 전극이 제1 전원선(VDDL)에 접속되며 드레인 전극이 제2 전원선(VSSL)에 접속될 수 있다. 제1 트랜지스터(T1)를 구동 트랜지스터로 명명할 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1) 사이에 접속되며, 게이트 전극에 제1 주사선(SC2i-1)이 연결될 수 있다. 제2 트랜지스터(T2)를 진폭 설정 트랜지스터로 명명할 수 있다.
제3 트랜지스터(T3)는 게이트 전극이 제2 노드(N2)에 접속되고, 제1 노드(N1)와 제1 전원선(VDDL) 사이에 접속될 수 있다. 제3 트랜지스터(T3)는 발광 제어 트랜지스터로 명명할 수 있다.
제4 트랜지스터(T4)는 제2 노드(N2)와 데이터선(Dj) 사이에 접속되고, 게이트 전극에 제2 주사선(SC2i)이 연결될 수 있다. 제4 트랜지스터(T4)는 펄스 폭 설정트랜지스터로 명명할 수 있다.
제5 트랜지스터(T5)는 제2 노드(N2)와 제1 전원선(VDDL) 사이에 접속되고, 게이트 전극에 제2 제어선(RSTL)이 연결될 수 있다. 제5 트랜지스터(T5)는 초기화 트랜지스터로 명명할 수 있다. 다른 실시 예에서, 제2 제어선(RSTL)은 제1 주사선(SC2i-1)과 동일한 노드에 연결될 수도 있다.
제1 커패시터(C1)는 제1 노드(N1)와 제1 트랜지스터(T1)의 소스 전극 사이에 연결될 수 있다.
제2 커패시터(C2)는 제2 노드(N2)와 제1 제어선(SWPL) 사이에 연결될 수 있다. 제2 커패시터(C2)에 연결된 제1 제어선(SWPL)의 제1 제어 전압(SWP)이 하강하면 제2 커패시터(C2)의 커플링(Coupling)에 의하여 제2 노드(N2)의 전압도 하강된다. 제2 노드(N2)의 전압이 제3 트랜지스터(T3)의 문턱 전압 이하로 하강하면, 제3 트랜지스터(T3)는 도통 상태가 된다.
발광 소자(LED)는 애노드가 제1 트랜지스터(T1)의 드레인 전극에 연결되고, 캐소드가 제2 전원선(VSSL)에 연결될 수 있다. 발광 소자(LED)는 유기 발광 다이오드, 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등으로 구성될 수 있다.
제1 전원선(VDDL)에는 제1 전원 전압이 인가되고, 제2 전원선(VSSL)에는 제2 전원 전압이 인가된다. 예를 들어, 제1 전원 전압은 제2 전원 전압보다 크거나 작을 수 있다. 예를 들어, 제1 전원 전압은 제1 기간 동안 제2 전원 전압보다 클 수 있다.
도 3a, 3b 및 도 4a 내지 4e는 도 2의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다. 제1 주사선(SC2i-1)은 2i-1 번째 주사선(SC2i-1)으로 명명하고, 제2 주사선(SC2i)은 2i 번째 주사선(SC2i)으로 명명한다.
먼저, 리셋 기간(Reset)에서, 제2 제어선(RSTL)에 턴-온 레벨(로우 레벨)의 제2 제어 신호(RST)가 인가되고, 제5 트랜지스터(T5)는 도통 상태가 된다(도 4a 참조).
이때, 제1 전원선(VDDL)과 제2 노드(N2)는 전기적으로 연결되고, 제1 전원 전압(VDD)이 제2 커패시터(C2)의 일단(즉, 제2 노드(N2))에 인가된다. 제2 커패시터(C2)는 제1 제어 전압(SWP)과 제1 전원 전압(VDD)의 차이에 해당하는 전압을 유지한다.
다음으로, 데이터 기입 기간(Data Writing)에서, 데이터선(Dj)에는 i 번째 화소(PXija)에 대한 제1 데이터 전압(DAT2i-1)이 인가되고, 2i-1 번째 주사선(SC2i-1)에는 턴-온 레벨의 주사 신호가 인가되고, 제2 트랜지스터(T2)는 도통 상태가 된다(도 4b 참조). 제1 데이터 전압(DAT2i-1)은 제1 전압 레벨(V1)을 가질 수 있다.
이때, 데이터선(Dj)과 제1 노드(N1)가 전기적으로 연결되고, 제1 데이터 전압(DAT2i-1)이 제1 커패시터(C1)의 일단(즉, 제1 노드(N1))에 인가된다. 제1 전압 레벨(V1)은 제1 트랜지스터(T1)의 문턱 전압보다 작을 수 있다. 한 실시 예에 따르면, 진폭 설정 기간(PAM Writing) 동안, 모든 데이터 라인들에는 동일한 전압 레벨(예를 들어, 제1 전압 레벨(V1))을 갖는 데이터 전압들이 인가될 수 있다. 다른 실시 예에서, 진폭 설정 기간(PAM Writing) 동안, 각각의 데이터 라인들에는 서로 독립적인 전압 레벨을 갖는 데이터 전압들이 인가될 수도 있다.
이때, 제1 노드(N1)의 전압에 따라 제1 트랜지스터(T1)는 도통 상태가 될 수 있지만, 진폭 설정 기간(PAM Writing)에서 제1 전원 전압(VDD)이 제2 전원 전압(VSS)보다 작기 때문에 이때 발광 소자(LED)는 발광하지 않는다.
이때, 2i 번째 주사선(SC2i)에는 턴-오프 레벨(하이 레벨)의 주사 신호가 인가되고, 제4 트랜지스터(T4)는 턴-오프 상태이므로, 제4 트랜지스터(T4)는 제2 트랜지스터(T2)와 턴-온기간이 중첩되지 않는다.
다음으로, 데이터선(Dj)에는 i 번째 화소(PXija)에 대한 제2 데이터 전압(DAT2i)이 인가되고, 2i 번째 주사선(SC2i)에는 턴-온 레벨의 주사 신호가 인가 된다. 이에 따라 제4 트랜지스터(T4)가 도통 상태가 되며, 데이터선(Dj)과 제2 노드(N2)가 전기적으로 연결된다(도 4c 참조). 제2 데이터 전압(DAT2i)은 제2 전압 레벨(V2)를 가질 수 있다.
이때, 제2 데이터 전압(DAT2i)이 제2 커패시터(C2)의 일단에 인가되고, 제2 커패시터(C2)는 제1 제어 전압(SWP)과 제2 데이터 전압(DAT2i)의 차이에 해당하는 전압을 유지한다. 제2 전압 레벨(V2)은 제3 트랜지스터(T3)의 문턱 전압보다 클 수 있다.
다음으로, 제1 제어선(SWPL)은 제1 기간(P1) 동안 점차적으로 감소하는 제1 제어 전압(SWP)을 공급할 수 있다(도 4d 참조). 다른 실시 예에서, 제3 트랜지스터(T3)가 N형 트랜지스터로 구성된 경우, 제1 제어선(SWPL)은 제1 기간(P1) 동안 점차적으로 증가하는 제1 제어 전압(SWP)을 공급할 수도 있다. 제1 제어 전압(SWP)이 변화하면서 제2 커패시터(C2)의 커플링에 의하여 제2 노드(N2)의 전압도 변화한다.
이때, 제2 전원 전압(VSS)이 하강하여(또는 제1 전원 전압(VDD)이 상승하여), 제1 기간(P1) 동안 제1 전원 전압(VDD)이 제2 전원 전압(VSS)보다 클 수 있다. 이로 인해, 제1 트랜지스터(T1)를 경유하는 구동 전류(Id)가 흐르고, 발광 소자(LED)는 제2 기간(P2) 동안 발광할 수 있다. 제2 기간(P2)은 제1 제어 전압(SWP)이 변화하기 시작하는 시점부터 제3 트랜지스터(T3)가 도통 상태가 되는 시점까지의 기간을 의미한다.
제2 노드(N2)의 전압이 하강되고, 제2 노드(N2)의 전압이 제2 노드(N2)와 게이트 전극이 연결된 제3 트랜지스터(T3)의 문턱 전압보다 작아지면 제3 트랜지스터(T3)는 도통 상태가 된다(도 4e 참조).
이때, 제1 전원선(VDDL)과 제1 노드(N1)는 전기적으로 연결되고, 제1 노드(N1)는 제1 전원 전압(VDD)으로 설정된다. 제1 전원 전압(VDD)은 제1 트랜지스터(T1)의 문턱 전압보다 클 수 있고, 제1 트랜지스터(T1)는 턴-오프 상태가 된다.
이때, 제1 제어 전압(SWP)은 표시 영역 전체에서 일정하게 하강하고, 화소(PXija)의 제2 노드(N2)의 전압, 즉 제2 데이터 전압(DAT2i)의 크기에 따라서 제3 트랜지스터(T3)가 턴-오프 되는 시기가 달라진다. 제2 노드(N2)의 전압 하강에 따라 제3 트랜지스터(T3)가 턴-오프되면 발광 소자(LED)에 더 이상 구동 전류(Id)가 흐르지 않고, 발광하지 않는다. 따라서, 제2 데이터 전압(DAT2i)의 크기를 조절함으로써, 화소(PXija)의 발광 듀티(Duty)를 조절하고, 화소(PXija)의 휘도를 조절할 수 있다. 한편, 화소(PXija)의 휘도는 제2 데이터 전압(DAT2i)뿐만 아니라, 제1 데이터 전압(DAT2i-1)을 달리 설정함으로써 조절할 수도 있다. 예를 들어, 제1 데이터 전압(DAT2i-1)에 따라 진폭 변조 방식이 가능하고, 제2 데이터 전압(DAT2i)에 따라 펄스 폭 변조 방식이 가능하므로, 진폭 변조 방식과 펄스 폭 변조 방식을 조합하여 구동할 수 있다.
한편, 상술한 도 3a 내지 도 4e에서 설명한 화소 회로와 모순되지 않는 내용은, 이하에서 설명하는 화소 회로의 다른 실시 예들에 대해 그대로 적용될 수 있다. 따라서, 이하의 설명에서는 상술한 도 3a 내지 4e를 통해 설명한 화소 회로와 모순되거나 차이가 있는 부분을 중심으로 설명하기로 한다.
도 5a 및 도 5b는 다른 실시 예들에 따른 화소의 구동 방법을 나타내는 도면이다. 구체적으로, 2i-1 번째 주사선(SC2i-1)과 제2 제어선(RSTL)이 동일한 노드에 연결된 경우를 설명하기 위한 도면이다. 이하 차이점을 위주로 기술한다.
먼저, 리셋 기간(Reset)에서, 2i-1 번째 주사선(SC2i-1)에는 턴-온 레벨의 주사 신호가 인가된다.
이때, 제1 전원선(VDDL)과 제2 노드(N2)는 전기적으로 연결되고, 제1 전원 전압(VDD)이 제2 커패시터(C2)의 일단(즉, 제2 노드(N2))에 인가된다. 제2 커패시터(C2)는 제1 제어 전압(SWP)과 제1 전원 전압(VDD)의 차이에 해당하는 전압을 유지한다.
다음으로, 데이터 기입 기간(Data Writing)에서, 2i-1 번째 주사선(SC2i-1)에 턴-온 레벨의 주사 신호가 인가되고, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 도통 상태가 된다.
이때, 데이터선(Dj)과 제1 노드(N1)가 전기적으로 연결되고, 제1 데이터 전압(DAT2i-1)이 제1 커패시터(C1)의 일단(즉, 제1 노드(N1))에 인가된다. 제1 전압 레벨(V1)은 제1 트랜지스터(T1)의 문턱 전압보다 작을 수 있다. 제1 노드(N1)의 전압에 따라 제1 트랜지스터(T1)는 도통 상태가 될 수 있지만, 제1 기간(P1) 동안 제1 전원 전압(VDD)이 제2 전원 전압(VSS)보다 작으므로, 발광 소자(LED)는 발광하지 않는다.
이때, 2i 번째 주사선(SC2i)에는 턴-오프 레벨의 주사 신호가 인가되고, 제4 트랜지스터(T4)는 턴-오프 상태이므로, 제2 트랜지스터(T2)와 턴-온기간이 중첩되지 않는다.
이후 기간에 대해서는 도 3a 내지 도 4e에 대한 설명을 참조한다.
도 6은 본 발명의 도 1에 도시된 화소의 제2 실시 예를 나타내는 도면이다. 구체적으로, 도 6의 화소는 도 2의 화소와 제6 트랜지스터(T6) 및 제3 제어선(CONTL)을 추가로 구비하고 있다는 차이가 있다. 이하 차이점을 위주로 기술한다.
제2 커패시터(C2)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 제3 노드(N3)의 전압이 하강하면 제2 커패시터(C2)의 커플링에 의하여 제2 노드(N2)의 전압도 하강한다. 제2 노드(N2)의 전압이 제3 트랜지스터(T3)의 문턱 전압 이하로 하강하면, 제3 트랜지스터(T3)는 도통 상태가 된다.
제6 트랜지스터(T6)는 제2 커패시터(C2)와 제1 제어선(SWPL) 사이에 접속되고, 게이트 전극에 제3 제어선(CONTL)이 연결될 수 있다. 제3 제어선(CONTL)에 턴-온 레벨의 제3 제어 신호(CONT)를 인가하고, 제6 트랜지스터(T6)가 도통 상태일 때, 제1 제어 전압(SWP)을 점차적으로 변화함으로써 제3 노드(N3)의 전압을 조절할 수 있다.
도 7은 도 6의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다. 이하 차이점을 위주로 기술한다.
먼저, 제2 제어선(RSTL)에 턴-온 레벨의 제2 제어 신호(RST)가 인가되고, 제5 트랜지스터(T5)는 도통 상태가 된다.
이때, 제1 전원선(VDDL)과 제2 노드(N2)는 전기적으로 연결되고, 제1 전원 전압(VDD)이 제2 커패시터(C2)의 일단(즉, 제2 노드(N2))에 인가된다. 제2 커패시터(C2)는 제3 노드(N3)의 전압과 제2 노드(N2)의 전압의 차이에 해당하는 전압을 유지한다. 따라서, 제2 노드(N2)는 제1 전원 전압(VDD)으로 설정되고, 제3 노드(N3)는 제2 커패시터(C2)의 커플링에 의하여 제2 노드(N2)의 전압 변화량에 대응하여 전압이 변할 수 있다.
다음으로, 데이터선(Dj)에 제1 데이터 전압(DAT2i-1)이 인가되고, 2i-1 번째 주사선(SC2i-1)에 턴-온 레벨의 신호가 인가되면, 제2 트랜지스터(T2)는 도통 상태가 된다.
이때, 2i 번째 주사선(SC2i)은 턴-오프 레벨의 신호가 인가되며, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)의 턴-온 시기는 중첩되지 않는다. 제2 트랜지스터(T2)가 도통 상태가 되면 제1 노드(N1)와 데이터선(Dj)은 전기적으로 연결되고, 제1 데이터 전압(DAT2i-1)이 제1 커패시터(C1)의 일단(즉, 제1 노드(N1))에 인가되고, 제1 노드(N1)는 제1 전압 레벨(V1)로 설정된다.
다음으로, 데이터선(Dj)에 제2 데이터 전압(DAT2i)이 인가되고, 2i 번째 주사선(SC2i)에 턴-온 레벨의 신호가 인가되면, 제4 트랜지스터(T4)가 도통 상태가 된다.
이때, 제2 노드(N2)와 데이터선(Dj)은 전기적으로 연결되고, 제2 데이터 전압(DAT2i)이 제2 커패시터(C2)의 일단(즉, 제2 노드(N2))에 인가되고, 제2 노드(N2)는 제2 전압 레벨(V2)로 설정된다. 제3 노드(N3)는 제2 커패시터(C2)의 커플링에 의하여 제2 노드(N2)의 전압 변화량에 대응하여 전압이 변한다. 이때, 제3 노드(N3)의 전압은 제1 제어 전압(SWP)과 동일할 수 있으나, 다른 전압을 가져도 무방하다.
다음으로, 제3 제어선(CONTL)에는 제1 기간(P1) 동안 턴-온 레벨의 제3 제어 신호(CONT)가 인가되고, 제6 트랜지스터(T6)가 도통 상태가 된다.
이때, 제1 제어선(SWPL)과 제3 노드(N3)가 전기적으로 연결되고, 제1 제어 전압(SWP)은 제2 커패시터(C2)의 타단(즉, 제3 노드(N3))에 인가되고 제2 커패시터(C2)는 제3 노드(N3)와 제2 노드(N2)의 전압의 차이에 해당하는 전압을 유지한다. 제3 노드(N3)는 제1 제어 전압(SWP)으로 설정된다.
이때, 제1 제어선(SWPL)은 제1 기간(P1) 동안 점차적으로 감소하거나 점차적으로 증가하는 전압을 공급하고, 제1 제어 전압(SWP)이 변화하면서 제2 커패시터(C2)의 커플링에 의하여 제2 노드(N2)의 전압도 변화한다.
이후 기간에 대해서는 도 3a 내지 도 4e에 대한 설명을 참조한다.
도 8은 본 발명의 도 1에 도시된 화소의 제3 실시 예를 나타내는 도면이다. 구체적으로, 도 8의 화소는 도 6의 화소를 기준으로 제7 트랜지스터(T7), 제3 커패시터(C3), 및 제3 전원선(REFL)을 더 포함할 수 있다. 이하 차이점을 위주로 기술한다.
제3 커패시터(C3)는 제3 노드(N3)와 제1 전원선(VDDL) 사이에 연결될 수 있다.
제7 트랜지스터(T7)는 제3 전원선(REFL) 및 제3 노드(N3) 사이에 접속되고, 게이트 전극에 제2 주사선(SC2i)이 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제4 트랜지스터(T4)의 게이트 전극과 동일한 노드에 연결되고, 제2 주사선(SC2i)에 턴-온 레벨의 신호가 인가되면, 도통 상태가 될 수 있다.
제3 전원선(REFL)은 제1 제어선(SWPL)의 제1 기간(P1)의 초기 공급 전압과 동일한 전압을 공급할 수 있다.
도 9는 도 8의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다. 이하 차이점을 위주로 기술한다.
먼저, 데이터선(Dj)에 제2 데이터 전압(DAT2i)이 인가되고, 2i 번째 주사선(SC2i)에 턴-온 레벨의 신호가 인가되면, 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 도통 상태가 된다.
이때, 제2 노드(N2)와 데이터선(Dj)은 전기적으로 연결되고, 제2 데이터 전압(DAT2i)이 제2 커패시터(C2)의 일단(즉, 제2 노드(N2))에 인가되고, 제2 노드(N2)는 제2 전압 레벨(V2)로 설정된다.
이때, 제3 전원선(REFL)과 제3 노드(N3)는 전기적으로 열결되고, 제3 전원 전압(Vref)이 제2 커패시터(C2)의 타단(즉, 제3 노드(N3))에 인가되고, 제3 노드(N3)는 제3 전원 전압(Vref)으로 설정된다.
이때, 제2 커패시터(C2)는 제2 노드(N2)의 전압과 제3 노드(N3)의 전압의 차이에 해당하는 전압을 유지하며, 제3 전원 전압(Vref)은 제1 제어선(SWPL)의 제1 기간(P1)의 초기 공급 전압과 동일한 전압일 수 있다.
이후 기간에 대해서는 도 3a 내지 도 4e에 대한 설명을 참조한다.
도 10은 본 발명의 도 1에 도시된 화소의 제4 실시 예를 나타내는 도면이다. 이하 차이점을 위주로 기술한다.
화소(PXijd)는 제1 트랜지스터(T1)는 N형 트랜지스터로 구성될 수 있고, 제2 내지 제7 트랜지스터(T2~T7)는 P형 트랜지스터로 구성될 수 있다.
구체적으로, 제1 트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 접속되고, 드레인 전극이 제1 전원선(VDDL)에 접속되며, 소스 전극이 제2 전원선(VSSL)에 접속될 수 있다.
제3 트랜지스터(T3)는 게이트 전극에 제2 노드(N2)가 접속되고, 제1 전극에 제2 전원선(VSSL)이 접속되고, 제2 전극에 제1 노드(N1)가 연결될 수 있다.
발광 소자(LED)는 제1 트랜지스터(T1)의 소스 전극과 제2 전원선(VSSL) 사이에 위치할 수 있다.
도 11은 도 10의 화소의 예시적인 구동 방법을 설명하기 위한 도면이다. 이하 차이점을 위주로 기술한다.
먼저, 데이터선(Dj)에 제1 데이터 전압(DAT2i-1)이 인가되고, 2i-1 번째 주사선(SC2i-1)에 턴-온 레벨의 신호가 인가되면, 제2 트랜지스터(T2)는 도통 상태가 된다.
이때, 데이터선(Dj)과 제1 노드(N1)는 전기적으로 연결되고, 제1 커패시터(C1)의 일단(즉, 제1 노드(N1))에 제1 데이터 전압(DAT2i-1)이 인가된다. 제1 커패시터(C1)는 제1 노드(N1)의 전압과 제1 트랜지스터(T1)의 소스 전극의 전압의 차이에 해당하는 전압을 유지한다.
다음으로, 데이터선(Dj)에 제2 데이터 전압(DAT2i)이 인가되고, 2i 번째 주사선(SC2i)에 턴-온 레벨의 신호가 인가되면, 제4 트랜지스터(T4)는 도통 상태가 된다.
이때, 데이터선(Dj)과 제2 노드(N2)는 전기적으로 연결되고, 제2 커패시터(C2)의 일단(즉, 제2 노드(N2))에 제2 데이터 전압(DAT2i)이 인가된다. 제2 커패시터(C2)는 제2 노드(N1)의 전압과 제3 노드(N3)의 전압의 차이에 해당하는 전압을 유지한다.
다음으로, 제3 제어선(CONTL)에 제1 기간(P1) 동안 턴-온 레벨의 제3 제어 신호(CONT)가 인가되고, 제6 트랜지스터(T6)가 도통 상태가 된다.
이때, 발광 소자(LED)는 제2 기간(P2) 동안 발광할 수 있다. 제1 제어선(SWPL)은 점차적으로 감소하거나 점차적으로 증가하는 전압을 공급할 수 있고, 제1 제어 전압(SWP)이 점차적으로 하강함에 따라 제2 커패시터(C2)의 커플링에 의하여 제2 노드(N2)의 전압도 하강한다.
이때, 제2 노드(N2)의 전압이 제3 트랜지스터(T3)의 문턱 전압보다 낮아지는 경우, 제3 트랜지스터(T3)는 도통 상태가 되고, 제2 전원선(VSSL)과 제1 노드(N1)는 전기적으로 연결된다.
이때, 제2 전원선(VSSL)은 제1 커패시터(C1)의 일단에 제2 전원 전압(VSS)을 인가하고, 제1 노드(N1)는 제2 전원 전압(VSS)으로 설정된다. 제2 전원 전압(VSS)은 제1 트랜지스터(T1)의 문턱 전압보다 작을 수 있다.
따라서, 제1 노드(N1)에 제2 전원 전압(VSS)이 인가되면, 제1 트랜지스터(T1)는 턴-오프 상태가 되고, 구동 전류(Id)가 흐르지 않으므로, 발광 소자(LED)는 발광하지 않는다.
도 12는 본 발명의 도 1에 도시된 화소의 제5 실시 예를 나타내는 도면이다. 구체적으로, 도 12는 도 10의 화소의 발광 소자의 위치를 변경한 도면이다.
발광 소자(LED)는 제1 트랜지스터(T1)의 드레인 전극과 제1 전원선(VDDL) 사이에 위치할 수 있다. 도 12의 화소(PXije)는 도 10의 화소(PXijd)와 구동 방법이 동일하므로, 설명은 생략한다.
한편, 상술한 다양한 실시 예들에 따른 표시 장치(10)의 프로세서의 동작이나 표시 장치(10)의 구동 방법은 소프트웨어로 생성되어 디스플레이 장치에 탑재될 수 있다.
한편, 상술한 다양한 실시 예들에 따른 화소(PXij, PXija, PXijb, PXijc, PXijd, PXije)는 제1 트랜지스터(T1)의 특성 차이, 구체적으로 문턱 전압, 전자 이동도 등의 차이에 의해 휘도 차이가 발생한 경우, 각 화소(PXij, PXija, PXijb, PXijc, PXijd, PXije) 별로 보상된 발광 전압을 인가할 수 있다. 이때, 보상 방법은 광학 보상, 내부 보상, 외부 보상 기타 공지의 기술들을 이용할 수 있다.
본 발명의 기술 사상은 전술한 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
SWPL: 제1 제어선
RSTL: 제2 제어선
VDDL: 제1 전원선
VSSL: 제2 전원선
LED: 발광 소자
Dj: 데이터선
SC2i-1: 제1 주사선
SC2i: 제2 주사선
T1~T5: 트랜지스터들

Claims (16)

  1. 게이트 전극이 제1 노드에 접속되고, 소스 전극이 제1 전원선에 접속되며 드레인 전극이 제2 전원선에 접속되는 제1 트랜지스터;
    상기 제1 전원선 및 상기 제1 트랜지스터의 사이 또는 상기 제2 전원선 및 상기 제1 트랜지스터의 사이에 연결된 발광 소자;
    데이터선과 상기 제1 노드 사이에 접속되며, 게이트 전극에 제1 주사선이 연결된 제2 트랜지스터;
    상기 제1 노드와 상기 제1 트랜지스터의 소스 전극 사이에 접속되는 제1 커패시터;
    게이트 전극이 제2 노드에 접속되고, 상기 제1 노드와 상기 제1 전원선 사이에 접속되는 제3 트랜지스터;
    상기 제2 노드와 상기 데이터선 사이에 접속되고, 게이트 전극에 제2 주사선이 연결된 제4 트랜지스터; 및
    상기 제2 노드와 제1 제어선 사이에 접속되는 제2 커패시터를 포함하는, 화소 회로.
  2. 제1 항에 있어서,
    상기 제1 제어선은 제1 기간 동안 점차적으로 감소하거나 점차적으로 증가하는 전압을 공급하는, 화소 회로.
  3. 제2 항에 있어서,
    상기 제2 전원선의 전압은 상기 제1 기간에서 상기 제1 전원선의 전압보다 높은, 화소 회로.
  4. 제2 항에 있어서,
    상기 제2 노드와 상기 제1 전원선 사이에 접속되고, 게이트 전극에 제2 제어선이 연결된 상기 제5 트랜지스터를 더 포함하는, 화소 회로.
  5. 제2 항에 있어서,
    상기 제4 트랜지스터는 상기 제2 트랜지스터와 턴-온 기간이 중첩되지 않는, 화소 회로.
  6. 제2 항에 있어서,
    상기 제1 기간보다 짧은 제2 기간이 경과된 이후, 상기 제3 트랜지스터는 턴-온되고, 상기 제1 트랜지스터는 턴-오프되는, 화소 회로.
  7. 제4 항에 있어서,
    상기 제1 주사선과 상기 제2 제어선은 동일한 노드에 연결되는, 화소 회로.
  8. 제4 항에 있어서,
    상기 제5 트랜지스터는 상기 제2 트랜지스터와 턴-온 기간이 중첩되지 않는, 화소 회로.
  9. 제4 항에 있어서,
    상기 제2 커패시터와 상기 제1 제어선 사이에 접속되고, 게이트 전극에 제3 제어선이 연결된 제6 트랜지스터를 더 포함하는, 화소 회로.
  10. 제9 항에 있어서,
    상기 제6 트랜지스터는 상기 제1 기간 동안 턴-온되는, 화소 회로.
  11. 제9 항에 있어서,
    제3 전원선; 및
    제3 노드와 상기 제3 전원선 사이에 접속되고, 게이트 전극에 상기 제2 주사선이 연결된 제7 트랜지스터를 더 포함하는, 화소 회로.
  12. 제11 항에 있어서,
    상기 제3 전원선의 전압은 상기 제1 제어선의 상기 제1 기간의 초기 공급 전압과 동일한 전압으로 설정되는, 화소 회로.
  13. 제11 항에 있어서,
    상기 제3 노드와 제4 전원선 사이에 접속되는 제3 커패시터를 더 포함하는, 화소 회로.
  14. 제11 항에 있어서,
    상기 제1 트랜지스터는 N형 트랜지스터이고, 상기 제2 트랜지스터 내지 제7 트랜지스터는 P형 트랜지스터인, 화소 회로.
  15. 제 14항에 있어서,
    상기 제1 트랜지스터의 소스 전극과 상기 제2 전원선 사이에 상기 발광 소자를 구비하는 것을 특징으로 하는, 화소 회로.
  16. 제 14항에 있어서,
    상기 제1 트랜지스터의 드레인 전극과 상기 제1 전원선 사이에 상기 발광 소자를 구비하는 것을 특징으로 하는, 화소 회로.
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