KR20210026994A - 기생 인덕턴스 감소를 위한 적층형 회로 구조체 - Google Patents

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Abstract

본 발명은 적층형 회로 구조체에 대한 것으로서, 보다 상세하게는 기생 인덕턴스 감소를 위한 적층형 회로 구조체에 대한 것이다. 본 발명의 일 실시 예에 따른 적층형 회로 구조체는, 제1 전기적 경로가 형성된 제1 레이어, 제1 전기적 경로와 연결되어 제1 루프를 형성하는 제2 전기적 경로가 형성된 제2 레이어, 제3 전기적 경로가 형성된 제3 레이어 및 제3 전기적 경로와 연결되어 제2 루프를 형성하는 제4 전기적 경로가 형성된 제4 레이어를 포함할 수 있다. 본 발명에 따른 적층형 회로 구조체는 복수의 루프를 형성하여 기생 인덕턴스를 효과적으로 감소시킬 수 있다.

Description

기생 인덕턴스 감소를 위한 적층형 회로 구조체{Multi-layer Circuit assembly for reducing parasitic inductance}
본 발명은 적층형 회로 구조체에 대한 것으로서, 보다 상세하게는 기생 인덕턴스 감소를 위한 적층형 회로 구조체에 대한 것이다.
전력전자 시스템에 사용되는 스위치 회로는 높은 항복 전압(breakdown voltage), 통상 오프(normally off)의 동작 특성, 낮은 온(on) 저항, 높은 전류 특성, 고속 스위칭을 필요로 한다. 특히 고속 스위칭이 가능한 스위치 회로가 사용되면, 전력전자 시스템의 인덕터 및 커패시터의 크기가 감소될 수 있다. 통상 온(normally on)의 동작 특성을 갖는 소자를 이용하여 스위치 회로가 제조되면, 낮은 제조 비용과 작은 사이즈로 인해 높은 전류 특성을 갖는 스위치 회로가 제조될 수 있다. 따라서, 낮은 항복 전압과 통상 오프의 동작 특성을 갖는 소자 및 높은 항복 전압과 통상 온의 동작 특성을 갖는 소자를 조합한 스위치 회로가 연구되고 있다.
그런데, 복수의 소자들을 이용하여 스위치 회로가 제조되면, 복수의 소자들의 연결에 의해 기생 인덕턴스가 발생한다. 기생 인덕턴스는 스위치 회로의 동작 속도를 저해하는 주요한 원인이 된다. 도 1은 기생 인덕턴스가 발생되는 종래의 기판 조립체(PCB, Printed Circuit Board)에 대한 것이다.
도 1을 참조하면, 종래의 적층형 기판 구조체(100)는 5개의 레이어(Layer)가 적층되어 형성되고, 제1 레이어(101)에 제1 소자(110) 및 제2 소자(120)가 형성되고, 제5 레이어(105)에 제3 소자(130)가 형성되어 있다. 제1 소자(110), 제2 소자(120) 및 제3 소자(130)가 연결되어 하나의 루프(Loop)가 형성되면서 기생 인덕턴스가 발생되는 것이다.
본 발명은 기생 인덕턴스를 효과적으로 감소시킬 수 있는 적층형 회로 구조체를 제공하고자 한다.
본 발명의 일 실시 예에 따른 적층형 회로 구조체는, 제1 전기적 경로가 형성된 제1 레이어; 상기 제1 전기적 경로와 연결되어 제1 루프를 형성하는 제2 전기적 경로가 형성된 제2 레이어; 제3 전기적 경로가 형성된 제3 레이어; 및 상기 제3 전기적 경로와 연결되어 제2 루프를 형성하는 제4 전기적 경로가 형성된 제4 레이어;를 포함할 수 있다.
실시예에 따라, 상기 제1 전기적 경로에 흐르는 전류의 방향은 상기 제2 전기적 경로에 흐르는 전류의 방향과 반대일 수 있다.
실시예에 따라, 상기 제3 전기적 경로에 흐르는 전류의 방향은 상기 제4 전기적 경로에 흐르는 전류의 방향과 반대일 수 있다.
실시예에 따라, 상기 제1 전기적 경로에 흐르는 전류의 방향은 상기 제3 전기적 경로에 흐르는 전류의 방향과 동일할 수 있다.
실시예에 따라, 상기 적층형 회로 구조체는, 제5 전기적 경로가 형성된 제5 레이어; 및 상기 제5 전기적 경로와 연결되어 제3 루프를 형성하는 제6 전기적 경로가 형성된 제6 레이어;를 더 포함할 수 있다.
실시예에 따라, 상기 제5 전기적 경로에 흐르는 전류의 방향은 상기 제6 전기적 경로에 흐르는 전류의 방향과 반대일 수 있다.
실시예에 따라, 상기 제1 전기적 경로에 흐르는 전류의 방향은 상기 제5 전기적 경로에 흐르는 전류의 방향과 동일할 수 있다.
본 발명에 따른 적층형 회로 구조체는 복수의 루프를 형성하여 기생 인덕턴스를 효과적으로 감소시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 기생 인덕턴스가 발생되는 종래의 적층형 회로 구조체(PCB, Printed Circuit Board)를 예시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 적층형 회로 구조체에 전류가 공급되는 경우를 예시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 적층형 회로 구조체에 형성된 루프들을 통해 기생 인덕턴스가 감소되는 경우를 예시한 도면이다.
본 발명의 기술적 사상에 따른 예시적인 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 기술적 사상의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들면, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것이다.
여기에서 사용된 '및/또는' 용어는 언급된 부재들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 대해 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 적층형 회로 구조체에 전류가 공급되는 경우를 예시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 적층형 회로 구조체(200)는 적층형 PCB로서, 제1 레이어(201), 제2 레이어(202), 제3 레이어(203), 제4 레이어(204), 제5 레이어(205) 및 제6 레이어(206)를 포함할 수 있다. 또한, 전원(210)은 적층형 회로 구조체(200)와 연결되어 적층형 회로 구조체(200)에 전력을 공급할 수 있다.
특히 전원(210)은 제1 레이어(201)와 제2 레이어(202)와 함께 제1 루프(loop)를 형성할 수 있다. 즉, 전원(210), 제1 레이어(201)에 형성된 제1 전기적 경로(즉, 전선) 및 제2 레이어(202)에 형성된 제2 전기적 경로는 전기적으로 연결되어 제1 루프(도 2의 점선으로 표현된 루프)를 형성할 수 있다.
또한 전원(210)은 제3 레이어(203)와 제4 레이어(204)와 함께 제2 루프(loop)를 형성할 수 있다. 즉, 전원(210), 제3 레이어(203)에 형성된 제3 전기적 경로 및 제4 레이어(204)에 형성된 제4 전기적 경로는 전기적으로 연결되어 제2 루프(도 2의 1점 쇄선으로 표현된 루프)를 형성할 수 있다.
또한, 전원(210)은 제5 레이어(205)와 제6 레이어(206)와 함께 제3 루프(loop)를 형성할 수 있다. 즉, 전원(210), 제5 레이어(201)에 형성된 제5 전기적 경로 및 제6 레이어(206)에 형성된 제6 전기적 경로는 전기적으로 연결되어 제3 루프(도 2의 2점 쇄선으로 표현된 루프)를 형성할 수 있다.
도 2에 예시된 바와 같이, 여러 개의 루프(제1 루프, 제2 루프 및 제3 루프)가 형성되면 서로 자속을 상쇄시켜주는 부분이 증가하므로 기생 인덕턴스의 감소량도 증가하게 된다. 이와 관련하여 도 3을 참조하여 보다 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 적층형 회로 구조체에 형성된 루프들을 통해 기생 인덕턴스가 감소되는 경우를 예시한 도면이다.
도 3을 참조하면, 제1 레이어(201)에 제1 소자(310)가 형성되어 있고, 제6 레이어(206)에 제2 소자(320) 및 제3 소자(330)가 형성된 경우가 예시된다. 제1 소자(310) 내지 제3 소자(330)는 전기적으로 연결되어 회로를 구성해야 한다. 이때 생성될 수 있는 기생 인덕턴스를 효과적으로 감소시키기 위해, 본 발명의 일 실시예에 따른 적층형 회로 구조체(200)에는 제1 소자(310) 내지 제3 소자(330)를 연결하는 복수의 루프(즉, 제1 루프 내지 제3 루프)가 형성될 수 있다.
제1 루프(도 3에서 점선으로 표현된 루프)는 제1 소자(310) 내지 제3 소자(330)를 연결하되, 제1 레이어(201)에 형성된 제1 전기적 경로 및 제2 레이어(202)에 형성된 제2 전기적 경로를 통해 루프가 형성될 수 있다. 이때, 도 3에 예시된 바와 같이, 제1 전기적 경로에 흐르는 전류의 방향과 제2 전기적 경로에 흐르는 전류의 방향은 서로 반대 방향일 수 있다. 제1 레이어(201)와 제2 레이어(202)는 서로 인접한 레이어들이므로, 제1 전기적 경로와 제2 전기적 경로는 물리적으로 가깝게 형성되어 있다. 따라서, 본 발명의 일 실시예에 따른 적층형 회로 구조체(100)에는 제1 전기적 경로에 흐르는 전류와 제2 전기적 경로에 흐르는 전류가 서로 반대 방향으로 흐르도록 형성되어 있다. 물리적인 거리가 가까운 전기적 경로에서 서로 반대 방향으로 전류가 흐르도록 하여 기생 인덕턴스를 효과적으로 감소시키기 위함이다.
제2 루프(도 3에서 1점 쇄선으로 표현된 루프)는 제1 소자(310) 내지 제3 소자(330)를 연결하되, 제3 레이어(203)에 형성된 제3 전기적 경로 및 제4 레이어(204)에 형성된 제4 전기적 경로를 통해 루프가 형성될 수 있다. 이때, 도 3에 예시된 바와 같이, 제3 전기적 경로에 흐르는 전류의 방향과 제4 전기적 경로에 흐르는 전류의 방향은 서로 반대 방향일 수 있다. 이로 인해 기생 인덕턴스가 효과적으로 감소될 수 있음은 상술한 바와 같다.
한편, 도 3에 예시된 바와 같이, 제1 전기적 경로와 제3 전기적 정로에 흐르는 전류의 방향은 동일한 방향일 수 있다. 제1 레이어(201)와 제3 레이어(203)는 인접하지 않은 레이어들이므로, 제1 전기적 경로와 제3 전기적 경로는 물리적으로 비교적 가깝지 않게 형성되어 있다. 따라서, 본 발명의 일 실시예에 따른 적층형 회로 구조체(100)에 제1 전기적 경로에 흐르는 전류와 제3 전기적 경로에 흐르는 전류가 서로 같은 방향으로 흐르도록 형성되어도 기생 인덕턴스를 증가시키지 않을 수 있다. 마찬가지로 제2 전기적 경로에 흐르는 전류와 제4 전기적 경로에 흐르는 전류의 방향도 동일한 방향일 수 있을 것이다.
제3 루프(도 3에서 2점 쇄선으로 표현된 루프)는 제1 소자(310) 내지 제3 소자(330)를 연결하되, 제5 레이어(205)에 형성된 제5 전기적 경로 및 제6 레이어(206)에 형성된 제6 전기적 경로를 통해 루프가 형성될 수 있다. 이때, 도 3에 예시된 바와 같이, 제5 전기적 경로에 흐르는 전류의 방향과 제6 전기적 경로에 흐르는 전류의 방향은 서로 반대 방향일 수 있다. 이로 인해 기생 인덕턴스가 효과적으로 감소될 수 있음은 상술한 바와 같다.
또한, 도 3에 예시된 바와 같이, 제1 전기적 경로, 제3 전기적 정로 및 제5 전기적 경로에 흐르는 전류의 방향은 동일한 방향일 수 있다. 제1 레이어(201), 제3 레이어(203) 및 제5 레이어(205)는 인접하지 않은 레이어들이므로, 제1 전기적 경로, 제3 전기적 경로 및 제5 전기적 경로는 물리적으로 비교적 가깝지 않게 형성되어 있다. 따라서, 본 발명의 일 실시예에 따른 적층형 회로 구조체(100)에 제1 전기적 경로에 흐르는 전류, 제3 전기적 경로에 흐르는 전류 및 제5 전기적 경로에 흐르는 전류가 서로 같은 방향으로 흐르도록 형성되어도 기생 인덕턴스를 증가시키지 않을 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 적층형 회로 구조체에는 전류의 방향이 반대인 루프가 인접한 레이어에 각각 형성되어 자속의 상쇄를 증가시킬 수 있으므로, 겨로가적으로 기생 인덕턴스를 최소화할 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
즉, 도 2에서는 적층형 PCB를 예시로 본 발명에 따른 적층형 회로 구조체에 대해 설명하였으나, 본 발명은 적층형 버스바(Bus Bar), 기타 기생 인덕턴스가 생성되는 적층형 회로 구조체에 모두 적용될 수 있다. 따라서 본 발명의 권리범위는 적층형 PCB에 한정되지 않음이 자명하다.
200: 적층형 기판조립체
210: 전원
201: 제1 레이어
202: 제2 레이어
203: 제3 레이어
204: 제4 레이어
205: 제5 레이어
206: 제6 레이어

Claims (7)

  1. 제1 전기적 경로가 형성된 제1 레이어;
    상기 제1 레이어와 인접하게 적층되고, 상기 제1 전기적 경로와 연결되어 제1 루프를 형성하는 제2 전기적 경로가 형성된 제2 레이어;
    상기 제2 레이어와 인접하게 적층되고, 제3 전기적 경로가 형성된 제3 레이어; 및
    상기 제3 레이어와 인접하게 적층되고, 상기 제3 전기적 경로와 연결되어 제2 루프를 형성하는 제4 전기적 경로가 형성된 제4 레이어;
    를 포함하는 적층형 회로 구조체.
  2. 제1항에 있어서,
    상기 제1 전기적 경로에 흐르는 전류의 방향은 상기 제2 전기적 경로에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
  3. 제1항에 있어서,
    상기 제3 전기적 경로에 흐르는 전류의 방향은 상기 제4 전기적 경로에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
  4. 제1항에 있어서,
    상기 제1 전기적 경로에 흐르는 전류의 방향은 상기 제3 전기적 경로에 흐르는 전류의 방향과 동일한, 적층형 회로 구조체.
  5. 제1항에 있어서,
    상기 제4 레이어와 인접하게 적층되고, 제5 전기적 경로가 형성된 제5 레이어; 및
    상기 제5 레이어와 인접하게 적층되고, 상기 제5 전기적 경로와 연결되어 제3 루프를 형성하는 제6 전기적 경로가 형성된 제6 레이어;
    를 더 포함하는 적층형 회로 구조체.
  6. 제5항에 있어서,
    상기 제5 전기적 경로에 흐르는 전류의 방향은 상기 제6 전기적 경로에 흐르는 전류의 방향과 반대인, 적층형 회로 구조체.
  7. 제5항에 있어서,
    상기 제1 전기적 경로에 흐르는 전류의 방향은 상기 제5 전기적 경로에 흐르는 전류의 방향과 동일한, 적층형 회로 구조체.
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