KR20210015845A - 구성가능한 태양 전지들 - Google Patents

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KR20210015845A
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벤자민 마크 데미아니
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솔라 인벤션스 엘엘씨
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Abstract

광기전 전지는 단일의 광 흡수 영역으로서 구성된 기판을 포함할 수도 있다. 그 전지는 기판에 또는 기판 상에 배열된 적어도 하나의 제 1 반도체 영역 및 적어도 하나의 제 2 반도체 영역을 포함할 수도 있다. 그 전지는 기판 상에 배열되고 서로 물리적으로 분리된 복수의 제 1 전도성 컨택들, 및 기판 상에 배열되고 서로 물리적으로 분리된 복수의 제 2 전도성 컨택들을 포함할 수도 있다. 각각의 제 1 전도성 컨택은 적어도 하나의 제 1 반도체 영역과의 전기적 연결을 용이하게 하도록 구성될 수도 있다. 각각의 제 2 반도체 전도성 컨택은 적어도 하나의 제 2 반도체 영역과의 전기적 연결을 용이하게 하도록 구성될 수도 있다. 제 1 전도성 컨택들의 각각은 제 2 전도성 컨택들 중 적어도 하나와 적어도 하나의 별도의 전지 파티션을 형성하고, 그에 의해, 기판에 또는 기판 상에 복수의 전지 파티션들을 형성할 수도 있다.

Description

구성가능한 태양 전지들
관련 출원에 대한 상호참조
본 출원은 "ELECTRICAL POWER FLOW AND CONFIGURABLE POWER OUTPUT FOR PHOTOVOLTAIC CELLS WITH A COMMON ABSORBER REGION AND A PLURALITY OF PARTITIONED COLLECTING JUNCTIONS" 의 명칭으로 2018년 5월 30일자로 출원된 미국 가출원 제62/677,934호 및 "CONFIGURABLE SOLAR CELLS" 의 명칭으로 2018년 8월 31일자로 출원된 미국 특허출원 제16/119,865호로부터의 우선권을 주장하고, 그 양자 모두의 전부가 본 명세서에 참조로 통합된다.
도 1 은 본 개시의 일 실시형태에 따른 전지 파티션들을 갖는 반도체 웨이퍼의 단면도이다.
도 2 는 본 개시의 일 실시형태에 따른 전지 파티션들을 갖는 반도체 웨이퍼의 사시도이다.
도 3 은 본 개시의 일 실시형태에 따른 전지 파티션들을 갖는 반도체 웨이퍼의 단면도이다.
도 4 는 본 개시의 일 실시형태에 따른 패시베이션된 에미터 및 후면 컨택 (PERC) 광기전 전지 기술을 사용한 전지 파티션들을 갖는 반도체 웨이퍼의 단면도이다.
도 5 는 도 1 의 실시형태에 따라 구성된 태양 전지에 대한 등가 회로 모델이다.
도 6 은 도 1 의 실시형태에 따라 구성된 복수의 병렬 태양 전지들에 대한 등가 회로 모델이다.
도 7 은 도 1 의 실시형태에 따라 구성된 복수의 병렬 태양 전지들에 대한 등가 회로 모델이다.
도 8a 및 도 8b 는 본 개시의 일 실시형태에 따른 구조물을 도시한다.
도 9 는 본 개시의 일 실시형태에 따른 전지 파티션들을 갖는 반도체 웨이퍼의 단면도이다.
개시된 기술의 일부 실시형태들은 단일의 물리적으로 인접한 광 흡수 웨이퍼/기판 상에서 구성가능한 출력 전류 특성들 ("전력 특성들") 을 갖는 반도체 웨이퍼 광기전 전지(들)의 설계, 제조 및 생산을 가능케 할 수도 있다. 개시된 기술의 일부 실시형태들은 단일의 광 흡수 웨이퍼 상에서 다수의 반전기적으로 분리된 컬렉팅 접합(collecting junction)들을 생성하고, 예를 들어, 병렬 회로들에서 컬렉팅 접합들을 전기적으로 상호연결함으로써 구성가능한 전력 특성들을 가능케 할 수도 있다. 개시된 기술의 일부 실시형태들은 구성가능한 전력 특성들을 일부 또는 전부가 갖는 복수의 물리적으로 분리된 웨이퍼들로 하여금 예를 들어 광기전 패널, 모듈 또는 시스템에서 상호연결될 수 있게 할 수도 있다.
도 1 은 본 개시의 일 실시형태에 따른 전지 파티션들 (120) 을 갖는 반도체 웨이퍼 (100) 의 단면도이다. 웨이퍼 (100) 는 베이스 또는 광 흡수기 영역 (102), 에미터 영역 (104), 및 배면 필드 영역 (106) 을 포함하는 광기전 디바이스로서 구성될 수도 있다. 베이스 영역 (102) 및 에미터 영역 (104) 은 그들 사이에서 컬렉터 접합 (105) 을 정의할 수도 있다. 베이스 영역 (102) 및 배면 필드 영역 (106) 은 그들 사이에서 고저 (high-low) 접합 (107) 을 정의할 수도 있다. 웨이퍼 (100) 는 전면 실버 (또는 다른 전도성 재료) 버스 바 (110) 및/또는 후면 실버 (또는 다른 전도성 재료) 버스 바 (114) 를 포함할 수도 있다. 웨이퍼 (100) 에 있어서, 전지 파티션들 (120) 은, 단일의 물리적으로 인접한 광 흡수 웨이퍼/기판 (102) 및 단일의 물리적으로 인접한 에미터 영역 (140) 상의 매칭하는 파티셔닝된 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 과 함께 하나 이상의 기능적으로 파티셔닝된 배면 필드 영역(들) (106) 및 후면 버스 바 (114) 에 의해 정의될 수도 있다. 도 1 은 2개의 파티션들 (120) 을 예시하며, 여기서, 각각의 파티션 (120) 은 별도의 중첩하는 전면 버스 바 및/또는 전면 그리드 핑거 (110) 및 고저 접합 (106) 쌍들에 의해 정의된다.
베이스 영역 (102), 에미터 영역 (104), 및 배면 필드 영역 (106) 은 그들 사이에서 광기전 활동을 장려하기 위해 서로 상이하게 도핑되는 반도체 영역들일 수도 있다. 예를 들어, 도 1 에 도시된 바와 같이, 베이스 영역 (102) 은 p 타입 재료로 제조될 수도 있고, 에미터 영역 (104) 은 n+ 타입 재료로 제조될 수도 있으며, 배면 필드 영역 (106) 은 p+ 타입 재료로 제조될 수도 있다. 하지만, 다른 실시형태들에 있어서, 영역들은 상이하게 구성될 수도 있다. 예를 들어, 일부 실시형태들에 있어서, 베이스 영역 (102) 은 n 타입 재료로 제조될 수도 있고, 에미터 영역 (104) 은 p+ 타입 재료로 제조될 수도 있으며, 배면 필드 영역 (106) 은 n+ 타입 재료로 제조될 수도 있다. 일부 실시형태들에 있어서, 베이스 영역 (102) 은 n 타입 재료로 제조될 수도 있고, 에미터 영역 (104) 은 n+ 타입 재료로 제조될 수도 있으며, 배면 필드 영역 (106) 은 p+ 타입 재료로 제조될 수도 있다. 일부 실시형태들에 있어서, 베이스 영역 (102) 은 n 타입 재료로 제조될 수도 있고, 에미터 영역 (104) 은 p+ 타입 재료로 제조될 수도 있으며, 배면 필드 영역 (106) 은 n+ 타입 재료로 제조될 수도 있다.
웨이퍼 (100) 및 본 명세서에서 설명된 다른 웨이퍼들은 일부 실시형태들에 있어서 단일의 광기전 전지로서 간주될 수도 있다. 웨이퍼 (100) 는 알루미늄 배면 필드 (Al-BSF) 와 같은 광기전 전지 기술을 사용하여 구성될 수도 있다. 예를 들어, 베이스/광 흡수기 영역 (102), 에미터 영역 (104), 및 배면 필드 영역들 (106) 에 추가하여, 웨이퍼 (100) 는 각각의 파티셔닝된 배면 필드 영역 (106) 에 대응하여 기능적으로 파티셔닝될 수도 있는 배면 알루미늄 (또는 다른 전도성 재료) 컨택들 (112) 을 포함할 수도 있다. 웨이퍼 (100) 는, 파티셔닝될 수도 있거나 연속적일 수도 있는 반사 방지 코팅 (108) 을 포함할 수도 있다.
파티션들 (120) 은, 광 흡수기 영역 (102) 및/또는 공통 에미터 영역 (104) 으로서 작용할 수도 있는 공통 베이스/벌크 영역을 공유할 수도 있다. 공통 광 흡수기 영역 (베이스/벌크 영역) (102) 및/또는 공통 에미터 영역 (104) 은 분리된 파티션들 (120) 에 대한 물리적 연결을 유지할 수도 있다. 도 1 은, 미도핑된 벌크 재료 영역 (122), 및/또는 에지 및/또는 에어갭과 같은 비-실리콘 영역을 파티션들 (120) 의 부분들 사이에 남겨둠으로써 및/또는 에어갭을 파티션들 (120) 의 접촉 부분들 사이에 남겨둠으로써, 파티션들 (120) 을 반전기적으로 분리하는 일 실시형태를 나타낸다. 다른 실시형태들은 파티션들 (120) 사이의 영역들 (122) 의 깊이 및 폭을 구성함으로써 직렬 연결된 파티션들 (120) 에 대해 개선된 성능을 제공할 수도 있다. 2개의 파티션들 (120) 을 갖는 웨이퍼 (100) 는 유사하게 구성된 하프 컷 태양 전지와 유사하게 기능할 수도 있지만, 예를 들어, 예시된 실시형태의 분리된 파티션들 (120) 보다는 전지들의 물리적 분리를 요구할 수도 있다. 일부 실시형태들에 있어서, 개별 웨이퍼들 (100) (및/또는 본 명세서에서 설명된 다른 웨이퍼들) 은 다중 전지 패널들에 통합될 수도 있다.
도 2 는 명확성을 위해 일부 참조 부호들이 생략된 웨이퍼 (100) 의 사시도를 도시한다. 도 2 의 관점에서, 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 은 웨이퍼 (100) 의 표면 상에 나타나는 모든 곳에서 서로 분리됨을 볼 수도 있다. 이는, 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 이 도 2 의 예시된 구성을 갖든지 아니든지 또는 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 이 임의의 다른 구성으로 배열되든지 아니든지, 사실일 수도 있다. 어느 경우든, 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 은 서로 분리되고, 별개의 배면 필드 영역들 (106) 과 정렬하여 별개의 파티션들을 형성하도록 배열될 수도 있다.
개시된 기술을 활용하는 광기전 전지들의 생산 및 제조는 다수의 반도체 광기전 전지 설계들과 호환가능할 수도 있다. 예를 들어, 도 1 및 도 2 에 도시된 실시형태들은, 배면 필드 영역들 (106) 및 배면 컨택들 (112) 이 파티셔닝된 전체 표면에 걸쳐 연속 도핑된 층으로서 에미터 (104) 를 포함한다. 배면 필드 영역 (106) 형성을 위한 가능한 제조 프랙티스는 알루미늄 실리콘 공융 영역을 형성하는 실리콘 표면으로 용융된 알루미늄 금속층의 고온 프로세싱을 포함할 수도 있다. 배면 필드 영역들 (106) 의 물리적 분리는 사용된 프로세싱의 결과일 수도 있으며, 일부 실시형태들에 있어서, 전기적 파티셔닝을 위한 요건은 아닐 수도 있다.
일부 실시형태들에 있어서, 배면 필드 영역 (106) 은 연속적이거나 파티셔닝될 수도 있다. 도 9 는 연속적인 붕소 도핑된 p 타입 영역 (104) 및 연속적인 인 도핑된 n 타입 영역 (106) 을 갖지만 p 타입 도핑 및 n 타입 도핑 영역들 양자 모두 상의 물리적으로 분리된 금속 컨택들 (예컨대, 각각, 컨택들 (110 및 114)) 에 의해 파티셔닝된 양면형 광기전 전지 설계를 사용함으로써 실현된 연속 배면 필드 영역 (106) 을 갖는 예시적인 웨이퍼 (100) 를 도시한다. 금속 컨택들 (110/114) 사이의 스페이싱은 반도체 웨이퍼를 전기적으로 파티셔닝하는데 사용되는 웨이퍼 파티션 저항, 즉, 웨이퍼 파티션 저항 (Rwp) 을 확립할 수도 있다. 파티션들은, 레이저 스크라이빙 도구를 사용하는 것 및/또는 호환가능한 도핑 기법들로 마스킹하는 것없이 생성될 수도 있다. 원하는 파티션들을 갖는 구성가능한 전류 전지의 일 실시형태는 n 타입 및 p 타입 영역을 위한 파티션 내에서 금속 컨택들 (110/114) 을 물리적으로 분리하기 위해 스크린 프린팅 마스킹을 사용하여 생성될 수도 있다.
일부 예들에 있어서, 알루미늄 배면 필드 (Al-BSF) 광기전 (PV) 전지들 및/또는 패시베이션된 에미터 및 후면 컨택 (PERC) PV 전지들 및/또는 헤테로 접합 기술 (HJT) PV 전지들 등을 위해 사용되는 생산 플로우는 본 명세서에서 설명된 것들과 같은 웨이퍼들 (100) 을 생산하도록 적응, 수정, 및/또는 업그레이드될 수도 있다. 개시된 기술의 설계, 생산, 및/또는 제조는 표준의 및/또는 기존의 생산 및 제조 라인들과 호환가능할 수도 있다. 웨이퍼 (100) 는 다수의 기존의 생산 라인들에 대해 사후-생산 기반으로 생산 및/또는 제조될 수도 있다. 기존의 PV 전지 생산 라인으로부터 웨이퍼 (100) 를 생성하기 위해, 추가적인 및/또는 더 적은 장비, 장비 업그레이드들, 및/또는 프로세스들/단계들의 수정이 구현될 수도 있다. PV 전지를 위한 파티션들을 생성하는데 필요할 수도 있는 국부화된 도핑을 생성할 능력은, 예를 들어, 반도체 웨이퍼/기판을 에칭, 도핑, 마스킹, 및/또는 프린팅하기 위해 새로운 장비를 추가하거나 기존의 장비를 업그레이드함으로써 달성될 수도 있다. 에칭은 레이저, 화학적 에칭, 플라즈마 에칭, 스크라이빙 등에 의해 달성될 수도 있다. 도핑은 레이저 도핑, 마스킹있는 또는 마스킹없는 이온 주입, 마스킹있는 또는 마스킹없는 에피택셜 성장, 마스킹있는/마스킹없는 퍼니스 확산, 마스킹있는 또는 마스킹없는 화학 기상 증착 (CVD), 마스킹있는 또는 마스킹없는 저압 화학 기상 증착 (LPCVD), 스크린 프린팅 등에 의해 달성될 수도 있다. 마스킹은 포토리소그래피, 스크린 프린팅, 섀도우 마스크 등에 의해 달성될 수도 있다. 스크린 프린팅은 원하는 파티션(들) 구성과 매칭하도록 스크린의 설계를 변경함으로써 달성될 수도 있다.
예를 들어, 알루미늄 배면 필드 광기전 전지는 Al-BSF PV 전지 제조를 위한 생산 라인을 사용하여 생성될 수도 있다. 개시된 기술은, 원하는 파티션 설계에 상응하는 2차원 패턴을 에칭하도록 구성될 수도 있는 레이저 도구를 추가하거나 추가하지 않은 생산 라인 상에서 생산될 수도 있다. 레이저 도구는 베이스/벌크 도핑을 노출하는 깊이까지 배면 필드 영역을 스크라이빙/에칭하는데 사용될 수도 있으며 pp+ 접합의 반전기적 분리를 달성할 수도 있다. 예를 들어, 그러한 프로세싱은 파티션들 (120) 없는 웨이퍼를 도 1 의 웨이퍼 (100) 로 프로세싱하는데 사용될 수도 있다. Al-BSF 전지의 파티션은, 베이스 반도체 및/또는 에어 및/또는 절연체 (122) 에 의해 제 2 알루미늄 배면 필드 영역 (106) 및 대응하는 알루미늄 금속층 (112) 으로부터 분리될 수도 있는 알루미늄 배면 필드 영역 (106) 및 대응하는 알루미늄 금속층 (112) 을 포함할 수도 있다. 추가적인 레이저 스크라이빙 도구는, 테스트/소팅 단계 전후, 금속 스크린 프린팅 단계, 인 유리 제거 단계, 및/또는 에미터 도핑 단계 이후 등을 포함하지만 이에 한정되지 않는 프로세스 플로우 및/또는 제조 프로세스에서의 다수의 포인트들에서 삽입될 수도 있다.
웨이퍼들 (100) 의 생산 및/또는 제조는 다른 태양 전지 기술을 사용하는 병렬 구성과의 테스터/소터 단계 호환성을 제공하도록 구현될 수도 있다. 개시된 기술의 일부 실시형태들을 활용하여, 기존의 제조 기법들 및 생산 라인(들)은 기존의 생산 및/또는 제조 장비 및/또는 생산 라인들 및/또는 생산 프로세스들의 100% 까지 활용하도록 업그레이드 및/또는 개조 및/또는 재구성될 수도 있다. 개시된 기술을 가능케 하기 위하여, 간단한 그리고 저비용의 변경들이 활용될 수도 있다.
예를 들어, 일부 실시형태들은 스크린 프린팅된 단계들의 통합과 같이 베이스 기판을 PV 전지로 변경하는데 사용되는 프로세스 단계들의 통합을 허용할 수도 있다. 일부 실시형태들에 있어서, 광기전 패널을 완성하는 단계들은 PV 전지 프로세스에서 통합될 수도 있다. 예를 들어, 스트링거/탭버 (tabber) 단계는 결정질 실리콘 PV 전지들을 상호연결하기 위해 광기전 패널 제조자에 의해 사용될 수도 있다. 그 기술의 일 실시형태는 PV 전지 프로세싱 동안 스크린 프린팅에 의해 달성될 수도 있는 상호연결 단계에서의 유연성을 허용할 수도 있다. 스크린 프린팅 단계들의 수는 동일하게 유지/증가/감소할 수도 있지만 모듈 프로세스 단계 단순화를 허용할 수도 있다. 예를 들어, 알루미늄 배면 필드 PV 전지는 전면 스크린 프린팅된 실버 단계, 배면 스크린 프린팅된 실버 단계, 및 배면 스크린 프린팅된 알루미늄 단계를 가질 수도 있지만, 개시된 기술로, 3개의 스크린 프린팅 단계들은 오직 하나의 전면 실버 스크린 프린팅 단계 및 하나의 배면 알루미늄 스크린 프린팅된 단계만을 가질 수도 있으며, 이 단계들은 웨이퍼/기판의 에지를 따른 전면 실버의 일부의 배면 알루미늄 스크린 프린팅된 금속으로의 연결을 허용할 수도 있다.
개시된 기술의 다른 예는 붕소, 알루미늄 및/또는 인 등의 도핑을 사용할 수도 있는 양면형 광기전 전지 상에서 구현될 수도 있고, 마스킹 및/또는 에칭 프로세스 단계들의 추가로 생성될 수도 있다. 도 3 은 본 개시의 일 실시형태에 따른 전지 파티션들 (120) 을 갖는 반도체 웨이퍼 (200) 의 단면도이다. 웨이퍼 (200) 는 인 도핑된 배면 필드 영역 (106), 붕소 도핑된 에미터 영역 (104), 배면 패시베이션 (202) 및 배면 캡핑 층 (204) 을 갖는 n 타입 결정질 실리콘 웨이퍼/기판 (120) 상에 제조된 양면형 PV 전지일 수도 있다. 일부 실시형태들에 있어서, 레이저 스크라이빙 도구 및/또는 다른 스크라이빙 시스템/방법 및/또는 호환가능한 도핑 기법들로의 마스킹을 사용하여 웨이퍼 파티션 저항을 조정하기 위한 국부화된 도핑 영역들을 생성함으로써 상이한 웨이퍼 파티션 저항으로 파티션들 (120) 이 생성될 수도 있다. 파티션들 (120) 을 생성하기 위해 도핑 기법과 함께 사용되는 마스킹 기법은 포토리소그래피, 섀도우 마스크, 스크린 프린팅, 잉크젯 등에 의해 달성될 수도 있다. 분리된 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 및 마스킹 단계와 함께 사용되는 도핑 기법은 파티션들 (120) 사이에서 원하는 웨이퍼 파티션 저항을 조정할 수도 있다.
양면형 광기전 전지 상에서 구현되는 실시형태들에 있어서, 양면형 웨이퍼를 위한 파티션들을 생성하기 위해 도핑이 사용될 수도 있다. 예를 들어, 도핑은, 파티션 설계를 갖는 스크린 프린팅된 화학적 마스크의 적용에 의해 후속적으로 프로세싱될 수도 있는, 열적 SiO2 층과 같이 붕소 도핑 또는 인 도핑을 위한 보호 확산 마스크를 먼저 추가함으로써 종래의 퍼니스 확산에서 달성될 수도 있다. 화학적 에칭 단계는, 붕소 에미터 또는 인 배면 필드를 위해 원하는 영역들을 커버하였을 수도 있는 원치않은 SiO2 를 제거하는데 사용될 수도 있다. 에칭 단계에는 고온 붕소 또는 인 확산 단계가 뒤이어질 수도 있다. 확산 단계에는 마스킹 층들 및/또는 확산 유리의 제거가 뒤이어질 수도 있다. 마스킹된 영역들은 고온 프로세싱 동안 붕소 또는 인에 대한 확산 배리어로서 작용할 수도 있으며, 마스킹되지 않은 영역들은 붕소 또는 인 도핑될 수도 있다. 일부 실시형태들에 있어서, 인 도핑된 배면 필드 영역 (106) 은, 붕소 에미터 특성들을 보호하고, 인 프로세싱 동안 교차 도핑을 제거/감소시키기 위해 추가적인 마스킹 단계를 필요로 할 수도 있다.
개시된 기술의 다른 실시형태는 패시베이션된 에미터 및 후면 컨택 (PERC) 광기전 전지 기술을 사용하여 구현될 수도 있다. 도 4 는 본 개시의 일 실시형태에 따른 PERC 기술을 사용한 전지 파티션들 (120) 을 갖는 반도체 웨이퍼 (300) 의 단면도이다. 웨이퍼 (300) 는, 웨이퍼 (300) 가 파티션 (120) 당 복수의 전기적으로 분리된 고저 접합들 (107) 을 포함하는 세그먼트화된 국부화된 배면 필드 영역들 (302) 을 포함할 수도 있다는 점을 제외하면 웨이퍼 (100) 와 유사할 수도 있다. 웨이퍼 (300) 의 파티션 (120) 은 제 2 전면 버스 바 및/또는 제 2 전면 그리드 핑거들 (110) 로부터 분리될 수도 있는 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 을 포함할 수도 있다. 국부화된 알루미늄 배면 필드 영역 (302) 은 베이스 반도체 및/또는 에어 및/또는 절연체 (122) 에 의해 제 2 국부화된 알루미늄 배면 필드 영역 (302) 으로부터 분리될 수도 있다. 국부화된 배면 필드 (302) 및 국부화된 배면 필드 (302) 를 형성하는데 사용되는 알루미늄 금속층 (112) 은 원하는 파티션들 (120) 을 형성하기 위해 전면 버스 바 및/또는 전면 그리드 핑거들 (110) 과 정렬할 수도 있다.
도 5 는 도 1 의 실시형태에 따라 구성된 태양 전지의 파티션 (120) 에 대한 등가 회로 모델이다. 예를 들어, 도 5 의 회로 (500) 는 단일의 파티션 (120) 을 부하 (502) 에 직접 연결한 결과를 나타낼 수도 있다. 파티션 (120) 은 당업계에 공지된 바와 같은 표준 PV 전지와 유사하게 거동할 수도 있으며, 여기서, (예컨대, 패널 (100) 상에 입사한 광에 의해 야기되는) 전류 소스 (504) 는 다이오드 (506) 및 션트 저항 (508) 과 병렬로 배열될 수도 있다. 파티션 (120) 에 의해 생성된 전류는 전류 소스 (504) 에 의해 생성된 전류 마이너스 다이오드 (506) 를 통해 흐르는 전류 마이너스 션트 저항 (508) 을 통해 흐르는 전류와 동일할 수도 있다. 부하 (502) 에 걸친 전압은 전류 및 직렬 저항 (510) 에 기초하여 도출될 수도 있다.
웨이퍼 (100) 가 수개의 파티션들 (120) 을 포함할 수도 있음이 주어지면, 회로 (500) 는 파티션들 (120) 이 함께 사용될 때 확장될 수도 있다. 예를 들어, 도 6 은 도 1 의 실시형태에 따라 구성된 복수의 병렬 태양 전지들에 대한 등가 회로 모델이다. 도 6 의 회로 (600) 에 있어서, 단일의 웨이퍼 (100) 의 복수의 파티션들 (120) (이 예에서는 3개) 이 서로 병렬로 배열될 수도 있다. 각각의 파티션 (120) 은 표준 회로 모델 (예컨대, 회로 (500)) 에 따라 구성될 수도 있다. 병렬 파티션들 (120) 은 다른 태양 전지 회로들과 직렬로 커플링될 수도 있다 (예컨대, 주어진 웨이퍼 (100) 의 각각의 개별 파티션 (120) 이 동일한 웨이퍼 (100) 의 다른 파티션들 (120) 과 병렬이 되도록 2개의 3-파티션 웨이퍼들 (100) 이 직렬로 배선될 수도 있음). 병렬 연결된 회로에서의 파티션 저항 (602) 은, 병렬로 연결된 물리적으로 분리된 전지들을 갖는 광기전 회로에 비해 새로운 전류 경로를 추가할 수도 있다. 파티션 저항 (602) 은 파티션들 (120) 사이에서 더 높은 저항을 갖는 대안적인 전기 경로를 확립할 수도 있지만, 웨이퍼 (100) 내의 파티션들 (120) 사이의 전류 흐름을 여전히 허용할 수도 있다. 일부 실시형태들에 있어서, 파티션 저항 (602) 은 어플리케이션에 적합하도록 조정될 수도 있다. 파티션 저항 (602) 은 금속 컨택들 사이의 거리를 증가시키는 것, 하위 반도체 층의 도핑 농도를 변경하는 것, 스크라이빙 등을 포함하지만 이에 한정되지 않는 다양한 방법들에 의해 조정될 수도 있다.
도 7 은 도 1 의 실시형태에 따라 구성된 복수의 파티셔닝된 태양 전지들에 대한, 직렬 회로로의 등가 회로 모델이다. 도 7 의 회로 (700) 에 있어서, 단일의 웨이퍼 (100) 의 복수의 파티션들 (120) (이 예에서는 3개) 이 서로 직렬로 배열될 수도 있다. 각각의 파티션 (120) 은 표준 회로 모델의 수정된 버전에 따라 구성될 수도 있으며, 여기서, 션트 저항 (508) 과 파티션 저항 (602) 은 서로 병렬이다. 병렬의 2개의 저항기들은 등가 저항을 저감시킬 수도 있다. 광기전 전지의 션트 저항에 대한 더 낮은 등가 저항은 전지 효율을 감소시킬 수도 있다. 일부 실시형태들은 적합한 회로 성능을 위해 파티션 저항 (602) 을 조정할 수도 있다.
개시된 기술은 알루미늄 배면 필드 (Al-BSF), 패시베이션된 에미터 및 후면 컨택 (PERC), 양면형, 헤테로 접합 기술 (HJT), IBC (Interdigitated Back Contact), EWT (Emitter Wrap Through) 와 같은 결정질 실리콘 기술들을 포함하지만 이에 한정되지 않는 광기전 전지 기술에 적용될 수도 있다.
개시된 기술은, 광 흡수 층/영역으로서 사용될/부분적으로 사용될 수도 있는 다양한 기판들에 걸쳐 적용가능할 수도 있다. 제 1 세대 광기전 전지들은 반도체 웨이퍼 기반 기술들로 고려될 수도 있다. 참조 또는 설명을 위해 본 명세서에서 제공된 예들은 종종, 광기전 전지에서 사용되는 베이스 기판으로서 결정질 실리콘 웨이퍼들의 사용을 인용한다. 하지만, 개시된 기술은 결정질 Si, 다결정질 실리콘, 단결정질 실리콘, 유사 단결정질 실리콘, Ge, SiGe, 비정질 실리콘, 소위 III-V 반도체 재료들, II-VI 재료들, 비정질 실리콘, SiC 등을 포함하지만 이에 한정되지 않는 베이스 재료로서 매우 다양한 반도체 재료들에 적용가능하고 호환가능할 수도 있다.
개시된 기술은 광기전 디바이스들을 제조하는데 사용되는 사이즈, 형상 및 두께를 설계함에 있어서 유연성을 개선시킬 수도 있다. 본 명세서에서 개시된 바와 같이 특정 반도체 웨이퍼/기판과 연관된 전력 특성들을 구성함으로써, 기판의 길이, 폭 및 두께를 증가 및/또는 감소시키는 것이 가능할 수도 있다. 부가적으로, 일부 실시형태들은, 구성가능한 전력 특성들을 갖는 불규칙한 형상들 및 사이즈들의 반도체 웨이퍼/기판들의 생성을 허용할 수도 있다. 예를 들어, 다음의 실시형태들은, 산업 표준 5 및/또는 6 인치 정방형/의사 정방형 웨이퍼들과는 다른 구성가능한 전력 특성들을 갖는 반도체 웨이퍼(들)/기판(들)을 생성하는 것을 통해 가능하게 된 예시적인 특징들을 예시한다.
하나의 예시적인 실시형태는 임의의 형상 및/또는 사이즈의 웨이퍼들 상에서 구성가능한 전력 특성들을 가능케 할 수도 있다. 임의의 형상/사이즈의 웨이퍼 상에서 다수의 파티션들을 직렬로 및/또는 병렬로 구성함으로써, 개시된 기술은 웨이퍼 (100) 의 표준 PV 전지들 및/또는 파티션들 (120) 의 전력 특성들과 매칭하도록 전력 특성들의 구성을 가능케 할 수도 있다. 예를 들어, 개시된 기술은 주거용 옥상 광기전 패널들/모듈들의 설치자로 하여금 불규칙한 사이즈 또는 형상인 추가적인 지붕 표면적(들)을 커버할 수 있게 할 수도 있다. 도 8a 및 도 8b 는 본 개시의 일 실시형태에 따른 구조물 (800) 을 도시한다. 구조물 (800) 은 비-장방형 표면적을 갖는 지붕 (802) 을 포함할 수도 있다. 불규칙한 형상의 광기전 전지들 및/또는 광기전 패널들 (804) 은 완전한 커버리지 및 심미적으로 만족스러운 외관을 제공할 수도 있다. 본 명세서에서 설명된 실시형태들에 따라 구성된 웨이퍼들/패널들은 불규칙한 형상들을 가질 수도 있고/있거나 인접한 패널들 (806) 및/또는 표준 전지들 및/또는 웨이퍼들 (100) 의 전력 요건들과 매칭하는 전력 특성들을 갖도록 구성될 수도 있다. 일부 실시형태들에 있어서, 개시된 광기전 패널들은 원하는 전력 특성들을 지원하면서 자동차 및 우주선과 같은 작고 불균일한 표면들 상에서 최대 가용 공간을 채울 수도 있다.
개시된 기술은 전력 (I2R) 손실을 감소/제한할 수도 있다. 예를 들어, 표준 60 전지 광기전 패널에 대한 I2R 손실 및/또는 열 손실의 양은 출력 전류가 9 암페어일 경우에 대략 8 와트일 수도 있다. 그 다음, 열 손실은 PLoss = I2R 을 따를 수도 있으며, 여기서, 8 와트 = 81R 이다. 따라서, 시스템의 저항 (R) 은 0.1 옴이다. 개시된 기술의 일 실시형태는 바람직한 전력 특성들을 생성하기 위해 파티션들을 병렬로 구성할 수도 있다. 따라서, 하나의 회로는 오리지널의 전류의 절반을 갖는 2개의 병렬 별개 회로로 분할되어, 2*PLoss = (4.5 암페어)^2*(0.1 옴) = 4 와트를 산출할 수도 있다. 이는 대략 300 와트 패널에 대해 대략 4 와트의 손실의 감소를 나타낼 수도 있다. 부가적으로, 이 실시형태는 웨이퍼 (100) 및/또는 다른 반도체 웨이퍼들을 연결/상호연결하는데 요구된 와이어/전도체의 사이즈를 감소시킬 수도 있다.
전술한 웨이퍼들 (예컨대, 웨이퍼 (100)) 은 패널들로 형성될 수도 있다. 웨이퍼 (100) 의 연결된 표준 PV 전지들 및/또는 파티션들 (120) 의 집합은 다양한 사이즈들 및 형상들에서 올 수도 있으며, 광기전 패널들, 태양 전지 패널들, 태양 전지 모듈들 또는 광기전 모듈들로서 지칭될 수 있다 (이하, "패널들" 로서 지칭됨). 그 기술의 일 실시형태는 패널로 캡슐화된 단일의 웨이퍼 (100) 일 수도 있다. 개시된 기술은 단일의 웨이퍼 (100) 패널의 구성가능한 전력 특성들을 가능케 할 수도 있다.
일부 실시형태들은 임의의 형상 및/또는 사이즈의 패널들 상에서 구성가능한 전력 특성들을 제공할 수도 있다. 임의의 형상/사이즈의 웨이퍼 (100) 패널의 다수의 파티션들을 직렬로 및/또는 병렬로 구성함으로써, 개시된 기술은 웨이퍼 (100) 의 표준 PV 전지들 및/또는 파티션들 (120) 의 전력 특성들과 매칭하도록 전력 특성들의 생성을 가능케 할 수도 있다. 예를 들어, 개시된 기술은 주거용 옥상 광기전 패널들/모듈들의 설치자로 하여금 사이즈 또는 형상에 있어서 불규칙한 추가적인 지붕 표면적(들)을 커버할 수 있게 할 수도 있다 (예컨대, 도 8a 및 도 8b 에 예시되고 상기 설명됨). 다른 예는 광기전 패널들로 하여금 원하는 전력 특성들 및/또는 직렬/병렬 구성을 지원하면서 자동차 및 우주선과 같은 작고 불균일한 표면들 상에서 최대 가용 공간을 채우게 할 수도 있다. 개시된 기술의 일 실시형태는, 예를 들어, 다수의 파티션들을 갖는 1 미터 x 1.6 미터의 치수들을 갖는 단일의 웨이퍼의 생성을 가능케 할 수도 있다.
일부 실시형태들에 있어서, 패널들은 다수의 웨이퍼들 (100) 을 포함할 수도 있다. 개시된 기술은 2 이상의 웨이퍼들 (100) 및/또는 표준 PV 전지들의 병렬 연결(들)의 설계 및 구성에 있어서의 유연성을 가능케 할 수도 있다. 개시된 기술은 패널의 원하는 전력 특성들 및 성능을 생성하기 위해 병렬 연결(들)에 기초한 유연성 및 각각의 웨이퍼 (100) 의 구성가능한 전력 특성들을 가능케 할 수도 있다.
다양한 실시형태들이 상기 설명되었지만, 그것들은 한정이 아닌 예로서 제시되었음이 이해되어야 한다. 사상 및 범위로부터 일탈함없이 형태 및 상세에 있어서의 다양한 변경들이 본 명세서에서 행해질 수 있음이 당업자(들)에게 명백할 것이다. 실제로, 상기 설명을 읽은 이후, 대안적인 실시형태들을 구현하는 방법이 당업자(들)에게 명백할 것이다. 예를 들어, 설명된 플로우들로부터 다른 단계들이 제공될 수도 있거나 단계들이 제거될 수도 있고, 다른 컴포넌트들이 설명된 시스템들에 추가되거나 그 시스템들로부터 제거될 수도 있다. 이에 따라, 다른 구현들이 다음의 청구항들의 범위 내에 있다.
부가적으로, 기능 및 이점들을 강조하는 임의의 도면들은 오직 예시적인 목적들만으로 제시되는 것임이 이해되어야 한다. 개시된 방법 및 시스템 각각은 도시된 것 이외의 방식들로 활용될 수도 있도록 충분히 유연성있고 구성가능하다.
용어 "적어도 하나" 가 종종 명세서, 청구항들 및 도면들에서 사용될 수도 있지만, 용어들 "일", "하나", "그", "상기" 등은 또한 명세서, 청구항들 및 도면들에서 "적어도 하나" 또는 "그 적어도 하나" 를 나타낸다.
마지막으로, 명시적인 언어 "~하기 위한 수단" 또는 "~하기 위한 단계" 를 포함하는 청구항들만이 35 U.S.C. 112(f) 하에서 해석되어야 함이 출원인의 의도이다. 어구 "~하기 위한 수단" 또는 "~하기 위한 단계" 를 명시적으로 포함하지 않는 청구항들은 35 U.S.C. 112(f) 하에서 해석되지 않아야 한다.

Claims (42)

  1. 광기전 전지로서,
    단일의 광 흡수 영역으로서 구성된 기판;
    상기 기판에 또는 상기 기판 상에 배열되고 상기 단일의 광 흡수 영역과 적어도 하나의 컬렉팅 접합을 형성하는 적어도 하나의 제 1 반도체 영역;
    상기 기판 상에 배열되고 서로 물리적으로 분리되는 복수의 제 1 전도성 컨택들로서, 각각의 제 1 전도성 컨택은 상기 적어도 하나의 제 1 반도체 영역과의 전기적 연결을 용이하게 하도록 구성되는, 상기 복수의 제 1 전도성 컨택들;
    상기 기판에 또는 상기 기판 상에 배열되고 상기 적어도 하나의 제 1 반도체 영역으로부터 물리적으로 분리되는 적어도 하나의 제 2 반도체 영역으로서, 상기 적어도 하나의 제 2 반도체 영역은 상기 단일의 광 흡수 영역과 적어도 하나의 고저 접합을 형성하는, 상기 적어도 하나의 제 2 반도체 영역; 및
    상기 기판 상에 배열되고 서로 물리적으로 분리되는 복수의 제 2 전도성 컨택들로서, 각각의 제 2 전도성 컨택은 상기 적어도 하나의 제 2 반도체 영역과의 전기적 연결을 용이하게 하도록 구성되는, 상기 복수의 제 2 전도성 컨택들을 포함하고,
    상기 제 1 전도성 컨택들의 각각은 상기 제 2 전도성 컨택들 중 적어도 하나와 적어도 하나의 별도의 전지 파티션을 형성함으로써, 상기 기판에 또는 상기 기판 상에 복수의 전지 파티션들을 형성하는, 광기전 전지.
  2. 제 1 항에 있어서,
    상기 전지 파티션들 중 적어도 2개를 서로 병렬로 전기적으로 커플링하는 적어도 하나의 상호연결부를 더 포함하는, 광기전 전지.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역 및 상기 적어도 하나의 제 2 반도체 영역 중 적어도 하나는 상기 기판의 도핑된 영역인, 광기전 전지.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역 및 상기 적어도 하나의 제 2 반도체 영역 중 적어도 하나는 상기 기판 상의 에피택셜층인, 광기전 전지.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역은 서로 물리적으로 분리되는 복수의 영역들을 포함하는, 광기전 전지.
  6. 제 1 항에 있어서,
    상기 적어도 하나의 제 2 반도체 영역은 서로 물리적으로 분리되는 복수의 영역들을 포함하는, 광기전 전지.
  7. 제 1 항에 있어서,
    상기 기판은 p 타입 재료를 포함하고;
    상기 적어도 하나의 제 1 반도체 영역은 n+ 타입 재료를 포함하고;
    상기 적어도 하나의 제 2 반도체 영역은 p+ 타입 재료를 포함하는, 광기전 전지.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역의 적어도 일부를 커버하는 적어도 하나의 코팅을 더 포함하는, 광기전 전지.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 코팅은 반사 방지 코팅을 포함하는, 광기전 전지.
  10. 제 8 항에 있어서,
    상기 적어도 하나의 코팅은 절연체 재료를 포함하는, 광기전 전지.
  11. 제 1 항에 있어서,
    상기 적어도 하나의 제 2 반도체 영역의 적어도 일부를 커버하는 적어도 하나의 컨택을 더 포함하는, 광기전 전지.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 컨택은 알루미늄을 포함하는, 광기전 전지.
  13. 제 11 항에 있어서,
    상기 적어도 하나의 컨택은 상기 적어도 하나의 제 2 반도체 영역과 전기적으로 접촉하는, 광기전 전지.
  14. 제 1 항에 있어서,
    상기 기판은 전면 및 배면을 포함하고;
    상기 적어도 하나의 제 1 반도체 영역은 상기 기판의 상기 전면에 또는 상기 전면 상에 배열되고;
    상기 적어도 하나의 제 2 반도체 영역은 상기 기판의 상기 배면에 또는 상기 배면 상에 배열되는, 광기전 전지.
  15. 제 1 항에 있어서,
    상기 전지 파티션들 중 적어도 2개 사이에서 적어도 하나의 파티션 저항을 더 포함하는, 광기전 전지.
  16. 제 15 항에 있어서,
    상기 적어도 하나의 파티션 저항의 값은 상기 광기전 전지의 적어도 하나의 물리적 특성에 기초하는, 광기전 전지.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 물리적 특성은 상기 제 1 전도성 컨택들 중 적어도 2개 사이의 거리, 상기 적어도 하나의 제 1 반도체 영역의 도핑 농도, 상기 광기전 전지에서 행해진 스크라이빙, 또는 이들의 조합을 포함하는, 광기전 전지.
  18. 제 1 항에 기재된 복수의 광기전 전지들을 포함하는 시스템.
  19. 제 18 항에 있어서,
    상기 복수의 광기전 전지들 중 제 1 광기전 전지의 상기 복수의 제 1 전도성 컨택들 중 적어도 하나와 상기 복수의 광기전 전지들 중 제 2 광기전 전지의 상기 복수의 제 2 전도성 컨택들 중 적어도 하나를 전기적으로 커플링하는 적어도 하나의 상호연결부를 더 포함하는, 시스템.
  20. 광기전 전지를 제조하는 방법으로서,
    단일의 광 흡수 영역으로서 구성된 기판에 또는 상기 기판 상에 적어도 하나의 제 1 반도체 영역을 구축하는 단계로서, 상기 적어도 하나의 제 1 반도체 영역은 상기 단일의 광 흡수 영역과 적어도 하나의 컬렉팅 접합을 형성하는, 상기 적어도 하나의 제 1 반도체 영역을 구축하는 단계;
    상기 기판 상에 복수의 제 1 전도성 컨택들을 구축하는 단계로서, 상기 복수의 제 1 전도성 컨택들은 서로 물리적으로 분리되고 상기 적어도 하나의 제 1 반도체 영역과의 전기적 연결을 용이하게 하도록 구성되는, 상기 복수의 제 1 전도성 컨택들을 구축하는 단계;
    상기 기판에 또는 상기 기판 상에 상기 적어도 하나의 제 1 반도체 영역으로부터 물리적으로 분리되는 적어도 하나의 제 2 반도체 영역을 구축하는 단계로서, 적어도 하나의 반도체 영역은 상기 단일의 광 흡수 영역과 적어도 하나의 고저 접합을 형성하는, 상기 적어도 하나의 제 2 반도체 영역을 구축하는 단계; 및
    상기 기판 상에 배열되는 복수의 제 2 전도성 컨택들을 구축하는 단계로서, 복수의 제 1 제 2 컨택들은 서로 물리적으로 분리되고 상기 적어도 하나의 제 2 반도체 영역과의 전기적 연결을 용이하게 하도록 구성되는, 상기 복수의 제 2 전도성 컨택들을 구축하는 단계를 포함하고,
    상기 제 1 전도성 컨택들의 각각은 상기 제 2 전도성 컨택들 중 적어도 하나와 적어도 하나의 별도의 전지 파티션을 형성함으로써, 상기 기판에 또는 상기 기판 상에 복수의 전지 파티션들을 형성하는, 광기전 전지를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 전지 파티션들 중 적어도 2개를, 적어도 하나의 상호연결부를 통해 서로 병렬로 전기적으로 커플링하는 단계를 더 포함하는, 광기전 전지를 제조하는 방법.
  22. 제 20 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역을 구축하는 단계는 제 1 반도체 재료 층을 상기 기판에 적용하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  23. 제 22 항에 있어서,
    상기 적용하는 단계는 성장, 확산, 퇴적, 주입, 프린팅, 또는 이들의 조합에 의해 수행되는, 광기전 전지를 제조하는 방법.
  24. 제 22 항에 있어서,
    상기 적용하는 단계는 적어도 하나의 마스크를 사용하여 수행되는, 광기전 전지를 제조하는 방법.
  25. 제 20 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역을 구축하는 단계는 상기 기판을 도핑하여 제 1 도핑된 영역을 형성하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  26. 제 20 항에 있어서,
    상기 적어도 하나의 제 2 반도체 영역을 구축하는 단계는 제 2 반도체 재료 층을 상기 기판에 적용하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  27. 제 26 항에 있어서,
    상기 적용하는 단계는 성장, 확산, 퇴적, 주입, 프린팅, 또는 이들의 조합에 의해 수행되는, 광기전 전지를 제조하는 방법.
  28. 제 26 항에 있어서,
    상기 적용하는 단계는 적어도 하나의 마스크를 사용하여 수행되는, 광기전 전지를 제조하는 방법.
  29. 제 20 항에 있어서,
    상기 적어도 하나의 제 2 반도체 영역을 구축하는 단계는 상기 기판을 도핑하여 제 2 도핑된 영역을 형성하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  30. 제 20 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역의 적어도 일부를 커버하는 적어도 하나의 코팅을 적용하는 단계를 더 포함하는, 광기전 전지를 제조하는 방법.
  31. 제 30 항에 있어서,
    상기 적어도 하나의 코팅은 반사 방지 코팅을 포함하는, 광기전 전지를 제조하는 방법.
  32. 제 30 항에 있어서,
    상기 적어도 하나의 코팅은 절연체 재료를 포함하는, 광기전 전지를 제조하는 방법.
  33. 제 20 항에 있어서,
    상기 적어도 하나의 제 2 반도체 영역의 적어도 일부를 커버하는 적어도 하나의 컨택을 구축하는 단계를 더 포함하는, 광기전 전지를 제조하는 방법.
  34. 제 33 항에 있어서,
    상기 적어도 하나의 컨택은 알루미늄을 포함하는, 광기전 전지를 제조하는 방법.
  35. 제 33 항에 있어서,
    상기 적어도 하나의 컨택은 상기 적어도 하나의 제 2 반도체 영역과 전기적으로 접촉하는, 광기전 전지를 제조하는 방법.
  36. 제 20 항에 있어서,
    상기 기판은 전면 및 배면을 포함하고;
    상기 적어도 하나의 제 1 반도체 영역은 상기 기판의 상기 전면에 또는 상기 전면 상에 배열되고;
    상기 적어도 하나의 제 2 반도체 영역은 상기 기판의 상기 배면에 또는 상기 배면 상에 배열되는, 광기전 전지를 제조하는 방법.
  37. 제 20 항에 있어서,
    상기 적어도 하나의 제 2 반도체 영역은 서로 물리적으로 분리되는 복수의 제 2 반도체 영역들을 포함하는, 광기전 전지를 제조하는 방법.
  38. 제 37 항에 있어서,
    상기 복수의 제 2 반도체 영역들을 구축하는 단계는 제 2 도핑된 영역의 일부를 제거하여 상기 복수의 제 2 반도체 영역들을 물리적으로 분리하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  39. 제 37 항에 있어서,
    상기 복수의 제 2 반도체 영역들을 구축하는 단계는 제 2 반도체 재료 층의 일부를 제거하여 상기 복수의 제 2 반도체 영역들을 물리적으로 분리하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  40. 제 20 항에 있어서,
    상기 적어도 하나의 제 1 반도체 영역은 서로 물리적으로 분리되는 복수의 제 1 반도체 영역들을 포함하는, 광기전 전지를 제조하는 방법.
  41. 제 40 항에 있어서,
    상기 복수의 제 1 반도체 영역들을 구축하는 단계는 제 1 도핑된 영역의 일부를 제거하여 상기 복수의 제 1 반도체 영역들을 물리적으로 분리하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
  42. 제 40 항에 있어서,
    상기 복수의 제 1 반도체 영역들을 구축하는 단계는 제 1 반도체 재료 층의 일부를 제거하여 상기 복수의 제 1 반도체 영역들을 물리적으로 분리하는 단계를 포함하는, 광기전 전지를 제조하는 방법.
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