KR20210015087A - 오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템 - Google Patents

오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템 Download PDF

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KR20210015087A
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Abstract

본 발명은 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템에 관한 것으로, 본 발명의 일 실시 예에 따른 오류 정정 회로는, 메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 생성된 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하는 인코더; 및 상기 제 1 오류 정정 능력을 이용한 제 1 오류 정정 디코딩 또는 상기 제 2 오류 정정 능력을 이용한 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 디코더를 포함하되, 상기 제 1 오류 정정 디코딩 시 상기 코드워드에 대응하는 판독 벡터를 기반으로 생성된 제 1 신드롬 벡터가 이용되고, 상기 제 2 오류 정정 디코딩 시 상기 제 1 추가 패리티를 기반으로 생성된 추가 신드롬이 더 이용되며, 상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들일 수 있다.

Description

오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템{Error correction circuit, memory controller having the error correction circuit, and memory system having the memory controller}
본 발명은, 오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템에 관한 것으로, 보다 구체적으로는 오류 정정 능력을 가변시킬 수 있는 오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템에 관한 것이다.
메모리 시스템은, 일시적으로 또는 영구적으로 데이터를 저장하는 저장 매체를 포함할 수 있다. 쓰기(write), 읽기(read), 전송(transmission) 또는 프로세싱(processing)과 같은 다양한 동작들 동안, 데이터 오류(error) 또는 데이터 손상(corruption)이 발생할 수 있다.
데이터의 신뢰성(reliability)을 보장하기 위하여, 메모리 시스템은, 오류 정정 인코딩 및 오류 정정 디코딩과 같은 오류 정정 기술들(error correction techniques)을 이용할 수 있다.
본 발명의 실시 예들은, 오류 정정 능력을 가변시킬 수 있는 오류 정정 회로, 이를 포함하는 메모리 컨트롤러 및 메모리 시스템을 제공한다.
본 발명의 일 실시 예에 따른 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 오류 정정 회로는, 메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 생성된 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하는 인코더; 및 상기 제 1 오류 정정 능력을 이용한 제 1 오류 정정 디코딩 또는 상기 제 2 오류 정정 능력을 이용한 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 디코더를 포함하되, 상기 제 1 오류 정정 디코딩 시 상기 코드워드에 대응하는 판독 벡터를 기반으로 생성된 제 1 신드롬 벡터가 이용되고, 상기 제 2 오류 정정 디코딩 시 상기 제 1 추가 패리티를 기반으로 생성된 추가 신드롬이 더 이용되며, 상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들일 수 있다.
본 발명의 일 실시 예에 따른 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 메모리 컨트롤러는, 메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 생성된 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하는 인코더; 및 상기 제 1 오류 정정 능력을 이용한 제 1 오류 정정 디코딩 또는 상기 제 2 오류 정정 능력을 이용한 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 디코더를 포함하되, 상기 제 1 오류 정정 디코딩 시 상기 코드워드에 대응하는 판독 벡터를 기반으로 생성된 제 1 신드롬 벡터가 이용되고, 상기 제 2 오류 정정 디코딩 시 상기 제 1 추가 패리티를 기반으로 생성된 추가 신드롬이 더 이용되며, 상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들일 수 있다.
본 발명의 일 실시 예에 따른 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 메모리 시스템은, 메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 생성된 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하며, 상기 제 1 추가 패리티와 제 3 생성 행렬을 이용하여 서브-코드워드를 생성하는 메모리 컨트롤러; 및 상기 메모리 컨트롤러로부터 상기 코드워드 및 상기 서브-코드워드를 수신하고, 상기 코드워드를 제 1 저장 영역에 저장하며, 상기 서브-코드워드를 제 2 저장 영역에 저장하는 메모리 장치를 포함하되, 상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들일 수 있다.
본 기술에 따르면, BCH 코드를 이용하는 오류 정정 회로의 오류 정정 능력을 가변시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 BCH 코드의 패리티 체크 행렬들을 설명하기 위한 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 오류 정정 인코딩을 설명하기 위한 예시도이다.
도 3은 제 2 오류 정정 인코딩의 다른 예를 설명하기 위한 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 제 1 오류 정정 디코딩을 설명하기 위한 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 제 2 오류 정정 디코딩을 설명하기 위한 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 7은 도 6에 도시된 오류 정정 회로가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 8은 도 6에 도시된 오류 정정 회로가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 코드워드 테이블을 설명하기 위한 예시도이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 12는 메모리 블록을 설명하기 위한 예시도이다.
도 13은 도 9에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14는 도 9에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "A 또는 B 중 적어도 하나" 또는 "A 및 B 중 적어도 하나"는, "A", "B" 또는 "A 및 B"를 의미할 수 있다.
BCH(Bose-Chaudhuri-Hocquenghem) 코드(code)는, 오류 정정 능력(error correction ability)이 미리 결정되어 있는 코드 중 하나이다. BCH 코드의 오류 정정 디코딩은 신드롬 벡터(syndrome vector)를 이용하여 이루어지고, 신드롬 벡터의 길이가 BCH 코드의 오류 정정 능력을 결정한다. 신드롬 벡터는, 패리티 체크 행렬(parity check matrix)과 코드워드(codeword)에 대응하는 판독 벡터(read vector)를 곱한 결과이며, 패리티 체크 행렬의 사이즈에 따라 그 길이가 결정된다. 즉, 패리티 체크 행렬이 결정되는 경우 신드롬 벡터의 길이는 고정된다.
BCH 코드의 오류 정정 디코딩 시 추가 신드롬(additional syndrome)이 이용될 수 있다면, 오류 정정 회로의 오류 정정 능력이 커질 수 있을 것이다.
본 발명의 실시 예들에서, BCH 코드의 패리티 체크 행렬이 로우(row) 방향으로 확장되고, 확장된 로우들(extended rows)을 기반으로 추가 패리티(additional parity)가 생성될 수 있다. 추가 패리티는 추가 신드롬을 생성하는 데 이용되며, 추가 신드롬은 오류 정정 회로가 더 큰 오류 정정 능력으로 오류 정정 디코딩을 수행할 수 있게끔 할 수 있다.
본 발명의 실시 예들에서, 오류 정정 회로는, 오류 정정 디코딩 시 추가 신드롬을 활용하거나 활용하지 않음으로써 오류 정정 능력을 가변시킬 수 있다. 즉, 오류 정정 회로는, 추가적인 신드롬을 활용하지 않고 제 1 오류 정정 능력으로 오류 정정 디코딩을 수행할 수도 있고, 추가적인 신드롬들을 활용하여 제 1 오류 정정 능력보다 큰 제 2 오류 정정 능력으로 오류 정정 디코딩을 수행할 수도 있다.
도 1은 본 발명의 일 실시 예에 따른 BCH 코드의 패리티 체크 행렬들을 설명하기 위한 예시도이다.
BCH 코드의 길이가 n(=2m-1)(여기서, m 및 n은 자연수)이라 할 때, BCH 코드의 패리티 체크 행렬은 갈로아 체(Galois Field) GF(2m)에 속하는 원소(element)들로 이루어질 수 있다. GF(2m)는 2m 개의 원소들로 이루어진 유한 체(finite field)이며, GF(2m)의 원소들은 {0, α0, α1, ...,
Figure pat00001
}로 표현될 수 있다.
BCH 코드의 길이가 정해지고 오류 정정 회로의 오류 정정 능력이 결정되면, BCH 코드의 패리티 체크 행렬의 사이즈가 결정될 수 있다.
BCH 코드의 길이가 n으로 정해지고 오류 정정 회로의 오류 정정 능력이 t(여기서, t는 자연수)로 결정되면, 오류 정정 능력 t에 대응하는 패리티 체크 행렬은 2t×n의 사이즈를 가질 수 있다. 이하, 오류 정정 능력 t를 제 1 오류 정정 능력이라 하고, 제 1 오류 정정 능력에 대응하는 패리티 체크 행렬을 제 1 패리티 체크 행렬(H1)이라 한다.
BCH 코드의 패리티 체크 행렬은 미리 정해진 규칙에 따라 생성되거나 확장될 수 있다. 제 1 패리티 체크 행렬(H1)을 로우 방향으로 확장함으로써 제 2 패리티 체크 행렬(H2)이 생성될 수 있다. 제 2 패리티 체크 행렬(H2)은, 제 1 오류 정정 능력보다 큰 제 2 오류 정정 능력에 대응할 수 있으며, 확장된 로우들(extended rows)의 개수가 β개라 할 때 (2t+β)×n의 사이즈를 가질 수 있다. 여기서, β는 자연수이며, 제 2 오류 정정 능력을 얼마로 할 것인가에 따라 결정될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 오류 정정 인코딩을 설명하기 위한 예시도이다.
본 발명의 일 실시 예에 따른 오류 정정 인코딩은, 제 1 오류 정정 인코딩, 제 1 추가 패리티 생성 및 제 2 오류 정정 인코딩을 포함할 수 있다.
제 1 오류 정정 인코딩 시, 메시지(message; M)와 제 1 패리티 체크 행렬(H1)에 대응하는 제 1 생성 행렬(G1)을 기반으로 코드워드(C)가 생성될 수 있다. 예를 들어, k 비트의 메시지(M)와 k×n의 사이즈를 갖는 제 1 생성 행렬(G1)이 이용되는 경우, n 비트의 코드워드(C)가 생성될 수 있다.
제 1 추가 패리티 생성 시, 제 2 패리티 체크 행렬(H2)의 일부 로우들, 즉 제 1 패리티 체크 행렬(H1)로부터 확장된 로우들(extended rows; Hext)과 제 1 오류 정정 디코딩 시 생성된 코드워드(C)를 기반으로 제 1 추가 패리티(P′)가 생성될 수 있다. 예를 들어, β×n의 사이즈를 갖는 확장된 로우들(Hext)과 n 비트의 코드워드(C)가 이용되는 경우 β개의 원소들로 이루어지는 제 1 추가 패리티(P′)가 생성될 수 있다. 제 1 추가 패리티(P′)를 생성하는 데 이용된 확장된 로우들(Hext)은 코드워드(C)를 생성하는 데 이용된 제 1 생성 행렬(G1)에 대응하지 않기 때문에, 제 1 추가 패리티(P′)는 '0'이 아닌 원소를 포함할 수 있다. 이러한 '0'이 아닌 원소를 포함할 수 있는 제 1 추가 패리티(P′)는, 추후 오류 정정 디코딩 시 추가 신드롬을 생성하는 데 이용될 수 있다.
제 2 오류 정정 인코딩 시, 제 1 추가 패리티(P′)와 제 3 생성 행렬(G3)을 기반으로 서브-코드워드(Csub)가 생성될 수 있다. 이 때, 제 1 추가 패리티(P′)는 GF(2m)에 속하는 원소들로 이루어져 있기 때문에, 서브-코드워드(Csub)가 생성되기 위하여는 제 1 추가 패리티(P′)에 포함된 원소들이 이진(binary) 원소들로 변환될 필요가 있다. GF(2m) 원소가 이진 원소로 변환되는 경우, 변환된 이진 원소는 m 비트의 길이를 가질 수 있다. 따라서, β개의 GF(2m) 원소들로 이루어지는 제 1 추가 패리티(P′)는 βm개의 이진 원소들로 이루어지는 제 1 추가 패리티(P″)로 변환될 수 있다. 제 3 생성 행렬은 βm×j의 사이즈를 가질 수 있으며, j는 βm 이상의 자연수일 수 있다. 여기서, j는 서브-코드워드(Csub)에 대한 오류 정정 능력을 고려하여 결정될 수 있다.
오류 정정 회로가 메모리 시스템에 적용되는 경우, 코드워드(C)와 코드워드(C)에 대응하는 서브-코드워드(Csub)는 서로 다른 저장 영역에 저장될 수 있다. 예를 들어, 저장 영역은, 메모리 블록(memory block), 페이지(page) 또는 청크(chunk)일 수 있다. 즉, 코드워드(C)와 서브-코드워드(Csub)는 서로 다른 메모리 블록에 저장되거나, 동일한 메모리 블록의 서로 다른 페이지에 저장되거나, 동일한 페이지의 서로 다른 청크에 저장될 수 있다. 도 2에는, 일 예로서, 코드워드(C)가 제 1 메모리 블록(BLK 1)에 저장되고 코드워드(C)에 대응하는 서브-코드워드(Csub)가 제 2 메모리 블록(BLK 2)에 저장된 예가 도시되었다.
한편, 서브-코드워드(Csub)가 저장될 때, 부분 프로그램(partial program) 방식이 이용될 수 있다.
부분 프로그램 방식은, 하나의 페이지(또는 청크)의 일부에 데이터를 저장할 수 있는 방식이다. 예를 들어, 메모리 시스템은, 미리 설정된 나누어 쓰기 횟수(Number of Partial program; NOP)에 따라 페이지를 복수의 쓰기 유닛(program unit)들로 구분해 둘 수 있다. 예를 들어, 페이지의 길이가 n 비트인 경우, 메모리 시스템은, 나누어 쓰기 횟수(NOP)를 n/βm 으로 설정해둘 수 있다. 즉, 메모리 시스템은, 쓰기 유닛의 단위를 βm 비트로 설정해둘 수 있다.
부분 프로그램 방식이 이용될 때, 메모리 시스템은, 하나의 코드워드(C)에 대응하는 서브-코드워드(Csub)가 생성될 때마다 서브-코드워드(Csub)를 하나의 쓰기 유닛에 저장할 수 있다.
도 3은 제 2 오류 정정 인코딩의 다른 예를 설명하기 위한 예시도이다.
도 2를 참조하여 설명한 실시 예에서는 하나의 코드워드(C)에 대응하는 하나의 제 1 추가 패리티(P″)를 기반으로 서브-코드워드(Csub)가 생성되는 예를 설명하였다.
실시 예에 따라, 복수의 코드워드(C)들에 대응하는 복수의 제 1 추가 패리티(P″)들을 기반으로 서브-코드워드(CSsub)가 생성될 수도 있다. 예를 들어, u개의 코드워드(C)들에 대응하는 u개의 제 1 추가 패리티(P″)들과 uβm×w의 사이즈를 갖는 제 4 생성 행렬(G4)을 기반으로 제 2 오류 정정 인코딩이 수행되고, 그에 따라 w 비트의 길이를 갖는 서브-코드워드(CSsub)가 생성될 수 있다. u는 2 이상의 자연수일 수 있으며, w는 2 이상 n 이하의 자연수일 수 있다.
도 3에는, 일 예로서, w가 n인 경우의 예가 도시되었다. 즉, 도 3에는, u개의 코드워드(C)들에 대응하는 u개의 제 1 추가 패리티(P″)들과 uβm×n의 사이즈를 갖는 제 4 생성 행렬(G4)을 기반으로 제 2 오류 정정 인코딩이 수행되고, 그에 따라 n비트의 길이를 갖는 서브-코드워드(CSsub)가 생성되는 예가 도시되었다. 서브-코드워드(CSsub)는, u개의 제 1 추가 패리티(P″)들과 u개의 제 1 추가 패리티(P″)들에 대응하는 패리티(PP″)를 포함할 수 있다.
도 2를 참조하여 설명 바와 마찬가지로, 복수의 코드워드(C)들과 복수의 코드워드들(C)에 대응하는 서브-코드워드(CSsub)는 서로 다른 저장 영역에 저장될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 제 1 오류 정정 디코딩을 설명하기 위한 예시도이다.
제 1 오류 정정 디코딩(first error correction decoding)은, 제 1 오류 정정 능력을 이용하여 수행될 수 있다.
오류 정정 회로가 메모리 시스템에 적용되는 경우, 코드워드(C)가 저장된 저장 영역이 액세스될 수 있고, 코드워드(C)에 대응하는 판독 벡터(R)가 획득될 수 있다. 도 3에는 일 예로서, 메모리 블록(BLK 1)의 일부 페이지가 액세스되어 코드워드(C)에 대응하는 판독 벡터(R)가 획득되는 예가 도시되었다.
제 1 오류 정정 디코딩은, 제 1 오류 정정 능력에 대응하는 제 1 패리티 체크 행렬(H1)과 코드워드(C)에 대응하는 판독 벡터(R)를 기반으로 수행될 수 있다. 제 1 오류 정정 디코딩은, 신드롬 체크, 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정 등을 통하여 수행될 수 있다. 신드롬 체크는, 제 1 신드롬 체크 및 제 2 신드롬 체크를 포함할 수 있다. 제 1 신드롬 체크는, 판독 벡터(R)와 제 1 패리티 체크 행렬(H1)을 기반으로 이루어질 수 있다. 제 1 신드롬 체크가 페일되는 경우 제 1 신드롬 체크 시에 생성된 제 1 신드롬 벡터(S1)를 기반으로 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정 등이 수행되고, 오류 정정된 판독 벡터(R′)와 제 1 패리티 체크 행렬(H1)을 기반으로 제 2 신드롬 체크가 수행될 수 있다. 제 1 오류 정정 디코딩이 패스되는 경우, 즉 제 1 신드롬 체크 또는 제 2 신드롬 체크가 패스되는 경우, 디코딩된 코드워드가 출력될 수 있다. 한편, 제 2 신드롬 체크가 페일되는 경우 제 1 오류 정정 디코딩은 페일되었다고 할 수 있다. 제 1 오류 정정 디코딩이 페일되는 경우 제 2 오류 정정 능력을 이용하는 제 2 오류 정정 디코딩이 수행될 수 있다. 제 1 신드롬 체크 시에 생성된 제 1 신드롬 벡터(S1)는, 제 2 오류 정정 디코딩 시 추가 신드롬을 생성하는 데 이용될 수 있으며, 이와 관련하여서는 관련되는 도면을 참조하여 후술한다.
도 5는 본 발명의 일 실시 예에 따른 제 2 오류 정정 디코딩을 설명하기 위한 예시도이다.
제 1 오류 정정 디코딩이 페일되는 경우, 제 2 오류 정정 능력을 이용하는 제 2 오류 정정 디코딩이 수행될 수 있다.
오류 정정 회로가 메모리 시스템에 적용되는 경우, 코드워드(C)에 대응하는 서브-코드워드(Csub or CSSub)가 저장된 저장 영역이 추가적으로 액세스될 수 있고, 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)가 획득될 수 있다.
도 5에는, 일 예로서, 코드워드(C)가 저장된 메모리 블록(BLK 1) 이외의 메모리 블록(BLK 2)의 일부 페이지가 추가적으로 액세스되어 서브-코드워드(Csub)에 대응하는 판독 벡터(Rsub)가 획득되는 예가 도시되었다.
제 2 오류 정정 디코딩(second error correction decoding)은, 제 1 서브-오류 정정 디코딩(first sub-error correction decoding), 제 2 추가 패리티 생성(generation of second additional parity), 확장 신드롬 벡터 생성(generation of extended syndrome vector) 및 제 2 서브-오류 정정 디코딩(second sub-error correction decoding)을 포함할 수 있다.
제 1 서브-오류 정정 디코딩 시, 제 3 생성 행렬(G3)에 대응하는 제 3 패리티 체크 행렬(H3)과 서브-코드워드(Csub)에 대응하는 판독 벡터(Rsub)가 이용될 수 있다. 제 1 서브-오류 정정 디코딩은, 신드롬 체크, 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정 등을 통하여 수행될 수 있다. 신드롬 체크는, 제 3 신드롬 체크 및 제 4 신드롬 체크를 포함할 수 있다. 제 3 신드롬 체크는, 판독 벡터(Rsub)와 제 3 패리티 체크 행렬(H3)을 기반으로 이루어질 수 있다. 제 3 신드롬 체크가 페일되는 경우 제 3 신드롬 체크 시에 생성된 제 3 신드롬 벡터(S3)를 기반으로 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정 등이 수행되고, 오류 정정된 판독 벡터(Rsub′)와 제 3 패리티 체크 행렬(H3)을 기반으로 제 4 신드롬 체크가 수행될 수 있다. 제 1 서브-오류 정정 디코딩이 패스되는 경우, 즉 제 3 신드롬 체크 또는 제 4 신드롬 체크가 패스되는 경우, βm 개의 이진 원소들로 이루어진 제 1 추가 패리티(P″)가 추출(또는 복원)될 수 있다. βm 개의 이진 원소들로 이루어진 제 1 추가 패리티(P″)는, β개의 GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′)로 변환될 수 있다. 한편, 제 4 신드롬 체크가 페일되는 경우 제 1 서브-오류 정정 디코딩은 페일되었다고 할 수 있다. 제 1 서브-오류 정정 디코딩이 페일되는 경우 제 2 오류 정정 디코딩은 종료되고, 제 2 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호가 출력될 수 있다.
제 2 추가 패리티 생성 시, 제 1 패리티 체크 행렬(H1)로부터 확장된 로우들(Hext)과 코드워드(C)에 대응하는 판독 벡터(R)를 기반으로 제 2 추가 패리티(Q′)가 생성될 수 있다. 예를 들어, β×n의 사이즈를 갖는 확장된 로우들(Hext)과 n 비트의 판독 벡터(R)가 이용되는 경우 β개의 GF(2m) 원소들로 이루어지는 제 2 추가 패리티(Q′)가 생성될 수 있다.
확장 신드롬 벡터 생성 시, 도 3을 참조하여 설명한 제 1 오류 정정 디코딩 시 생성된 제 1 신드롬 벡터(S1)와 추가 신드롬(Sa)이 결합되어 확장 신드롬 벡터(Sext)가 생성될 수 있다. 여기서, 추가 신드롬(Sa)은, GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′)와 와 제 2 추가 패리티(Q′)를 배타적 논리 합(exclusive OR; XOR) 연산한 결과일 수 있다.
제 2 서브-오류 정정 디코딩 시, 확장 신드롬 벡터(Sext)를 기반으로 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정이 이루어질 수 있다. 판독 벡터(R)는 코드워드(C)와 오류 벡터(E)가 결합된 것이고, 확장 신드롬 벡터(Sext)는 오류 벡터(E)에 기인한 것이므로, 확장 신드롬 벡터(Sext)가 이용되는 경우 오류 벡터(E)의 추정 및 오류 정정이 이루어질 수 있다. 이후, 오류 정정된 판독 벡터(R″)와 제 2 패리티 체크 행렬(H2)를 기반으로 제 5 신드롬 체크가 수행될 수 있다. 제 5 신드롬 체크가 패스되는 경우 디코딩된 코드워드가 출력될 수 있고, 제 5 신드롬 체크가 페일되는 경우 제 2 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호가 출력될 수 있다. 여기서, 확장 신드롬 벡터(Sext)의 길이가 제 2 패리티 체크 행렬(H2)의 사이즈에 대응하기 때문에 제 2 서브-오류 정정 디코딩은 제 2 오류 정정 능력으로 수행된다고 할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 오류 정정 회로를 설명하기 위한 도면이다.
도 6을 참조하면, 본 발명의 일 실시 예에 따른 오류 정정 회로(error correction circuit; 10)는, 인코더(encoder; 100) 및 디코더(200)를 포함할 수 있다.
인코더(100)는, 원본 메시지(original message)에 대하여 오류 정정 인코딩을 수행하고, 코드워드 또는 서브-코드워드 중 적어도 하나를 채널로 출력할 수 있다. 인코더(100)는, 오류 정정 인코더(error correction encoder; 110) 및 제 1 추가 패리티 생성부(first additional parity generator; 120)를 포함할 수 있다.
오류 정정 인코더(110)는, 제 1 생성 행렬(G1)과 원본 메시지를 기반으로 제 1 오류 정정 인코딩을 수행하여 코드워드(C)를 생성할 수 있다. 예를 들어, 오류 정정 인코더(110)는, k×n의 사이즈를 갖는 제 1 생성 행렬(G1)과 k 비트의 원본 메시지를 기반으로 제 1 오류 정정 인코딩을 수행하여 n 비트의 코드워드(C)를 생성할 수 있다.
제 1 추가 패리티 생성부(120)는, 제 1 생성 행렬(G1)에 대응하는 제 1 패리티 체크 행렬(H1)로부터 확장된 로우들(Hext)과 코드워드(C)를 기반으로 제 1 추가 패리티(P′)를 생성할 수 있다. 예를 들어, 제 1 추가 패리티 생성부(120)는, β×n의 사이즈를 갖는 확장된 로우들(Hext)과 n 비트의 코드워드(C)를 곱하여 β개의 GF(2m) 원소들로 이루어지는 제 1 추가 패리티(P′)를 생성할 수 있다.
오류 정정 인코더(110)는, GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′)를 이진 원소들로 이루어진 제 1 추가 패리티(P″)로 변환하고, 제 1 추가 패리티(P″)와 제 3 생성 행렬(G3)을 기반으로 서브-코드워드(Csub)를 생성할 수 있다. 예를 들어, 오류 정정 인코더(110)는, 이진 원소들로 이루어지며 βm의 길이를 갖는 제 1 추가 패리티(P″)와 βm×j의 사이즈를 갖는 제 3 생성 행렬(G3)을 기반으로 제 2 오류 정정 인코딩을 수행함으로써 j 비트의 서브-코드워드(Csub)를 생성할 수 있다. 실시 예에 따라, 오류 정정 인코더(110)는, u 개의 코드워드(C)들에 대응하는 u 개의 제 1 추가 패리티(P″)들과 제 4 생성 행렬(G4)을 기반으로 제 2 오류 정정 인코딩을 수행함으로써 서브-코드워드(CSsub)를 생성할 수도 있다. u는 2 이상의 자연수일 수 있다. 만약, 제 4 생성 행렬(G4)의 사이즈가 uβm×n이라면, n 비트의 서브-코드워드(CSsub)가 생성될 수 있다.
오류 정정 인코더(110)는, 생성된 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 채널로 출력할 수 있다.
디코더(200)는, 채널로부터 판독 벡터(read vector)를 수신하고, 오류 정정 디코더(210)는, 제 1 오류 정정 능력 또는 제 2 오류 정정 능력 중 적어도 하나의 오류 정정 능력을 이용하여 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 디코더(200)는, 코드워드(C)에 대응하는 판독 벡터(R)를 이용하여 제 1 오류 정정 능력으로 제 1 오류 정정 디코딩을 수행하거나, 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)를 더 이용하여 제 2 오류 정정 능력으로 제 2 오류 정정 디코딩을 수행할 수 있다. 일 실시 예에서, 오류 정정 디코더(210)는, 제 1 오류 정정 디코딩이 페일되는 경우, 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)를 더 수신하고, 판독 벡터(Rsub)를 더 이용하여 제 2 오류 정정 디코딩을 수행할 수 있다.
디코더(200)는, 오류 정정 디코더(error correction decoder; 210) 및 확장 신드롬 벡터 생성부(extended syndrome vector generator; 220)를 포함할 수 있다.
오류 정정 디코더(210)는, 제 1 신드롬 체크부(first syndrome checker; 210a), 키 방정식 산출부(key equation calculator; 210b), 오류 위치 탐색부(error location searcher; 210c), 오류 정정부(error corrector; 210d) 및 제 2 신드롬 체크부(second syndrome checker; 210e)를 포함할 수 있고, 확장 신드롬 벡터 생성부(220)는, 제 2 추가 패리티 생성부(second additional parity generator; 220a), 추가 신드롬 생성부(additional syndrome generator; 220b) 및 신드롬 결합부(syndrome combiner; 220c)를 포함할 수 있다.
<제 1 오류 정정 능력으로 제 1 오류 정정 디코딩이 수행되는 실시 예>
제 1 신드롬 체크부(210a)는, 제 1 오류 정정 능력에 대응하는 제 1 패리티 체크 행렬(H1)과 코드워드(C)에 대응하는 판독 벡터(R)를 기반으로 제 1 신드롬 체크를 수행할 수 있다. 예를 들어, 제 1 신드롬 체크부(210a)는, 제 1 패리티 체크 행렬(H1)과 판독 벡터(R)를 기반으로 제 1 신드롬 벡터(S1)를 생성하고, 제 1 신드롬 벡터(S1)에 포함된 원소들이 모두 '0'인지 여부를 확인할 수 있다. 제 1 신드롬 벡터(S1)의 원소들이 모두 '0'인 경우 제 1 신드롬 체크가 패스되었다고 판단될 수 있고, 제 1 신드롬 벡터의 원소들 중 적어도 하나가 '0'이 아닌 경우 제 1 신드롬 체크가 페일되었다고 판단될 수 있다.
제 1 신드롬 체크가 패스되는 경우, 제 1 신드롬 체크부(210a)는, 디코딩된 코드워드를 출력할 수 있다.
제 1 신드롬 체크가 페일되는 경우, 제 1 신드롬 체크부(210a)는, 제 1 신드롬 벡터(S1)를 키 방정식 산출부(210b)에게 제공할 수 있다. 이 때, 제 1 신드롬 체크부(210a)는 제 1 신드롬 벡터(S1)를 확장 신드롬 벡터 생성부(220)에게 더 제공할 수 있다. 확장 신드롬 벡터 생성부(220)에게 제공된 제 1 신드롬 벡터(S1)는, 제 1 오류 정정 디코딩이 페일되는 경우에 수행되는 제 2 오류 정정 디코딩 시에 이용될 수 있다. 이는 관련되는 부분에서 상세히 설명한다.
키 방정식 산출부(210b)는, 제 1 신드롬 체크부(210a)로부터 수신되는 제 1 신드롬 벡터(S1)를 기반으로 오류 위치 다항식(error location polynomial)을 생성할 수 있다. 오류 위치 다항식을 생성함에 있어, 벌러캠프-매시(Berlekamp-Massey; BM) 알고리즘 또는 유클리디안(Euclidian) 알고리즘 등이 이용될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 키 방정식 산출부(210b)는, 생성된 오류 위치 다항식을 오류 위치 탐색부(210c)에게 제공할 수 있다.
오류 위치 탐색부(210c)는, 키 방정식 산출부(210b)로부터 수신되는 오류 위치 다항식에 기초하여 오류 위치를 계산할 수 있다. 오류 위치를 계산함에 있어, 치엔 서치(Chien search) 알고리즘이 이용될 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 오류 위치 탐색부(210c)는, 계산된 오류 위치를 오류 정정부(210d)에 제공할 수 있다.
오류 정정부(210d)는, 오류 위치 탐색부(210c)로부터 수신되는 오류 위치에 대한 정보를 기반으로 오류 정정을 수행할 수 있다. 예를 들어, 이진(binary) BCH 코드가 이용되는 경우, 오류 정정부(210d)는, 수신된 오류 위치에 대한 정보를 기반으로 오류에 해당하는 비트를 반전시킬 수 있다. 예를 들어, 비이진(non-binary) BCH 코드가 이용되는 경우 포니(Forney) 알고리즘에 따라 오류 정정이 이루어질 수 있다.
오류 정정부(210d)는, 오류 정정이 수행된 판독 벡터(R′)를 제 2 신드롬 체크부(210e)에게 제공할 수 있다.
제 2 신드롬 체크부(210e)는, 제 1 패리티 체크 행렬(H1)과 오류 정정이 수행된 판독 벡터(R′)를 기반으로 제 2 신드롬 체크를 수행할 수 있다. 예를 들어, 제 2 신드롬 체크부(210e)는, 제 1 패리티 체크 행렬(H1)과 오류 정정이 수행된 판독 벡터(R′)를 기반으로 제 2 신드롬 벡터를 생성하고, 제 2 신드롬 벡터에 포함된 원소들이 모두 '0'인지 여부를 확인할 수 있다. 제 2 신드롬 벡터의 원소들이 모두 '0'인 경우 제 2 신드롬 체크가 패스되었다고 판단될 수 있고, 제 2 신드롬 벡터의 원소들 중 적어도 하나가 '0'이 아닌 경우 제 2 신드롬 체크가 페일되었다고 판단될 수 있다.
제 2 신드롬 체크가 패스되는 경우, 제 2 신드롬 체크부(210e)는, 디코딩된 코드워드를 출력할 수 있다.
제 2 신드롬 체크가 페일되는 경우, 제 2 오류 정정 능력으로 제 2 오류 정정 디코딩이 수행될 수 있다.
<제 2 오류 정정 능력으로 제 2 오류 정정 디코딩이 수행되는 실시 예>
제 1 오류 정정 디코딩이 페일되는 경우, 오류 정정 디코더(210)는, 채널로부터 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)를 더 수신할 수 있다.
오류 정정 디코더(210)는, 제 3 패리티 체크 행렬(H3)과 서브-코드워드(Csub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 1 서브-오류 정정 디코딩을 수행하거나, 제 4 생성 행렬(G4)에 대응하는 제 4 패리티 체크 행렬(H4)과 서브-코드워드(CSsub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 1 서브-오류 정정 디코딩을 수행할 수 있다. 제 1 서브-오류 정정 디코딩 시, 제 3 신드롬 체크 및 제 4 신드롬 체크가 수행될 수 있다.
예를 들어, 제 1 신드롬 체크부(210a)는, 제 3 패리티 체크 행렬(H3)과 서브 코드워드(Csub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 3 신드롬 체크를 수행하거나, 제 4 패리티 체크 행렬(H4)과 서브 코드워드(CSsub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 3 신드롬 체크를 수행할 수 있다.
제 3 신드롬 체크가 페일되는 경우, 제 1 신드롬 체크부(210a)는, 제 3 신드롬 체크 시에 생성된 제 3 신드롬 벡터를 키 방정식 산출부(210b)에게 제공할 수 있다.
키 방정식 산출부(210b)는, 제 1 신드롬 체크부(210a)로부터 수신되는 제 3 신드롬 벡터를 기반으로 오류 위치 다항식(error location polynomial)을 생성할 수 있다. 키 방정식 산출부(210b)는, 생성된 오류 위치 다항식을 오류 위치 탐색부(210c)에게 제공할 수 있다.
오류 위치 탐색부(210c)는, 키 방정식 산출부(210b)로부터 수신되는 오류 위치 다항식에 기초하여 오류 위치를 계산할 수 있다. 오류 위치 탐색부(210c)는, 계산된 오류 위치를 오류 정정부(210d)에 제공할 수 있다.
오류 정정부(210d)는, 오류 위치 탐색부(210c)로부터 수신되는 오류 위치에 대한 정보를 기반으로 오류 정정을 수행할 수 있다. 오류 정정부(210d)는, 오류 정정이 수행된 판독 벡터(Rsub′)를 제 2 신드롬 체크부(210e)에게 제공할 수 있다.
제 2 신드롬 체크부(210e)는, 제 3 패리티 체크 행렬(H3)과 오류 정정이 수행된 판독 벡터(Rsub′)를 기반으로 제 4 신드롬 체크를 수행하거나, 제 4 패리티 체크 행렬(H4)과 오류 정정이 수행된 판독 벡터(Rsub′)를 기반으로 제 4 신드롬 체크를 할 수 있다.
제 3 신드롬 체크 또는 제 4 신드롬 체크가 패스되는 경우 제 1 서브-오류 정정 디코딩이 패스되었다고 할 수 있고, 제 3 신드롬 체크 및 제 4 신드롬 체크가 페일되는 경우 제 1 서브-오류 정정 디코딩이 페일되었다고 할 수 있다.
제 1 서브-오류 정정 디코딩이 페일되는 경우, 오류 정정 디코더(210)는, 제 2 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호를 출력할 수 있다.
제 1 서브-오류 정정 디코딩이 패스되는 경우, 오류 정정 디코더(210)는, 디코딩된 서브-코드워드(Csub or CSsub)로부터 코드워드(C)에 대응하는 제 1 추가 패리티(P″)를 추출하고, 추출된 제 1 추가 패리티(P″)를 추가 신드롬 생성부(220b)에게 제공할 수 있다.
제 2 추가 패리티 생성부(220a)는, 제 1 패리티 체크 행렬(H1)로부터 확장된 로우들(Hext)과 코드워드(C)에 대응하는 판독 벡터(R)를 기반으로 제 2 추가 패리티(Q′)를 생성할 수 있다. 제 2 추가 패리티 생성부(220a)는, 생성된 제 2 추가 패리티(Q′)를 추가 신드롬 생성부(220b)에게 제공할 수 있다.
추가 신드롬 생성부(220b)는, 제 1 신드롬 체크부(210a)로부터 수신된 이진 원소들로 이루어진 제 1 추가 패리티(P″)를 GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′)로 변환할 수 있다. 추가 신드롬 생성부(220b)는, GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′)와 제 2 추가 패리티 생성부(220a)로부터 수신된 제 2 추가 패리티(Q′)를 기반으로 추가 신드롬(Sa)을 생성할 수 있다. 예를 들어, 추가 신드롬 생성부(220b)는, 제 1 추가 패리티(P′)와 제 2 추가 패리티(Q′)를 XOR 연산하여 추가 신드롬(Sa)을 생성할 수 있다. 추가 신드롬 생성부(220b)는, 생성된 추가 신드롬(Sa)을 신드롬 결합부(220c)에게 제공할 수 있다.
신드롬 결합부(220c)는, 제 1 신드롬 체크부(210a)로부터 수신된 제 1 신드롬 벡터(S1)와 확장 신드롬 벡터 생성부(220)로부터 수신된 추가 신드롬(Sa)을 결합하여 확장 신드롬 벡터(Sext)를 생성할 수 있다. 확장 신드롬 벡터 생성부(220)는, 확장 신드롬 벡터(Sext)를 키 방정식 산출부(210b)에게 제공할 수 있다.
키 방정식 산출부(210b)는, 확장 신드롬 벡터 생성부(220)로부터 수신된 확장 신드롬 벡터(Sext)를 기반으로 오류 위치 다항식을 생성할 수 있다. 키 방정식 산출부(210b)는 산출된 오류 위치 다항식을 오류 위치 탐색부(210c)에게 제공할 수 있다.
오류 위치 탐색부(210c)는, 키 방정식 산출부(210b)로부터 수신되는 오류 위치 다항식에 기초하여 오류 위치를 계산할 수 있다. 오류 위치 탐색부(210c)는, 계산된 오류 위치를 오류 정정부(210d)에 제공할 수 있다.
오류 정정부(210d)는, 오류 위치 탐색부(210c)로부터 수신되는 오류 위치에 대한 정보를 기반으로 오류 정정을 수행할 수 있다. 오류 정정부(210d)는, 오류 정정이 수행된 판독 벡터(R″)를 제 2 신드롬 체크부(210e)에게 제공할 수 있다.
제 2 신드롬 체크부(210e)는, 오류 정정이 수행된 판독 벡터(R″)를 기반으로 제 5 신드롬 체크를 수행할 수 있다. 제 5 신드롬 체크가 패스되는 경우 디코딩된 코드워드가 출력될 수 있고, 제 5 신드롬 체크가 페일되는 경우 제 2 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호가 출력될 수 있다.
도 7은 도 6에 도시된 오류 정정 회로가 오류 정정 인코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
단계(701)에서, 오류 정정 회로(10)는, 외부로부터 오류 정정 인코딩의 대상이 되는 원본 메시지를 수신할 수 있다.
단계(703)에서, 오류 정정 회로(10)는, 제 1 생성 행렬(G1)과 원본 메시지를 기반으로 코드워드(C)를 생성할 수 있다. 예를 들어, 오류 정정 회로(10)는, k×n의 사이즈를 갖는 제 1 생성 행렬(G1)과 k 비트의 원본 메시지를 기반으로 제 1 오류 정정 인코딩을 수행하여 n 비트의 코드워드를 생성할 수 있다.
단계(705)에서, 오류 정정 회로(10)는, 제 2 패리티 체크 행렬(H2)의 일부 로우들, 즉 제 1 패리티 체크 행렬(H1)로부터 확장된 로우들(Hext)과 코드워드(C)를 기반으로 GF(2m) 원소들로 이루어지는 제 1 추가 패리티(P′)를 생성할 수 있다. 예를 들어, 오류 정정 회로(10)는, β×n의 사이즈를 갖는 확장된 로우들(Hext)과 n 비트의 코드워드(C)를 곱하여 β개의 GF(2m) 원소들로 이루어지는 제 1 추가 패리티(P′)를 생성할 수 있다.
단계(707)에서, 오류 정정 회로(10)는, 제 3 생성 행렬(G3)과 이진 원소들로 이루어지는 제 1 추가 패리티(P″)를 기반으로 서브-코드워드(Csub)를 생성할 수 있다. 이를 위하여, 오류 정정 회로(10)는, β개의 GF(2m) 원소들로 이루어지는 제 1 추가 패리티(P′)를 βm 비트의 이진 원소들로 이루어지는 제 1 추가 패리티(P″)로 변환할 수 있다. 일 실시 예에서, 오류 정정 회로(10)는, 하나의 코드워드(C)에 대응하는 하나의 제 1 추가 패리티(P″)가 생성될 때마다, 제 3 생성 행렬(G3)과 하나의 제 1 추가 패리티(P″)를 기반으로 서브-코드워드(Csub)를 생성할 수 있다. 실시 예에 따라, 오류 정정 회로(10)는, 복수의 코드워드(C)들에 대응하는 복수의 제 1 추가 패리티(P″)들이 생성될 때마다, 제 4 생성 행렬(G4)과 복수의 제 1 추가 패리티(P″)들을 기반으로 서브-코드워드(CSsub)를 생성할 수도 있다.
단계(709)에서, 오류 정정 회로(10)는, 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 채널로 출력할 수 있다.
도 8은 도 6에 도시된 오류 정정 회로가 오류 정정 디코딩을 수행하는 과정을 설명하기 위한 흐름도이다.
단계(801)에서, 오류 정정 회로(10)는, 코드워드(C)에 대응하는 판독 벡터(R)를 수신할 수 있다.
단계(803)에서, 오류 정정 회로(10)는, 제 1 오류 정정 능력에 대응하는 제 1 패리티 체크 행렬(H1)과 판독 벡터(R)를 기반으로 제 1 오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로(10)는, 제 1 패리티 체크 행렬(H1)과 판독 벡터(R)를 기반으로 제 1 신드롬 체크를 수행하고, 제 1 신드롬 체크가 페일되는 경우 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정 등을 수행할 수 있다. 오류 정정 회로(10)는, 제 1 패리티 체크 행렬(H1)과 오류 정정이 수행된 판독 벡터(R′)를 기반으로 제 2 신드롬 체크를 수행할 수 있다.
단계(805)에서, 오류 정정 회로(10)는, 제 1 오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 제 1 신드롬 체크 시에 생성된 제 1 신드롬 벡터(S1)의 모든 원소들이 '0'인 경우 또는 제 2 신드롬 체크 시에 생성된 제 2 신드롬 벡터의 모든 원소들이 '0'인 경우, 제 1 오류 정정 디코딩은 성공되었다고 판단될 수 있다. 제 2 신드롬 체크 시에 생성된 제 2 신드롬 벡터의 원소들 중 '0'이 아닌 원소가 있는 경우, 제 1 오류 정정 디코딩은 페일되었다고 판단될 수 있다.
제 1 오류 정정 디코딩이 패스된 경우(Y), 단계(807)에서 디코딩된 코드워드가 출력될 수 있다.
제 1 오류 정정 디코딩이 페일된 경우(N), 단계(811) 내지 단계(825)에서 제 2 오류 정정 디코딩이 수행될 수 있다.
단계(811)에서, 오류 정정 회로(10)는, 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)를 수신할 수 있다.
단계(813)에서, 오류 정정 회로(10)는, 제 3 패리티 체크 행렬(H3)과 서브-코드워드(Csub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 1 서브-오류 정정 디코딩을 수행하거나, 제 4 패리티 체크 행렬(H4)과 서브-코드워드(CSsub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 1 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로(10)는, 제 3 패리티 체크 행렬(H3)과 서브-코드워드(Csub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 3 신드롬 체크를 수행하거나, 제 4 패리티 체크 행렬(H4)과 서브-코드워드(CSsub)에 대응하는 판독 벡터(Rsub)를 기반으로 제 3 신드롬 체크를 수행하고, 제 3 신드롬 체크가 페일되는 경우 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정 등을 수행할 수 있다. 오류 정정 회로(10)는, 제 3 패리티 체크 행렬(H3) 또는 제 4 패리티 체크 행렬(H4)과 오류 정정이 수행된 판독 벡터(Rsub′)를 기반으로 제 4 신드롬 체크를 수행할 수 있다.
단계(815)에서, 오류 정정 회로(10)는, 제 1 서브-오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 제 3 신드롬 체크 시에 생성된 제 3 신드롬 벡터의 모든 원소들이 '0'인 경우 또는 제 4 신드롬 체크 시에 생성된 제 4 신드롬 벡터의 모든 원소들이 '0'인 경우, 제 1 서브-오류 정정 디코딩은 패스되었다고 판단될 수 있다. 제 4 신드롬 체크 시에 생성된 제 4 신드롬 벡터의 원소들 중 '0'이 아닌 원소가 있는 경우, 제 1 서브-오류 정정 디코딩은 페일되었다고 판단될 수 있다.
제 1 서브-오류 정정 디코딩이 패스된 경우, 단계(817)가 수행될 수 있다.
제 1 서브-오류 정정 디코딩이 페일된 경우(N), 단계(831)에서 제 2 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호가 출력될 수 있다.
단계(817)에서, 오류 정정 회로(10)는, 디코딩된 서브-코드워드(Csub or CSsub)로부터 이진 원소들로 이루어진 제 1 추가 패리티(P″)를 추출할 수 있다.
단계(819)에서, 오류 정정 회로(10)는, 제 1 패리티 체크 행렬(H1)로부터 확장된 로우들(Hext)과 코드워드(C)에 대응하는 판독 벡터(R)를 기반으로 제 2 추가 패리티(Q′)를 생성할 수 있다.
단계(821)에서, 오류 정정 회로(10)는, GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′), 제 2 추가 패리티(Q′) 및 제 1 신드롬 벡터(S1)를 기반으로 확장 신드롬 벡터(Sext)를 생성할 수 있다. 이를 위하여, 오류 정정 회로(10)는, 이진 원소들로 이루어진 제 1 추가 패리티(P″)를 GF(2m) 원소들로 이루어진 제 1 추가 패리티(P′)로 변환하고, 변환된 제 1 추가 패리티(P′)와 제 2 추가 패리티(Q′)를 XOR 연산함으로써 추가 신드롬(Sa)을 생성할 수 있다. 그리고, 오류 정정 회로(10)는, 제 1 신드롬 벡터(S1)와 추가 신드롬(Sa)를 결합하여 확장 신드롬 벡터(Sext)를 생성할 수 있다.
단계(823)에서, 오류 정정 회로(10)는, 확장 신드롬 벡터(Sext)를 기반으로 제 2 서브-오류 정정 디코딩을 수행할 수 있다. 예를 들어, 오류 정정 회로(10)는, 확장 신드롬 벡터(Sext)를 기반으로 오류 위치 다항식 생성, 오류 위치 탐색 및 오류 정정을 수행할 수 있다. 오류 정정 회로(10)는, 제 2 패리티 체크 행렬(H2)과 오류 정정된 판독 벡터(R″)를 기반으로 제 5 신드롬 체크를 수행할 수 있다.
단계(825)에서, 오류 정정 회로(10)는, 제 2 서브-오류 정정 디코딩이 패스되었는지 여부를 판단할 수 있다. 제 5 신드롬 체크 시에 생성된 제 5 신드롬 벡터의 모든 원소들이 '0'인 경우, 제 2 서브-오류 정정 디코딩은 패스되었다고 판단될 수 있다. 제 5 신드롬 벡터의 원소들 중 '0'이 아닌 원소가 있는 경우, 제 2 서브-오류 정정 디코딩은 페일되었다고 판단될 수 있다.
제 2 서브-오류 정정 디코딩이 패스된 경우(Y), 단계(807)에서 디코딩된 코드워드가 출력될 수 있다.
제 2 서브-오류 정정 디코딩이 페일된 경우(N), 단계(831)에서 제 2 오류 정정 디코딩이 페일되었음을 나타내는 페일 신호가 출력될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 판독(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 코드워드 등을 메모리 장치(2200)에 전송할 수 있다. 판독 동작 시, 메모리 컨트롤러(2100)는 판독 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 코드워드에 대응하는 판독 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; CPU; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 및 내부 메모리(2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 또는 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 호스트 인터페이스(2110)로부터 전달되는 요청에 따라, 프로그램 동작, 판독 동작 및 소거 동작 등에 필요한 다양한 커맨드들 및 어드레스들을 생성할 수 있다.
중앙 처리 장치(2120)는, 호스트(1000)로부터 메시지를 프로그램할 것이 요청되는 경우, 메시지를 오류 정정 인코딩하도록 오류 정정 회로(2150)를 제어할 수 있다. 중앙 처리 장치(2120)는, 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 저장하기 위한 물리 어드레스를 각각 결정하고, 결정된 물리 어드레스에 대응하는 저장 영역들 각각에 코드워드(C) 및 서브-코드워드(Csub or CSsub)가 저장될 수 있도록 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 출력할 수 있다.
부분 프로그램 방식이 이용되는 경우, 중앙 처리 장치(2120)는, 하나의 코드워드(C)에 대응하는 이진 원소들로 이루어진 제 1 추가 패리티(P″)가 생성될 때마다, 제 1 추가 패리티(P″)에 대응하는 서브-코드워드(Csub)가 생성될 수 있도록 오류 정정 회로(2150)를 제어하고, 서브-코드워드(Csub)를 저장하기 위한 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 출력할 수 있다.
부분 프로그램 방식이 이용되지 않는 경우, 중앙 처리 장치(2120)는, 설정된 개수의 코드워드(C)들에 대응하는 이진 원소들로 이루어진 제 1 추가 패리티(P″)들이 생성될 때마다, 제 1 추가 패리티(P″)들에 대응하는 서브-코드워드(CSsub)가 생성될 수 있도록 오류 정정 회로(2150)를 제어하고, 서브-코드워드(CSsub)를 저장하기 위한 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 출력할 수 있다.
중앙 처리 장치(2120)는, 코드워드(C) 및 서브-코드워드(Csub or CSsub)가 서로 다른 저장 영역에 저장될 수 있도록 물리 어드레스를 결정할 수 있다. 예를 들어, 중앙 처리 장치(2120)는, 코드워드(C)를 제 1 메모리 블록의 제 1 페이지에 저장하도록 결정하고, 서브-코드워드(Csub or CSsub)를 제 1 메모리 블록의 제 2 페이지에 저장하도록 결정할 수 있다. 일 실시 예에서, 중앙 처리 장치(2120)는, 코드워드(C) 및 서브-코드워드(Csub or CSsub)가 서로 다른 메모리 블록에 저장될 수 있도록 물리 어드레스를 결정할 수도 있다.
중앙 처리 장치(2120)는, 코드워드(C)가 저장된 물리 어드레스와 호스트(1000) 로부터 수신된 논리 어드레스가 맵핑된 L2P(Logical to Physical) 테이블을 관리할 수 있다. 중앙 처리 장치(2120)는, 코드워드(C)가 저장되는 물리 어드레스에 따라 L2P 테이블을 갱신할 수 있다.
한편, 중앙 처리 장치(2120)는, 코드워드(C)가 저장된 물리 어드레스와 코드워드(C)에 대응하는 서브-코드워드(Csub or CSsub)가 저장된 물리 어드레스가 맵핑된 맵핑 정보인, 코드워드 테이블을 관리할 수 있다. 중앙 처리 장치(2120)는, 코드워드(C)에 대응하는 서브-코드워드(Csub or CSsub)가 저장되는 물리 어드레스에 따라 코드워드 테이블을 갱신할 수 있다.
중앙 처리 장치(2120)는, 호스트(1000)로부터 소정의 논리 어드레스에 대응하는 판독이 요청되는 경우, L2P 테이블을 참조하여 판독 요청된 논리 어드레스에 대응하는 물리 어드레스를 확인하고, 확인된 물리 어드레스로부터 코드워드(C)를 판독하기 위한 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 출력할 수 있다.
중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 제 1 오류 정정 디코딩이 페일되었음이 통지되는 경우, 코드워드(C)에 대응하는 서브-코드워드(Csub or CSsub)를 판독하기 위한 커맨드 및 어드레스를 생성하여 메모리 장치(2200)에게 출력할 수 있다. 이를 위하여, 중앙 처리 장치(2120)는, 코드워드 테이블을 참조하여, 코드워드(C)에 대응하는 서브-코드워드(Csub or CSsub)가 저장된 물리 어드레스를 확인할 수 있다.
중앙 처리 장치(2120)는, 오류 정정 회로(2150)로부터 제 1 오류 정정 디코딩 또는 제 2 오류 정정 디코딩에 성공하였음을 통지 받는 경우, 디코딩된 코드워드가 호스트(1000)에게 전송될 수 있도록 버퍼 메모리(2140)를 제어할 수 있다.
메모리 인터페이스(2130)는, 다양한 인터페이스 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작이 완료될 때까지 호스트로부터 수신된 데이터는 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 판독 동작 시 메모리 장치(2200)로부터 판독된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
또한, 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 오류 정정 인코딩된 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 수신하고, 메모리 장치(2200)에게 전송될 때까지 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 임시 저장할 수 있다. 버퍼 메모리(2140)는, 오류 정정 회로(2150)로부터 디코딩된 코드워드(C)를 수신하고, 호스트(1000)에게 전송될 때까지 디코딩된 코드워드(C)를 임시 저장할 수 있다.
오류 정정 회로(2150)는, 프로그램 동작 시 오류 정정 인코딩을 수행하고, 판독 동작 시 오류 정정 디코딩을 수행할 수 있다. 오류 정정 회로(2150)는, BCH 코드를 이용하는 오류 정정 회로일 수 있다. 오류 정정 회로(2150)는, 인코더(encoder; 2152) 및 디코더(decoder; 2154)를 포함할 수 있다.
인코더(2152)는, 호스트(1000)로부터 수신되는 원본 메시지에 대한 오류 정정 인코딩을 수행할 수 있다. 인코더(2152)는, 오류 정정 인코더(error correction encoder; 2152a) 및 제 1 추가 패리티 생성부(first additional parity generator; 2152b)를 포함할 수 있다. 인코더(2152)의 기본적인 구성 및 동작은 도 6을 참조하여 설명한 인코더(100)와 같다. 즉, 도 9에 도시된 오류 정정 인코더(2152a) 및 제 1 추가 패리티 생성부(2152b)는, 도 6에 도시된 오류 정정 인코더(110) 및 제 1 추가 패리티 생성부(120)와 동일한 동작을 수행할 수 있다.
인코더(2152)는, 오류 정정 인코딩된 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 버퍼 메모리(2140)에 출력하고, 코드워드(C) 및 서브-코드워드(Csub or CSsub)가 생성되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
디코더(2154)는, 메모리 장치(2200)로부터 수신되는 판독 벡터를 이용하여 오류 정정 디코딩을 수행할 수 있다. 디코더(2154)는, 오류 정정 디코더(error correction decoder; 2154a) 및 확장 신드롬 벡터 생성부(extended syndrome vector generator; 2154b)를 포함할 수 있다. 디코더(2154)의 기본적인 구성 및 동작은 도 6을 참조하여 설명한 디코더(200)와 같다. 즉, 도 9에 도시된 오류 정정 디코더(2154a) 및 확장 신드롬 벡터 생성부(2154b)는, 도 6에 도시된 오류 정정 디코더(210) 및 확장 신드롬 벡터 생성부(220)와 동일한 동작을 수행할 수 있다.
디코더(2154)는, 메모리 장치(2200)로부터 코드워드(C)에 대응하는 판독 벡터(R)이 수신되는 경우, 제 1 오류 정정 능력으로 제 1 오류 정정 디코딩을 수행할 수 있다. 디코더(2154)는, 제 1 오류 정정 디코딩이 페일되는 경우, 제 1 오류 정정 디코딩이 페일되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
디코더(2154)는, 메모리 장치(2200)로부터 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)가 더 수신되는 경우, 제 2 오류 정정 능력으로 제 2 오류 정정 디코딩을 수행할 수 있다. 디코더(2154)는, 제 2 오류 정정 디코딩이 페일되는 경우, 제 2 오류 정정 디코딩이 페일되었음을 중앙 처리 장치(2120)에게 통지할 수 있다.
디코더(2154)는, 제 1 오류 정정 디코딩 또는 제 2 오류 정정 디코딩이 패스되는 경우, 디코딩된 코드워드(C)를 버퍼 메모리(2140)에 출력하고, 오류 정정 디코딩이 성공하였음을 중앙 처리 장치(2120)에게 통지할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2160)는, 논리 어드레스(logical address)와 물리 어드레스(physical address)가 맵핑된 L2P 테이블을 저장할 수 있다. 일 실시 예에서, 내부 메모리(2160)는, 코드워드 테이블을 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 판독 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 코드워드를 수신하고, 수신된 프로그램 커맨드 및 어드레스에 따라 코드워드를 저장할 수 있다. 판독
메모리 장치(2200)는, 복수의 메모리 블록들을 포함할 수 있으며, 각각의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 각각의 페이지는 복수의 청크들을 포함할 수 있다. 하나의 페이지 또는 하나의 청크는, 복수의 쓰기 유닛들로 구성될 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 커맨드, 어드레스 및 코드워드(C2)를 수신할 수 있다. 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신된 커맨드 및 어드레스에 따라 코드워드(C) 및 서브-코드워드(Csub or CSsub)를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는, 코드워드(C)와 서브-코드워드(Csub or CSsub)를 서로 다른 저장 영역에 저장할 수 있다. 예를 들어, 메모리 장치(2200)는, 코드워드(C)와 서브-코드워드(Csub or CSsub)를 서로 다른 청크, 서로 다른 페이지, 또는 서로 다른 메모리 블록에 저장할 수 있다.
메모리 장치(2200)는, 서브-코드워드(Csub)를 저장함에 있어, 부분 프로그램 방식을 이용할 수 있다. 예를 들어, 메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 하나의 서브-코드워드(Csub)가 수신될 때마다 서브-코드워드(Csub)를 하나의 쓰기 유닛에 저장할 수 있다. 서브-코드워드(Csub)는 코드워드(C)와 함께 수신되거나 별개로 수신될 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신되는 커맨드 및 어드레스에 따라 코드워드(C) 또는 서브-코드워드(Csub or CSsub)에 대한 판독 동작을 수행할 수 있다. 메모리 장치(2200)는, 코드워드(C)에 대응하는 판독 벡터(R) 또는 서브-코드워드(Csub or CSsub)에 대응하는 판독 벡터(Rsub)를 메모리 컨트롤러(2100)에게 제공할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 코드워드 테이블을 설명하기 위한 예시도이다.
도 10에는 하나의 코드워드(C)에 대응하는 제 1 추가 패리티(P″)가 생성될 때마다 하나의 제 1 추가 패리티(P″)에 대응하는 서브-코드워드(Csub)가 생성되는 경우의 예가 도시되었으나, 복수의 제 1 추가 패리티(P″)들에 대응하는 서브-코드워드(CSsub)가 생성되는 경우에도 동일한 원리가 적용될 수 있다.
도 10에는, 코드워드(C)들이 물리 어드레스 1(physical address 1) 내지 물리 어드레스 q(physical address q)에 대응하는 페이지에 저장되어 있는 예가 도시되었다.
이러한 경우, L2P 테이블은, 코드워드(C)들 각각에 대응하여 논리 어드레스와 물리 어드레스 간의 맵핑 정보를 저장할 수 있다. 도 10에 도시된 예에서, 물리 어드레스 1(physical address 1)은 논리 어드레스 1(logical address 1)에 맵핑되고, 물리 어드레스 q(physical address q)는 논리 어드레스 q(logical address q)에 맵핑되어 있음을 알 수 있다.
한편, 코드워드 테이블은, 코드워드(C)가 저장된 물리 어드레스(실시 예에 따라 논리 어드레스일 수 있다)와 코드워드(C)에 대응하는 서브-코드워드(Csub)가 저장된 물리 어드레스 간의 맵핑 정보를 저장할 수 있다. 도 10에 도시된 예에서, 코드워드(C)들이 저장된 물리 어드레스들(physical address 1 ~ physical address q)이, 서브-코드워드(Csub)들이 저장된 물리 어드레스들(physical address 11 ~ physical address qq)에 맵핑되어 있음을 알 수 있다.
따라서, 코드워드(C)에 대응하는 판독 벡터(R)을 이용한 제 1 오류 정정 디코딩이 페일되는 경우, 코드워드 테이블이 참조되어 코드워드(C)에 대응하는 서브-코드워드(Csub)가 저장된 물리 어드레스가 도출될 수 있다. 그리고, 도출된 물리 어드레스에 대응하는 저장 영역으로부터 서브-코드워드(Csub)가 판독될 수 있다.
한편, 도 10에는, 코드워드(C)들과 서브-코드워드(Csub)들이 서로 다른 메모리 블록들(BLK 1, BLK 2)에 저장된 경우가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 코드워드(C)들과 서브-코드워드(Csub)들은, 동일한 메모리 블록에 저장될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 11에 도시된 메모리 장치는 도 9에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(control logic; 2210), 주변 회로들(peripheral circuits; 2220) 및 메모리 셀 어레이(memory cell array; 2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generator; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 컬럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 9에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다. 제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 컬럼 어드레스(CADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은, 제어 로직(2210)의 제어 하에, 선택된 메모리 블록에 포함된 메모리 셀들 중 선택된 메모리 셀들을 소거하기 위한 선택적 소거 동작을 수행할 수 있다. 또한, 주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 판독 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 판독 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 판독 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 컬럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
컬럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 컬럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 컬럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 판독 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 판독 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 12는 메모리 블록을 설명하기 위한 예시도이다.
도 12를 참조하면, 메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(LPG) 데이터를 저장할 수 있다. 예를 들어, MLC(multi-level cell) 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지(LPG) 데이터가 저장될 수 있고, TLC(triple level cell) 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지(LPG) 데이터가 저장될 수 있다.
도 13은 도 9에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(memory device; 2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)에 대한 액세스 동작, 예를 들어 프로그램 동작, 판독 동작 및 소거 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(input device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 14는 도 9에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(memory device; 2200), 메모리 컨트롤러(memory controller; 2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(host; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 오류 정정 회로
100: 인코더
110: 오류 정정 인코더
120: 제 1 추가 패리티 생성부
200: 디코더
210: 오류 정정 디코더
220: 확장 신드롬 벡터 생성부

Claims (20)

  1. BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 오류 정정 회로로서,
    메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하는 인코더; 및
    상기 제 1 오류 정정 능력을 이용한 제 1 오류 정정 디코딩 또는 상기 제 2 오류 정정 능력을 이용한 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 디코더를 포함하되,
    상기 제 1 오류 정정 디코딩 시 상기 코드워드에 대응하는 판독 벡터를 기반으로 생성된 제 1 신드롬 벡터가 이용되고, 상기 제 2 오류 정정 디코딩 시 상기 제 1 추가 패리티를 기반으로 생성된 추가 신드롬이 더 이용되며,
    상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들인
    오류 정정 회로.
  2. 제 1 항에 있어서, 상기 디코더는,
    상기 제 1 오류 정정 디코딩이 페일되는 경우, 상기 제 2 오류 정정 디코딩을 수행하는
    오류 정정 회로.
  3. 제 1 항에 있어서, 상기 디코더는,
    상기 제 2 오류 정정 디코딩 시, 상기 제 2 패리티 체크 행렬의 상기 일부 로우들과 상기 코드워드에 대응하는 판독 벡터를 기반으로 상기 판독 벡터에 대응하는 제 2 추가 패리티를 생성하고, 상기 제 1 추가 패리티와 상기 제 2 추가 패리티를 배타적 논리합(exclusive OR) 연산하여 상기 추가 신드롬을 생성하는
    오류 정정 회로.
  4. 제 3 항에 있어서, 상기 디코더는,
    상기 제 1 신드롬 벡터와 상기 추가 신드롬을 결합하여 확장 신드롬 벡터를 생성하고, 상기 생성된 확장 신드롬 벡터를 이용하여 오류 위치 다항식을 생성하는
    오류 정정 회로.
  5. 제 1 항에 있어서,
    상기 인코더는, 상기 제 1 추가 패리티와 제 3 생성 행렬을 기반으로 상기 제 1 추가 패리티에 대응하는 서브-코드워드를 생성하고,
    상기 오류 정정 디코더는, 상기 제 3 생성 행렬에 대응하는 제 3 패리티 체크 행렬과 상기 서브-코드워드에 대응하는 판독 벡터를 기반으로 오류 정정 디코딩을 수행하여 상기 코드워드에 대응하는 상기 제 1 추가 패리티를 복원하는
    오류 정정 회로.
  6. 제 1 항에 있어서,
    상기 인코더는, 복수의 코드워드들에 대응하는 복수의 제 1 추가 패리티들과 제 4 생성 행렬을 기반으로 상기 복수의 제 1 추가 패리티들에 대응하는 서브-코드워드를 생성하고,
    상기 오류 정정 디코더는, 상기 제 4 생성 행렬에 대응하는 제 4 패리티 체크 행렬과 상기 서브-코드워드에 대응하는 판독 벡터를 기반으로 오류 정정 디코딩을 수행하여 상기 제 1 추가 패리티를 복원하는
    오류 정정 회로.
  7. BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 메모리 컨트롤러로서,
    메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 생성된 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하는 인코더; 및
    상기 제 1 오류 정정 능력을 이용한 제 1 오류 정정 디코딩 또는 상기 제 2 오류 정정 능력을 이용한 제 2 오류 정정 디코딩 중 적어도 하나를 수행하는 디코더를 포함하되,
    상기 제 1 오류 정정 디코딩 시 상기 코드워드에 대응하는 판독 벡터를 기반으로 생성된 제 1 신드롬 벡터가 이용되고, 상기 제 2 오류 정정 디코딩 시 상기 제 1 추가 패리티를 기반으로 생성된 추가 신드롬이 더 이용되며,
    상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들인
    메모리 컨트롤러.
  8. 제 7 항에 있어서, 상기 디코더는,
    상기 제 1 오류 정정 디코딩이 페일되는 경우, 상기 제 2 오류 정정 디코딩을 수행하는
    메모리 컨트롤러.
  9. 제 7 항에 있어서, 상기 디코더는,
    상기 제 2 오류 정정 디코딩 시, 상기 제 2 패리티 체크 행렬의 상기 일부 로우들과 상기 코드워드에 대응하는 판독 벡터를 기반으로 상기 판독 벡터에 대응하는 제 2 추가 패리티를 생성하고, 상기 제 1 추가 패리티와 상기 제 2 추가 패리티를 배타적 논리합(exclusive OR) 연산하여 상기 추가 신드롬을 생성하는
    메모리 컨트롤러.
  10. 제 9 항에 있어서, 상기 디코더는,
    상기 제 1 신드롬 벡터와 상기 추가 신드롬을 결합하여 확장 신드롬 벡터를 생성하고, 상기 생성된 확장 신드롬 벡터를 이용하여 오류 위치 다항식을 생성하는
    메모리 컨트롤러.
  11. 제 7 항에 있어서,
    상기 인코더는, 상기 제 1 추가 패리티와 제 3 생성 행렬을 기반으로 상기 제 1 추가 패리티에 대응하는 서브-코드워드를 생성하고,
    상기 오류 정정 디코더는, 상기 제 3 생성 행렬에 대응하는 제 3 패리티 체크 행렬과 상기 서브-코드워드에 대응하는 판독 벡터를 기반으로 오류 정정 디코딩을 수행하여 상기 코드워드에 대응하는 상기 제 1 추가 패리티를 복원하는
    메모리 컨트롤러.
  12. 제 7 항에 있어서,
    상기 코드워드와 상기 제 1 추가 패리티가 서로 다른 저장 영역에 저장되도록 커맨드 및 어드레스를 생성하여 메모리 장치에 전송하는 중앙 처리 장치
    를 더 포함하는 메모리 컨트롤러.
  13. 제 12 항에 있어서, 상기 중앙 처리 장치는,
    상기 코드워드와 상기 제 1 추가 패리티가 저장되는 물리 어드레스 간의 맵핑 정보를 관리하는
    메모리 컨트롤러.
  14. 제 13 항에 있어서, 상기 중앙 처리 장치는,
    상기 제 1 오류 정정 디코딩이 페일되는 경우, 상기 맵핑 정보를 참조하여 상기 제 1 추가 패리티가 저장된 저장 영역의 물리 어드레스를 확인하고, 상기 추가 패리티가 저장된 저장 영역으로부터 상기 추가 패리티를 판독하기 위한 커맨드 및 상기 물리 어드레스를 상기 메모리 장치에게 전송하는
    메모리 컨트롤러.
  15. 제 11 항에 있어서,
    하나의 코드워드에 대응하는 서브-코드워드가 생성될 때마다 상기 생성된 서브-코드워드를 저장하기 위한 커맨드 및 어드레스를 생성하여 메모리 장치에게 전송하는 중앙 처리 장치
    를 더 포함하는 메모리 컨트롤러.
  16. 제 11 항에 있어서,
    복수의 코드워드들에 대응하는 복수의 서브-코드워드들이 생성될 때마다 상기 생성된 서브-코드워드들을 저장하기 위한 커맨드 및 어드레스를 생성하여 메모리 장치에게 전송하는 중앙 처리 장치를 포함하되,
    상기 서브-코드워드들의 총 길이는 상기 하나의 코드워드의 길이와 동일한
    메모리 컨트롤러.
  17. BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하는 메모리 시스템으로서,
    메시지와 제 1 오류 정정 능력에 대응하는 제 1 생성 행렬을 이용하여 코드워드를 생성하고, 상기 생성된 코드워드와 제 2 오류 정정 능력에 대응하는 제 2 패리티 체크 행렬의 일부 로우(row)들을 기반으로 상기 코드워드에 대응하는 제 1 추가 패리티를 생성하며, 상기 제 1 추가 패리티와 제 3 생성 행렬을 이용하여 서브-코드워드를 생성하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러로부터 상기 코드워드 및 상기 서브-코드워드를 수신하고, 상기 코드워드를 제 1 저장 영역에 저장하며, 상기 서브-코드워드를 제 2 저장 영역에 저장하는 메모리 장치를 포함하되,
    상기 일부 로우들은 상기 제 1 패리티 체크 행렬로부터 확장된 로우들인
    메모리 시스템.
  18. 제 17 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 오류 정정 능력을 이용한 제 1 오류 정정 디코딩 또는 상기 제 2 오류 정정 능력을 이용한 제 2 오류 정정 디코딩 중 적어도 하나를 수행하되,
    상기 제 1 오류 정정 디코딩 시 상기 코드워드에 대응하는 판독 벡터를 기반으로 생성된 제 1 신드롬 벡터가 이용되고, 상기 제 2 오류 정정 디코딩 시 상기 제 1 추가 패리티를 기반으로 생성된 추가 신드롬이 더 이용되는
    메모리 시스템.
  19. 제 18 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 오류 정정 디코딩 시 상기 제 1 저장 영역으로부터 상기 코드워드를 판독하기 위한 커맨드 및 어드레스를 생성하여 상기 메모리 장치에게 전송하는
    메모리 시스템.
  20. 제 19 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 오류 정정 디코딩이 페일되는 경우, 상기 제 2 저장 영역으로부터 상기 서브-코드워드를 판독하기 위한 커맨드 및 어드레스를 생성하여 상기 메모리 장치에게 전송하는
    메모리 시스템.
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