KR20210013846A - 관통홀을 갖는 표시 장치 - Google Patents

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KR20210013846A
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박진우
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate

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Abstract

본 발명은 관통홀을 둘러싸는 홀 베젤 영역에서 배선 구조를 변경하여 배선 피치 감소에 의한 신호 간섭을 보상함으로써 얼룩을 개선할 수 있는 표시 장치에 관한 것으로, 일 실시예에 따른 표시 장치는 복수의 서브픽셀들이 배치된 액티브 영역을 포함하는 패널; 패널의 액티브 영역을 관통하는 관통홀; 관통홀과 액티브 영역 사이에서 관통홀을 둘러싸며 배치된 홀 베젤 영역; 및 액티브 영역 중 제1 액티브 영역으로부터 홀 베젤 영역을 경유하여 액티브 영역 중 제2 액티브 영역으로 연장되고, 제1 및 제2 액티브 영역보다 홀 베젤 영역에서 배선 피치가 작은 복수의 데이터 라인을 포함하고; 복수의 데이터 라인은 제1 액티브 영역에서 배치되는 제1 배열 순서와, 홀 베젤 영역에서 배치되는 제2 배열 순서가 서로 다른 특징이 있다.

Description

관통홀을 갖는 표시 장치{DISPLAY DEVICE WITH THROUGH HOLE}
본 발명은 액티브 영역에 배치된 관통홀을 갖는 표시 장치에 관한 것이다.
스마트폰, 태블릿 PC(Personal Computer) 등과 같은 전자 장치에는 표시 장치와 함께 카메라 모듈이나 센서 모듈과 같은 적어도 하나의 광학 모듈이 장착된다.
각 광학 모듈은 전자 장치의 베젤부를 관통하는 관통홀에 대응하여 배치된 구조가 일반적이다.
그러나, 최근 베젤 크기가 감소함에 따라 표시 장치의 액티브 영역에 관통홀과 함께 광학 모듈이 배치되는 구조가 요구된다.. 표시 장치의 액티브 영역에 관통홀이 배치될 때 관통홀로 인한 화질 저하 문제가 발생하지 않도록 변경된 배선 구조가 요구된다.
본 발명은 관통홀로 인한 화질 저하를 방지할 수 있는 표시 장치를 제공한다.
일 실시예에 따른 표시 장치는 복수의 서브픽셀들이 배치된 액티브 영역을 포함하는 패널; 패널의 액티브 영역을 관통하는 관통홀; 관통홀과 액티브 영역 사이에서 관통홀을 둘러싸며 배치된 홀 베젤 영역; 및 액티브 영역 중 제1 액티브 영역으로부터 홀 베젤 영역을 경유하여 액티브 영역 중 제2 액티브 영역으로 연장되고, 제1 및 제2 액티브 영역보다 홀 베젤 영역에서 배선 피치가 작은 복수의 데이터 라인을 포함하고; 복수의 데이터 라인은 제1 액티브 영역에서 배치되는 제1 배열 순서와, 홀 베젤 영역에서 배치되는 제2 배열 순서가 서로 다른 특징이 있다.
홀 베젤 영역은 제1 액티브 영역과 인접한 홀 베젤 영역의 입력단에 배치되어 복수의 데이터 라인의 상기 제1 배열 순서를 제2 배열 순서로 변경하는 제1 브릿지 영역과, 제2 액티브 영역과 인접한 홀 베젤 영역의 출력단에 배치되어 복수의 데이터 라인의 제2 배열 순서를 상기 제1 배열 순서로 변경하는 제2 브릿지 영역을 포함한다.
복수의 데이터 라인은 패널에 내장된 디멀티플렉서 어레이에 의해 시분할 구동된다. 홀 베젤 영역에서 시분할 구동되는 데이터 라인들의 구동 타이밍이 동일하고 반대 극성의 데이터 신호가 인가되는 데이터 라인들이 인접 배치되도록 복수의 데이터 라인의 제2 배열 순서가 결정된다.
복수의 데이터 라인은 홀 베젤 영역에 배치된 제1 금속층의 데이터 라인과 제2 금속층의 데이터 라인을 포함하되, 제1 금속층의 데이터 라인과 제2 금속층의 데이터 라인이 교번적으로 배치된다.
홀 베젤 영역에서 제2 금속층의 데이터 라인을 사이에 두고 인접 배치된 제1 금속층의 인접 데이터 라인들은 시분할 구동되는 타이밍이 서로 동일하고 반대 극성의 데이터 신호를 인가할 수 있다.
홀 베젤 영역에서 제1 금속층의 데이터 라인을 사이에 두고 인접 배치된 제2 금속층의 인접 데이터 라인들은 시분할 구동되는 타이밍이 서로 동일하고 반대 극성의 데이터 신호를 인가할 수 있다.
상기 인접 배치된 데이터 라인의 데이터 신호들은 동일 색의 데이터 신호일 수 있다.
홀 베젤 영역에서 녹색 데이터 신호를 인가하는 데이터 라인들은 2개 라인씩 동일 극성의 데이터 신호를 인가할 수 있다.
복수의 데이터 라인은 제1 및 제2 액티브 영역 각각에서 제1 내지 제12 데이터 라인이 순서대로 배열되는 제1 배열 순서를 갖고, 홀 베젤 영역에서 제1, 제2, 제4, 제3, 제5, 제6, 제7, 제11, 제10, 제12, 제8, 제9 데이터 라인의 순서로 배열되는 제2 배열 순서를 갖도록 변경될 수 있다.
복수의 데이터 라인은 각 수평 기간에서 1:3 비율로 시분할 구동될 수 있다. 홀 베젤 영역에서 각 수평 기간 중 제1 시간 동안, 동일층에 인접 배치된 제1 데이터 라인과 제4 데이터 라인은 반대 극성의 제1 및 제2 적색 데이터 신호를 각각 공급하고, 동일층에 인접 배치된 제7 데이터 라인과 제10 데이터 라인은 반대 극성의 제3 및 제4 적색 데이터 신호를 공급할 수 있다. 각 수평 기간 중 제2 시간 동안, 서로 다른 층에 배치된 제2 및 제5 데이터 라인은 반대 극성의 제1 및 제2 녹색 데이터 신호를 각각 공급하고, 서로 다른 층에 배치된 제11, 제8 데이터 라인은 반대 극성의 제4 및 제3 녹색 데이터 신호를 각각 공급하되, 상기 제2 및 제4 녹색 데이터 신호의 극성은 동일할 수 있다. 각 수평 기간 중 제3 시간 동안, 동일층에 인접 배치된 제3 및 제6 데이터 라인은 반대 극성의 제1 및 제2 청색 데이터 신호를 각각 공급하고, 동일층에 인접 배치된 제12 및 제9 데이터 라인은 반대 극성의 제4 및 제3 청색 데이터 신호를 각각 공급할 수 있다.
복수의 데이터 라인은 각 수평 기간에서 1:6 비율로 시분할 구동될 수 있다. 홀 베젤 영역에서 각 수평 기간 중 제1 시간 동안, 동일층에 인접 배치된 제1 데이터 라인과 제4 데이터 라인은 반대 극성의 제1 및 제2 적색 데이터 신호를 각각 공급할 수 있다. 각 수평 기간 중 제2 시간 동안, 서로 다른 층에 배치된 제2 및 제5 데이터 라인은 반대 극성의 제1 및 제2 녹색 데이터 신호를 각각 공급할 수 있다. 각 수평 기간 중 제3 시간 동안, 동일층에 인접 배치된 제3 및 제6 데이터 라인은 반대 극성의 제1 및 제2 청색 데이터 신호를 각각 공급할 수 있다. 각 수평 기간 중 제4 시간 동안, 동일층에 인접 배치된 제7 데이터 라인과 제10 데이터 라인은 반대 극성의 제3 및 제4 적색 데이터 신호를 공급할 수 있다. 각 수평 기간 중 제5 시간 동안, 서로 다른 층에 배치된 제11, 제8 데이터 라인은 반대 극성의 제4 및 제3 녹색 데이터 신호를 각각 공급할 수 있다. 각 수평 기간 중 제6 시간 동안, 동일층에 인접 배치된 제12 및 제9 데이터 라인은 반대 극성의 제4 및 제3 청색 데이터 신호를 각각 공급할 수 있다.
제1 및 제2 브릿지 영역 각각은 액티브 영역으로부터 연장된 제3 데이터 라인과, 홀 베젤 영역에서 배열 순서가 변경된 제3 데이터 라인을 연결하는 제1 브릿지 전극; 액티브 영역으로부터 연장된 제8 데이터 라인과, 홀 베젤 영역에서 배열 순서가 변경된 제8 데이터 라인을 연결하는 제2 브릿지 전극; 액티브 영역으로부터 연장된 제9 데이터 라인과, 홀 베젤 영역에서 배열 순서가 변경된 제9 데이터 라인을 연결하는 제3 브릿지 전극; 액티브 영역으로부터 연장된 제11 데이터 라인과, 홀 베젤 영역에서 배열 순서가 변경된 제11 데이터 라인을 연결하는 제4 브릿지 전극을 더 포함한다.
홀 베젤 영역은 액티브 영역 중 제3 액티브 영역으로부터 홀 베젤 영역을 경유하여 액티브 영역 중 제4 액티브 영역으로 연장되는 복수의 게이트 라인이 배치되는 외주 영역과, 외주 영역과 관통홀 사이에서 복수의 데이터 라인들의 곡선부가 관통홀의 둘레를 따라 배치되는 내주 영역을 포함하고, 제1 브릿지 영역은 제1 액티브 영역과 외주 영역 사이에 배치되고 제2 브릿지 영역은 상기 제2 액티브 영역과 외주 영역 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 DEMUX 어레이에 의해 시분할 구동되는 데이터 라인들의 구동 타이밍과 데이터 신호의 극성을 고려하여, 배선 피치가 협소한 홀 베젤 영역에서 구동 타이밍이 동일하고 상반된 극성의 데이터 신호가 인가되는 데이터 라인들을 인접 배치함으로써 협소한 배선 피치로 인한 커플링 커패시턴스를 저감할 수 있다. 이 결과, 홀 베젤 영역에서 협소한 배선 피치로 인한 데이터 라인들 간의 신호 간섭을 보상함으로써 관통홀로 인한 액티브 영역의 세로 얼룩과 같은 화질 저하를 방지하여 화질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 표시면 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 관통홀 내에 카메라 모듈이 삽입된 구조를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 홀 베젤 영역의 배선 구조를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 홀 베젤 영역 중 도 4에 도시된 "A" 및 "B" 부분에 대응하는 단면도이다.
도 6은 일 실시예에 따른 액티브 영역에서 관통홀에 의한 세로 얼룩을 예시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 액티브 영역 대비 홀 베젤 영역의 데이터 라인 변경 구조를 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 1:3 DEMUX 어레이를 나타낸 등가회로도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 1:3 DEMUX 어레이에 의해 시분할 구동되는 해당 데이터 라인들이 액티브 영역과 홀 베젤 영역에서의 구동 파형도이다.
도 11은 본 발명의 일 실시예에 따른 1:6 DEMUX 어레이를 나타낸 등가회로도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 1:6 DEMUX 어레이에 의해 시분할 구동되는 해당 데이터 라인들이 액티브 영역과 홀 베젤 영역에서의 구동 파형도이다.
도 14는 본 발명의 일 실시예에 따른 홀 베젤 영역 중 브릿지 영역의 배선 구조를 나타낸 평면도이다.
도 15는 본 발명의 일 실시예에 따른 브릿지 영역 중 도 15에 도시된 I-I'선 부분에 대응하는 단면도이다.
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 표시면을 나타낸 도면이고, 도 2a 및 도 2b는 일 실시예에 따른 표시 장치의 관통홀 내에 카메라 모듈이 삽입된 구조를 나타낸 단면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치는 복수의 서브픽셀들이 배치되는 액티브 영역(AA)과, 서브픽셀이 배치되지 않으며 액티브 영역(AA)을 둘러싸는 외곽부의 비액티브 영역(NA)을 포함한다. 액티브 영역(AA)은 표시 영역이나 픽셀 어레이 영역으로 표현될 수 있고, 비액티브 영역(NA)는 비표시 영역이나 베젤 영역으로 표현될 수 있다. 표시 장치는 액티브 영역(AA) 전체와 오버랩하는 터치 스크린을 더 포함하여 터치 입력을 센싱할 수 있다.
표시 장치는 액티브 영역(AA)을 관통하는 적어도 하나의 관통홀(HL)과, 각 관통홀(HL)과 액티브 영역(AA) 사이에 배치된 적어도 하나의 홀 베젤 영역(HBZ)을 포함한다. 예를 들면, 일 실시예의 표시 장치는 도 1(a)와 같이 액티브 영역(AA)을 관통하는 하나의 관통홀(HL) 및 홀 베젤 영역(HBZ)을 포함하거나, 도 1(b)와 같이 액티브 영역(AA)을 관통하는 복수의 관통홀(HL)과, 복수의 관통홀(HL)을 각각 둘러싸는 복수의 홀 베젤 영역(HBZ)을 포함할 수 있다. 액티브 영역(AA)에 배치되는 관통홀(HL)의 수는 필요에 따라 변경될 수 있다.
각 홀 베젤 영역(HBZ)은 각 관통홀(HL)을 둘러싸는 구조를 갖고, 액티브 영역(AA)의 서브픽셀들에 의해 둘러싸인 구조를 갖으며, 서브픽셀이 배치되지 않는 영역이다. 각 홀 베젤 영역(HBZ)은 액티브 영역(AA)의 일부 영역으로부터 다른 영역으로 연장되는 복수의 배선들이 경유하는 부분으로, 홀 베젤 영역(HBZ)에 배치된 배선들은 액티브 영역(AA) 보다 협소한 배선 피치를 갖는다. 홀 베젤 영역(HBZ)에서 협소한 배선 피치로 인한 커플링 커패시턴스 영향을 보상하기 위하여, 일 실시예에 따른 홀 베젤 영역(HBZ)은 액티브 영역(AA)과 다른 배선 배열 구조(순서)를 갖으며, 이에 대한 구체적인 설명은 후술하기로 한다.
표시 장치의 액티브 영역(AA)을 관통하는 각 관통홀(HL) 내에는 각 광학 모듈이 삽입되어 장착될 수 있다. 각 광학 모듈은 표시 장치의 관통홀(HL)을 통해 광을 송수신하는 카메라 모듈이거나, 적외선 센서 및 조도 센서 등의 각종 센서를 포함하는 센서 모듈일 수 있다. 이외에도 표시 장치의 액티브 영역(AA)을 관통하는 각 관통홀(HL)은 필요에 따라 다양한 용도로 이용될 수 있다.
액티브 영역(AA)에 관통홀을 갖는 표시 장치로는 액정 표시 장치, 전계발광 표시 장치(Electroluminescent Display) 등의 다양한 형태의 표시 장치가 적용될 수 있다. 전계발광 표시 장치는 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치, 퀀텀닷 발광 다이오드(Quantum-dot Light Emitting Diode) 표시 장치, 또는 무기 발광 다이오드(Inorganic Light Emitting Diode) 표시 장치가 이용될 수 있다.
예를 들면, 도 2a에 도시된 바와 같이 표시 장치는 액정 패널(100) 및 백라이트 유닛(110)을 포함하는 액정 표시 장치이고, 액정 패널(100) 상부에는 커버 기판(104)이 배치될 수 있다. 각 관통홀(HL)은 액정 패널(100)의 액티브 영역(AA)과, 액정 패널(100) 아래의 백라이트 유닛(110)을 관통하는 구조로 형성될 수 있다. 각 관통홀(HL) 내에 카메라 모듈(160)이 삽입되어 커버 기판(104)과 오버랩하며 배치될 수 있다.
액정 패널(100)은 박막 트랜지스터(Thin Film Transistor; TFT) 어레이가 배치된 제1 기판과, 컬러 필터 어레이가 배치된 제2 기판과, 실런트에 의해 합착되는 제1 및 제2 기판 사이에 배치된 액정층과, 제1 및 제2 기판의 외측면에 각각 부착된 편광판을 포함한다. 백라이트 유닛(110)은 액정 패널(100) 아래의 바텀 커버 상에 순차 적층된 도광판 및 복수의 광학 시트를 포함하고, 도광판의 광입사면과 마주하는 광원부를 더 포함한다.
다른 예를 들면, 도 2b에 도시된 바와 같이 표시 장치는 OLED 패널(1000)을 포함하는 OLED 표시 장치이고, OLED 패널(1000)의 상부에는 커버 기판(104)이 배치될 수 있다. 각 관통홀(HL)은 OLED 패널(1000)의 액티브 영역(AA)을 관통하는 구조로 형성될 수 있다. 각 관통홀(HL) 내에 카메라 모듈(160)이 삽입되어 커버 기판(104)과 오버랩하며 배치될 수 있다.
OLED 패널(1000)은 기판 상에 TFT 어레이와, OLED 어레이가 순차적으로 적층되고, 그 OLED 어레이 및 TFT 어레이를 감싸는 형태로 배치된 봉지 (Encapsulation) 구조물을 포함할 수 있다. 봉지 구조물 상에는 터치 센서 어레이가 더 배치될 수 있고, 외부광 반사를 저감하는 편광판과 같은 광학 필름이 더 배치될 수 있다.
도 3은 일 실시예에 따른 표시 장치의 회로 구성을 개략적으로 나타낸 도면이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치는 액정 패널(100)과 패널 구동부를 포함할 수 있다. 패널 구동부는 액정 패널(100)의 복수의 게이트 라인(GL1~GLn)을 구동하는 게이트 구동부(130, 140), 액정 패널(100)의 복수의 데이터 라인(DL1~DLm)을 구동하는 구동 IC(Integrated Circuit)(200) 및 디멀티플렉서(Demultiplexer; 이하 DEMUX) 어레이(150)를 포함할 수 있다. 구동 IC는 타이밍 컨트롤러를 포함하여 게이트 구동부(130, 140) 및 DEMUX 어레이(150)를 제어할 수 있다.
액정 패널(100)은 액티브 영역(AA) 및 비액티브 영역(NA1~NA4)과, 액티브 영역(AA)을 관통하는 적어도 하나의 관통홀(HL)과, 액티브 영역(AA)에서 적어도 하나의 관통홀(HL)을 둘러싸는 적어도 하나의 홀 베젤 영역(HBZ)을 포함한다. 한편, 액정 패널(100)은 액티브 영역(AA)과 오버랩하는 터치 스크린을 더 포함하거나 공통 전극을 분할하여 터치 전극으로 이용할 수 있다.
액티브 영역(AA)을 구성하는 복수의 서브픽셀들은 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀을 포함하고, 휘도 향상을 위한 백색 서브픽셀을 더 포함할 수 있다. 각 서브픽셀(SP)은 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 TFT, TFT와 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다. TFT는 아몰퍼스 실리콘 (a-Si) TFT, 폴리-실리콘(poly-Si) TFT, 산화물(Oxide) TFT, 또는 유기(Organic) TFT 등이 이용될 수 있다. 액정 커패시터(Clc)는 TFT를 통해 화소 전극에 공급된 데이터 신호와, 공통 전극에 공급된 공통 전압(Vcom)과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 액정층은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드로 구동될 수 있다.
예를 들면, 각 서브픽셀의 화소 전극 및 공통 전극은 TFT 어레이 기판에서 절연층을 사이에 두고 오버랩하고 화소 전극 및 공통 전극 중 어느 하나가 나머지 전극과 오버랩하는 복수의 슬릿을 포함하며, 액정에 프린지(Fringe) 전계를 인가하여 액정을 구동할 수 있다. 한편, 공통 전극은 복수의 서브픽셀들이 공유하도록 액티브 영역(AA)에 분할 배치되어 터치 전극으로도 이용될 수 있다.
게이트 구동부(130, 140)는 패널(100)의 비액티브 영역(NA2, NA3)에 배치된 쉬프트 레지스터로 구성되어 액티브 영역(AA)의 복수의 게이트 라인(GL1~GLn)을 순차 구동한다. 게이트 구동부(130, 140)는 구동 IC(200)로부터 전송 라인(GTL1, GTL2)을 통해 게이트 제어 신호들을 공급받을 수 있다. 게이트 구동부(130, 140)는 각 게이트 라인(GL)의 구동 기간에 TFT의 턴-온 전압인 게이트 온 전압의 스캔 펄스를 해당 게이트 라인에 공급하고, 비구동 기간에 TFT의 턴-오프 전압인 게이트 오프 전압을 해당 게이트 라인에 공급한다. 게이트 구동부(130, 140)는 액티브 영역(AA)의 TFT 어레이와 함께 동일 공정으로 제1 기판에 형성됨으로써 GIP(Gate In Panel) 타입으로 액정 패널(100)의 비액티브 영역(NA2, NA3)에 배치될 수 있다.
예를 들면, 제1 및 제2 게이트 구동부(130, 140)는 액티브 영역(AA)의 좌우 양측부에 위치하는 제2 및 제3 비액티브 영역(NA2, NA3) 각각 배치되어 복수의 게이트 라인(GL1~GLn) 각각을 양단에서 동시 구동함으로써 각 게이트 라인(GL)에 공급되는 스캔 펄스의 RC 딜레이를 저감하고 커패시턴스 커플링 영향을 저감할 수 있다. 한편, 제1 및 제2 게이트 구동부(130, 140) 중 어느 하나가 제2 및 제3 비액티브 영역(NA2, NA3) 중 어느 하나에 배치될 수 있다.
구동 IC(200)는 회로 필름(300)에 실장되어 액정 패널(100)의 제1 기판의 제1 비액티브 영역(NA1)에 배치된 패드부를 통해 액정 패널(100)과 접속되거나, 제1 기판의 제1 비액티브 영역(NA1) 상에 직접 실장될 수 있다.
구동 IC(200)는 비디오 신호인 디지털 데이터를 복수의 감마 전압을 이용하여 정극성 또는 부극성의 아날로그 데이터 신호로 변환하고 변환된 데이터 신호를 복수의 출력 채널(CH1~CHk)을 통해 DEMUX 어레이(150)로 출력한다. 구동 IC(200)는 타이밍 컨트롤러를 내장하여 게이트 구동부(130, 140) 및 DEMUX 어레이(150)를 제어할 수 있다.
DEMUX 어레이(150)는 액정 패널(100)의 제1 기판의 제1 비액티브 영역(NA1)에서 구동 IC(200)와 액티브 영역(AA) 사이에 배치되고, 액티브 영역(AA)의 TFT 어레이 및 비액티브 영역(NA2, NA3)의 게이트 구동부(130, 140)와 함께 동일 공정으로 제1 기판에 형성될 수 있다.
DEMUX 어레이(150)는 구동 IC(200)의 k(k는 양의 정수)개의 출력 채널(CH1~CHk)을 통해 출력된 데이터 신호를 1:j (j는 2 이상의 정수) 비율로 시분할하여 m개(m=k×j, m은 양의 정수)의 데이터 라인(DL1~DLm)에 시분할된 데이터 신호를 분배한다. 다시 말하여, DEMUX 어레이(150)는 구동 IC(200)로부터 공급되는 j개의 제어 신호에 응답하여 각 출력 채널(CH)의 데이터 신호를 1:j 비율로 시분할하고 시분할된 j개의 데이터 신호를 j개의 데이터 라인에 순차적으로 공급할 수 있다. 이에 따라, 구동 IC(200)의 출력 채널들(CH1~CHk)의 수(k)를 데이터 라인들(DL1~DLm)의 수(m) 대비 1/j로 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 홀 베젤 영역의 배선 구조를 나타낸 도면이고, 도 5는 도 4에 도시된 홀 베젤 영역 중 "A" 부분과 "B" 부분을 나타낸 단면도이며, 도 6은 일 실시예에 따른 표시 영역에서 인지될 수 있는 세로 얼룩을 예시한 도면이다.
도 4를 참조하면, 액정 패널은 액티브 영역(AA)을 관통하는 관통홀(HL)과, 관통홀(HL)과 액티브 영역(AA) 사이에서 관통홀(HL)을 둘러싸는 링 형상의 홀 베젤 영역(HBZ)을 포함한다. 관통홀(HL)과 홀 베젤 영역(HLZ) 사이의 경계부에는 관통홀(HL)의 둘레를 따라 실런트(SA)가 도포되어 제1 기판 및 제2 기판 사이의 액정층을 밀봉할 수 있다. 홀 베젤 영역(HBZ)의 제1 기판에 배치된 배선들(GL, DL, DLa, DLb)과 오버랩하여 제2 기판에는 블랙 매트릭스가 배치된다.
액티브 영역(AA)에서 제1 방향(가로 방향, x축 방향)으로 진행하는 복수의 게이트 라인들 중, 홀 베젤 영역(HBZ)을 경유하는 해당 게이트 라인들(GL)과, 액티브 영역(AA)에서 제1 방향과 교차하는 제2 방향(세로 방향, y축 방향)으로 진행하는 복수의 데이터 라인들 중, 홀 베젤 영역(HBZ)을 경유하는 해당 데이터 라인들(DL)은, 관통홀(HL)의 둘레를 따라 우회하는 반호 형태로 홀 베젤 영역(HBZ)에 배치된다.
홀 베젤 영역(HBZ)에 배치된 해당 게이트 라인들(GL)은, 좌우측 액티브 영역(AA)으로부터 연장되어 가로 방향으로 진행하는 직선부와, 좌우측 직선부 사이에서 관통홀(HL)의 둘레를 따라 상측 또는 하측으로 볼록한 반호 형상으로 우회하는 곡선부(GLc)를 갖는다. 해당 게이트 라인들(GL)의 직선부 및 곡선부(GLc)는 홀 베젤 영역(HBZ) 중 액티브 영역(AA)과 가까운 외주 영역에 배치될 수 있다.
홀 베젤 영역(HBZ)에 배치된 해당 데이터 라인들(GL)은, 상하측 액티브 영역(AA)으로부터 연장되어 세로 방향으로 진행하는 직선부와, 상하측 직선부 사이에서 관통홀(HL)의 둘레를 따라 좌측 또는 우측으로 볼록한 반호 형상으로 우회하는 곡선부(DLc)를 갖는다. 홀 베젤 영역(HBZ) 중 관통홀(HL)과 가까운 내주 영역에 해당 데이터 라인들(DL)의 곡선부(DLc)가 해당 게이트 라인들(GL)과 오버랩없이 배치될 수 있다. 해당 데이터 라인들(DL)의 직선부는 홀 베젤 영역(HBZ)의 외주 영역을 세로 방향으로 경유하며 그 외주 영역에 배치된 해당 게이트 라인들(GL)의 곡선부(GLc)와 최소한으로 교차하고, 홀 베젤 영역(HBZ)의 내주 영역까지 연장되어 해당 데이터 라인들(DL)의 곡선부(DLc)와 그 내주 영역에서 컨택할 수 있다.
이와 같이, 홀 베젤 영역(HBZ)에서 해당 게이트 라인들(GL)의 배치 영역(외주 영역)과 해당 데이터 라인들의 곡선부(DLc)의 배치 영역(내주 영역)이 구분됨으로써, 협소한 홀 베젤 영역(HBZ) 내에서 해당 게이트 라인(GL)의 곡선부(GLc)와 해당 데이터 라인의 곡선부(DLc)가 평형하게 인접하는 부분을 최소화하여 해당 게이트 라인(GL)과 해당 데이터 라인(DL) 사이의 기생 커패시턴스를 줄일 수 있다.
한편, 협소한 홀 베젤 영역(HBZ) 내에서 해당 데이터 라인들(DL)의 배선 피치를 최대한 확보하기 위하여, 해당 데이터 라인들(DL)의 곡선부(DLc)는 도 5에 도시된 바와 같이 절연막(INS2)을 사이에 두고 서로 다른 금속층(DLa, DLb)으로 교번적으로 형성될 수 있다.
도 4 및 5를 참조하면, 홀 베젤 영역(HBZ)의 내주 영역에 배치되는 해당 데이터 라인들의 곡선부(DLc)는, 제1 절연막(INS1) 상의 제1 금속층의 곡선부(DLa)와, 제1 절연막(INS1) 상의 제1 금속층의 곡선부(DLa)를 덮는 제2 절연막(INS2) 상의 제2 금속층의 곡선부(DLb)가 교번적으로 배치된 구조를 가질 수 있고, 제2 절연막(INS2) 상의 제2 금속층의 곡선부(DLb)을 덮는 제3 절연막(INS3)이 배치될 수 있다. 제1 금속층의 곡선부(DLa)는 게이트 라인(GL)과 동일한 게이트 금속층으로 형성되고, 제2 금속층의 곡선부(DLb)는 액티브 영역(AA)의 데이터 라인(DL)과 동일한 소스/드레인 금속층으로 형성될 수 있다. 제1 절연막(INS1)은 게이트 절연막이고, 제2 절연막(INS2)는 층간 절연막이며, 제3 절연막(INS3)은 페시베이션막일 수 있다.
홀 베젤 영역(HBZ)의 내주 영역에 배치되는 제1 금속층의 각 데이터 라인의 곡선부(DLa)는 제2 절연막(INS2)을 관통하는 어느 하나의 컨택홀(CNTa)을 통해 제2 절연막(INS2) 상에 위치하는 제2 금속층의 데이터 라인(DL) 상측 직선부와 컨택하고, 제2 절연막(INS2)을 관통하는 다른 하나의 컨택홀(CNTb)을 통해 제2 절연막(INS2) 상에 위치하는 제2 금속층의 데이터 라인(DL) 하측 직선부와 컨택할 수 있다.
홀 베젤 영역(HBZ)에 배치된 해당 데이터 라인들(DL)은 액티브 영역(AA) 대비 협소한 배선 피치에 의해 커플링 커패시턴스의 영향이 증가하여 신호 간섭이 증가할 수 있다. 이로 인하여, 액티브 영역(AA)의 세로 방향(제2 방향)을 따라 연장되고 홀 베젤 영역(HBZ)을 경유하는 해당 데이터 라인들(DL)과 접속된 해당 서브픽셀들은, 액티브 영역(AA)을 따라 연장되고 홀 베젤 영역(HBZ)을 경유하지 않는 나머지 데이터 라인들과 접속된 다른 서브픽셀들과, 해당 데이터 라인의 RC 로드 차이로 인한 충전 편차가 발생하여 도 6에 도시된 바와 같이 해당 서브픽셀들이 위치하는 부분에서 세로 얼룩(10)이 인지될 수 있다.
이를 해결하기 위하여, 일 실시예에 따른 표시 장치는 홀 베젤 영역(HBZ)에 배치되는 해당 데이터 라인들(DL)의 배열 순서를, 해당 데이터 라인들(DL)이 경유하는 액티브 영역(AA)과 다르게 변경한다.
구체적으로, 일 실시예에 따른 표시 장치는 DEMUX 어레이(150)에 의해 시분할 구동되는 해당 데이터 라인들(DL)의 구동 타이밍과 데이터 신호의 극성을 고려하여, 홀 베젤 영역(HBZ)에서는 구동 타이밍이 동일하고 상반된 극성의 데이터 신호가 인가되는 데이터 라인들이 인접 배치되도록 해당 데이터 라인들의 배열 순서를 바꾸어 줌으로써, 홀 베젤 영역(HBZ)에서 해당 데이터 라인들(DL) 사이의 커플링 커패시턴스 영향을 상쇄 보상하여 얼룩 문제를 개선할 수 있다.
이를 위하여, 일 실시예에 따른 홀 베젤 영역(HBZ)은 도 4에 도시된 바와 같이, 일측 액티브 영역(AA)과 인접한 홀 베젤 영역(HBZ)의 입력단(일측단)에 배치되어 해당 데이터 라인들(DL)의 배열 순서를 변경하는 제1 브릿지 영역(BA1)과, 타측 액티브 영역(AA)과 인접한 홀 베젤 영역(HBZ)의 출력단(타측단)에 배치되어 홀 베젤 영역(HBZ)에서 변경된 데이터 라인들(DL)의 배열 순서를 액티브 영역(AA)과 동일하게 원복시키는 제2 브릿지 영역(BA2)을 더 포함한다.
해당 데이터 라인들(DL)의 제1 및 제2 브릿지 영역(BA1, BA2)은 홀 베젤 영역(HBZ) 내에 배치되어 블랙 매트릭스와 오버랩한다. 해당 데이터 라인들(DL)의 제1 및 제2 브릿지 영역(BA1, BA2)은 홀 베젤 영역(HBZ)에서 해당 게이트 라인들(GL)이 배치되는 외주 영역과 액티브 영역(AA) 사이에 배치되며, 해당 게이트 라인들(GL)과 오버랩하지 않아 해당 게이트 라인(GL)과 해당 데이터 라인(DL) 사이의 기생 커패시턴스를 줄일 수 있다.
한편, 홀 베젤 영역(HBZ)에서 해당 게이트 라인(GL)의 배선 피치도 액티브 영역(AA) 대비 감소되나, 각 게이트 라인(GL)은 양단에 접속된 제1 및 제2 게이트 구동부(130, 140)에 의해 동시 구동되어 RC 시정수가 작기 때문에 게이트 라인 사이의 커패시턴스 커플링으로 인한 얼룩은 시인되지 않는다.
도 7은 본 발명의 일 실시예에 따른 액티브 영역 대비 홀 베젤 영역의 데이터 라인 변경 구조를 나타낸 도면이다.
도 7은 일측 액티브 영역(AA1)으로부터 연장되어 홀 베젤 영역(HBZ)을 경유하고 타측 액티브 영역(AA2)으로 연장되는 해당 데이터 라인들로써, 제1 내지 제12 데이터 라인(DL1, DL2, DL3, ?? DL12)이 컬럼 인버젼 방식으로 R1(+), G1(-), B1(+), R2(-), G2(+), B2(-), R3(+), G3(-), B3(+), R4(-), G4(+), B4(-) 데이터 신호를 각각 공급하는 경우를 예시적으로 나타낸 것이며, 이하의 실시예들에서도 동일하게 적용하기로 한다.
제1 및 제2 액티브 영역(AA1, AA2)에는 R, G, B 데이터 신호를 컬럼 인버젼 방식으로 공급하는 DL1[R1(+)], DL2[G1(-)], DL3[B1(+)], DL4[R2(-)], DL5[G2(+)], DL6[B2(-)], DL7[R3(+)], DL8[G3(-)], DL9[B3(+)], DL10[R4(-)], DL11[G4(+)], DL12[B4(-)]가 번호 순서대로 배열된다.
제1 액티브 영역(AA1)과 인접한 홀 베젤 영역(HBZ)의 입력단에 위치하는 제1 브릿지 영역(BA1)을 통해 일부 데이터 라인들의 배치 순서가 변경됨으로써, 홀 베젤 영역(HBZ)에 배치된 해당 데이터 라인들은 인접 배선간 커패시턴스 커플링이 상쇄되거나 저감되도록 변경된 배치 구조를 갖을 수 있다. 홀 베젤 영역(HBZ)에 배치되는 해당 데이터 라인들 각각은 인접한 데이터 라인과 서로 다른 층에 배치되어 데이터 라인들의 배선 피치를 감소시킬 수 있다. 홀 베젤 영역(HBZ)에서 어느 한 층에 인접 배치된 데이터 라인들은 동일 타이밍에서 상반된 극성의 데이터를 공급하여 인접 배선간 커패시턴스 커플링이 상쇄될 수 있다. 다른 층에 인접 배치된 데이터 라인들은 동일 타이밍에서 상반된 극성의 데이터를 공급하므로 인접 배선간 커패시턴스 커플링이 상쇄될 수 있다.
예를 들면, 제1 브릿지 영역(BA1)을 통해 DL3[B1(+)], DL4[R2(-)]의 배치 순서가 DL4'[R2(-)], DL3'[B1(+)]의 배치 순서로 변경되어 홀 베젤 영역(HBZ)에 배치되고, DL8[G3(-)], DL9[B3(+)], DL10[R4(-)], DL11[G4(+)], DL12[B4(-)]의 배치 순서가 DL11'[G4(+)], DL10'[R4(-)], DL12'[B4(-)], DL8'[G3(-)], DL9'[B3(+)]의 배치 순서로 변경되어 홀 베젤 영역(HBZ)에 배치된다. 반면, DL1[R1(+)], DL2[G1(-)], DL5[G2(+)], DL6[B2(-)], DL7[R3(+)]의 배치 순서는 변경없이 DL1'[R1(+)], DL2'[G1(-)], DL5'[G2(+)], DL6'[B2(-)], DL7'[R3(+)]로 유지되어 홀 베젤 영역(HBZ)에 배치된다.
이에 따라, 홀 베젤 영역(HBZ)에 배치되는 해당 데이터 라인들은 DL1'[R1(+)], DL2'[G1(-)], DL4'[R2(-)], DL3'[B1(+)], DL5'[G2(+)], DL6'[B2(-)], DL7'[R3(+)], DL11'[G4(+)], DL10'[R4(-)], DL12'[B4(-)], DL8'[G3(-)], DL9'[B3(+)]의 순서로 변경된 배치 구조를 갖는다. 홀 베젤 영역(HBZ)에 배치되는 해당 데이터 라인들 각각은 인접한 데이터 라인과 서로 다른 층에 배치된다. 어느 한 층에 인접 배치된 "DL1'[R1(+)], DL4'[R2(-)]"는 동일 타이밍에서 상반된 극성의 데이터를 공급하므로 인접 배선간 커패시턴스 커플링이 상쇄된다. 다른 층에 인접 배치된 "DL3'[B1(+)], DL6'[B2(-)]"는 동일 타이밍에서 상반된 극성의 데이터를 공급하므로 인접 배선간 커패시턴스 커플링이 상쇄된다. 어느 한 층에 인접 배치된 "DL7'[R3(+)], DL10'[R4(-)]"는 동일 타이밍에서 상반된 극성의 데이터를 공급하므로 인접 배선간 커패시턴스 커플링이 상쇄된다. 다른 층에 인접 배치된 "DL12'[B4(-)], DL9'[B3(+)]"는 동일 타이밍에서 상반된 극성의 데이터를 공급하므로 인접 배선간 커패시턴스 커플링이 상쇄된다.
한편, G 서브픽셀의 광효율이 상대적으로 높아 커플링이나 기타 원인 등에 의한 휘도 변화의 영향도가 크기 때문에, 홀 베젤 영역(HBZ)에 G 데이터 신호를 공급하는 DL2'[G1(-)], DL5'[G2(+)], DL11'[G4(+)], DL8'[G3(-)]는 동일 타이밍에서 구동되는 인접 배선이 동일 극성을 2개씩 유지하여, G 데이터 신호를 공급하는 인접 데이터 라인의 극성 변경을 최소화할 수 있다.
제2 액티브 영역(AA2)과 인접한 홀 베젤 영역(HBZ)의 출력단에 위치하는 제2 브릿지 영역(BA2)을 통해, 일부 데이터 라인들의 배치 순서가 원래대로 변경됨으로써, 제2 액티브 영역(AA2)의 데이터 라인들의 배치 순서는 제1 액티브 영역(AA)과 동일하다.
예를 들면, 제2 브릿지 영역(BA2)을 통해, 홀 베젤 영역(HBZ)의 DL1'[R1(+)], DL2'[G1(-)], DL4'[R2(-)], DL3'[B1(+)], DL5'[G2(+)], DL6'[B2(-)], DL7'[R3(+)], DL11'[G4(+)], DL10'[R4(-)], DL12'[B4(-)], DL8'[G3(-)], DL9'[B3(+)]의 배치 순서는, 제1 액티브 영역(AA1)과 동일한 DL1[R1(+)], DL2[G1(-)], DL3[B1(+)], DL4[R2(-)], DL5[G2(+)], DL6[B2(-)], DL7[R3(+)], DL8[G3(-)], DL9[B3(+)], DL10[R4(-)], DL11[G4(+)], DL12[B4(-)] 순서로 변경되어 제2 액티브 영역(AA2)에 배치된다.
도 8은 본 발명의 일 실시예에 따른 1:3 DEMUX 어레이를 나타낸 등가회로도이고, 도 9는 본 발명의 일 실시예에 따른 1:3 DEMUX 어레이에 의해 시분할 구동되는 해당 데이터 라인들의 액티브 영역에서 배열 순서에 따른 구동 파형도이고, 도 10은 홀 베젤 영역에서 해당 데이터 라인들의 변경된 배열 순서에 따른 구동 파형도이다.
도 8 내지 도 10을 참조하면, 도 3에 도시된 DEMUX 어레이는 도 8에 도시된 1:3 DEMUX를 이용하여, 각 수평 기간(1H, 2H)마다 구동 IC(200)의 4개 출력 채널[CH1(+), CH2(-), CH3(+), CH4(-)]의 출력을 1:3 비율로 시분할하여 12개의 데이터 라인(DL1~DL12)로 분배할 수 있다.
도 8을 참조하면, 1:3 DEMUX 어레이는 정극성(+) 데이터 신호를 출력하는 제1 출력 채널(CH1)에 병렬 접속된 제1, 제3, 제5 TFT(T1, T3, T5)와, 부극성(-) 데이터 신호를 출력하는 제2 출력 채널(CH2)에 병렬 접속된 제2, 제4, 제6 TFT(T2, T4, T6)와, 정극성(+) 데이터 신호를 출력하는 제3 출력 채널(CH3)에 병렬 접속된 제7, 제9, 제11 TFT(T7, T9, T11)와, 부극성(-) 데이터 신호를 출력하는 제4 출력 채널(CH4)에 병렬 접속된 제8, 제10, 제12 TFT(T8, T10, T12)를 포함한다.
1:3 DEMUX 어레이는 구동 IC(200)로부터 제1 내지 제6 제어 신호(M1~M6)를 공급받는다, 각 수평 기간(1H, 2H)에서 정극성용 TFT들(T1, T3, T5, T7, T9, T11)을 제어하는 정극성용 제1 내지 제3 제어 신호(M1~M3)가 순차적으로 인에이블되고, 부극성용 TFT들(T2, T4, T6, T8, T10, T12)을 제어하는 부극성용 제4 내지 제6 제어 신호(M4~M6)는 제1 내지 제3 제어 신호(M1~M3)와 동일한 순서로 순차적으로 인에이블된다.
각 수평 기간(H1, H2) 중 t1 시간 동안, 제1 제어 신호(M1)에 응답하여 제1 및 제7 TFT(T1, T7)는 턴-온되고, 제4 제어 신호(M4)에 응답하여 제4 및 제10 TFT(T4, T10)은 턴-온된다. 각 수평 기간(H1, H2) 중 t2 시간 동안, 제2 제어 신호(M2)에 응답하여 제5 및 제11 TFT(T5, T11)는 턴-온되고, 제5 제어 신호(M5)에 응답하여 제2 및 제8 TFT(T2, T8)가 턴-온된다. 각 수평 기간(H1, H2) 중 t3 시간 동안, 제3 제어 신호(M3)에 응답하여 제3 및 제9 TFT(T3, T9)가 턴-온되고, 제4 제어 신호(M4)에 응답하여 제4 및 제10 TFT(T4, T10)가 턴-온된다.
각 수평 기간(H1, H2) 중 t1 시간 동안, 1:3 DEMUX 어레이에서 제1, 제4 제어 신호(M1, M4)에 응답하여 턴-온된 제1, 제4, 제7, 제10 TFT(T1, T4, T7, T10) 각각은 구동 IC(200)로부터 4개 출력 채널(CH1, CH2, CH3, CH4)을 통해 출력되는 R1(+), R2(-), R3(+), R4(-) 데이터 신호를 액티브 영역(AA)의 DL1, DL4, DL7, DL10에 각각 공급한다(도 9). 이러한 t1 시간 동안, 홀 베젤 영역(HBZ)에서는 변경 구조에 의해 동일층에서 인접 배치된 "DL1'[R1(+)], DL4'[R2(-)]"는 상반된 극성에 의해 커패시턴스 커플링이 상쇄되고, 인접 배치된 "DL7'[R3(+)], DL10'[R4(-)]"는 색이 동일한 적색 데이터 신호들의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 10).
각 수평 기간(H1, H2) 중 t2 시간 동안, 1:3 DEMUX 어레이에서 제2, 제5 제어 신호(M2, M5)에 응답하여 턴-온된 제2, 제5, 제8, 제11 TFT(T2, T5, T8, T11) 각각은 구동 IC(200)로부터 4개 출력 채널(CH1, CH2, CH3, CH4)을 통해 출력되는 G1(-), G2(+), G3(-), G4(+) 데이터 신호를 액티브 영역(AA)의 DL2, DL5, DL8, DL11에 각각 공급한다(도 9). 이러한 t2 시간 동안, 홀 베젤 영역(HBZ)에서는 DL2'[G1(-)], DL5'[G2(+)], DL11'[G4(+)], DL8'[G3(-)]와 같이 인접 배선이 색이 동일한 녹색 데이터 신호의 동일 극성을 2개씩 유지하여 극성 변경을 최소화할 수 있다.
각 수평 기간(H1, H2) 중 t3 시간 동안, 1:3 DEMUX 어레이에서 제3, 제6 제어 신호(M3, M6)에 응답하여 턴-온된 제3, 제6, 제9, 제12 TFT(T3, T6, T9, T12) 각각은 구동 IC(200)로부터 4개 출력 채널(CH1, CH2, CH3, CH4)을 통해 출력되는 B1(+), B2(-), B3(+), B4(-) 데이터 신호를 액티브 영역(AA)의 DL3, DL6, DL9, DL12에 각각 공급한다(도 9). 이러한 t3 시간 동안, 홀 베젤 영역(HBZ)에서는 변경 구조에 의해 동일층에서 인접 배치된 "DL3'[B1(+)], DL6'[B2(-)]"는 색이 동일한 청색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄되고, 인접 배치된 "DL12'[B4(-)], DL9'[B3(+)]"는 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 10).
도 11은 본 발명의 일 실시예에 따른 1:6 DEMUX 어레이를 나타낸 등가회로도이고, 도 12는 본 발명의 일 실시예에 따른 1:6 DEMUX 어레이에 의해 시분할 구동되는 해당 데이터 라인들의 액티브 영역에서 배열 순서에 따른 구동 파형도이고, 도 13은 홀 베젤 영역에서 해당 데이터 라인들의 변경된 배열 순서에 따른 구동 파형도이다.
도 11 내지 도 13을 참조하면, 도 3에 도시된 DEMUX 어레이(150)는 도 11에 도시된 1:6 DEMUX를 이용하여, 각 수평 기간(1H)마다 구동 IC(200)의 2개 출력 채널[CH1(+), CH2(-)]의 출력을 1:6 비율로 시분할하여 12개의 데이터 라인(DL1~DL12)로 분배할 수 있다.
도 11을 참조하면, 1:6 DEMUX 어레이는 정극성(+) 데이터 신호를 출력하는 제1 출력 채널(CH1)에 병렬 접속된 제1, 제3, 제5, 제7, 제9, 제11 TFT(T1, T3, T5, T7, T9, T11)와, 부극성(-) 데이터 신호를 출력하는 제2 출력 채널(CH2)에 병렬 접속된 제2, 제4, 제6, 제8, 제10, 제12 TFT(T2, T4, T6, T8, T10, T12)를 포함한다.
1:6 DEMUX 어레이는 구동 IC(200)로부터 제1 내지 제12 제어 신호(M1~M12)를 공급받는다, 각 수평 기간(1H)에서 정극성용 TFT들(T1, T3, T5, T7, T9, T11)을 제어하는 정극성용 제1 내지 제6 제어 신호(M1~M6)가 순차적으로 인에이블되고, 부극성용 TFT들(T2, T4, T6, T8, T10, T12)을 제어하는 부극성용 제7 내지 제12 제어 신호(M7~M12)는 제1 내지 제6 제어 신호(M1~M6)와 동일한 순서로 순차적으로 인에이블된다.
각 수평 기간(H1) 중 t1 시간 동안 제1, 제7 제어 신호(M1, M7)에 각각 응답하여 제1 및 제4 TFT(T1, T4)가 턴-온된다. 각 수평 기간(H1) 중 t2 시간 동안 제2, 제8 제어 신호(M2, M8)에 각각 응답하여 제5 및 제2 TFT(T5, T2)가 턴-온된다, 각 수평 기간(H1) 중 t3 시간 동안 제3, 제9 제어 신호(M3, M9)에 각각 응답하여 제3 및 제6 TFT(T3, T6)가 턴-온된다. 각 수평 기간(H1) 중 t4 시간 동안 제4, 제10 제어 신호(M4, M10)에 각각 응답하여 제7 및 제10 TFT(T7, T10)가 턴-온된다. 각 수평 기간(H1) 중 t5 시간 동안 제5, 제11 제어 신호(M5, M11)에 응답하여 제11 및 제8 TFT(T11, T8)가 턴-온된다, 각 수평 기간(H1) 중 t6 시간 동안 제6, 제12 제어 신호(M6, M12)에 응답하여 제9 및 제12 TFT(T9, T12)가 턴-온된다.
각 수평 기간(H1, H2) 중 t1 시간 동안, 1:6 DEMUX 어레이에서 제1 및 제7 제어 신호(M1, M7)에 응답하여 턴-온된 제11 및 제4 TFT(T1, T4) 각각은 구동 IC(200)로부터 2개 출력 채널(CH1, CH2)을 통해 출력되는 R1(+), R2(-) 데이터 신호를 액티브 영역(AA)의 DL1, DL4에 각각 공급한다(도 12). 이러한 t1 시간 동안, 홀 베젤 영역(HBZ)에서는 변경 구조에 의해 동일층에서 인접 배치된 "DL1'[R1(+)], DL4'[R2(-)]"는 색이 동일한 적색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 13).
각 수평 기간(H1, H2) 중 t2 시간 동안, 1:6 DEMUX 어레이에서 제8 및 제2 제어 신호(M8, M2)에 응답하여 턴-온된 제2 및 제5 TFT(T2, T5) 각각은 구동 IC(200)로부터 2개 출력 채널(CH1, CH2)을 통해 출력되는 G1(-), G2(+) 데이터 신호를 액티브 영역(AA)의 DL2, DL5에 각각 공급한다(도 12). 이러한 t2 시간 동안, 홀 베젤 영역(HBZ)에서는 서로 다른 층에서 인접 배치된 "DL2'[G1(-)], DL5'[G2(+)]"도 색이 동일한 녹색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 13).
각 수평 기간(H1) 중 t3 시간 동안, 1:6 DEMUX 어레이에서 제3 및 제9 제어 신호(M3, M9)에 응답하여 턴-온된 제3 및 제6 TFT(T3, T6) 각각은 구동 IC(200)로부터 2개 출력 채널(CH1, CH2)을 통해 출력되는 B1(+), B2(-) 데이터 신호를 액티브 영역(AA)의 DL3, DL6에 각각 공급한다(도 12). 이러한 t3 시간 동안, 홀 베젤 영역(HBZ)에서는 변경 구조에 의해 동일층에서 인접 배치된 "DL3'[B1(+)], DL6'[B2(-)]"는 색이 동일한 청색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 13).
각 수평 기간(H1) 중 t4 시간 동안, 1:6 DEMUX 어레이에서 제4 및 제10 제어 신호(M4, M10)에 응답하여 턴-온된 제7 및 제10 TFT(T7, T10) 각각은 구동 IC(200)로부터 2개 출력 채널(CH1, CH2)을 통해 출력되는 R3(+), R4(-) 데이터 신호를 액티브 영역(AA)의 DL7, DL10에 각각 공급한다(도 12). 이러한 t1 시간 동안, 홀 베젤 영역(HBZ)에서는 변경 구조에 의해 동일층에서 인접 배치된 "DL7'[R3(+)], DL10'[R4(-)]"는 색이 동일한 적색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 13).
각 수평 기간(H1, H2) 중 t5 시간 동안, 1:6 DEMUX 어레이에서 제11 및 제5 제어 신호(M11, M5)에 응답하여 턴-온된 제8 및 제11 TFT(T8, T11) 각각은 구동 IC(200)로부터 2개 출력 채널(CH1, CH2)을 통해 출력되는 G3(-), G4(+) 데이터 신호를 액티브 영역(AA)의 DL8, DL11에 각각 공급한다(도 12). 이러한 t5 시간 동안, 홀 베젤 영역(HBZ)에서는 서로 다른 층에서 인접 배치된 "DL11'[G4(+)], DL8'[G3(-)]"도 색이 동일한 녹색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 13).
각 수평 기간(H1, H2) 중 t6 시간 동안, 1:6 DEMUX 어레이에서 제6 및 제12 제어 신호(M6, M12)에 응답하여 턴-온된 제9 및 제12 TFT(T9, T12) 각각은 구동 IC(200)로부터 2개 출력 채널을 통해 출력되는 B3(+), B4(-) 데이터 신호를 액티브 영역(AA)의 DL9, DL12에 각각 공급한다(도 10). 이러한 t6 시간 동안, 홀 베젤 영역(HBZ)에서는 변경 구조에 의해 동일층에서 인접 배치된 "DL12'[B4(-)], DL9'[B3(+)]"는 색이 동일한 청색 데이터 신호의 상반된 극성에 의해 커패시턴스 커플링이 상쇄될 수 있다(도 12).
도 14는 본 발명의 일 실시예에 따른 홀 베젤 영역 중 브릿지 영역의 배선 구조를 나타낸 평면도이고, 도 15는 본 발명의 일 실시예에 따른 브릿지 영역 중 도 14에 도시된 I-I'선 부분에 대응하는 단면도이다.
도 14는 일 실시예의 홀 베젤 영역 중 제1 브릿지 영역(BA1)의 배선 구조를 나타낸 것으로, 액티브 영역(AA)으로부터 연장된 DL1~DL12가 우측으로부터 좌측 방향으로 번호 순서대로 배치될 수 있다.
도 14 및 도 15를 참조하면, 액티브 영역으로부터 연장된 DL1, DL2, DL5, DL6, DL7는 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 배열 순서를 유지하며 홀 베젤 영역(HBZ)의 DL1', DL2', DL5', DL6', DL7'로 연장된다.
액티브 영역으로부터 연장된 DL3은 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 절연막(INS2)의 컨택홀(CNT11)을 통해 다른 층에 배치된 브릿지 전극(BR1)과 접속되고, 이 브릿지 전극(BR1)은 절연막(INS2)의 컨택홀(CNT12)을 통해 홀 베젤 영역(HBZ)에서 DL4' 및 DL5' 사이에 배치된 DL3'과 접속된다. 액티브 영역으로부터 연장된 DL4는 절연막(INS2)을 사이에 두고 브릿지 전극(BR1)과 교차하여 홀 베젤 영역(HBZ)에서 DL2' 및 DL3' 사이에 배치된 DL4'와 접속된다.
액티브 영역으로부터 연장된 DL8은 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 절연막(INS2)의 컨택홀(CNT21)을 통해 다른 층에 배치된 브릿지 전극(BR2)과 접속되고, 이 브릿지 전극(BR2)은 절연막(INS2)의 컨택홀(CNT22)을 통해 홀 베젤 영역(HBZ)에서 DL12' 및 DL9' 사이에 배치된 DL8'과 접속된다.
액티브 영역으로부터 연장된 DL9는 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 절연막(INS2)의 컨택홀(CNT31)을 통해 다른 층에 배치된 브릿지 전극(BR3)과 접속되고, 이 브릿지 전극(BR3)은 절연막(INS2)의 컨택홀(CNT32)을 통해 홀 베젤 영역(HBZ)에서 DL8' 다음에 배치된 DL9'와 접속된다.
액티브 영역으로부터 연장된 DL10은 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 절연막(INS2)을 사이에 두고 복수의 브릿지 전극(BR3, BR4, BR2)과 교차하여 홀 베젤 영역(HBZ)에서 DL11' 및 DL12' 사이에 배치된 DL10'와 접속된다.
액티브 영역으로부터 연장된 DL11은 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 절연막(INS2)의 컨택홀(CNT31)을 통해 다른 층에 배치된 브릿지 전극(BR3)과 접속되고, 이 브릿지 전극(BR3)은 절연막(INS2)의 컨택홀(CNT32)을 통해 홀 베젤 영역(HBZ)에서 DL7' 및 DL10' 사이에 배치된 DL11'과 접속된다.
액티브 영역으로부터 연장된 DL12는은 홀 베젤 영역(HBZ)의 브릿지 영역(BA1)에서 절연막(INS2)을 사이에 두고 복수의 브릿지 전극(BR3, BR2)과 교차하여 홀 베젤 영역(HBZ)에서 DL10' 및 DL8' 사이에 배치된 DL12'와 접속된다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치는 DEMUX 어레이에 의해 시분할 구동되는 데이터 라인들의 구동 타이밍과 데이터 신호의 극성을 고려하여, 배선 피치가 협소한 홀 베젤 영역에서 구동 타이밍이 동일하고 상반된 극성의 데이터 신호가 인가되는 데이터 라인들을 인접 배치함으로써 협소한 배선 피치로 인한 커플링 커패시턴스를 상쇄 보상하여 저감할 수 있다. 이 결과, 홀 베젤 영역에서 협소한 배선 피치로 인한 데이터 라인들 간의 신호 간섭을 보상함으로써 관통홀로 인한 액티브 영역의 세로 얼룩을 개선하여 화질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
100: 액정 패널 130, 140: 게이트 구동부
150: DEMUX 어레이 200: 구동 IC
300: 회로 필름 104: 커버 기판
110: 백라이트 유닛 160: 카메라 모듈
HL: 관통홀 HBZ: 홀 베젤 영역
AA: 액티브 영역 NA: 비액티브 영역
BA1, BA2: 브릿지 영역 SA: 실런트
CNTa, CNTb: 컨택홀 BR1, BR2, BR3, BR4: 브릿지 전극
CNT11, CNT12, CNT21, CNT22, CNT31, CNT32, CNT41, CNT42: 컨택홀
INS1, INS2, INS3: 절연막 10: 세로 얼룩

Claims (13)

  1. 복수의 서브픽셀들이 배치된 액티브 영역을 포함하는 패널;
    상기 패널의 액티브 영역을 관통하는 관통홀;
    상기 관통홀과 상기 액티브 영역 사이에서 상기 관통홀을 둘러싸며 배치된 홀 베젤 영역; 및
    상기 액티브 영역 중 제1 액티브 영역으로부터 상기 홀 베젤 영역을 경유하여 상기 액티브 영역 중 제2 액티브 영역으로 연장되고, 상기 제1 및 제2 액티브 영역보다 상기 홀 베젤 영역에서 배선 피치가 작은 복수의 데이터 라인을 포함하고;
    상기 복수의 데이터 라인은 상기 제1 액티브 영역에서 배치되는 제1 배열 순서와, 상기 홀 베젤 영역에서 배치되는 제2 배열 순서가 서로 다른 표시 장치.
  2. 청구항 1에 있어서,
    상기 홀 베젤 영역은
    상기 제1 액티브 영역과 인접한 상기 홀 베젤 영역의 입력단에 배치되어 상기 복수의 데이터 라인의 상기 제1 배열 순서를 상기 제2 배열 순서로 변경하는 제1 브릿지 영역과,
    상기 제2 액티브 영역과 인접한 상기 홀 베젤 영역의 출력단에 배치되어 상기 복수의 데이터 라인의 상기 제2 배열 순서를 상기 제1 배열 순서로 변경하는 제2 브릿지 영역을 포함하는 표시 장치.
  3. 청구항 2에 있어서,
    상기 복수의 데이터 라인은 상기 패널에 내장된 디멀티플렉서 어레이에 의해 시분할 구동되고,
    상기 홀 베젤 영역에서 상기 시분할 구동되는 데이터 라인들의 구동 타이밍이 동일하고 반대 극성의 데이터 신호가 인가되는 데이터 라인들이 인접 배치되도록 상기 복수의 데이터 라인의 제2 배열 순서가 결정되는 표시 장치.
  4. 청구항 3에 있어서,
    상기 복수의 데이터 라인은
    상기 홀 베젤 영역에 배치된 제1 금속층의 데이터 라인과 제2 금속층의 데이터 라인을 포함하되, 상기 제1 금속층의 데이터 라인과 제2 금속층의 데이터 라인이 교번적으로 배치되는 표시 장치.
  5. 청구항 4에 있어서,
    상기 홀 베젤 영역에서 상기 제2 금속층의 데이터 라인을 사이에 두고 인접 배치된 상기 제1 금속층의 인접 데이터 라인들은 상기 시분할 구동되는 타이밍이 서로 동일하고 상기 반대 극성의 데이터 신호를 인가하는 표시 장치.
  6. 청구항 4에 있어서,
    상기 홀 베젤 영역에서 상기 제1 금속층의 데이터 라인을 사이에 두고 인접 배치된 상기 제2 금속층의 인접 데이터 라인들은 상기 시분할 구동되는 타이밍이 서로 동일하고 상기 반대 극성의 데이터 신호를 인가하는 표시 장치.
  7. 청구항 3 내지 청구항 6 중 어느 한 청구항에 있어서,
    상기 인접 데이터 라인들에 인가되는 상기 데이터 신호는 동일 색의 데이터 신호인 표시 장치.
  8. 청구항 3에 있어서,
    상기 홀 베젤 영역에서 녹색 데이터 신호를 인가하는 데이터 라인들은 2개 라인씩 동일 극성의 데이터 신호를 인가하는 표시 장치.
  9. 청구항 2에 있어서,
    상기 복수의 데이터 라인은
    상기 제1 및 제2 액티브 영역 각각에서 제1 내지 제12 데이터 라인이 순서대로 배열되는 상기 제1 배열 순서를 갖고,
    상기 홀 베젤 영역에서
    상기 제1, 제2, 제4, 제3, 제5, 제6, 제7, 제11, 제10, 제12, 제8, 제9 데이터 라인의 순서로 배열되는 상기 제2 배열 순서를 갖도록 변경되는 표시 장치.
  10. 청구항 1에 있어서,
    상기 복수의 데이터 라인은 각 수평 기간에서 1:3 비율로 시분할 구동되고,
    상기 홀 베젤 영역에서
    각 수평 기간 중 제1 시간 동안, 동일층에 인접 배치된 제1 데이터 라인과 제4 데이터 라인은 반대 극성의 제1 및 제2 적색 데이터 신호를 각각 공급하고, 동일층에 인접 배치된 제7 데이터 라인과 제10 데이터 라인은 반대 극성의 제3 및 제4 적색 데이터 신호를 공급하고,
    각 수평 기간 중 제2 시간 동안, 서로 다른 층에 배치된 제2 및 제5 데이터 라인은 반대 극성의 제1 및 제2 녹색 데이터 신호를 각각 공급하고, 서로 다른 층에 배치된 제11, 제8 데이터 라인은 반대 극성의 제4 및 제3 녹색 데이터 신호를 각각 공급하되, 상기 제2 및 제4 녹색 데이터 신호의 극성은 동일하며,
    각 수평 기간 중 제3 시간 동안, 동일층에 인접 배치된 제3 및 제6 데이터 라인은 반대 극성의 제1 및 제2 청색 데이터 신호를 각각 공급하고, 동일층에 인접 배치된 제12 및 제9 데이터 라인은 반대 극성의 제4 및 제3 청색 데이터 신호를 각각 공급하는 표시 장치.
  11. 청구항 1에 있어서,
    상기 복수의 데이터 라인은 각 수평 기간에서 1:6 비율로 시분할 구동되고,
    상기 홀 베젤 영역에서
    각 수평 기간 중 제1 시간 동안, 동일층에 인접 배치된 제1 데이터 라인과 제4 데이터 라인은 반대 극성의 제1 및 제2 적색 데이터 신호를 각각 공급하고,
    각 수평 기간 중 제2 시간 동안, 서로 다른 층에 배치된 제2 및 제5 데이터 라인은 반대 극성의 제1 및 제2 녹색 데이터 신호를 각각 공급하고,
    각 수평 기간 중 제3 시간 동안, 동일층에 인접 배치된 제3 및 제6 데이터 라인은 반대 극성의 제1 및 제2 청색 데이터 신호를 각각 공급하고,
    각 수평 기간 중 제4 시간 동안, 동일층에 인접 배치된 제7 데이터 라인과 제10 데이터 라인은 반대 극성의 제3 및 제4 적색 데이터 신호를 공급하고,
    각 수평 기간 중 제5 시간 동안, 서로 다른 층에 배치된 제11, 제8 데이터 라인은 반대 극성의 제4 및 제3 녹색 데이터 신호를 각각 공급하고,
    각 수평 기간 중 제6 시간 동안, 동일층에 인접 배치된 제12 및 제9 데이터 라인은 반대 극성의 제4 및 제3 청색 데이터 신호를 각각 공급하는 표시 장치.
  12. 청구항 9에 있어서,
    상기 제1 및 제2 브릿지 영역 각각은
    상기 액티브 영역으로부터 연장된 제3 데이터 라인과, 상기 홀 베젤 영역에서 배열 순서가 변경된 제3 데이터 라인을 연결하는 제1 브릿지 전극;
    상기 액티브 영역으로부터 연장된 제8 데이터 라인과, 상기 홀 베젤 영역에서 배열 순서가 변경된 제8 데이터 라인을 연결하는 제2 브릿지 전극;
    상기 액티브 영역으로부터 연장된 제9 데이터 라인과, 상기 홀 베젤 영역에서 배열 순서가 변경된 제9 데이터 라인을 연결하는 제3 브릿지 전극;
    상기 액티브 영역으로부터 연장된 제11 데이터 라인과, 상기 홀 베젤 영역에서 배열 순서가 변경된 제11 데이터 라인을 연결하는 제4 브릿지 전극을 더 포함하는 표시 장치.
  13. 청구항 2에 있어서,
    상기 홀 베젤 영역은
    상기 액티브 영역 중 제3 액티브 영역으로부터 상기 홀 베젤 영역을 경유하여 상기 액티브 영역 중 제4 액티브 영역으로 연장되는 복수의 게이트 라인이 배치되는 외주 영역과,
    상기 외주 영역과 상기 관통홀 사이에서 상기 복수의 데이터 라인들의 곡선부가 상기 관통홀의 둘레를 따라 배치되는 내주 영역을 포함하고,
    상기 제1 브릿지 영역은 상기 제1 액티브 영역과 상기 외주 영역 사이에 배치되고 상기 제2 브릿지 영역은 상기 제2 액티브 영역과 상기 외주 영역 사이에 배치되는 표시 장치.
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