KR20170126537A - 표시장치 - Google Patents

Abstract

본 발명은 표시장치에 관한 것으로, 데이터 라인들과 게이트 라인들이 예각으로 교차되고 직사각형이 아닌 이형 픽셀 어레이를 가지는 표시패널; 상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 데이터 라인들에 연결되는 데이터 구동부; 및 상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 게이트 라인들에 연결되는 게이트 구동부를 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시패널의 기판 구조가 직사각형이 아닌 이형(異形) 표시장치의 표시패널에 게이트 구동회로가 내장된 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 시판되고 있다.

표시장치는 영상이 표시되는 픽셀 어레이와, 픽셀들에 입력 영상의 데이터를 기입하는 표시패널 구동 회로를 포함한다. 표시패널 구동회로는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하는 게이트 구동회로(또는 스캔 구동회로), 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 콘트롤러 등을 포함한다.

최근에는 게이트 구동회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 이하, 픽셀 어레이와 함께 표시패널에 내장된 게이트 구동회로를 "GIP(Gate In Panel) 회로"라 한다. GIP 회로는 시프트 레지스터(shift register)를 이용하여 게이트 라인들에 공급되는 게이트 펄스를 시프트하여 데이터가 기입될 픽셀 어레이의 라인들을 순차적으로 선택한다.

이형(異形) 표시장치에 대한 수요가 늘고 있다. 웨어러블 기기, 플렉서블 기기, 계기판 등 기존의 직사각형에서 벗어나 다양한 형태의 이형 표시장치를 필요로 한다. 이러한 이형 표시장치에 대한 상용화 기술이 발전하고 있다.

이형 표시장치는 픽셀 어레이의 특이한 디자인이나 표시패널의 특이한 기판 구조로 인하여 픽셀 어레이 밖에서 데이터 라인들과 게이트 라인들이 교차되는 부분이 많기 때문에 표시패널의 기생 용량이 증가될 수 있다. 또한, 이형 표시장치에서 베젤 크기를 줄이기 위하여 이형 픽셀 어레이를 따라 표시패널 구동회로를 배치하면 데이터 라인들과 게이트 라인들이 겹쳐지는 부분으로 인하여 데이터 구동부와 게이트 구동부가 겹쳐질 수 있다. 따라서, 이형 표시장치에서 표시패널 구동회로를 표시패널에 실장하기 위해서는 넓은 베젤(Bezel)이 필요하다. 이형 표시장치의 디자인과 표시 영역의 크기를 고려할 때 비표시 영역인 베젤 크기를 줄여야 하지만 위와 같은 문제로 인하여 베젤 크기를 줄이기가 어렵다.

따라서, 본 발명은 표시패널 구동회로 실장이 용이하고 베젤 크기를 줄일 수 있는 이형 표시장치를 제공한다.

본 발명의 이형 표시장치는 데이터 라인들과 게이트 라인들이 예각으로 교차되고 직사각형이 아닌 이형 픽셀 어레이를 가지는 표시패널; 상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 데이터 라인들에 연결되는 데이터 구동부; 및 상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 게이트 라인들에 연결되는 게이트 구동부를 포함한다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 직사각형이 아닌 이형 픽셀 어레이를 가지는 표시패널; 상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 데이터 라인들에 연결되는 데이터 구동부; 및 상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 게이트 라인들에 연결되는 게이트 구동부를 포함한다. 상기 데이터 라인들이 직선 배선일 때 상기 게이트 라인들이 계단 패턴 배선이고, 상기 게이트 라인들이 직선 배선일 때 상기 데이터 라인들이 계단 패턴 배선이다.

본 발명은 이형 픽셀 어레이의 데이터 라인들과 게이트 라인들을 예각으로 교차시키고 그 이형 픽셀 어레이의 최외곽 라인을 따라 데이터 구동부와 게이트 구동부를 배치함으로써 픽셀 어레이의 기생 용량 증가 없이 그리고 구동부들이 겹치지 않고 표시패널 구동회로를 표시패널 기판에 실장할 수 있으며 나아가, 표시장치의 베젤 크기를 줄일 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 2는 도 1에 도시된 멀티플렉서 회로를 보여 주는 도면이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 다양한 이형 픽셀 어레이들과 표시패널 구동회로를 보여 주는 도면들이다.
도 8은 예각으로 교차되는 데이터 라인들과 게이트 라인들을 보여 주는 도면이다.
도 9는 픽셀 어레이를 보여 주는 등가 회로도이다.
도 10은 픽셀 어레이의 평면 레이아웃을 보여 주기 위하여 픽셀 어레이의 일부를 확대한 평면도이다
도 11은 도 10에서 계단 패턴 배선만 보여 주는 평면도이다.
도 12는 도 10에서 하나의 서브 픽셀을 보여 주는 평면도이다.
도 13은 선 "Ⅰ-Ⅰ'"을 따라 절취하여 서브 픽셀의 단면 구조를 보여 주는 단면도이다.
도 14는 본 발명의 실시예에 따른 표시패널 구동회로와 표시패널의 신호 배선들의 배치의 일 예를 보여 주는 도면이다.
도 15는 이형 표시장치에서 데이터 라인들과 게이트 라인들이 직교되는 비교 예를 보여 주는 도면이다.
도 16은 이형 표시장치에서 이형 픽셀 어레이의 최외곽 라인을 따라 표시패널 구동회로가 배치될 때 그 구동 회로들이 겹치는 형태로 배치되는 예를 보여 주는 도면이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 액정표시장치를 중심으로 설명하지만, 이에 한정되지 않는다는 것에 주의하여야 한다.

도 1 및 도 2를 참조하면, 본 발명의 표시장치는 픽셀 어레이(pixel array, ARY)가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다.

표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 액티브 영역에는 입력 영상이 표시되는 픽셀 어레이(ARY)가 형성된다. 픽셀 어레이(ARY)는 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함하여 입력 영상을 표시한다. 도 2에서 도면부호 “DL”은 데이터 라인이다. 데이터 라인들(S1~Sm)과 게이트 라인들(G1~Gm)은 0° 보다 크고 90°보다 작은 예각으로 교차된다. 픽셀 어레이(ARY)는 직사각형 형태가 아니라, 이형 디자인을 갖는다. 이형 픽셀 어레이(ARY)는 도 3 내지 도 7과 같이 오각형 이상의 다각형, 사다리꼴, 원형, 타원형 등 직사각형 이외의 형태를 갖는다. 이형 픽셀 어레이(ARY)에 터치 센서들이 내장될 수 있다.

표시패널(100)의 하부 기판에는 데이터라인들(S1~Sm), 게이트라인들(G1~Gn), TFT(Thin Film Transistor)들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다.

픽셀들 각각은 컬러 구현을 위하여 적색(R) 서브 픽셀, 녹색(G) 서브 픽셀 및 청색(B) 서브 픽셀로 나뉘어질 수 있다. 또한, 픽셀들 각각은 백색(W) 서브 픽셀을 더 포함할 수 있다. 펜타일(Pen Tile) 픽셀 어레이(ARY)에 렌더링 알고리즘(Rendering algorithm)을 적용하면 2 개의 서브 픽셀들로 하나의 픽셀을 구현할 수 있다. 픽셀들은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과, 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과율을 조정한다.

표시패널(100)의 하부 기판에 형성된 TFT들은 비정질 실리콘(amorphose Si, a-Si) TFT, LTPS(Low Temperature Poly Silicon) TFT, 산화물 TFT(Oxide TFT) 등으로 구현될 수 있다. TFT들은 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차부에 형성된다. TFT들은 게이트 펄스에 응답하여 데이터 라인(S1~Sm)으로부터의 데이터 전압을 픽셀 전극(1)에 공급한다.

표시패널(100)의 상부 기판 상에는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성될 수 있다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

본 발명의 표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

표시패널 구동회로는 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104), 및 타이밍 콘트롤러(106)를 포함한다. 표시패널 구동회로는 멀티플렉서(Multiplexer, MUX)(103)를 더 포함할 수 있다.

멀티플렉서(103)은 표시패널(100)의 기판 상에서 픽셀 어레이 밖의 베젤 영역에 형성될 수 있다. 멀티플렉서(103)는 데이터 구동부(102)와 데이터 라인들(S1~Sm) 사이에 배치된다.

데이터 구동부(102)의 출력 채널들은 멀티플렉서(103)를 통해 데이터라인들(S1~Sm)에 연결된다. 데이터 구동부(102)는 타이밍 콘트롤러(106)로부터 입력 영상의 데이터를 입력받는다. 데이터 구동부(102)는 타이밍 콘트롤러(106)의 제어 하에 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 전압은 멀티플렉서(103)를 통해 데이터 라인들(S1~Sm)에 공급된다.

멀티플렉서(103)는 데이터 구동부(102)와 데이터 라인들(S1~Sm) 사이에 배치된다. 멀티플렉서(103)는 타이밍 콘트롤러(106)의 제어 하에 데이터 구동부(102)로부터 입력되는 데이터 전압을 데이터 라인들(S1~Sm)에 분배한다. 도 2와 같은 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(102)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 세 개의 데이터 라인들로 공급한다. 따라서, 1:3 멀티플렉서를 사용하면, 표시패널(100)의 구동에 필요한 데이터 구동부(102)의 IC의 개수를 1/3로 줄일 수 있다.

멀티플렉서(103)는 도 2와 같이 다수의 TFT들(M1~M6)을 포함할 수 있다. 제1 TFT(M1)는 제3 패드(23)에 연결된 게이트, 제2 패드(22)에 연결된 드레인, 및 제1 데이터 라인(S1)에 연결된 소스를 포함한다. 제2 TFT(M2)는 제4 패드(24)에 연결된 게이트, 제2 패드(22)에 연결된 드레인, 및 제2 데이터 라인(S2)에 연결된 소스를 포함한다. 제3 TFT(M3)는 제5 패드(25)에 연결된 게이트, 제2 패드(22)에 연결된 드레인, 및 제3 데이터 라인(S3)에 연결된 소스를 포함한다. 제4 TFT(M4)는 제3 패드(23)에 연결된 게이트, 제1 패드(21)에 연결된 드레인, 및 제4 데이터 라인(S4)에 연결된 소스를 포함한다. 제5 TFT(M5)는 제4 패드(24)에 연결된 게이트, 제1 패드(21)에 연결된 드레인, 및 제5 데이터 라인(S5)에 연결된 소스를 포함한다. 제6 TFT(M6)는 제5 패드(25)에 연결된 게이트, 제1 패드(21)에 연결된 드레인, 및 제6 데이터 라인(S6)에 연결된 소스를 포함한다.

도 3에서, DATA1 및 DATA2는 데이터 구동부(102)의 출력 채널이다. C1~C3는 TFT들(M1~M6)의 온/오프(on/off)를 제어하는 선택 신호이다. 선택 신호(C1~C3)는 타이밍 콘트롤러(106)로부터 발생될 수 있다.

게이트 구동부(104)는 타이밍 콘트롤러(106)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 공급한다. 게이트 구동부(104)는 시프트 레지스터(shift register)를 이용하여 게이트 펄스를 시프트하여 게이트 펄스를 게이트 라인들(G1~Gn)에 순차적으로 공급한다. 게이트 펄스는 데이터 라인들(S1~Sm)에 공급되는 데이터 전압에 동기된다. 게이트 구동부(104)는 GIP 회로로 표시패널(100)의 기판 상에 직접 형성될 수 있다.

도 3 내지 도 7에 도시된 바와 같이 이형 픽셀 어레이(ARY) 밖에서 데이터 구동부(102) 또는 멀티플렉서(103)에 연결되는 데이터 라인들(DL)과 게이트 구동부(104)에 연결되는 게이트 라인들(104)이 교차되지 않는다. 이 때문에 이형 픽셀 어레이(ARY)의 최외곽 라인을 따라 데이터 구동부(102)와 게이트 구동부(104)를 둥글게 또는 둔각으로 배치하더라도 도 16과 같이 데이터 구동부(102)와 게이트 구동부(104)가 겹쳐지지 않는다.

타이밍 콘트롤러(106)는 호스트 시스템(110)으로부터 수신된 입력 영상의 디지털 비디오 데이터를 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(106)는 입력 영상 데이터와 동기되는 타이밍 신호들을 호스트 시스템(110)으로부터 수신한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(106)는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102), 게이트 구동부(104), 멀티플렉서(103)의 동작 타이밍을 제어한다.

도시하지 않은 터치 센서 구동부는 터치 센서들에 구동 신호를 공급하고 그 터치 센서들의 전하 변화량을 바탕으로 터치 입력을 판단한다. 모바일 기기의 경우에, 데이터 구동부(102), 타이밍 콘트롤러(106), 터치 센서 구동부 등은 하나의 IC(Integrated Circuit)에 집적될 수 있다.

호스트 시스템(110)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다. 호스트 시스템(110)은 입력 영상의 데이터를 타이밍 콘트롤러(106)로 전송하고, 터치 센서 구동부로부 입력된 터치 입력의 좌표 정보를 수신하여 그 좌표 정보에 대응하는 어플리케이션(application) 프로그램을 실행한다.

도 3 내지 도 7은 본 발명의 실시예에 따른 다양한 이형 픽셀 어레이들과 표시패널 구동회로를 보여 주는 도면들이다. 도 8은 예각(θ)으로 교차되는 데이터 라인들과 게이트 라인들을 보여 주는 도면이다.

도 3 내지 도 8을 참조하면, 본 발명의 표시패널은 이형 픽셀 어레이와, 그 이형 픽셀 어레이 밖에서 이형 픽셀 어레이의 최외곽 라인을 따라 배치되는 표시패널 구동회로를 포함한다. 표시패널 구동회로는 게이트 구동부(201)와 데이터 구동부(101)를 포함한다. 도 3에서, “DIC”는 데이터 구동부이고, “GIP”는 게이트 구동부이다. “DL”은 데이터 라인들이고, “GL”은 게이트 라인들이다. 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부들 중에서, 적어도 일부 교차부의 각도는 예각(θ)이다.

종래 기술과 같이 데이터 라인들과 게이트 라인들이 교차되는 픽셀 어레이의 경우에, 이형 픽셀 어레이의 최외곽 라인을 따라 표시패널 구동회로들이 둔각으로 구부러지게 배치되면 데이터 구동부와 게이트 구동부 겹쳐지고 표시패널의 기생 용량이 증가될 수 있다. 이에 비하여, 본 발명은 게이트 라인들(GL)과 데이터 라인들(DL)이 예각으로 교차함으로써 이형 픽셀 어레이의 최외곽 라인을 따라 표시패널 구동회로들을 둔각으로 구부러지게 배치하더라도 좁은 베젤 영역에서 그 표시패널 구동회로의 소자들을 배치할 수 있고 그 회로의 레이아웃 설계를 자유롭게 할 수 있는 등 설계 자유도를 개선할 수 있다.

TFT의 오프 상태에서 누설전류를 줄이기 위하여, 도 9와 같이 서브 픽셀들 각각에 배치된 TFT를 직렬로 연결된 두 개의 TFT들로 구현할 수 있다. 도 10 내지 도 13은 이러한 TFT들이 배치된 픽셀 어레이를 보여 주는 도면들이다.

도 10은 픽셀 어레이의 평면 레이아웃을 보여 주기 위하여 픽셀 어레이의 일부를 확대한 평면도이다. 도 11은 도 10에서 대각 방향을 따라 형성되는 픽셀 어레이의 신호 배선을 보여 주는 도면이다.

도 10 및 도 11을 참조하면, 데이터 라인들(DL)과 게이트 라인들(GL)을 예각(θ)으로 교차하기 위하여, 데이터 라인(DL) 또는 게이트 라인(GL)이 계단 형태로 패터닝될 수 있다. 데이터 라인(DL)이 직선으로 패터닝되고, 게이트 라인(GL)이 계단 형태로 패터닝될 수 있다. 이와 반대로, 게이트 라인(GL)이 직선으로 패터닝되고, 데이터 라인(DL)이 계단 형태로 패터닝될 수 있다.

직선 형태의 데이터 라인(DL) 또는 게이트 라인(GL)을 직선 배선이라 하고, 계단 형태의 게이트 라인(GL) 또는 데이터 라인(DL)을 계단 패턴 배선이라 정의한다. 계단 패턴 배선은 어느 한 방향을 향해 점진적으로 상승(또는 하강)하는 형태로 교대로 연결되는 수평 부분들과 수직 부분들을 포함한다. 1 수평 부분의 길이(C1, C2)는 픽셀 어레이에서 좌우로 이웃한 서브 픽셀들 간의 피치(pitch)와 같고, 1 수직 부분의 길이(L1~L4)는 픽셀 어레이의 1 라인 두께와 실질적으로 같다.

직선 배선과 계단 패턴 배선이 도 3 내지 도 9와 같이 예각으로 교차되는 효과를 얻기 위하여, 직선 배선과 계단 패턴 배선의 수평 부분이 직교된다.

데이터 라인들(DL)이 직선 배선일 때 게이트 라인들(GL)이 계단 패턴 배선일 수 있다. 게이트 라인들(GL)이 직선 배선일 때 데이터 라인들(DL)이 계단 패턴 배선일 수 있다. 계단 패턴 배선들에서 수평 부분의 중심과 수직 부분의 중심을 잇는 가상의 선은 직선 배선과 예각으로 교차된다.

도 12는 도 10에서 하나의 서브 픽셀을 보여 주는 평면도이다. 도 13은 선 “Ⅰ-Ⅰ'”을 따라 절취하여 서브 픽셀의 단면 구조를 보여 주는 단면도이다.

도 12 및 도 13을 참조하면, 하부 기판(GLS) 위에 중간 절연막(INT)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)에 의해 서브 픽셀들이 정의된다. 픽셀 전극(PXL)과 공통 전극(COM) 사이에 프린지 필드(fringe field)가 인가될 수 있도록 픽셀 전극(PXL)과 공통 전극(COM)은 제3 보호막(PA3)을 사이에 두고 중첩된다. 픽셀 전극(PXL)은 서브 픽셀의 개구부(AP)에서 하나 이상으로 분리될 수 있다. 고 PPI(pixel per inch) 표시장치의 서브 픽셀 크기가 작다. 이 때문에 픽셀 전극(PXL)이 도 12와 같이 개구부(AP)에서 하나 또는 두 개로 분리될 수 있다.

서브 픽셀 각각에서 데이터 라인(DL)과 픽셀 전극(PXL)은 TFT로 연결된다. TFT는 기본적으로 하나만으로도 구현될 수 있지만, TFT의 오프 상태에서 누설 전류(또는 오프-전류)를 줄여 소비 전력을 줄이기 위하여 도 9 및 도 13과 같이 서브 픽셀 각각에서 두 개의 TFT들(T1, T2)을 직렬로 연결하는 것이 바람직하다.

제1 TFT(T1)는 데이터 라인(DL)에 연결된 소스, 제2 TFT(T2)의 소스에 연결된 드레인, 및 게이트 라인(GL)과 일체화된 게이트를 포함한다. 제2 TFT(T2)는 데이터 라인(DL)에 연결된 소스, 제1 TFT(T1)의 드레인에 연결된 소스, 및 게이트 라인(GL)과 일체화된 게이트를 포함한다. 제1 TFT(T1)의 드레인과 제2 TFT(T2)의 소스는 반도체 패턴(SEMI)으로 연결된다.

제1 및 제2 TFT(T1, T2)의 게이트들은 서브 픽셀의 개구율(AP)을 크게 하기 위하여, 게이트 라인(GL)으로부터 분기되지 않고, 게이트 라인의 일부로 이용된다. 이를 위하여, 서브 픽셀 내의 반도체 패턴(SEMI)은 같은 게이트 라인(GL)에서 두 개의 TFT 채널 영역(A1, A2)을 가로지르는 패턴으로 형성된다. 이 반도체 패턴(SEMI)은 제1 콘택홀(CN1)을 통해 데이터 라인(DL)과 접촉하고 게이트 라인(GL)과 두 개 지점에서 교차한다.

기판(GLS) 위에는 광 차단층(LS)이 형성된다. 본 발명에서 TFT들(T1, T2) 각각은 LTPS TFT로 구현될 수 있다. LTPS TFT는 탑 게이트 구조로 형성될 수 있다. 이 경우, 기판(GLS) 하부에서 상부로 유입되는 빛(Back light)에 의해 전류(photo current)가 흐를 수 있다. 이러한 문제를 방지하기 위해, TFT들(T1, T2) 각각의 채널 영역(A1, A2)이 형성될 부분에 광 차단층(LS)이 배치될 수 있다.

버퍼층(BUF)은 광 차단층(LS)을 덮도록 기판(GLS)의 전체 표면 위에 형성된다. 버퍼 층(BUF) 위에는 반도체 패턴(SEMI)이 형성된다.

반도체 패턴(SEMI)이 형성된 기판(GLS) 전체 표면 위에, 게이트 절연 물질이 증착되고 패터닝되어 반도체 패턴(SEMI)을 덮는 게이트 절연막(GI)이 버퍼층(BUF) 상에 형성된다. 게이트 절연막(GI) 위에 게이트 금속이 증착되고 패터닝되어 게이트 금속 패턴이 게이트 절연막(GI) 상에 형성된다. 게이트 금속 패턴은 게이트 라인(GL)을 포함한다.

반도체 패턴(SEMI)은 게이트 라인(GL)과 중첩하는 영역과 그렇지 않고 노출되는 영역으로 구분된다. 게이트 라인(GL)과 중첩하지 않고 반도체 패턴(SEMI)의 노출된 영역의 저항을 낮추기 위하여, 그 노출 부분에 불순물을 주입하여 반도체 패턴(SEMI)의 일부를 도체화할 수 있다. 반도체 패턴(SEMI)에서 도화화된 부분은 소스 콘택 영역과 드레인 콘택 영역을 포함한다. 게이트 라인(GL)과 중첩하는 반도체 패턴(SEMI)은 TFT(T1, T2)의 채널 영역(A1, A2)으로 정의된다.

게이트 라인(GL)이 형성된 기판(GLS) 전체 표면 위에, 중간 절연막(INT)이 증착된다. 게이트 라인(GL)이 형성된 기판(GLS) 전체 표면 위에, 중간 절연막(INT)이 증착된다. 중간 절연막(INT)과 게이트 절연막(GI)에 제1 및 제2 콘택홀(CN1, CN2)이 형성된다. 제1 콘택홀(CN1)은 반도체 패턴(SEMI)의 소스 콘택 영역을 노출한다. 제2 콘택홀(CN2)은 반도체 패턴(SEMI)의 드레인 콘택 영역을 노출한다.

중간 절연막(INT) 위에 소스-드레인 금속이 증착되고 패터닝되어 제1 및 제2 소스-드레인 금속 패턴(SD1, SD2)이 중간 절연막(INT) 상에 형성된다. 제1 소스-드레인 금속 패턴(SD1)은 데이터 라인(DL)과, 그 데이터 라인(DL)과 연결된 제1 TFT(T1)의 소스를 포함한다. 제1 소스-드레인 금속 패턴(SD1)은 제1 콘택홀(CN1)을 통해 반도체 패턴(SEMI)의 소스 콘택 영역에 접촉된다. 제2 소스-드레인 금속 패턴(SD2)은 제2 TFT(T2)의 드레인을 포함한다. 제2 소스-드레인 금속 패턴(SD2)은 제2 콘택홀(CN2)을 통해 반도체 패턴(SEMI)의 드레인 콘택 영역에 접촉된다. 제1 및 제2 소스-드레인 금속 패턴(SD1)을 덮도록 중간 절연막(INT) 위에 제1 보호막(PAS1)이 증착된다. 제1 보호막(PAS1)은 포토 아크릴과 같이 유전율이 낮은 유기 절연막으로 형성될 수 있다.

제1 보호막(PAS1)에 제1 보호막 홀(PH1)이 형성된다. 제1 보호막 홀(PH1)은 제2 소스-드레인 금속 패턴(SD2) 상의 픽셀 전극 콘택 영역을 노출한다. 제1 보호막(PAS1) 위에 제2 보호막(PAS2)이 형성되고, 제2 보호막(PAS2) 상에 공통 전극(COM)이 형성된다. 제3 보호막(PAS3)은 공통 전극(COM)을 덮도록 제2 보호막(PAS2) 위에 배치된다.

제2 및 제3 보호막(PAS2, PAS2)을 관통하는 제2 보호막 홀(PH2)이 형성된다. 제2 보호막 홀(PH2)을 통해 제2 소스-드레인 금속 패턴(SD2)의 픽셀 전극 콘택 영역이 노출된다.

제3 보호막(PAS3) 위에 픽셀 전극(PXL)이 형성된다. 픽셀 전극(PXL)은 제2 보호막 홀(PH2)을 통해 제2 소스-드레인 금속 패턴(SD2)의 픽셀 전극 콘택 영역과 접촉된다.

도 14는 본 발명의 실시예에 따른 표시패널 구동회로와 표시패널의 신호 배선들의 배치의 일 예를 보여 주는 도면이다.

도 14를 참조하면, 표시패널 구동회로는 하나 이상의 데이터 구동부(110)와 하나 이상의 게이트 구동부(120)를 포함한다. 도 14에서 제1 및 제2 구동부(110, 112)는 도 3 내지 도 7과 같이 이웃한 데이터 구동부와 게이트 구동부이다. 제1 및 제2 구동부(110, 112)는 이형 픽셀 어레이의 최외곽 라인을 따라 그들 사이의 각도(θ1)가 둔각일 수 있다.

제1 구동부(110)에 연결된 데이터 라인(또는 게이트 라인)과, 제2 구동부(120)에 연결된 게이트 라인(또는 데이터 라인)은 예각(θ2)으로 교차된다.

도 15 및 도 16은 이형 표시장치에서 이형 픽셀 어레이(ARY)의 최외곽 라인을 따라 데이터 구동부(22, 22A, 22B)와 게이트 구동부(24)를 둥글게 또는 둔각으로 배치할 때 데이터 라인들(DL)과 게이트 라인들(GL)이 직교할 때 발생할 수 있는 문제를 보여 주는 도면들이다. 도 15 및 도 16은 당업계에서 널리 알려진 종래 기술이 아니라 본 발명의 효과와 비교하기 위하여 예시한 비교예라는 것에 주의하여야 한다.

도 15를 참조하면, 데이터 라인들(DL)과 게이트 라인들(GL)이 직교되면 이형 픽셀 어레이(ARY) 밖의 베젤 영역에서 데이터 라인들(DL)과 게이트 라인들(GL)이 교차되는 부분들이 많아지게 된다. 이러한 부분(OVL)으로 인하여, 이형 픽셀 어레이(ARY)의 용량(capacitance)가 커져 신호 지연이 발생할 수 있다. 이에 비하여, 본 발명은 이형 픽셀 어레이(ARY)의 최외곽 라인을 따라 표시패널 구동회로를 배치하는 경우, 데이터 라인들(DL)과 게이트 라인들(GL)을 예각으로 교차시킴으로써 픽셀 어레이(ARY) 밖에서 데이터 라인들(DL)과 게이트 라인들(GL) 간에 교차되는 부분이 거의 없다.

도 16을 참조하면, 데이터 라인들(DL)과 게이트 라인들(GL)이 직교되는 이형 픽셀 어레이(ARY)의 최외곽 라인을 따라 표시패널 구동회로를 배치할 때, 데이터 구동부(22B)와 게이트 구동부(24)가 겹쳐질 수 있다. 이에 비하여, 본 발명은 이형 픽셀 어레이(ARY)의 최외곽 라인을 따라 표시패널 구동회로를 배치하는 경우, 데이터 라인들(DL)과 게이트 라인들(GL)을 예각으로 교차시킴으로써 픽셀 어레이(ARY) 밖에서 데이터 라인들(DL)과 게이트 라인들(GL) 간에 교차되는 부분이 거의 없다. 이 때문에, 이형 픽셀 어레이의 최외곽 라인을 따라 데이터 구동부와 게이트 구동부를 배치할 때 그 구동부들이 겹쳐지지 않는다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 102 : 데이터 구동부
104 : 게이트 구동부 106 : 타이밍 콘트롤러
S1~Sm, DL : 데이터 라인 G1~Gn, GL : 게이트 라인

Claims (8)

1. 데이터 라인들과 게이트 라인들이 예각으로 교차되고 직사각형이 아닌 이형 픽셀 어레이를 가지는 표시패널;
   상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 데이터 라인들에 연결되는 데이터 구동부; 및
   상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 게이트 라인들에 연결되는 게이트 구동부를 포함하는 표시장치.
2. 제 1 항에 있어서,
   상기 픽셀 어레이 밖에서 상기 데이터 구동부에 연결되는 데이터 라인들과 상기 게이트 구동부에 연결되는 게이트 라인들이 교차되지 않는 표시장치.
3. 제 1 항에 있어서,
   상기 데이터 구동부와 상기 게이트 구동부가 상기 이형 픽셀 어레이의 최외곽 라인을 따라 둥글게 또는 둔각으로 배치되는 표시장치.
4. 데이터 라인들과 게이트 라인들이 교차되고 직사각형이 아닌 이형 픽셀 어레이를 가지는 표시패널;
   상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 데이터 라인들에 연결되는 데이터 구동부; 및
   상기 이형 픽셀 어레이의 최외곽 라인을 따라 배치되어 상기 게이트 라인들에 연결되는 게이트 구동부를 포함하고,
   상기 데이터 라인들이 직선 배선일 때 상기 게이트 라인들이 계단 패턴 배선이고, 상기 게이트 라인들이 직선 배선일 때 상기 데이터 라인들이 계단 패턴 배선인 표시장치.
5. 제 4 항에 있어서,
   상기 계단 패턴 배선이 어느 한 방향을 향해 상승 또는 하강하는 형태로 되도록 상기 계단 패턴 배선의 수직 부분과 수평 부분이 교대로 연결되고,
   상기 직선 배선과 상기 계산 패턴 배선의 수평 부분이 교차되는 표시장치.
6. 제 5 항에 있어서,
   상기 계단 패턴 배선에서 상기 수평 부분의 중심과 상기 수직 부분의 중심을 잇는 가상의 선은 상기 직선 배선과 예각으로 교차되는 표시장치.
7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 픽셀 어레이 밖에서 상기 데이터 구동부에 연결되는 데이터 라인들과 상기 게이트 구동부에 연결되는 게이트 라인들이 교차되지 않는 표시장치.
8. 제 7 항에 있어서,
   상기 데이터 구동부와 상기 게이트 구동부가 상기 이형 픽셀 어레이의 최외곽 라인을 따라 둥글게 또는 둔각으로 배치되는 표시장치.

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