KR20210012354A - 발광소자 및 이의 제조방법 - Google Patents

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KR20210012354A
KR20210012354A KR1020190089955A KR20190089955A KR20210012354A KR 20210012354 A KR20210012354 A KR 20210012354A KR 1020190089955 A KR1020190089955 A KR 1020190089955A KR 20190089955 A KR20190089955 A KR 20190089955A KR 20210012354 A KR20210012354 A KR 20210012354A
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최낙준
김지현
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엘지이노텍 주식회사
고려대학교 산학협력단
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Abstract

실시예에 따른 발광소자의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층을 식각하는 단계, 상기 버퍼층 상에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계 및 상기 발광 구조물 상에 전극을 형성하는 단계를 포함하고, 상기 버퍼층을 식각하는 단계는 상기 버퍼층 상에 패턴층을 형성하는 단계, 상기 버퍼층의 상면에 리세스를 형성하는 단계 및 상기 패턴층을 제거하는 단계를 포함하고, 상기 패턴층의 두께는 5nm 내지 990nm이며 피치 간격은 10nm 내지 99㎛이고, 상기 리세스를 형성하는 단계는 전기화학 식각(electrochemical etch)을 이용하는 단계이다.

Description

발광소자 및 이의 제조방법{LIGHT EMITTING DEVICE AND METHOD OF FABRICATING THE SAME}
실시예는 발광소자 및 이의 제조방법에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 발광소자는 넓고 조정이 용이한 밴드갭 에너지를 가지는 등의 많은 장점을 가져 다양한 분야에 사용되고 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 황색, 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
또한, 상기 발광소자는 LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치 및 자동차 헤드 라이트까지 응용이 확대되고 있다.
한편, 고출력을 제공할 수 있는 발광소자가 요구됨에 따라 고전원을 인가하여 출력을 높일 수 있는 발광소자에 대한 연구가 진행되고 있다.
또한, 소자의 광 효율을 향상시킬 수 있고, 소자 내부에 크랙(crack) 및 박리 등이 발생하는 것을 방지하여 신뢰성을 향상시킬 수 있는 발광소자에 대한 연구가 진행되고 있다.
또한, 제조 비용 및 제조 시간을 감소하여 공정 효율을 향상시킬 수 있는 발광소자에 대한 연구가 진행되고 있다.
실시예는 내부 결함을 찾을 수 있는 발광소자 및 이의 제조방법을 제공하고자 한다.
또한, 실시예는 내부 결함을 제거할 수 있는 발광소자 및 이의 제조방법을 제공하고자 한다.
또한, 실시예는 성장 특성을 향상시킬 수 있는 발광소자 및 이의 제조방법을 제공하고자 한다.
또한, 실시예는 광 효율을 향상시킬 수 있는 발광소자 및 이의 제조방법을 제공하고자 한다.
또한, 실시예는 광 반사 효율을 향상시킬 수 있는 발광소자 및 이의 제조방법을 제공하고자 한다.
또한, 실시예는 신뢰성을 향상시킬 수 있는 발광소자 및 광원 모듈을 제공하고자 한다.
실시예에 따른 발광소자의 제조방법은 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층을 식각하는 단계, 상기 버퍼층 상에 제 1 도전형 반도체층, 활성층 및 제 2 도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계 및 상기 발광 구조물 상에 전극을 형성하는 단계를 포함하고, 상기 버퍼층을 식각하는 단계는 상기 버퍼층 상에 패턴층을 형성하는 단계, 상기 버퍼층의 상면에 리세스를 형성하는 단계 및 상기 패턴층을 제거하는 단계를 포함하고, 상기 패턴층의 두께는 5nm 내지 990nm이며 피치 간격은 10nm 내지 99㎛이고, 상기 리세스를 형성하는 단계는 전기화학 식각(electrochemical etch)을 이용하는 단계이다.
실시예에 따른 발광소자는 결함을 효과적으로 찾을 수 있고, 제거할 수 있다. 자세하게, 버퍼층의 상면에 형성된 피트(pit) 또는 핀 홀(pin hole)을 식각하여 리세스를 형성할 수 있고, 하부로부터 올라오는 전위를 차단하여 소자의 신뢰도 및 수율을 향상시킬 수 있다.
또한, 실시예에 따른 발광소자는 상기 리세스 내에 나노 사이즈의 구조물을 배치할 수 있고, 상기 나노 구조물에 의해 피트, 핀 홀 등이 막히게 되어 전위를 차단할 수 있다. 이에 따라, 소자의 신뢰도를 향상시킬 수 있고, 상기 버퍼층 상에 배치되는 구조물의 성장 특성을 향상시킬 수 있다.
또한, 실시예는 상기 리세스 내에 공기가 채워질 수 있고 상기 공기에 의해 광이 산란되거나 반사되어 광 효율을 향상시킬 수 있고, 상기 리세스에 의해 발광 구조물에서 방출된 광의 탈출각을 증가시킬 수 있어 발광소자의 광 특성을 향상시킬 수 있다.
또한, 실시예에 따른 발광소자의 제조방법은 상기 버퍼층 상에 리세스 형성 시 전기화학 식각을 통해 형성할 수 있다. 이에 따라 상기 버퍼층의 상면은 건식 식각(Dry etching)과 비교하여 우수한 표면 특성을 가질 수 있고, 습식 식각(Wet etching)과 비교하여 빠른 식각 속도를 가질 수 있다.
또한, 상기 전기화학 식각은 버퍼층 상에 설정된 피치 간격, 두께를 가지는 패턴층이 형성된 이후 진행될 수 있다. 따라서, 실시예는 상기 버퍼층의 상면 상에 형성되는 리세스의 크기, 형태 및 식각 속도를 효과적으로 제어할 수 있다.
도 1은 실시예에 따른 발광소자의 단면도이다.
도 2는 도 1의 발광소자의 A1 영역을 확대한 확대도이다.
도 3은 실시예에 따른 버퍼층의 상면도이다.
도 4 내지 도 11은 실시예에 따른 발광소자의 제조방법을 도시한 도면이다.
도 12 및 도 13은 전기화학 식각된 버퍼층의 상면의 현미경 사진이다.
도 14는 실시예에 따른 발광소자를 포함하는 발광소자 패키지를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
발명의 실시예에 대한 설명을 하기 앞서 제 1 방향은 x축 방향일 수 있고, 제 2 방향은 y축 방향으로 상기 제 1 방향과 수직인 방향일 수 있다. 또한, 제 3 방향은 z축 방향으로 상기 제 1 및 제 2 방향과 수직인 방향일 수 있다.
도 1은 실시예에 따른 발광소자의 단면도이고, 도 2는 도 1의 발광소자의 A1 영역을 확대한 확대도이고, 도 3은 실시예에 따른 버퍼층의 상면도이다.
도 1 내지 도 3을 참조하면, 실시예에 따른 발광소자(1000)는 기판(100), 상기 기판(100) 상에 배치되는 버퍼층(200), 상기 버퍼층(200) 상에 배치되는 발광 구조물(300)을 포함할 수 있다.
상기 기판(100)은 투명할 수 있다. 상기 기판(100)은 상기 발광 구조물(300)을 성장시켜주는 성장 기판일 뿐만 아니라, 상기 발광 구조물(300)을 지지하여 주는 역할을 할 수 있다. 또한, 상기 기판(100)은 상기 발광 구조물(300)에서 발생된 열을 외부로 방출시켜주는 방열판의 기능을 할 수 있으며 이에 대해 한정하지 않는다.
상기 기판(100)은 후술할 발광 구조물(300)의 격자 상수와 유사하고 열적 안정성을 갖는 재질을 포함할 수 있다. 상기 기판(100)은 전도성 또는 절연성 재질을 포함할 수 있다. 상기 기판(100)은 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있다.
상기 기판(100)은 상기 기판(100) 상에 반도체 물질을 성장시킬 수 있는 물질을 포함하거나 캐리어 웨이퍼일 수 있다. 상기 기판(100)은 사파이어(Al2O3), GaN, GaAs, SiC, ZnO, Si, GaP, Ga2O3, InP, AlN 및 Ge 중 선택적으로 포함할 수 있다.
상기 기판(100)은 복수의 돌출부(미도시)를 포함할 수 있다. 상기 복수의 돌출부는 상기 기판(100)의 상면 및 하면 중 적어도 하나의 면 상에 배치될 수 있다. 상기 복수의 돌출부는 반구형, 다각뿔 형상일 수 있으며, 이에 대해 한정하지 않는다. 또한, 상기 복수의 돌출부는 서로 다른 크기나 서로 다른 높이를 가질 수 있다. 상기 복수의 돌출부는 텍스쳐(texture) 구조를 포함할 수 있다. 상기 복수의 돌출부는 상기 발광 구조물(300)로부터 출사되는 광의 추출 효율을 향상시킬 수 있다. 상기 복수의 돌출부는 광반사 패턴일 수 있다. 예를 들어, 실시예는 상기 기판(100)의 상면 및 하면 중 적어도 하나의 면 상에 PSS(Patterned Substrate)가 형성되어 광 추출 효율을 증대시킬 수 있다.
상기 기판(100) 상에는 버퍼층(200)이 배치될 수 있다. 상기 버퍼층(200)은 상기 기판(100) 및 후술할 발광 구조물(300) 사이에 배치될 수 있다. 상기 버퍼층(200)은 상기 기판(100)과 접촉하거나 접촉하지 않을 수 있다. 상기 버퍼층(200)은 상기 발광 구조물(300)과 접촉하거나 접촉하지 않을 수 있다.
상기 버퍼층(200)은 Ⅱ족 내지 Ⅵ족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(200)은 Ⅲ족 내지 Ⅴ족 화합물 반도체를 이용한 반도체층을 포함할 수 있다. 예를 들어, 상기 버퍼층(200)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO 중 적어도 하나를 포함할 수 있다. 바람직하게 상기 발광소자(1000)가 자외선 파장의 광을 방출할 경우, 자세하게, 상기 발광소자(1000)가 자외선 파장 대역의 광을 방출하는 자외선 발광소자일 경우 상기 버퍼층(200)은 열전도율 및 기계적 특성을 고려하여 AlN을 포함할 수 있다.
상기 버퍼층(200)은 상기 기판(100)과 상기 발광 구조물(300) 사이의 격자 상수 차이를 완화하여 주기 위해 배치될 수 있다. 즉, 상기 기판(100) 상에 상기 버퍼층(200)이 배치되고, 상기 버퍼층(200) 상에 상기 발광 구조물(300)이 배치될 수 있다. 이러한 경우, 상기 발광 구조물(300)은 상기 버퍼층(200)과의 격자 상수 차이가 작으므로 상기 발광 구조물(300)이 상기 버퍼층(200) 상에 불량 없이 안정적으로 성장할 수 있다.
상기 버퍼층(200) 상에는 적어도 하나의 리세스(250)가 배치될 수 있다. 상기 리세스(250)는 상기 발광 구조물(300)과 마주하는 상기 버퍼층(200)의 상면(201) 상에 배치될 수 있다.
상기 리세스(250)에 대해 보다 설명하면, 상기 버퍼층(200)을 통해 전위(210)가 형성될 수 있고 상기 버퍼층(200)의 상면에는 피트(pit) 또는 핀 홀(pin hole) 등이 형성될 수 있다. 이때, 상기 피트 또는 상기 핀 홀은 습식 식각 등의 식각 공정을 통해 그루브로 형성될 수 있고, 상기 피트, 핀 홀 및 그루브를 통칭해서 리세스(250)로 정의할 수 있다.
더 자세하게, 상기 버퍼층(200)에 대한 식각을 진행하면 도 2에 도시된 바와 같이 상기 전위(210)를 중심으로 하여 상기 버퍼층(200)에는 적어도 하나의 리세스(250)가 형성될 수 있다. 상기 리세스(250)의 일례로는 V-피트(V-pit)가 형성될 수 있다.
상기 리세스(250)는 단면이 V 형상을 가질 수 있고, 폭은 약 50nm 내지 500nm일 수 있다. 또한, 상기 리세스(250)는 밑면이 상부를 향하여 뒤집힌 다각뿔 형상을 가질 수 있다. 예컨대 상기 리세스(250)는 뒤집힌 육각뿔 형상을 가질 수 있고 상기 밑면은 개구부일 수 있다.
상기 리세스(250)는 후술할 발광 구조물(300)에서 방출된 광의 탈출각을 증가시켜 상기 발광소자(1000)의 광 특성을 향상시킬 수 있다.
실시예는 전기화학 식각(electrochemical etching)을 이용하여 상기 버퍼층(200) 상에 리세스(250)를 형성할 수 있으며, 이에 대해서는 후술할 발광소자의 제조방법을 통해 보다 상세히 설명하도록 한다.
상기 기판(100) 상에는 발광 구조물(300)이 배치될 수 있다. 상기 발광 구조물(300)은 상기 버퍼층(200) 상에 배치될 수 있다.
상기 발광 구조물(300)은 다수의 화합물 반도체층을 포함할 수 있다. 상기 다수의 화합물 반도체층은 제 1 도전형 반도체층(310), 활성층(320) 및 제 2 도전형 반도체층(330)을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1 도전형 반도체층(310)은 상기 발광 구조물(300)의 최하부에 위치하는 반도체층일 수 있다. 또한, 상기 활성층(320)은 상기 제 1 도전형 반도체층(310) 상에 배치되고 상기 제 2 도전형 반도체층(330)은 상기 활성층(320) 상에 배치되는 반도체층일 수 있다.
상기 발광 구조물(300)은 상기 리세스(250) 내에 배치될 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(310)이 상기 발광 구조물(300)의 최하부에 위치할 경우, 상기 제 1 도전형 반도체층(310)의 일부는 상기 리세스(250) 내에 배치될 수 있다. 상기 제 1 도전형 반도체층(310)은 상기 리세스(250) 내부 공간 전체 또는 일부를 채우며 배치될 수 있다.
상기 제 1 도전형 반도체층(310), 상기 활성층(320) 및 상기 제 2 도전형 반도체층(330)은 Ⅱ-Ⅵ족 또는 Ⅲ- Ⅴ족 화합물 반도체 재질을 포함할 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(310), 상기 활성층(320) 및 상기 제 2 도전형 반도체층(330)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다. 상기 화합물 반도체 재질로는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
예를 들어, 상기 제 1 도전형 반도체층(310)은 n형 도펀트를 포함하는 n형 반도체층일 수 있다. 상기 n형 도펀트는 Si, Ge, Sn 등을 포함할 수 있으며, 이에 대해서는 한정하지 않는다. 또한, 상기 제 2 도전형 반도체층(330)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으며, 이에 대해서는 한정하지 않는다.
상기 활성층(320)은 상기 제 1 도전형 반도체층(310)을 통해서 주입되는 제 1 캐리어, 예컨대 전자와 상기 제 2 도전형 반도체층(330)을 통해서 주입되는 제2 캐리어, 예컨대 정공이 서로 결합되어 상기 활성층(320)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다.
상기 활성층(320)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(320)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다.
상기 활성층(320)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 에너지 밴드갭은 상기 우물층의 에너지 밴드갭보다 크게 형성될 수 있다.
또한, 도면에는 도시하지 않았으나, 상기 리세스(250) 내에는 별도의 구조물이 배치될 수 있다. 일례로, 상기 구조물은 나노 사이즈의 구조물로 수 nm 내지 수백 nm의 크기를 가질 수 있다. 상기 구조물은 볼 형상, 바(bar) 형상 등을 가질 수 있고, 절연성 물질 또는 도전성 물질을 포함할 수 있고 이에 대해 한정하지는 않는다. 상기 나노 구조물에 의해 피트, 핀 홀 등이 막히게 되어 전위(210)가 차단될 수 있다. 상기 나노 구조물 사이에는 공기가 채워질 수 있고 이에 대해 한정하지 않는다.
또한, 도면에는 도시하지 않았지만, 상기 제 1 도전형 반도체층(310)의 아래 및/또는 상기 제 2 도전형 반도체층(330) 상에 또 다른 반도체층이 배치될 수 있다. 상기 또 다른 반도체층은 도펀트를 포함하는 도전형 반도체층이거나 도펀트를 포함하지 않는 비 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제 1 도전형 반도체층(310)의 아래에 배치된 또 다른 반도체층은 상기 제 2 도전형 반도체층(330)과 동일한 도전형을 갖는 도펀트를 포함하거나 상기 제 2 도전형 반도체층(330)과 반대인 도전형을 갖는 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제 2 도전형 반도체층(330)의 위에 배치된 또 다른 도전형 반도체층은 제 2 도전형 반도체층(330)과 동일한 도전형을 갖는 도펀트를 포함하거나 제 2 도전형 반도체층(330)과 반대인 도전형을 갖는 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(300) 상에는 투광성 전극(405)이 배치될 수 있다. 상기 투광성 전극(405)은 투광성 오믹층을 포함할 수 있다. 상기 투광성 전극(405)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 또는 금속 합금, 금속 산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 투광성 전극(405)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다.
상기 투광성 전극(405)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx 및 NiO 중 적어도 하나를 포함할 수 있다. 또한, 상기 투광성 전극(405)은 반사 전극으로 형성될 수 있다. 예를 들어, 상기 투광성 전극(405)은 Al, Pd, Rh, Ir, Ru, Mg, Zn, Au, Hf 및 이를 포함하는 합금 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(300) 상에는 적어도 하나의 전극이 배치될 수 있다. 예를 들어, 상기 발광소자(1000)가 도면에 도시된 바와 같이 수평형 발광소자일 경우, 상기 제 1 도전형 반도체층(310)의 일부 영역 상에는 제 1 전극(410)이 배치될 수 있다. 이 경우, 상기 활성층(320) 및 상기 제 2 도전형 반도체층(330)에는 일부가 제거되는 메사 식각이 진행될 수 있다. 상기 메사 식각에 의해 상기 제 1 도전형 반도체층(310)의 상면 일부분이 제거되어 노출될 수 있다. 상기 제 1 전극(410)은 노출된 상기 제 1 도전형 반도체층(310)의 상면 상에 배치될 수 있다. 또한, 상기 투광성 전극(405)의 일부 영역 상에는 제 2 전극(420)이 배치될 수 있다.
상기 제 1 전극(410) 및 상기 제 2 전극(420)은 전도성 재질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(410) 및 상기 제 2 전극(420)은 금속을 포함할 수 있다. 자세하게, 상기 제 1 전극(410) 및 상기 제 2 전극(420)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 은(Ag), 루비듐(Ru), 하프늄(Hf), 바나듐(V), 로듐(Rh), 몰리브덴(Mo), 란타넘(La) 및 탄탈럼(Ta)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있다.
상기 제 1 전극(410) 및 상기 제 2 전극(420)은 단층 또는 다층으로 형성될 수 있다. 또한, 상기 제 1 전극(410) 및 상기 제 2 전극(420)은 동일한 금속 적층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
상기 투광성 전극(405) 상에는 절연층이 더 배치될 수 있다. 상기 절연층은 상기 제 2 도전형 반도체층(330)의 상면, 상기 투광성 전극(405)의 측면 및 상면, 상기 제 2 전극(420)의 측면 상에 배치될 수 있다. 또한, 상기 절연층은 상기 노출된 상기 제 1 도전형 반도체층(310) 및 상기 제 1 전극(410)의 측면 상에 배치될 수 있다. 또한, 상기 절연층은 상기 메사 식각에 의해 노출된 영역에도 배치될 수 있다. 자세하게, 상기 절연층은 상기 메사 식각에 의해 노출된 상기 제 1 도전형 반도체층(310)의 측면, 상기 활성층(320)의 측면 상기 제 2 도전형 반도체층(330)의 측면 상에 배치될 수 있다.
상기 절연층은 Al, Cr, Si, Ti, Zn, Zr과 같은 물질의 산화물, 질화물, 불화물, 황화물 등의 절연 물질 또는 절연성 수지를 포함할 수 있다. 예를 들어, 상기 절연층은 SiO2, Si3N4, Al2O3 및 TiO2 중에서 선택되는 적어도 하나의 재질을 포함할 수 있다. 상기 절연층은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광소자(1000)는 자외선을 발광할 수 있다. 예를 들어, 상기 발광소자(1000)는 자외선 발광소자로 약 400nm 이하의 광을 발광할 수 있고, UV-A, UV-B 및 UV-C 영역대의 자외선을 방출할 수 있다. 여기서, UV-A 발광소자는 방출되는 광에서 약 315nm 내지 약 400nm 대역의 파장의 세기가 상대적으로 가장 큰 발광소자로, UV 경화, 잉크 경화, 리소그래피, 광촉매 등의 분야에 이용될 수 있다. UV-B 발광소자는 방출되는 광에서 약 280nm 내지 약 315nm 대역의 파장의 세기가 상대적으로 가장 큰 발광소자로 피부 질환 등의 의학 분야에 이용될 수 있다. UV-C 발광소자는 방출되는 광에서 약 200nm 내지 약 280nm 대역의 파장의 세기가 상대적으로 가장 큰 발광소자로 살균, 소독, 공기 정화 등에 이용될 수 있다. 특히, 상기 UV-C 발광소자는 약 300nm 내지 약 400nm 대역의 파장의 광(근자외선)을 방출하는 발광소자 대비 약 1000배 이상의 살균 효과가 있을 수 있다. 실시예에 따른 발광소자(1000)는 UV-A, UV-B 및 UV-C 중 적어도 하나의 영역대의 자외선을 방출할 수 있다.
또한, 실시예는 상기 발광소자(1000)가 전기 단자들이 모두 상부 면에 형성된 수평형 타입(Lateral type)에 대해 개시하였으나 이에 제한하지 않으며, 상기 발광소자(1000)는 전기 단자들이 상, 하부 면에 형성된 수직형 발광소자(vertical type), 플립 칩(flip chip) 방식으로 제공될 수 있다. 상기 발광소자(1000)가 수직형 발광소자일 경우 상기 제 1 도전형 반도체층의 하면 상에는 상기 리세스(250)와 대응되는 패턴이 형성될 수 있다. 이에 따라, 상기 발광소자(1000)의 광 추출 효율은 보다 향상될 수 있다.
도 4 내지 도 11은 실시예에 따른 발광소자의 제조방법을 도시한 도면이다. 자세하게, 도 4 내지 도 10은 상기 버퍼층의 상면 상에 리세스를 형성하기 위한 패턴층을 형성하는 방법에 대한 도면이고, 도 11은 상기 버퍼층(200) 상에 발광 구조물(300), 투광성 전극(405) 및 전극을 설명하기 위한 도면이다.
도 4 내지 도 11을 참조하면, 실시예에 따른 발광소자의 제조방법은, 기판(100)을 준비하는 단계, 상기 기판(100) 상에 버퍼층(200)을 형성하는 단계, 상기 버퍼층(200)을 식각하는 단계; 상기 버퍼층(200) 상에 발광 구조물(300)을 형성하는 단계를 포함할 수 있다.
먼저 기판(100)을 준비하는 단계에서 상기 기판(100)을 준비할 수 있다. 상기 기판(100)은 열전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판, 화합물 기판 및 절연성 기판 중 하나를 포함할 수 있다. 상기 기판(100)은 상기 기판(100) 상에 반도체 물질을 성장시킬 수 있는 물질을 포함하거나 캐리어 웨이퍼일 수 있다. 상기 기판(100)은 사파이어(Al2O3), GaN, GaAs, SiC, ZnO, Si, GaP, Ga2O3, InP, AlN 및 Ge 중 선택적으로 포함할 수 있다.
상기 기판(100)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다. 또한, 상기 기판(100) 상에는 광 추출 효율을 높이기 위해 PSS(Patterned substrate) 구조가 형성될 수 있다.
이후, 상기 기판(100) 상에 버퍼층(200)을 형성하는 단계를 진행할 수 있다. 상기 버퍼층(200)은 Ⅱ족 내지 Ⅵ족 화합물 반도체를 이용하여 상기 기판(100) 상에 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(200)은 Ⅲ족 내지 Ⅴ족 화합물 반도체를 이용한 반도체층을 포함할 수 있다. 예를 들어, 상기 버퍼층(200)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 발광소자(1000)가 자외선 파장 대역의 광을 방출하는 자외선 발광소자일 경우 상기 버퍼층(200)은 열전도율 및 기계적 특성을 고려하여 AlN을 포함할 수 있다.
상기 버퍼층(200)은 상기 기판(100) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 상기 버퍼층(200)은 상기 버퍼층(200) 상에 성장하는 발광 구조물(300)의 결정성을 향상시킬 수 있다.
이후, 상기 버퍼층(200)을 식각하는 단계를 진행할 수 있다. 상기 버퍼층(200)을 식각하는 단계는, 상기 버퍼층(200) 상에 패턴층을 형성하는 단계, 상기 버퍼층(200)의 상면(201)에 리세스(250)를 형성하는 단계 및 상기 패턴층을 제거하는 단계를 포함할 수 있다.
상기 패턴층을 형성하는 단계는 도 4 내지 도 6과 같이 패터닝된 제 1 마스크(810)를 이용하여 상기 버퍼층(200)의 상면(201) 상에 설정된 패턴으로 패터닝된 패턴층(710)을 형성하는 단계일 수 있다. 또한, 상기 패턴층을 형성하는 단계는 도 7 내지 도 9와 같이 제 2 마스크(820)를 이용하여 상기 버퍼층(200)의 상면(201) 상에 금속층(721)을 형성하고, 상기 금속층(721)을 열처리 하여 제 2 패턴층(722)를 형성하는 단계일 수 있다.
먼저, 도 4 내지 도 6을 참조하면, 상기 패턴층을 형성하는 단계는 쉐도우 마스크(shadow mask)를 이용하여 상기 버퍼층(200)의 상면(201) 상에 패턴층(710)을 형성하는 단계일 수 있다.
상기 패턴층(710)은 전이 금속(transition metal)을 포함할 수 있다. 일례로, 상기 패턴층(710)은 티타늄(Ti), 크롬(Cr), 철(Fe), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 코발트(Co), 지르코늄(Zr), 루비듐(Rb) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있다.
상기 패턴층(710)은 상기 버퍼층(200)의 상면(201) 상에 하나의 층 또는 서로 다른 재질을 포함하는 복수의 층으로 형성될 수 있다. 자세하게, 상기 패턴층(710)은 상기 버퍼층(200)의 상면(201) 상에 배치되는 하부 패턴층 및 상기 하부 패턴층 상에 배치되는 상부 패턴층을 포함할 수 있다. 예를 들어, 상기 하부 패턴층은 티타늄(Ti)을 포함할 수 있고, 상기 상부 패턴층은 금(Au)을 포함할 수 있다.
상기 패턴층(710)은 제 1 오픈 영역(715)을 포함할 수 있다. 예를 들어, 도 6을 참조하면 상기 패턴층(710)은 상기 패턴층(710)이 배치되지 않고 상기 버퍼층(200)의 상면(201) 일부가 오픈된 제 1 오픈 영역(715)을 포함할 수 있다.
상기 제 1 오픈 영역(715)은 설정된 간격을 가질 수 있다. 예컨대 상기 패턴층(710)은 제 1 방향(x축 방향) 및/또는 제 2 방향(y축 방향) 등과 같은 평면 방향(x, y축의 평면)으로 설정된 피치(pitch) 간격을 가질 수 있다.
상기 패턴층(710)의 피치 간격(d1 및/또는 d2)은 수십nm 내지 수백㎛일 수 있다. 자세하게, 상기 패턴층(710)의 피치 간격(d1 및/또는 d2)은 약 10nm 내지 약 99㎛일 수 있다.
상기 패턴층(710)의 피치 간격이 약 10nm 미만인 경우, 상기 리세스(250)를 형성하는 단계에서 식각액이 상기 제 1 오픈 영역(715) 내부에 효과적으로 유입되지 않을 수 있다. 이에 따라, 상기 제 1 오픈 영역(715)의 최하부에 위치한 상기 버퍼층(200)의 상면(201)에 상기 식각액이 효과적으로 제공되지 않을 수 있다.
또한, 상기 패턴층(710)의 피치 간격이 약 99㎛를 초과할 경우, 후술할 상기 리세스(250)를 형성하는 단계에서 상기 패턴층(710)에 포함된 이온에 의해 식각 속도를 조절하고, 형성되는 상기 리세스(250)의 크기를 제어할 수 있는 효과가 미미할 수 있다.
바람직하게, 상기 패턴층(710)의 피치 간격은 식각액, 상기 버퍼층(200) 및 상기 패턴층(710)의 효과적인 반응을 위해 약 10nm 내지 약 10㎛일 수 있다.
상기 패턴층(710)의 두께(h1)는 수nm 내지 수백 nm일 수 있다. 자세하게, 상기 패턴층(710)의 두께(h1)는 약 5nm 내지 약 990nm일 수 있다.
상기 패턴층(710)의 두께(h1)가 약 5nm 미만일 경우, 상기 패턴층(710)에 포함된 이온에 의해 식각 속도를 제어하여 상기 리세스(250)의 크기를 제어할 수 있는 효과가 미미할 수 있다.
또한, 상기 패턴층(710)의 두께(h1)가 약 990nm를 초과할 경우, 상기 패턴층(710)의 두꺼운 두께에 의해 상기 제 1 오픈 영역(715)의 내부로 유입되는 식각액의 양이 적을 수 있다. 이로 인해 상기 버퍼층(200)이 효과적으로 식각되지 않을 수 있다.
즉, 상기 패턴층(710)의 피치 간격(d1, d2) 및 두께(h1)는 후술할 상기 리세스(250)를 형성하는 단계에서 사용되는 식각액을 상기 제 1 오픈 영역(715)에 효과적으로 공급하고, 공급 시 상기 패턴층(710)의 이온을 이용하여 식각 특성을 제어하기 위해 상술한 범위를 만족하는 것이 바람직하다.
또한, 상기 패턴층을 형성하는 단계는 상술한 도 4 내지 도 6과 다른 방법으로 진행될 수 있다. 도 7 내지 도 9를 참조하면, 상기 패턴층을 형성하는 단계는 상기 버퍼층(200)의 상면(201) 상에 금속층(721)을 형성하는 단계 및 열처리하는 단계를 포함할 수 있다. 즉, 상기 패턴층을 형성하는 단계는 형성한 상기 금속층(721)을 열처리하여 상기 버퍼층(200) 상에 제 2 패턴층(722)으로 정의되는 패턴층을 형성하는 단계일 수 있다.
상기 금속층(721)을 형성하는 단계는 제 2 마스크(820)를 이용하여 상기 버퍼층(200)의 상면(201) 전체 또는 상면(201) 일부 영역 상에 금속층(721)을 형성하는 단계일 수 있다. 여기서 금속층(721)은 증착, 쉐도우 마스크 및/또는 포토리소그래피 공정 등 다양한 방법 통해 상기 버퍼층(200)의 상면(201) 전체 또는 상면(201) 일부 영역 상에 형성될 수 있다.
상기 금속층(721)은 전이 금속(transition metal)을 포함할 수 있다. 일례로, 상기 금속층(721)은 티타늄(Ti), 크롬(Cr), 철(Fe), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 코발트(Co), 지르코늄(Zr), 루비듐(Rb) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있다.
상기 금속층(721)은 상기 버퍼층(200)의 상면(201) 상에 하나의 층 또는 서로 다른 재질을 포함하는 복수의 층으로 형성될 수 있다. 일례로, 상기 금속층(721)이 복수의 층으로 형성될 경우, 상기 금속층(721)을 형성하는 단계는 상기 버퍼층(200)의 상면(201) 상에 제 1 금속층을 형성하는 단계 및 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계를 포함할 수 있다. 이때, 상기 제 1 금속층 및 상기 제 2 금속층은 서로 다른 재질을 포함할 수 있다. 예를 들어, 상기 제 1 금속층은 티타늄(Ti)을 포함할 수 있고, 상기 제 2 금속층은 금(Au)을 포함할 수 있다.
상기 금속층(721)의 두께(h2)는 수 nm 내지 수백 nm일 수 있다. 자세하게, 상기 금속층(721)의 두께(h2)는 약 5nm 내지 약 990nm일 수 있다.
상기 금속층(721)의 두께(h2)가 약 5nm 미만일 경우, 후술할 열처리하는 단계에서 형성되는 제 2 패턴층(722)의 오픈 영역이 지나치게 클 수 있다. 자세하게, 상기 금속층(721)을 열처리할 경우 고온에 의해 상기 금속층(721)은 오픈 영역을 포함하는 제 2 패턴층으로 변형될 수 있다. 이때, 상기 금속층(721)의 두께가 설정된 범위보다 얇을 경우, 상기 제 2 패턴층(722)의 오픈 영역으로 정의되는 제 2 오픈 영역(725)의 피치 간격이 지나치게 클 수 있다.
또한, 상기 금속층(721)의 두께(h2)가 약 990nm를 초과할 경우, 상기 금속층(721)의 두께가 지나치게 두꺼워 상기 열처리 단계에서 형성되는 상기 제 2 패턴층(722)에 제 2 오픈 영역(725)이 형성되지 않을 수 있다.
따라서, 상기 금속층(721)의 두께(h2)는 상술한 범위를 만족하는 것이 바람직할 수 있다.
이후, 상기 금속층(721)을 열처리하는 단계가 진행될 수 있다. 상기 열처리하는 단계는 상기 금속층(721)의 효과적인 결합을 위해 진행될 수 있다. 자세하게, 열처리하는 단계는 상기 버퍼층(200)과 상기 금속층(721) 사이의 결합 관계를 개선하기 진공 상태에서 진행될 수 있다. 더 자세하게, 상기 열처리하는 단계는 약 3 mTorr 이하의 저진공 상태에서 진행될 수 있다. 또한, 상기 금속층(721)을 열처리하는 단계는 상기 금속층(721)이 설정된 피치 간격 및 두께를 가지는 제 2 패턴층(722)으로 변형시키기 위해 진행될 수 있다.
상기 열처리 단계는 약 1200℃ 이하의 온도에서 진행될 수 있다. 자세하게, 상기 열처리 단계는 약 600℃ 내지 1200℃의 온도에서 진행될 수 있다. 더 자세하게, 상기 열처리 단계는 약 800℃ 내지 1000℃의 온도에서 진행될 수 있다. 바람직하게 상기 열처리 단계는 약 850℃ 내지 약 950℃의 온도에서 진행될 수 있다. 상기 열처리 단계는 약 900℃의 온도에서 진행될 수 있다.
상기 열처리하는 단계가 약 600℃ 이하의 온도에서 진행될 경우, 상기 금속층(721)의 변형이 적을 수 있다. 즉, 상대적으로 낮은 열처리 온도에 의해 상기 금속층(721)이 제 2 오픈 영역(725)을 포함하는 제 2 패턴층(722)으로 변형되지 않거나 일부 영역만 변형이 일어나 형성되는 상기 제 2 오픈 영역(725)의 면적이 작을 수 있다. 이에 따라, 상기 제 2 오픈 영역(725)의 하면에 위치한 상기 버퍼층(200)의 상면(201)에 식각액의 공급이 원활하지 않을 수 있다.
또한, 상기 열처리하는 단계가 약 1200℃를 초과하는 온도에서 진행될 경우, 상기 금속층(721)의 변형이 지나칠 수 있다. 이에 따라, 상기 열처리에 의해 형성되는 제 2 패턴층(722)은 불규칙하게 변형될 수 있고, 상기 제 2 오픈 영역(725)의 균일도가 저하될 수 있다.
상기 열처리 단계는 약 10초 내지 약 200초의 시간동안 진행될 수 있다. 자세하게, 상기 열처리 단계는 약 15초 내지 약 100초의 시간동안 진행될 수 있다. 더 자세하게, 상기 열처리 단계는 약 20초 내지 약 50초의 시간동안 진행될 수 있다. 상기 열처리 시간이 약 10초 미만인 경우, 상기 금속층(721)이 상기 제 2 패턴층(722)으로 변형되는 것이 미미할 수 있다. 또한, 상기 열처리 시간이 약 200초를 초과할 경우, 상기 금속층(721)의 변형이 지나칠 수 있다.
따라서, 상기 열처리하는 단계는 상기 열처리에 의해 형성되는 제 2 패턴층(722)을 고려하여 상술한 열처리 온도 및 시간을 만족하는 것이 바람직할 수 있다.
상기 열처리하는 단계를 통해 상기 버퍼층(200) 상에는 제 2 패턴층(722)이 형성될 수 있다. 상기 제 2 패턴층(722)은 제 2 오픈 영역(725)을 포함할 수 있다. 예를 들어, 상기 제 2 패턴층(722)은 상기 제 2 패턴층(722)이 배치되지 않고 상기 버퍼층(200)의 상면(201) 일부가 오픈된 제 2 오픈 영역(725)을 포함할 수 있다.
상기 제 2 오픈 영역(725)은 설정된 간격을 가질 수 있다. 예컨대, 상기 제 2 패턴층(722)은 평면 방향(x축, y축의 평면)으로 설정된 최소 간격을 가질 수 있다.
자세하게, 도 4 내지 도 6의 패턴층 형성 방법은 상기 제 1 마스크(810)를 사용하여 상기 제 1 패턴층(710)으로 정의되는 패턴층을 형성함에 따라 상기 제 1 패턴층(710)은 설정된 크기, 설정된 형태를 가질 수 있다.
반면, 도 7 내지 도 9의 패턴층 형성 방법은 금속층(721)을 형성하고 열처리를 통해 상기 금속층(721)을 변형시켜 상기 제 2 패턴층(722)을 형성할 수 있다. 이에 따라, 상기 제 2 패턴층(722)은 랜덤(random)한 형태의 오픈 영역을 포함할 수 있다. 자세하게, 설명의 편의상 도 9에는 상기 제 2 패턴층(722)이 규칙적인 형상을 가지는 것으로 도시하였으나, 상기 제 2 패턴층(722)은 설정된 범위의 피치 간격(pitch) 간격을 가지며 랜덤한 형태를 가질 수 있다. 즉, 상기 제 2 패턴층(722)의 제 2 오픈 영역(725)은 랜덤한 형상을 가질 수 있다.
상기 평면 방향을 기준으로, 상기 제 2 패턴층(722)의 피치 간격(d3 또는 d4)은 수십nm 내지 수백㎛일 수 있다. 자세하게, 상기 제 2 패턴층(722)의 피치 간격(d3 및/또는 d4)은 약 10nm 내지 약 99㎛일 수 있다.
상기 제 2 패턴층(722)의 피치 간격이 약 10nm 미만인 경우, 상기 리세스(250)를 형성하는 단계에서 식각액이 상기 제 2 오픈 영역(725) 내부에 효과적으로 유입되지 않을 수 있다. 이에 따라, 상기 제 2 오픈 영역(725)의 최하부에 위치한 상기 버퍼층(200)의 상면(201)에 상기 식각액이 효과적으로 제공되지 않을 수 있다.
또한, 상기 제 2 패턴층(722)의 피치 간격이 약 99㎛를 초과할 경우, 후술할 상기 리세스(250)를 형성하는 단계에서 상기 제 2 패턴층(722)에 포함된 이온에 의해 식각 속도를 조절하고, 형성되는 상기 리세스(250)의 크기를 제어할 수 있는 효과가 미미할 수 있다. 바람직하게, 상기 제 2 패턴층(722)의 피치 간격은 식각액, 상기 버퍼층(200) 및 상기 제 2 패턴층(722)의 효과적인 반응을 위해 약 10nm 내지 약 10㎛일 수 있다.
상기 제 2 패턴층(722)의 두께는 수 nm 내지 수백 nm일 수 있다. 자세하게, 상기 제 2 패턴층(722)의 두께는 약 5nm 내지 약 990nm일 수 있다.
상기 제 2 패턴층(722)의 두께가 약 5nm 미만일 경우, 상기 제 2 패턴층(722)에 포함된 이온에 의해 식각 속도를 제어하여 상기 리세스(250)의 크기를 제어할 수 있는 효과가 미미할 수 있다.
또한, 상기 제 2 패턴층(722)의 두께가 약 990nm를 초과할 경우, 상기 제 2 패턴층(722)의 두꺼운 두께에 의해 상기 제 2 오픈 영역(725)의 내부로 유입되는 식각액의 양이 적을 수 있다. 이로 인해 상기 버퍼층(200)이 효과적으로 식각되지 않을 수 있다.
즉, 상기 제 2 패턴층(722)의 피치 간격 및 두께는 후술할 상기 리세스(250)를 형성하는 단계에서 사용되는 식각액을 상기 제 2 오픈 영역(725)에 효과적으로 공급하기 위해 상술한 범위를 만족하는 것이 바람직하다. 또한, 상기 제 2 패턴층(722)의 피치 간격 및 두께는 상기 리세스(250)를 형성하는 단계에서 전기화학 식각 시 상기 제 2 패턴층(722)의 이온을 이용하여 식각 특성을 제어하기 위해 상술한 범위를 만족하는 것이 바람직하다.
실시예에 따른 발광소자의 제조방법은 상기 버퍼층(200)의 상면(201)에 리세스(250)를 형성하는 단계를 포함할 수 있다. 상기 리세스(250)를 형성하는 단계는 상술한 피트(pit) 또는 핀 홀(pin hole) 등을 인위적인 공정, 예컨대 식각 공정을 통해 더욱 큰 사이즈를 가지는 리세스(250)로 형성하는 단계일 수 있다.
자세하게, 상기 리세스(250)를 형성하는 단계는 식각(etching)을 이용하여 상기 리세스(250)를 형성하는 단계일 수 있다. 일례로, 상기 리세스(250)를 형성하는 단계는 건식 식각(etching), 습식 식각(wet etching) 및 전기화학 식각(electrochemical etching) 중 적어도 하나의 식각 방법을 이용할 수 있다. 바람직하게 실시예에 따른 리세스(250)를 형성하는 단계는, 식각 속도, 리세스의 형태, 표면 특성 등을 고려하여 전기화학 식각(electrochemical etching)을 이용하여 상기 리세스(250)를 형성하는 단계일 수 있다.
예를 들어, 도 10을 참조하면 상기 버퍼층(200) 상에 상기 제 1 패턴층(710)(도 4 내지 도 6의 방법으로 형성한 패턴층) 또는 상기 제 2 패턴층(722)(도 7 내지 도 9의 방법으로 형성한 패턴층)이 형성된 상기 기판(100)은 인산(H3PO4), 수산화칼륨(KOH), 옥살산(C2H2O4), 불산(HF), 수산화나트륨(NaOH) 등과 같은 식각 용액이 담긴 전해조에 침지될 수 있다. 상기 버퍼층(200)과 상기 제 1 패턴층(710), 또는 상기 버퍼층(200)과 상기 제 2 패턴층(722)은 워킹 전극(working electrode)으로, 상기 전해조 내에 배치된 별도의 전극, 예컨대 백금(Pt) 전극은 카운터 전극(counter electrode)으로 동작할 수 있고, 상기 식각 용액을 전해질로 하여 전류가 흐르도록 배치할 수 있다. 이후, 상기 전극에 전류를 인가하여 상기 버퍼층(200)의 상면(201)을 식각할 수 있고 리세스(250)를 형성할 수 있다.
상기 리세스(250)를 형성하는 단계에서 상기 전극에 전압이 인가될 수 있다. 예를 들어, 상기 단계에서 상기 전극에 인가되는 전압은 약 4V 내지 약 20V일 수 있다.
상기 인가 전압이 약 4V 미만인 경우 상기 버퍼층(200)의 식각 특성이 개선되는 효과가 미미할 수 있다. 자세하게, 상기 인가 전압이 약 4V 미만인 경우 상기 버퍼층(200) 상에 배치된 제 1 패턴층(710) 및 제 2 패턴층(722)의 금속이 이온화되어 상기 버퍼층(200)의 식각 특성이 개선되는 효과가 미미할 수 있다. 즉, 상기 인가 전압이 약 4V 미만인 경우 상기 버퍼층(200)의 식각 속도가 증가하는 효과가 미미할 수 있고, 상기 식각에 의해 형성되는 상기 리세스(250)의 형태 등을 제어하는 것이 어려울 수 있다.
또한, 상기 인가 전압이 약 20V를 초과할 경우 상기 버퍼층(200) 상에 상기 제 1 패턴층(710) 또는 상기 제 2 패턴층(722)이 형성된 상기 기판(100)과 상기 전극의 연결이 불안정할 수 있다. 예를 들어, 전류를 인가하는 팁(tip)과 상기 제 1 패턴층(710) 또는 상기 제 2 패턴층(722) 사이의 접촉 부분에서의 고열이 발생할 수 있어 전기화학 식각 반응이 원활하지 않을 수 있다.
바람직하게, 상기 인가 전압은 약 4V 내지 약 10V일 수 있다. 상기 인가 전압이 상술한 범위를 만족할 경우 형성되는 식각 속도, 리세스(250)의 크기 등을 효과적으로 제어할 수 있다. 자세하게, 상기 인가 전압이 상술한 범위를 만족할 때 상기 팁과 상기 패턴층 사이는 안정적으로 연결될 수 있고, 인가 전압이 증가할수록 상기 버퍼층(200)의 식각 속도는 안정적으로 증가할 수 있다. 따라서, 상기 범위 내에서 인가 전압을 조절하여 상기 버퍼층(200)의 식각 속도를 제어할 수 있고, 형성되는 상기 리세스(250)의 폭, 깊이, 형태 등을 제어할 수 있다.
또한, 상기 리세스(250)를 형성하는 단계에서 인가되는 전압의 크기에 따라 상기 버퍼층(200)의 식각 속도는 변화할 수 있다. 자세하게, 상기 버퍼층(200)의 식각 속도는 인가 전압이 클수록 빨라질 수 있다. 즉, 실시예는 상술한 인가 전압 범위 내에서 전압의 세기를 조절하여 상기 버퍼층(200)의 식각 속도를 제어할 수 있다.
따라서, 실시예는 전기화학 식각을 이용하여 상기 버퍼층(200) 식각 시, 결정 결함을 쉽고 빠르게 찾을 수 있고 이를 제거할 수 있다. 또한, 상기 전기화학 식각을 통해 습식 식각 대비 빠른 식각 속도를 가질 수 있고, 상기 버퍼층(200)의 표면은 우수한 결정성을 유지할 수 있다. 또한, 실시예는 버퍼층(200) 상에 패턴층을 형성 후 전기화학 식각을 진행함에 따라, 상기 패턴층이 형성하지 않고 진행하는 전기화학 식각 대비 빠른 식각 속도를 가질 수 있다. 이에 따라 상기 버퍼층(200) 상에 배치되는 반도체층은 우수한 성장 특성을 가질 수 있다.
상기 패턴층(710, 722)과 상기 리세스(250)에 대해서는 후술할 도 12 및 도 13을 이용하여 보다 상세히 설명하도록 한다.
또한, 상기 버퍼층(200)을 식각하는 단계는 패턴층을 제거하는 단계를 포함할 수 있다. 상기 패턴층을 제거하는 단계는 상기 리세스(250)를 형성하는 단계 이후 진행될 수 있다. 상기 패턴층을 제거하는 단계는 상기 리세스(250)를 형성하는 단계 이후 상기 버퍼층(200) 상에 잔존하는 패턴층을 제거하는 단계일 수 있다. 즉, 상기 단계는 이후 진행되는 단계를 위해 상기 버퍼층(200) 상에 잔존하는 패턴층을 제거하는 단계일 수 있다.
일례로, 상기 버퍼층(200) 상에 상기 제 1 패턴층(710)이 형성될 경우, 상기 패턴층을 제거하는 단계는 상기 제 1 패턴층(710)을 제거하는 단계일 수 있다. 또한, 상기 버퍼층(200) 상에 상기 제 2 패턴층(722)이 형성될 경우, 상기 패턴층을 제거하는 단계는 상기 제 2 패턴층(722)을 제거하는 단계일 수 있다.
상기 패턴층을 제거하는 단계에서 상기 패턴층(710, 722)은 물리적 방법, 화학적 방법, 물리적 화학적 방법 중 적어도 하나의 방법으로 제거될 수 있다.
상기 발광소자의 제조방법은 상기 버퍼층(200) 상에 발광 구조물(300)을 형성하는 단계를 포함할 수 있다. 자세하게, 상기 단계는 상기 버퍼층(200) 상에 제 1 도전형 반도체층(310), 활성층(320) 및 제 2 도전형 반도체층(330)을 형성하는 단계를 포함할 수 있다.
상기 제 1 도전형 반도체층(310), 상기 활성층(320) 및 상기 제 2 도전형 반도체층(330)은 Ⅱ-Ⅵ족 또는 Ⅲ- Ⅴ족 화합물 반도체 재질을 포함할 수 있다. 예를 들어, 상기 제 1 도전형 반도체층(310), 상기 활성층(320) 및 상기 제 2 도전형 반도체층(330)은 AlxGayIn(1-x-y)N의 화합물 조성을 갖는 화합물 반도체 재질을 포함할 수 있다. 상기 화합물 반도체 재질로는 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있다.
먼저, 상기 버퍼층(200) 상에는 상기 제 1 도전형 반도체층(310)을 형성하는 단계가 진행될 수 있다. 상기 제 1 도전형 반도체층(310)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1 도전형 반도체층(310)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 n형 반도체층으로 형성될 수 있다.
이후, 상기 제 1 도전형 반도체층(310) 상에 상기 활성층(320)을 형성하는 단계가 진행될 수 있다. 상기 활성층(320)은 다중 양자우물구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나의 구조로 형성될 수 있다. 예를 들어, 상기 활성층(320)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있다. 상기 활성층(320)은 InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다.
이후, 상기 활성층(320) 상에 상기 제 2 도전형 반도체층(330)을 형성하는 단계를 진행할 수 있다. 상기 제 2 도전형 반도체층(330)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 2 도전형 반도체층(330)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 반도체층으로 형성될 수 있다.
상기 발광소자의 제조방법은 상기 투광성 전극(405)을 형성하는 단계를 포함할 수 있다. 상기 투광성 전극(405)을 형성하는 단계는 캐리어 주입을 효율적으로 할 수 있도록 상기 제 2 도전형 반도체층(330) 상에 단일 금속 또는 금속 합금, 금속 산화물 등을 다중으로 적층하여 형성하는 단계일 수 있다. 상기 투광성 전극(405)은 반도체와 전기적인 접촉인 우수한 물질로 형성될 수 있다. 또한, 상기 투광성 전극(405)은 반사 전극으로 형성할 수 있다.
상기 발광소자가 수평형(lateral) 발광소자일 경우, 상기 발광소자의 제조방법은 상기 제 1 도전형 반도체층(310)의 일부가 노출되도록 메사 식각하는 단계를 포함할 수 있다. 상기 단계는 상기 투광성 전극(405), 상기 제 2 도전형 반도체층(330) 및 상기 활성층(320)의 일부를 제거하여 상기 제 1 도전형 반도체층(310)의 일부가 노출되도록 하는 단계일 수 있다.
상기 발광소자의 제조방법은 상기 발광 구조물 상에 적어도 하나의 전극을 형성하는 단계를 포함할 수 있다. 자세하게, 상기 발광소자(1000)가 수평형 발광소자인 경우 상기 전극을 형성하는 단계는 제 1 전극(410)을 형성하는 단계 및 제 2 전극(420)을 형성하는 단계를 포함할 수 있다.
상기 제 1 전극(410)을 형성하는 단계는 상기 노출된 상기 제 1 도전형 반도체층(310) 상에 제 1 전극(410)을 형성하는 단계일 수 있다. 또한, 상기 제 2 전극(420)을 형성하는 단계는 상기 투광성 전극(405) 상에 제 2 전극(420)을 형성하는 단계일 수 있다.
상기 제 1 전극(410) 및 상기 제 2 전극(420)은 전도성 재질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(410) 및 상기 제 2 전극(420)은 금속을 포함할 수 있다. 자세하게, 상기 제 1 전극(410) 및 상기 제 2 전극(420)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 은(Ag), 루비듐(Ru), 하프늄(Hf), 바나듐(V), 로듐(Rh), 몰리브덴(Mo), 란타넘(La) 및 탄탈럼(Ta)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있다.
또한, 상기 제 1 전극(410) 및 상기 제 2 전극(420)을 형성하는 단계에서 상기 제 1 전극(410) 및 상기 제 2 전극(420)은, 단층 또는 다층으로 형성될 수 있다. 또한, 상기 제 1 전극(410) 및 상기 제 2 전극(420)은 동일한 금속 적층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광소자의 제조방법은 절연층을 형성하는 단계를 포함할 수 있다. 상기 절연층을 형성하는 단계는 상기 발광 구조물(300) 상에 절연층을 배치하는 단계일 수 있다.
상기 절연층은 Al, Cr, Si, Ti, Zn, Zr과 같은 물질의 산화물, 질화물, 불화물, 황화물 등의 절연 물질 또는 절연성 수지를 포함할 수 있다. 예를 들어, 상기 절연층은 SiO2, Si3N4, Al2O3 및 TiO2 중에서 선택되는 적어도 하나의 재질을 포함할 수 있다. 상기 절연층은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 단계에서 상기 절연층은 상기 제 2 도전형 반도체층(330)의 상면, 상기 투광성 전극(405)의 측면 및 상면, 상기 제 2 전극(420)의 측면 상에 배치될 수 있다. 또한, 상기 단계에서 상기 절연층은 상기 노출된 상기 제 1 도전형 반도체층(310)의 상면 및 상기 제 1 전극(410)의 측면 상에 배치될 수 있다. 또한, 상기 단계에서 상기 절연층은 상기 메사 식각에 의해 노출된 상기 제 1 도전형 반도체층(310)의 측면, 상기 활성층(320)의 측면 상기 제 2 도전형 반도체층(330)의 측면 상에 배치될 수 있다.
도 12 및 도 13은 실시예 및 비교예에 따른 버퍼층의 전기화학 식각된 현미경(SEM) 사진이다. 자세하게, 기판(100) 상에 버퍼층(200)을 형성하고, 도면에 표시된 노란색 점선을 기준으로 상기 버퍼층(200)의 상면(201)을 제 1 영역 및 제 2 영역으로 구분하였다. 이때, 상기 제 1 영역은 상기 노란색 점선 기준 좌측 영역이며 상기 제 2 영역은 상기 노란색 점선 기준 우측 영역일 수 있다.
이후, 상기 제 1 영역 상에는 상술한 제 1 패턴층(710) 또는 제 2 패턴층(722)을 형성하고 상기 제 2 영역 상에는 상기 패턴층(710, 722)을 배치하지 않은 상태로 전기화학 식각을 동시에 진행하였다.
도 12는 전기화학 식각을 진행하여 리세스를 형성한 현미경 사진이고, 도 13은 상기 패턴층을 제거한 현미경 사진이다.
도 12 및 도 13을 참조하면, 상기 버퍼층(200)의 상면(201) 상에는 적어도 하나의 리세스가 형성되는 것을 알 수 있다. 자세하게, 상기 버퍼층(200)을 통해 전위(210)가 형성될 수 있고, 상기 버퍼층(200)의 상면(201)에는 피트 또는 핀 홀 등이 형성될 수 있다. 이때, 상기 버퍼층(200)을 전기화학 식각할 경우 상기 전위(210)를 중심으로 하여 상기 버퍼층(200)의 상면(201) 상에는 적어도 하나의 리세스가 형성될 수 있다.
특히, 상기 패턴층(710, 722)이 형성된 제 1 영역 상에는 제 1 리세스(250-1)가 형성될 수 있고, 상기 패턴층(710, 722)이 형성되지 않는 제 2 영역 상에는 제 2 리세스(250-2)가 형성될 수 있다. 이때, 상기 버퍼층(200)의 상면(201) 상에 형성된 상기 제 1 리세스(250-1)의 폭은 상기 제 2 리세스(250-2)의 폭보다 클 수 있다.
자세하게, 상기 리세스(250)를 형성하는 단계에서 상기 전극에 동일한 전압이 인가될 때, 상기 제 1 리세스(250-1)와 상기 제 2 리세스(250-2)는 서로 다른 폭을 가지는 것을 알 수 있다.
즉, 상기 전기화학 식각 시 인가하는 전압에 의해 상기 패턴층(710, 722)에 포함된 금속은 분해될 수 있고, 분해된 금속 이온에 의해 상기 버퍼층(200)의 식각을 보다 효과적으로 제어할 수 있다. 자세하게, 실시예는 상기 패턴층(710, 722)의 두께, 피치 간격을 제어하여 상기 패턴층(710, 722)의 오픈 영역 내에 식각액을 효과적으로 공급할 수 있고, 전기화학 식각 시 인가 전압을 조절하여 형성되는 리세스(250)의 식각 속도, 크기 및 형태를 제어할 수 있는 효과가 있다.
따라서, 실시예는 상기 버퍼층(200)의 상면(201) 상에 리세스(250)를 형성할 때, 설정된 영역에 패턴층(710, 722)을 형성하여 전기화학 식각할 수 있다. 이에 따라 실시예에 따른 버퍼층(200)은 건식 식각(Dry etching)과 비교하여 우수한 표면 특성을 가질 수 있고, 습식 식각(Wet etching)과 비교하여 빠른 식각 속도를 가질 수 있다.
또한, 실시예는 전기화학식각 시 상기 버퍼층(200) 상에 패턴층(710, 722)을 형성한 이후 진행되며 상기 패턴층(710, 722)에 의해 보다 빠른 식각 속도를 가질 수 있다. 따라서, 실시예는 식각 시간을 보다 단축시킬 수 있어 공정 효율을 개선할 수 있다. 또한, 실시예는 결정 결함을 제어할 수 있어 상기 버퍼층(200)의 표면 특성 및 상기 버퍼층(200) 상에 배치되는 구조물의 성장 특성을 개선할 수 있다.
도 14는 실시예에 따른 발광소자를 포함하는 발광소자 패키지를 나타낸 도면이다.
도 14를 참조하면, 상기 발광소자 패키지(2000)는 리세스(1117)를 포함하는 몸체(1110), 상기 리세스(1117)에 배치되는 복수의 전극(1210, 1220, 1230), 상기 복수의 전극(1210, 1220, 1230) 중 적어도 하나의 전극 상에 배치되는 발광소자(1000), 상기 리세스(1117) 상에 배치되는 투명 윈도우(1400)를 포함할 수 있다.
상기 발광소자(1000)는 자외선 파장부터 가시광선 파장의 범위 내에서 선택적인 피크 파장을 포함할 수 있다. 예를 들어, 상기 발광소자(1000)는 약 10nm 내지 400nm 영역대의 자외선 파장을 발광할 수 있다. 자세하게, 상기 발광소자(1000)는 UV-A, UV-B 및 UV-C 영역대의 자외선 파장을 발광할 수 있다.
상기 발광소자(1000)는 Ⅱ족과 Ⅵ족 원소의 화합물 반도체, 또는 Ⅲ족과 Ⅴ족 원소의 화합물 반도체로 형성될 수 있다. 예컨대 AlInGaN, InGaN, AlGaN, GaN, GaAs, InGaP, AllnGaP, InP, InGaAs와 같은 계열의 화합물 반도체를 이용하여 제조된 반도체 발광 소자를 선택적으로 포함할 수 있다. 상기 발광소자(1000)의 n형 반도체층, p형 반도체층, 및 활성층을 포함할 수 있고, 상기 활성층은 InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/InAlGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs와 같은 페어로 구현될 수 있다.
상기 몸체(1110)는 절연 재질 예컨대, 세라믹 소재를 포함할 수 있다. 상기 세라믹 소재는 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함할 수 있다. 상기 몸체(1110)의 재질은 예를 들면, AlN 일 수 있으며, 열 전도도가 140W/mK 이상인 금속 질화물을 포함할 수 있다.
상기 몸체(1110)는 단차 구조를 포함할 수 있다. 자세하게, 상기 몸체(1110)의 상부 둘레는 단차 구조(1113)를 포함할 수 있다. 상기 단차 구조(1113)는 상기 몸체(1110)의 상면보다 낮은 영역으로 상기 리세스(1117)의 상부 둘레에 배치될 수 있다. 상기 단차 구조(1113)의 깊이는 상기 몸체(1110)의 상면으로부터의 깊이로서, 상기 투명 윈도우(1400)의 두께보다 깊게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 리세스(1117)는 상기 몸체(1110)의 상부 영역의 일부가 개방된 영역으로 상기 몸체(1110)의 상면으로부터 소정 깊이로 형성될 수 있다. 예를 들어, 상기 리세스(1117)의 바닥은 상기 몸체(1110)의 단차 구조(1113)보다 더 깊은 깊이로 형성될 수 있다. 상기 단차 구조(1113)의 위치는 상기 리세스(1117)의 바닥 상에 배치된 발광소자(1000)에 연결되는 제 1 연결 부재의 높이를 고려하여 배치될 수 있다. 여기서, 상기 리세스(1117)가 개방된 방향은 발광소자(1000)로부터 발생된 광이 방출되는 방향이 될 수 있다.
상기 리세스(1117)는 탑뷰 형상이 다각형, 원 형상 또는 타원 형상을 포함할 수 있다. 상기 리세스(1117)는 모서리 부분이 모따기 처리된 형상 예컨대, 곡면 형상으로 형성될 수 있다. 여기서, 상기 리세스(1117)는 상기 몸체(1110)의 단차 구조(1113)보다 내측에 위치될 수 있다.
상기 리세스(1117)의 하부 너비는 상기 리세스(1117)의 상부 너비와 동일한 너비로 형성되거나 상부 너비가 더 넓게 형성될 수 있다. 또한, 상기 리세스(1117)의 측벽(1111)은 상기 리세스(1117)의 하면의 연장 선에 대해 수직하거나 경사지게 형성될 수 있다.
상기 리세스(1117) 내에는 서브 리세스(미도시)가 배치될 수 있다. 상기 서브 리세스(1117)의 하면은 상기 리세스(1117)의 하면보다 수직 방향으로 하부에 배치될 수 있다. 상기 서브 리세스에는 보호 소자(미도시)가 더 배치될 수 있다. 상기 서브 리세스(1117)의 수직 방향 높이는 상기 보호 소자의 수직 방향 두께와 대응되거나 더 클 수 있다. 즉, 상기 보호 소자의 상면이 상기 리세스의 하면 위로 돌출되지 않도록 배치하여 상기 보호 소자에 의한 광 출력 저하를 방지할 수 있고, 지향각이 왜곡되는 것을 방지할 수 있다.
상기 리세스(1117)에는 복수 개의 전극(1210, 1220, 1230)이 배치되며, 상기 복수 개의 전극(1210, 1220, 1230)은 상기 발광소자(1000)에 선택적으로 전원을 공급할 수 있다. 상기 복수 개의 전극(1210, 1220, 1230)은 금속을 포함할 수 있다. 예를 들어, 상기 전극(1210, 1220, 1230)은 백금(Pt), 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 탄탈늄(Ta) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 상기 복수 개의 전극(1210, 1220, 1230) 중 적어도 하나는 단층 또는 다층으로 형성될 수 있다. 예를 들어, 상기 전극(1210, 1220, 1230)이 다층으로 형성될 경우, 최상층에는 본딩 특성이 좋은 금(Au)이 배치될 수 있고, 최하층에는 상기 몸체(1110)와의 접착성이 좋은 티타늄(Ti), 크롬(Cr), 탄탈늄(Ta)의 재질이 배치될 수 있다. 또한, 최상층과 최하층 사이의 중간층에는 백금(Pt), 니켈(Ni), 구리(Cu) 등이 배치될 수 있다.
상기 전극(1210, 1220, 1230)은 상기 발광소자(1000)가 배치되는 제 1 전극(1210), 상기 제 1 전극(1210)과 이격되는 제 2 전극(1220) 및 제 3 전극(1230), 상기 서브 리세스 내에 배치되는 제 4 전극(미도시)을 포함할 수 있다. 상기 제 1 전극(1210)은 상기 리세스(1117)의 바닥 중심에 배치되며 상기 제 2 전극(1220) 및 상기 제 3 전극(1230)은 상기 제 1 전극(1210)의 양측에 배치될 수 있다. 또한, 제 1 전극(1210) 및 제 2 전극(1220) 중 어느 하나는 제거될 수 있으며, 이에 대해 한정하지 않는다. 상기 발광소자(1000)는 제 1 내지 제 3 전극(1210, 1220, 1230) 중 복수의 전극 상에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1 전극(1210) 및 상기 제 4 전극은 제 1 극성의 전원이 공급될 수 있다. 또한, 상기 제 2 전극(1220) 및 상기 제 3 전극(1230)은 제 2 극성의 전원이 공급될 수 있다. 상기 전극의 극성은 전극 패턴이나 각 소자와의 연결 방식에 따라 달라질 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광소자(1000)는 상기 리세스(1117) 내에 배치될 수 있다. 상기 발광소자(1000)는 상기 제 1 전극(1210)과 전도성 접착제로 본딩될 수 있고, 제 와이어 등을 포함하는 1 연결부재로 상기 제 2 전극(1220)에 연결될 수 있다. 상기 발광소자(1000)는 상기 제 1 전극 및 제 2 전극(1210, 1220) 또는 제 3 전극(1230)과 전기적으로 연결될 수 있다. 상기 발광소자(1000)의 연결 방식은 와이어 본딩, 다이 본딩, 플립 본딩 방식을 선택적으로 이용하여 연결될 수 있고, 본딩 방식에 따라 칩 종류 및 칩의 전극 위치는 변화할 수 있다. 상기 보호소자는 상기 제 4 전극에 본딩될 수 있고 와이어 등을 포함하는 제 2 연결 부재로 상기 제 3 전극(1230)에 연결될 수 있다. 그러나 실시예는 이에 제한되지 않고 상기 보호 소자는 상기 리세스(1117) 내에서 제거되어 상술한 회로기판(502) 상에 배치될 수 있다.
상기 몸체(1110)의 하면에는 복수의 패드(1271, 1272)가 배치될 수 있다. 예를 들어, 상기 몸체(1110)의 하면에는 서로 이격되어 배치되는 제 1 패드(1271) 및 제 2 패드(1272)가 배치될 수 있다. 상기 제 1 및 제 2 패드(1271, 1272) 중 적어도 하나는 복수로 배치되어 전류 경로를 분산시켜 줄 수 있다.
상기 몸체(1110) 내에는 연결 패턴(1250)이 배치될 수 있다. 상기 연결 패턴(1250)은 상기 리세스(1117)와 상기 몸체(1110)의 하면 사이의 전기적인 연결 경로를 제공할 수 있다. 예를 들어, 상기 제 1 전극(1210)의 일부는 상기 몸체(1110)의 내부로 연장되어 상기 연결 패턴(1250)과 연결될 수 있고, 상기 연결 패턴(1250)을 통해 다른 전극과 연결될 수 있다. 상기 연결 패턴(1250)은 상기 제 1 전극(1210), 상기 제 4 전극 및 상기 제 1 패드(1271)를 전기적으로 연결시켜줄 수 있고, 상기 제 2 전극(1220), 상기 제 3 전극(1230) 및 상기 제 2 패드(1272)를 전기적으로 연결시켜줄 수 있다.
상기 리세스(1117) 상에는 투명 윈도우(1400)가 배치될 수 있다. 상기 투명 윈도우(1400)는 글래스(glass) 재질 예컨대, 석영 글래스를 포함할 수 있다. 이에 따라, 상기 투명 윈도우(1400)는 상기 발광소자(1000)로부터 방출된 광 예컨대, 자외선 파장에 의해 분자 간의 결합 파괴와 같은 손해 없이 투과시켜 줄 수 있는 재질로 정의할 수 있다.
상기 투명 윈도우(1400)는 외측 둘레가 상기 몸체(1110)의 단차 구조(1113) 상에 결합될 수 있다. 상기 투명 윈도우(1400)와 상기 몸체(1110)의 단차 구조(1113) 사이에는 접착층(1300)이 배치되며, 상기 접착층(1300)은 실리콘 또는 에폭시와 같은 수지 재질을 포함한다. 상기 투명 윈도우(1400)는 상기 리세스(1117)의 바닥 너비보다 넓은 너비로 형성될 수 있다. 상기 투명 윈도우(1400)의 하면 면적은 상기 리세스(1117)의 바닥 면적보다 넓은 면적으로 형성될 수 있다. 이에 따라 투명 윈도우(1400)은 상기 몸체(1110)의 단차 구조(1113)에 용이하게 결합될 수 있다.
상기 투명 윈도우(1400)는 상기 발광소자(1000)로부터 이격될 수 있다. 상기 투명 윈도우(1400)가 상기 발광소자(1000)로부터 이격됨에 따라, 상기 발광소자(1000)에 의해 발생된 열에 의해 팽창되는 것을 방지할 수 있다. 상기 투명 윈도우(1400) 아래의 공간은 빈 공간이거나 비금속 또는 금속 화학 원소가 채워질 수 있으며, 이에 대해 한정하지는 않는다.
상기 투명 윈도우(1400) 상에는 렌즈가 결합될 수 있다. 예를 들어, 상기 투명 윈도우(1400) 상에는 별도의 렌즈를 결합하여 지향각을 조절할 수 있다.
상기 몸체(1110)의 측면에는 몰딩 부재가 더 배치될 수 있다. 즉, 상기 발광소자 패키지(2000)의 측면에는 몰딩 부재가 더 배치될 수 있다. 이에 따라, 상기 발광소자 패키지(2000)의 신뢰성 및 방습력을 향상시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (5)

  1. 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층을 식각하는 단계;
    상기 버퍼층 상에 제 1 도전형 반도체층; 활성층 및 제 2 도전형 반도체층을 포함하는 발광 구조물을 형성하는 단계; 및
    상기 발광 구조물 상에 전극을 형성하는 단계를 포함하고,
    상기 버퍼층을 식각하는 단계는,
    상기 버퍼층 상에 패턴층을 형성하는 단계;
    상기 버퍼층의 상면에 리세스를 형성하는 단계; 및
    상기 패턴층을 제거하는 단계를 포함하고,
    상기 패턴층의 두께는 5nm 내지 990nm이며, 피치 간격은 10nm 내지 99㎛이고,
    상기 리세스를 형성하는 단계는 전기화학 식각(electrochemical etch)을 이용하는 단계인 발광소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 버퍼층은 AlN을 포함하는 발광소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 리세스를 형성하는 단계는, 인가 전압에 따라 상기 버퍼층의 식각 속도를 제어할 수 있고, 상기 인가 전압은 4V 내지 20V인 발광소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 패턴층을 형성하는 단계는,
    쉐도우 마스크 또는 포토리소그래피를 이용하여 상기 버퍼층 상에 상기 패턴층을 형성하는 단계를 포함하는 발광소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 패턴층을 형성하는 단계는,
    상기 버퍼층 상에 금속층을 형성하는 단계; 및
    상기 금속층을 열처리하여 상기 패턴층을 형성하는 단계를 포함하는 발광소자의 제조방법.
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