KR20210000440A - 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템 - Google Patents

탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템 Download PDF

Info

Publication number
KR20210000440A
KR20210000440A KR1020190075535A KR20190075535A KR20210000440A KR 20210000440 A KR20210000440 A KR 20210000440A KR 1020190075535 A KR1020190075535 A KR 1020190075535A KR 20190075535 A KR20190075535 A KR 20190075535A KR 20210000440 A KR20210000440 A KR 20210000440A
Authority
KR
South Korea
Prior art keywords
bits
data
bit
search
address
Prior art date
Application number
KR1020190075535A
Other languages
English (en)
Other versions
KR102587962B1 (ko
Inventor
김형진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190075535A priority Critical patent/KR102587962B1/ko
Priority to US16/806,487 priority patent/US11107531B2/en
Priority to SG10202002810PA priority patent/SG10202002810PA/en
Priority to CN202010581826.7A priority patent/CN112133350A/zh
Publication of KR20210000440A publication Critical patent/KR20210000440A/ko
Application granted granted Critical
Publication of KR102587962B1 publication Critical patent/KR102587962B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

탐색 회로는, 내용 주소화 메모리(CAM, content addressable memory) 및 캠 콘트롤러를 포함한다. 상기 내용 주소화 메모리는 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하는 복수의 엔트리 데이터들을 저장하는 복수의 캠 셀들을 포함하고, 상기 복수의 엔트리 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공한다. 상기 캠 콘트롤러는 상기 복수의 매칭 신호들에 기초하여 상기 복수의 엔트리 데이터들 중 타겟 엔트리 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 엔트리 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행한다.

Description

탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템{Search circuit, hammer address management circuit and memory system including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템에 관한 것이다.
내용 주소화 메모리(CAM, content addressable memory)는 그 속에 저장된 엔트리 데이터들에 대한 메모리의 고속 병렬 검색을 가능하게 하는 메모리 타입이다. 내용 주소화 메모리는 전속적인 비교 회로를 사용하여 하나의 클록 사이클에서 룩업-테이블 기능을 구현할 수 있는 메모리이다. 특히 내용 주소화 메모리는 패킷 포워딩(packet forwarding)을 위한 네트워크 라우터(network router)와 같이 고속의 병렬 검색이 요구되는 분야에서 다양하게 이용되고 있다. 그러나 통상적인 내용 주소화 메모리는 저장된 복수의 엔트리 데이터들과 외부에서 입력되는 탐색 데이터와 매칭 여부를 판별하기 위해 이용되고 있으며, 내용 주소화 메모리에 내재된 비교 기능을 활용할 수 있는 분야가 한정되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 내용 주소화 메모리를 이용하여 특정 조건을 만족하는 데이터를 효율적으로 탐색할 수 있는 탐색 회로를 제공하는 것이다.
또한 본 발명의 일 목적은 상기 탐색 회로를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 탐색 회로는, 내용 주소화 메모리(CAM, content addressable memory) 및 캠 콘트롤러를 포함한다. 상기 내용 주소화 메모리는 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하는 복수의 엔트리 데이터들을 저장하는 복수의 캠 셀들을 포함하고, 상기 복수의 엔트리 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공한다. 상기 캠 콘트롤러는 상기 복수의 매칭 신호들에 기초하여 상기 복수의 엔트리 데이터들 중 타겟 엔트리 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 엔트리 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 집중적으로 액세스되는 해머 어드레스를 결정하여 제공하는 해머 어드레스 관리 회로, 및 상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작을 수행하는 리프레쉬 콘트롤러를 포함한다. 상기 해머 어드레스 관리 회로는, 액세스 어드레스 신호에 기초하여 복수의 행 어드레스들을 저장하는 어드레스 저장부, 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하고 상기 복수의 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 데이터들을 저장하는 복수의 캠 셀들을 포함하고, 상기 복수의 액세스 카운트 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공하는 내용 주소화 메모리, 상기 복수의 매칭 신호들에 기초하여 상기 복수의 액세스 카운트 데이터들 중 타겟 카운트 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 액세스 카운트 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행하는 캠 콘트롤러, 및 상기 타겟 카운트 데이터의 탐색 결과에 기초하여 상기 어드레스 저장부에 저장된 상기 복수의 행 어드레스들 중에서 상기 해머 어드레스를 제공하는 어드레스 콘트롤러를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 해머 어드레스 관리 회로는, 어드레스 저장부, 내용 주소화 회로, 캠 콘트롤러 및 어드레스 콘트롤러를 포함한다. 상기 어드레스 저장부는 메모리 장치로 제공되는 어드레스 신호에 기초하여 복수의 행 어드레스들을 저장한다. 상기 내용 주소화 메모리는 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하고 상기 복수의 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 데이터들을 저장하는 복수의 캠(CAM, content addressable memory) 셀들을 포함하고, 상기 복수의 액세스 카운트 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공한다. 상기 캠 콘트롤러는 상기 복수의 매칭 신호들에 기초하여 상기 복수의 액세스 카운트 데이터들 중 타겟 카운트 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 액세스 카운트 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행한다. 상기 어드레스 콘트롤러는 상기 타겟 카운트 데이터의 탐색 결과에 기초하여 상기 어드레스 저장부에 저장된 상기 복수의 행 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공하는 어드레스 콘트롤러를 포함하는 메모리 시스템의 해머 어드레스 관리 회로.
본 발명의 실시예들에 따른 탐색 회로는 내용 주소화 메모리에 대한 부분 탐색 동작을 이용하여 다양한 조건을 만족하는 데이터를 탐색함으로써 상기 다양한 조건의 판별을 위한 비교기들과 같은 부가적인 회로들을 대체할 수 있고 다양한 집적 회로들의 사이즈를 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 해머 어드레스 관리 회로 및 메모리 시스템은 상기 탐색 회로를 이용하여 해머 리프레쉬 동작을 위한 회로의 사이즈를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 탐색 회로를 나타내는 블록도이다.
도 2는 도 1의 탐색 회로에 포함되는 내용 주소화 메모리의 개략적인 구조를 나타내는 도면이다.
도 3a, 3b, 4a 및 4b는 본 발명의 실시예들에 따른 탐색 회로의 부분 탐색 동작의 예들을 나타내는 도면들이다.
도 5는 내용 주소화 메모리에 포함되는 캠 셀의 일 실시예를 나타내는 회로도이다.
도 6a, 6b, 7a, 7b, 8a 및 8b는 내용 주소화 메모리에 인가되는 탐색 데이터의 비트 값들을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 탐색 회로의 최대 엔트리 탐색 동작의 일 실시예를 나타내는 순서도이다.
도 10a 내지 11b는 도 9의 최대 엔트리 탐색 동작의 예들을 나타내는 도면들이다.
도 12는 본 발명의 실시예들에 따른 탐색 회로의 최소 엔트리 탐색 동작의 일 실시예를 나타내는 순서도이다.
도 13a 내지 14b는 도 12의 최소 엔트리 탐색 동작의 예들을 나타내는 도면들이다.
도 15 및 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면들이다.
도 17은 본 발명의 실시예들에 따른 해머 어드레스 관리 회로를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 19는 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 20a, 20b 및 20c는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 모바일 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 탐색 회로를 나타내는 블록도이다.
도 1을 참조하면, 탐색 회로(1000)는 내용 주소화 메모리(CAM, content addressable memory)(1010) 및 캠 콘트롤러(1020)을 포함한다.
내용 주소화 메모리(1010)는 복수의 엔트리 데이터들(ENT1~ENTN)을 저장할 수 있다. 도 2를 참조하여 후술하는 바와 같이 내용 주소화 메모리(1010) 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하는 복수의 엔트리 데이터들을 저장하는 복수의 캠 셀들을 포함할 수 있다.
내용 주소화 메모리(1010)는 캠 콘트롤러(1020)로 부터 탐색 데이터(SDT)를 수신하고 복수의 엔트리 데이터들(ENT1~ENTN)이 탐색 데이터(SDT)와 일치하는지 여부를 나타내는 복수의 매칭 신호들(MAT1~MATN)을 제공할 수 있다.
캠 콘트롤러(1020)는 복수의 매칭 신호들(MAT1~MATN)에 기초하여 복수의 매칭 신호들(MAT1~MATN) 중 타겟 엔트리 데이터를 탐색할 수 있다. 캠 콘트롤러(1020)는 상기 타겟 엔트리 데이터의 탐색을 위해 부분 탐색 동작을 수행할 수 있다. 상기 부분 탐색 동작은 제1 내지 제K 비트들(B1~BK) 중 일부에 해당하는 비교 대상 비트들을 탐색 데이터(SDT)로서 내용 주소화 메모리(1010)에 인가하여 상기 비교 대상 비트들에 상응하는 복수의 엔트리 데이터들(ENT1~ENTN)의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 것을 말한다. 부분 탐색 동작의 예들은 도 3a 내지 3d를 참조하여 후술한다.
캠 콘트롤러(1020)는 탐색 데이터 드라이버(SDD), 독출-기입 회로(RWC) 및 콘트롤 로직(CLG)를 포함할 수 있다.
독출-기입 회로(RWC)는 복수의 비트 라인들(BLS) 및 복수의 워드 라인들(WLS)을 통하여 내용 주소화 메모리(1010)와 연결되고, 내용 주소화 메모리(1010)에 엔트리 데이터를 기입하거나 내용 주소화 메모리(1010)에 저장된 엔트리 데이터를 독출할 수 있다. 내용 주소화 메모리(1010)에 포함된 캠 셀들은 다양한 구성을 가질 수 있으며, 독출-기입 회로(RWC)는 이러한 내용 주소화 메모리(1010)의 구성에 적합하도록 다양한 구성을 가질 수 있다.
콘트롤 로직(CLG)은 상기 부분 탐색 동작을 제어할 수 있다. 콘트롤 로직(CLG)은 탐색하고자 하는 타겟 엔트리 데이터에 기초하여 부분 탐색 동작을 위한 비교 대상 비트들을 결정하고 상기 비교 대상 비트들에 상응하는 탐색 데이터(SDT)를 탐색 데이터 드라이버(SDD)에 제공할 수 있다. 콘트롤 로직(CLG)은 복수의 매칭 라인들(ML1~MLN)을 통하여 내용 주소화 메모리(1010)에 연결되고, 복수의 매칭 라인들(ML1~MLN)을 통해 제공되는 복수의 매칭 신호들(MAT1~MATN)에 기초하여 복수의 엔트리 데이터들(ENT1~ENTN) 중에서 타겟 엔트리 데이터를 탐색할 수 있다. 당업자는 콘트롤 로직(CLG)이 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로 구현될 수 있음을 이해할 수 있을 것이다.
탐색 데이터 드라이버(SDD)는 복수의 탐색 라인들(SL1~SLK)을 통하여 내용 주소화 메모리(1010)에 연결될 수 있다. 탐색 데이터 드라이버(SDD)는 콘트롤 로직(CLG)으로부터 제공되는 탐색 데이터(SDT)를 래치하고 복수의 탐색 라인들(SL1~SLK)을 통하여 내용 주소화 메모리(1010)에 인가할 수 있다.
이러한 부분 탐색 동작을 이용하여, 내용 주소화 메모리(1010)에 저장된 복수의 엔트리 데이터들(ENT1~ENTN) 중에서 다양한 조건을 만족하는 타겟 엔트리 데이터를 탐색할 수 있다. 캠 콘트롤러(1020)는 상기 타겟 엔트리 데이터가 결정될 때까지 상기 비교 대상 비트들을 변경하면서 상기 부분 탐색 동작을 반복하여 수행할 수 있다. 본 명세서에서 타겟 엔트리 데이터를 탐색한다는 것은 상기 타겟 엔트리 데이터가 저장된 내용 주소화 메모리(1010)의 타겟 위치를 검출한다는 것을 나타낸다. 상기 타겟 위치는 어드레스 또는 포인터 등의 형태로 표현될 수 있다. 상기 타겟 위치에 관한 정보는 독출-기입 회로(RWC)에 제공될 수 있고, 독출-기입 회로(RWC)는 제공된 타겟 위치 정보에 기초하여 타겟 엔트리 데이터를 내용 주소화 메모리(1010)로부터 독출할 수 있다.
일 실시예서, 캠 콘트롤러(1020)는 상기 비교 대상 비트들을 상기 제K 비트부터 하위 비트 방향으로 1개씩 순차적으로 증가시키면서 상기 부분 탐색 동작을 반복하여 수행할 수 있다. 이러한 순차적이고 반복적인 부분 탐색 동작을 1-비트 누적 탐색 동작이라 칭할 수 있다. 도 9 내지 14b를 참조하여 후술하는 바와 같이, 상기 1-비트 누적 탐색 동작을 수행하여 복수의 엔트리 데이터들(ENT1~ENTN) 중 최대 엔트리 데이터 또는 최소 엔트리 데이터를 상기 타겟 엔트리 테이터로서 결정할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 탐색 회로는 내용 주소화 메모리에 대한 부분 탐색 동작을 이용하여 특정 조건을 만족하는 데이터를 탐색함으로써 상기 특정 조건의 판별을 위한 비교기들과 같은 부가적인 회로들을 대체할 수 있고 다양한 집적 회로들의 사이즈를 감소할 수 있다.
도 2는 도 1의 탐색 회로에 포함되는 내용 주소화 메모리의 개략적인 구조를 나타내는 도면이다.
도 2를 참조하면, 내용 주소화 메모리(1010)는 복수의 캠 셀들(C11~CNK), 프리차지 회로(TP) 및 복수의 센스 증폭기들(SA1~SAN)을 포함할 수 있다.
복수의 캠 셀들(C11~CNK)은 N행 K열의 매트릭스 형태로 배열될 수 있고, 하나의 행에 상응하는 K개의 캠 셀들이 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하는 하나의 엔트리 데이터를 저장할 수 있다. 즉 제1 행의 캠 셀들(C11~C1K)은 K개의 비트들을 포함하는 제1 엔트리 데이터(ENT1)를 저장하고, 제2 행의 캠 셀들(C21~C2K)은 K개의 비트들을 포함하는 제2 엔트리 데이터(ENT2)를 저장하고, 이와 같은 방식으로 제N 행의 캠 셀들(CN1~CNK)은 K개의 비트들을 포함하는 제N 엔트리 데이터(ENTN)를 저장할 수 있다.
동일한 행의 캠 셀들은 동일한 매칭 라인에 공통으로 연결될 수 있다. 즉 제1 행의 캠 셀들(C11~C1K)은 제1 매칭 라인(ML1)에 공통으로 연결되고, 제2 행의 캠 셀들(C21~C2K)은 제2 매칭 라인(ML2)에 공통으로 연결되고, 이와 같은 방식으로 제N 행의 캠 셀들(CN1~CNK)은 제N 매칭 라인(MLN)에 공통으로 연결될 수 있다.
동일한 열의 캠 셀들은 동일한 탐색 라인에 공통으로 연결될 수 있다. 즉 제1 열의 캠 셀들(C11~CN1)은 제1 탐색 라인(SL1)에 공통으로 연결되고, 제2 열의 캠 셀들(C12~CN2)은 제2 탐색 라인(SL2)에 공통으로 연결되고, 이와 같은 방식으로 제K 열의 캠 셀들(C1K~CNK)은 제K 탐색 라인(SLK)에 공통으로 연결될 수 있다.
복수의 센스 증폭기들(SA1~SAN)은 복수의 매칭 라인들(ML1~MLN)의 전압들을 각각 센싱하여 복수의 매칭 신호들(MAT1~MATN)을 제공할 수 있다. 실시예에 따라서, 센스 증폭기들(SA1~SAN)은 생략될 수도 있고, 도 1의 콘트롤 로직(CLG)에 포함될 수도 있다.
프리차지 회로(TP)는 프리차지 신호(PRCH)에 응답하여 복수의 매칭 라인들(ML1~MLN)을 프리차지 전압(VPR)으로 프리차지할 수 있다. 도 2에는 피모스(PMOS) 트랜지스터로 구현된 하나의 프리차지 회로(TP)가 복수의 매칭 라인들(ML1~MLN)을 공통으로 프리차지하는 구성이 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 하나의 매칭 라인마다 하나의 프리차지 회로가 배치될 수도 있다. 프리차지 회로(TP)의 구성은 다양하게 구현될 수 있다.
도 2는 내용 주소화 메모리(1010)의 단순화된 구성을 도시하고 있다. 제1 내지 제K 비트들(B1~BK)을 포함하는 탐색 데이터(SDT)가 제1 내지 제K 탐색 라인들(SL1~SLK)을 통하여 브로드캐스팅되고, 복수의 캠 셀들(C11~CNK)에 저장된 복수의 엔트리 데이터들(ENT1~ENTN)과 탐색 데이터(SDT)의 각 비교 결과가 복수의 매칭 라인들(ML1~MLN)을 통해 복수의 엔트리 데이터들(ENT1~ENTN)로 제공된다.
상기 비교 결과는 탐색 데이터(SDT)의 비교 대상 비트들이 각 엔트리 데이터(ENTi)의 상응하는 비트들과 일치하는 경우에는 각 매칭 신호(MATi)는 매치 경우(match case)를 나타내는 제1 논리 레벨(예를 들어, 논리 하이 레벨)을 갖고 불일치하는 경우에는 각 매칭 신호(MATi)는 미스매치 경우(mismatch case)를 나타내는 제2 논리 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있다. 본 개시에서 논리 하이 레벨은 1의 값과 동일하고 논리 로우 레벨은 0의 값과 동일한 의미로 사용될 수 있다.
내용 주소화 메모리(1010)의 탐색 동작은 탐색 라인 프리차지 동작, 매칭 라인 프리차지 동작 및 비교 동작을 포함할 수 있다. 예를 들어, 캠 셀들이 도 5에 도시된 NOR 타입의 구성을 갖는 경우에, 먼저 각각의 캠 셀에 포함된 풀다운 경로들을 디스에이블시켜 탐색 라인들이 접지와 연결되지 않도록 탐색 라인들을 논리 로우 레벨로 프리차지한다. 이와 같이 풀다운 경로들이 디스에이블된 상태에서 프리차지 회로를 이용하여 매칭 라인들을 논리 하이 레벨로 프리차지한다. 마지막으로 탐색 라인들에 탐색 데이터의 비트 값들이 인가됨으로써 비교 동작이 수행된다.
매치 경우에는 매칭 라인에 연결된 모든 캠 셀들의 풀다운 경로들이 디스에이블되고 매치 라인은 프리차지된 논리 하이 레벨을 유지한다. 즉 매칭 신호는 논리 하이 레벨 또는 1의 값을 가진다.
미스매치 경우에는 매칭 라인에 연결된 캠 셀들 중 적어도 하나의 풀다운 경로가 인에이블되고 매치 라인은 접지 전압 레벨로 디스차지된다. 즉 매칭 신호는 논리 로우 레벨 또는 0의 값을 가진다.
도 3a, 3b, 4a 및 4b는 본 발명의 실시예들에 따른 탐색 회로의 부분 탐색 동작의 예들을 나타내는 도면들이다.
도 3a, 3b, 4a 및 4b에는 도시 및 설명의 편의상 하나의 행에 상응하는 6비트 구성이 도시되어 있지만, 상기 비트 수는 다양하게 변경될 수 있음을 이해할 수 있을 것이다.
엔트리 데이터(ENT)의 제1 내지 제6 비트들이 제1 내지 제6 캠 셀들(C1~C6)에 저장되고 탐색 데이터(SDT)의 제1 내지 제6 비트들(B1~B6)이 제1 내지 제6 탐색 라인들(SL1~SL6)을 통해 제1 내지 제6 비트들이 제1 내지 제6 캠 셀들(C1~C6)에 각각 인가된다. 예시적으로, 제6 내지 제1 캠 셀들(C6~C1)은 순차적으로 0, 1, 1, 0, 1, 0의 값들을 갖는 경우가 도시되어 있다.
탐색 데이터(SDT)의 상기 제1 내지 제6 비트들 중에서 전술한 비교 대상 비트들을 제외한 나머지 비트들은 비교 제외 비트들이라 칭할 수 있다. 비교 대상 비트들에는 탐색 조건에 따라서 0의 값 또는 1의 값이 인가되고 비교 제외 비트들에는 돈케어 값(don't care value)(DCV)이 인가될 수 있다. 여기서 돈케어 값(DCV)은 캠 셀에 저장된 비트 값에 관계 없이 캠 셀의 풀다운 경로를 디스에이블시킬 수 있는 값을 나타내며, 돈케어 값(DCV)은 캠 셀의 구성에 따라서 다양한 방법으로 구현될 수 있다.
도 3a 및 3b는 매치 경우에 상응하는 부분 탐색 동작들을 나타내다.
도3a를 참조하면, 탐색 데이터(SDT)의 제6 비트(B6) 및 제5 비트(B5)가 비교 대상 비트들에 해당하고, 제4 비트(B4), 제3 비트(B3), 제2 비트(B2) 및 제1 비트(B1)가 비교 제외 비트들에 해당한다. 비교 제외 비트들(B4, B3, B2, B1)은 비교 결과, 즉 매칭 신호(MAT)의 논리 레벨 또는 값에 영향을 미치지 않는다. 결과적으로 탐색 데이터(SDT)의 비교 대상 비트들(B6, B5)이 엔트리 데이터(ENT)의 상응하는 비트들과 각각 일치하므로, 매칭 신호(MAT)는 매치 경우를 나타내는 1의 값을 갖는다.
도3b를 참조하면, 탐색 데이터(SDT)의 제5 비트(B5), 제3 비트(B3) 및 제2 비트(B2)가 비교 대상 비트들에 해당하고, 제6 비트(B6), 제4 비트(B4) 및 제1 비트(B1)가 비교 제외 비트들에 해당한다. 비교 제외 비트들(B6, B4, B1)은 매칭 신호(MAT)의 값에 영향을 미치지 않는다. 결과적으로 탐색 데이터(SDT)의 비교 대상 비트들(B5, B3, B2)이 엔트리 데이터(ENT)의 상응하는 비트들과 각각 일치하므로, 매칭 신호(MAT)는 매치 경우를 나타내는 1의 값을 갖는다.
도 4a 및 4b는 미스매치 경우에 상응하는 부분 탐색 동작들을 나타내다.
도4a를 참조하면, 탐색 데이터(SDT)의 제6 비트(B6), 제5 비트(B5), 제4 비트(B4) 및 제3 비트(B3)가 비교 대상 비트들에 해당하고, 제2 비트(B2) 및 제1 비트(B1)가 비교 제외 비트들에 해당한다. 비교 제외 비트들(B2, B1)은 매칭 신호(MAT)의 논리 레벨 또는 값에 영향을 미치지 않는다. 결과적으로 탐색 데이터(SDT)의 비교 대상 비트들(B6, B5, B4, B3) 중에서 적어도 하나의 비트, 즉 제3 비트(B3)가 엔트리 데이터(ENT)의 제3 비트와 일치하지 않으므로, 매칭 신호(MAT)는 미스매치 경우를 나타내는 0의 값을 갖는다.
도4b를 참조하면, 탐색 데이터(SDT)의 제4 비트(B4) 및 제2 비트(B2)가 비교 대상 비트들에 해당하고, 제6 비트(B6), 제5 비트(B5), 제3 비트(B3) 및 제1 비트(B1)가 비교 제외 비트들에 해당한다. 비교 제외 비트들(B6, B5, B3, B1)은 매칭 신호(MAT)의 값에 영향을 미치지 않는다. 결과적으로 탐색 데이터(SDT)의 비교 대상 비트들(B4, B2) 중 적어도 하나의 비트, 즉 제4 비트(B4)가 엔트리 데이터(ENT)의 제4 비트와 일치하지 않으므로, 매칭 신호(MAT)는 미스매치 경우를 나타내는 0의 값을 갖는다.
도 3a 내지 4b에 도시한 바와 같은 각각의 부분 탐색 동작의 또는 복수의 부분 탐색 동작들의 조합 또는 시퀀스를 통하여 다양한 탐색 조건을 구현할 수 있다.
도 5는 내용 주소화 메모리에 포함되는 캠 셀의 일 실시예를 나타내는 회로도이다.
도 5에는 SRAM(static random access memory) 셀을 변형한 NOR 타입의 캠 셀이 도시되어 있다. 본 발명의 실시예들이 도 5에 도시된 구성에 한정되는 것은 아니다.
도 5를 참조하면, 캠 셀은 래치를 형성하는 제1 및 제2 인버터들(INV1, INV2)과 제1 내지 제6 NMOS 트랜지스터들(T1~T6)을 포함하여 구현될 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 캠 셀의 독출 동작 및 기입 동작에 관련된 것으로서, 도 1의 독출-기입 회로(RWC)에 의해 구동되는 워드 라인(WL)의 전압에 기초하여 노말 비트 라인(BL) 및 상보 비트 라인(/BL)을 래치 노드(N) 및 반전 노드(/N)에 각각 전기적으로 연결한다. 독출 동작에서는 래치 노드(N) 및 반전 노드(/N)의 노말 비트 값(D) 및 반전 비트 값(/D)이 노말 비트 라인(BL) 및 상보 비트 라인(/BL)을 통하여 독출-기입 회로(RWC)로 제공될 수 있다. 기입 동작에서는 독출-기입 회로(RWC)에 의해 노말 비트 라인(BL) 및 상보 비트 라인(/BL)에 로딩된 노말 비트 값(D) 및 반전 비트 값(/D)이 래치 노드(N) 및 반전 노드(/N)에 각각 저장될 수 있다. 상기 기입 동작 및 상기 독출 동작은 일반적인 SRAM 셀과 동일하며, 이하 SRAM 셀의 일반적인 구성 및 동작에 관한 사항은 도시 및 설명을 생략한다.
제1 트랜지스터(T1)는 반전 노드(/N)에 저장된 반전 비트 값(/D)에 응답하여 턴온되고, 제2 트랜지스터(T2)는 래치 노드(N)에 저장된 노말 비트 값(D)에 응답하여 턴온된다. 제3 트랜지스터(T3)는 노말 탐색 라인(SL)에 인가되는 비트 값에 응답하여 턴온되고, 제4 트랜지스터(T4)는 상보 탐색 라인(/SL)에 인가되는 비트 값에 응답하여 턴온된다.
도 5의 NOR 타입의 캠 셀은 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 포함하는 제1 풀다운 경로 및 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)를 포함하는 제2 풀다운 경로를 포함한다. 전술한 바와 같이, 매칭 라인(ML)이 논리 하이 레벨로 프리차지된다. 이 후에 노말 탐색 라인(SL) 및 상보 탐색 라인(/SL)에 인가되는 비트 값들 및 저장된 비트 값들(D, /D)에 따라서 제1 풀다운 경로(T1, T2) 및 제2 풀다운 경로(T2, T4) 중 적어도 하나가 인에이블되면 매칭 라인(ML)은 접지 전압(VSS)으로 디스차지되고, 결과적으로 매칭 라인(ML)의 전압은 1의 값에 상응하는 논리 하이 레벨에서 0의 값에 상응하는 논리 로우 레벨로 천이한다. 제1 풀다운 경로(T1, T2) 및 제2 풀다운 경로(T2, T4)이 모두 디스에이블되는 경우에는 매칭 라인(ML)은 프리차지된 1의 값에 상응하는 논리 하이 레벨을 유지한다.
도 6a, 6b, 7a, 7b, 8a 및 8b는 내용 주소화 메모리에 인가되는 탐색 데이터의 비트 값들을 설명하기 위한 도면들이다.
탐색 데이터의 하나의 비트 값은 노말 탐색 라인(SL)의 비트 값 및 상보 탐색 라인(/SL)의 비트 값의 조합, 즉 (SL, /SL)으로 표현될 수 있다. 또한 캠 셀에 저장된 엔트리 데이터의 하나의 비트 값은 래치 노드(N)의 비트 값(D) 및 반전 노드(/N)의 반전 비트 값(/D)의 조합, 즉 (D, /D)으로 표현될 수 있다.
도 6a 및 6b에는 엔트리 데이터의 하나의 비트가 0의 값에 상응하는 조합, 즉 (D, /D)=(0, 1)을 갖는 경우가 도시되어 있다.
도 6a를 참조하면, 탐색 데이터의 하나의 비트가 0의 값에 상응하는 조합, 즉 (SL, /SL)=(0, 1)이 인가된 경우, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴온되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴오프된다. 결과적으로 제1 풀다운 경로(T1, T3) 및 제2 풀다운 경로(T2, T4)가 모두 디스에이블되고, 매칭 신호(MAT)는 매치 경우를 나타내는 프리차지된 1의 값을 유지한다.
도 6b를 참조하면, 탐색 데이터의 하나의 비트가 1의 값에 상응하는 조합, 즉 (SL, /SL)=(1, 0)이 인가된 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴온되고, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴오프된다. 결과적으로 제2 풀다운 경로(T2, T4)는 디스에이블되지만 제1 풀다운 경로(T1, T3)는 인에이블되고, 매칭 신호(MAT)는 미스매치 경우를 나타내는 0의 값으로 디스차지된다.
도 7a 및 7b에는 엔트리 데이터의 하나의 비트가 1의 값에 상응하는 조합, 즉 (D, /D)=(1, 0)을 갖는 경우가 도시되어 있다.
도 7a를 참조하면, 탐색 데이터의 하나의 비트가 1의 값에 상응하는 조합, 즉 (SL, /SL)=(1, 0)이 인가된 경우, 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴오프되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 결과적으로 제1 풀다운 경로(T1, T3) 및 제2 풀다운 경로(T2, T4)가 모두 디스에이블되고, 매칭 신호(MAT)는 매치 경우를 나타내는 프리차지된 1의 값을 유지한다.
도 7b를 참조하면, 탐색 데이터의 하나의 비트가 0의 값에 상응하는 조합, 즉 (SL, /SL)=(0, 1)이 인가된 경우, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴오프되고, 제2 트랜지스터(T2) 및 제4 트랜지스터(T4)가 턴온된다. 결과적으로 제1 풀다운 경로(T1, T3)는 디스에이블되지만, 제2 풀다운 경로(T2, T4)가 인에이블되어, 매칭 신호(MAT)는 미스매치 경우를 나타내는 0의 값으로 디스차지된다.
도 8a 및 8b에는 탐색 데이터의 하나의 비트가 돈케어 값 상응하는 조합, 즉 (S, /S)=(0, 0)을 갖는 경우가 도시되어 있다. 도 8a는 엔트리 데이터의 하나의 비트가 0의 값에 상응하는 조합, 즉 (D, /D)=(0, 1)을 갖는 경우를 나타내고, 도 8b는 엔트리 데이터의 하나의 비트가 1의 값에 상응하는 조합, 즉 (D, /D)=(1, 0)을 갖는 경우를 나타낸다.
도 8a 및 8b를 참조하면, 노말 탐색 라인(SL) 및 상보 탐색 라인(/SL)에는 모두 0의 값이 인가되므로 제3 트랜지스터(T2) 및 제4 트랜지스터(T4)는 저장된 엔트리 데이터의 비트 값에 관계 없이 항상 턴오프된다. 따라서, 돈케어 값에 상응하는 조합 (S, /S)=(0, 0)이 인가되는 경우에는, 저장된 엔트리 데이터의 비트 값에 관계 없이 제1 풀다운 경로(T1, T3) 및 제2 풀다운 경로(T2, T4)가 모두 디스에이블되고 매칭 신호(MAT)는 1의 값을 유지한다.
이와 같이, 탐색 데이터의 비트들 중 비교 대상 비트들에 대해서는, 도 6a, 6b, 7a 및 7b를 참조하여 설명한 바와 같이, 노말 탐색 라인(SL) 및 상보 탐색 라인(/SL) 중 하나에는 0의 값을 인가하고 다른 하나에는 1의 값을 인가할 수 있다. 한편, 상기 탐색 데이터의 비트들 중 상기 비교 대상 비트들 이외의 비교 제외 비트들에 대해서는, 도 8a 및 8b를 참조하여 설명한 바와 같이, 노말 탐색 라인(SL) 및 상보 탐색 라인(/SL)에 동일하게 0의 값을 인가할 수 있다. 캠 셀의 구성에 따라서, 비교 제외 비트들에 대해서 노말 탐색 라인(SL) 및 상보 탐색 라인(/SL)에 동일하게 1의 값을 인가할 수 있다. 예를 들어, 캠 셀이 매칭 라인을 0의 값으로 프리차지하고 미스매치의 경우 풀업 경로들을 인에이블 시키는 구조를 갖는 경우, 노말 탐색 라인(SL) 및 상보 탐색 라인(/SL)에 동일하게 1의 값을 인가함으로써 캠 셀에 저장된 비트 값에 관계 없이 상기 풀업 경로들을 디스에이블시킬 수 있다.
이하, 도 9 내지 14b를 참조하여, 본 발명의 실시예들에 따른 1-비트 누적 탐색 동작을 설명한다. 상기 1-비트 누적 탐색 동작은 탐색 데이터의 비교 대상 비트들을 최상위 비트에 상응하는 제K 비트부터 하위 비트 방향으로 1개씩 순차적으로 증가시키면서 전술한 바와 같은 부분 탐색 동작을 반복하여 수행하는 것을 말한다. 상기 1-비트 누적 탐색 동작을 통하여 내용 주소화 메모리에 저장된 복수의 엔트리 데이터들 중 최대 엔트리 데이터 또는 최소 엔트리 데이터를 타겟 엔트리 테이터로서 결정할 수 있다.
도 9는 본 발명의 실시예들에 따른 탐색 회로의 최대 엔트리 탐색 동작의 일 실시예를 나타내는 순서도이다.
도 9를 참조하면, 먼저 i의 값을 1로 초기화한다(S101). 탐색 데이터의 제(K-i+1) 비트를 1의 값으로 설정하고 탐색 데이터의 제1 내지 제(K-i) 비트들을 돈케어 값(DCV)으로 설정한다(S102). 이와 같이 탐색 데이터의 비교 대상 비트들 및 비교 제외 비트들을 설정한 후에 i번째 부분 탐색 동작(PCOi)을 수행한다(S103).
결과적으로, i의 값이 1인 경우를 보면, 1의 값을 갖는 제K 비트를 상기 비교 대상 비트로서 상기 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작(OPR1)을 수행한다(S103).
매칭 신호들 중 적어도 하나의 매칭 신호(MAT)가 활성화된 경우(예를 들어, 매치 경우를 나타내는 1의 값을 갖는 경우)(S104: YES), 탐색 데이터의 제(K-i+1) 비트를 1의 값으로 설정한다(S105). 매칭 신호들이 모두 비활성화된 경우(예를 들어, 미스매치 경우를 나타내는 0의 값을 갖는 경우)(S104: NO), 탐색 데이터의 제(K-i+1) 비트를 0의 값으로 설정한다(S106). 이후, i를 1만큼 증가시키고(S109), 이와 같은 단계들(102~106)을 반복한다.
이와 같이, 비교 대상 비트들의 개수가 i개에 해당하는 i번째 부분 탐색 동작(PCOi)에 의한 매칭 신호들에 기초하여 비교 대상 비트들의 개수가 (i+1)개에 해당하는 (i+1)번째 부분 탐색 동작(PCO(i+1))의 비교 대상 비트들의 값들을 결정할 수 있다.
다시 말해, 타겟 엔트리 데이터가 최대 엔트리 데이터에 상응하는 경우, i번째 부분 탐색 동작(PCOi)에서 복수의 매칭 신호들 중 적어도 하나가 활성화된 경우 단계 S105에 따라서 제(K-i+1) 비트를 1의 값으로 설정하고, i번째 부분 탐색 동작(PCOi)에서 복수의 매칭 신호들이 모두 비활성화된 경우 단계 S106에 따라서 제(K-i+1) 비트를 0의 값으로 설정할 수 있다. 한편 i가 1만큼 증가된 후 단계 S102에 따라서 제(K-i) 비트를 1의 값으로 설정할 수 있다. 이와 같이 제K 내지 제(K-i+1) 비트들에 상응하는 비교 대상 비트들을 내용 주소화 메모리에 인가하여 (i+1)번째 부분 탐색 동작(PCO(i+1))을 수행하는 방식으로 두 번째 이후의 부분 탐색 동작들을 순차적으로 수행할 수 있다.
이러한 순환적인 단계들(S102~S106, S109)은 매칭 신호들 중 하나의 매칭 신호만이 활성화되기 전까지(S107: NO) 반복하여 수행될 수 있다. i번째 부분 탐색 동작(PCOi)에서 복수의 매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우, (i+1)번째 부분 탐색 동작(PCO(i+1)) 이후의 부분 탐색 동작들을 생략할 수 있다.
매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우(S107: YES), 상기 하나의 매칭 신호에 해당하는 엔트리 데이터를 상기 최대 엔트리 데이터로 결정하고, 최대 엔트리 탐색 동작의 결과를 출력할 수 있다(S108). 상기 결과는 최대 엔트리 데이터 및/또는 최대 엔트리 데이터의 위치 정보를 포함할 수 있다.
도 10a 및 10b는 도 9의 최대 엔트리 탐색 동작의 일 예를 나타내는 도면들이다.
도 10a는 내용 주소화 메모리에 저장되는 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 일 예를 나타낸다. 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 각각은 최상위 비트에 해당하는 제6 비트(B6) 내지 최하위 비트에 해당하는 제1 비트(B1)에 해당하는 6개의 비트들을 포함할 수 있다. 도 10a에 도시된 엔트리 데이터들의 개수 및 비트 수는 도시 및 설명의 편의를 위한 예시적인 것이며, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
도 10b는 도 10a의 데이터에 상응하는 최대 엔트리 탐색 동작을 나타낸다.
도 10a 및 10b를 참조하면, 1의 값을 갖는 제6 비트(B6)를 비교 대상 비트로서 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작(PCO1)을 수행한다. 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 제6 비트(B6)는 모두 0이므로 제1 내지 제5 매칭 신호들(MAT1~MAT5)은 모두 미스매치 경우를 나타내는 0의 값을 갖는다.
첫번째 부분 탐색 동작(PCO1)의 결과 모든 매칭 신호들이 비활성화된 경우에 해당하므로 제6 비트(B6)를 0의 값으로 설정하고 제5 비트(B5)를 1의 값으로 설정한 후 제6 및 제5 비트들(B6, B5)을 2개의 비교 대상 비트들로서 내용 주소화 메모리에 인가하여 두번째 부분 탐색 동작(PCO2)을 수행한다.
두번째 부분 탐색 동작(PCO2)의 결과 제2 매칭 신호(MAT2)만이 매치 경우를 나타내는 1의 값으로 활성화되었으므로, 제2 매칭 신호(MAT2)에 상응하는 제2 엔트리 데이터(ENT2)를 최대 엔트리 데이터(MAXENT)로 결정한다.
도 11a 및 11b는 도 9의 최대 엔트리 탐색 동작의 다른 예를 나타내는 도면들이다.
도 11a는 내용 주소화 메모리에 저장되는 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 일 예를 나타내고, 도 11b는 도 11a의 데이터에 상응하는 최대 엔트리 탐색 동작을 나타낸다.
도 11a 및 11b를 참조하면, 1의 값을 갖는 제6 비트(B6)를 비교 대상 비트로서 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작(PCO1)을 수행한다. 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 제6 비트(B6)는 모두 0이므로 제1 내지 제5 매칭 신호들(MAT1~MAT5)은 모두 미스매치 경우를 나타내는 0의 값을 갖는다.
첫번째 부분 탐색 동작(PCO1)의 결과 모든 매칭 신호들이 비활성화된 경우에 해당하므로 제6 비트(B6)를 0의 값으로 설정하고 제5 비트(B5)를 1의 값으로 설정한 후 제6 및 제5 비트들(B6, B5)을 2개의 비교 대상 비트들로서 내용 주소화 메모리에 인가하여 두번째 부분 탐색 동작(PCO2)을 수행한다.
두번째 부분 탐색 동작(PCO2)의 결과 제2 매칭 신호(MAT2) 및 제4 매칭 신호(MAT4)가 매치 경우를 나타내는 1의 값으로 활성화되었으므로, 제5 비트(B5)를 1의 값으로 설정하고, 제4 비트(B4)를 1의 값으로 설정한 후 제6, 제5 및 제4 비트들(B6, B5, B4)을 3개의 비교 대상 비트들로서 내용 주소화 메모리에 인가하여 세번째 부분 탐색 동작(PCO3)을 수행한다.
세번째 부분 탐색 동작(PCO3)의 결과 모든 매칭 신호들이 비활성화된 경우에 해당하므로 제4 비트(B4)를 0의 값으로 설정하고 제3 비트를 1의 값으로 설정한 후 제6 내지 제3 비트들(B6~B3)을 4개의 비교 대상 비트들로서 내용 주소화 메모리에 인가하여 네번째 부분 탐색 동작(PCO4)을 수행한다.
네번째 부분 탐색 동작(PCO4)의 결과 제2 매칭 신호(MAT2)만이 매치 경우를 나타내는 1의 값으로 활성화되었으므로, 제2 매칭 신호(MAT2)에 상응하는 제2 엔트리 데이터(ENT2)를 최대 엔트리 데이터(MAXENT)로 결정한다.
도 12는 본 발명의 실시예들에 따른 탐색 회로의 최소 엔트리 탐색 동작의 일 실시예를 나타내는 순서도이다.
도 12를 참조하면, 먼저 i의 값을 1로 초기화한다(S201). 탐색 데이터의 제(K-i+1) 비트를 0의 값으로 설정하고 탐색 데이터의 제1 내지 제(K-i) 비트들을 돈케어 값(DCV)으로 설정한다(S202). 이와 같이 탐색 데이터의 비교 대상 비트들 및 비교 제외 비트들을 설정한 후에 i번째 부분 탐색 동작(PCOi)을 수행한다(S203).
결과적으로, i의 값이 1인 경우를 보면, 0의 값을 갖는 제K 비트를 상기 비교 대상 비트로서 상기 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작(OPR1)을 수행한다(S203).
매칭 신호들 중 적어도 하나의 매칭 신호(MAT)가 활성화된 경우(예를 들어, 매치 경우를 나타내는 1의 값을 갖는 경우)(S204: YES), 탐색 데이터의 제(K-i+1) 비트를 0의 값으로 설정한다(S205). 매칭 신호들이 모두 비활성화된 경우(예를 들어, 미스매치 경우를 나타내는 0의 값을 갖는 경우)(S204: NO), 탐색 데이터의 제(K-i+1) 비트를 1의 값으로 설정한다(S206). 이후, i를 1만큼 증가시키고(S209), 이와 같은 단계들(202~206)을 반복한다.
이와 같이, 비교 대상 비트들의 개수가 i개에 해당하는 i번째 부분 탐색 동작(PCOi)에 의한 매칭 신호들에 기초하여 비교 대상 비트들의 개수가 (i+1)개에 해당하는 (i+1)번째 부분 탐색 동작(PCO(i+1))의 비교 대상 비트들의 값들을 결정할 수 있다.
다시 말해, 타겟 엔트리 데이터가 최대 엔트리 데이터에 상응하는 경우, i번째 부분 탐색 동작(PCOi)에서 복수의 매칭 신호들 중 적어도 하나가 활성화된 경우 단계 S205에 따라서 제(K-i+1) 비트를 0의 값으로 설정하고, i번째 부분 탐색 동작(PCOi)에서 복수의 매칭 신호들이 모두 비활성화된 경우 단계 S206에 따라서 제(K-i+1) 비트를 1의 값으로 설정할 수 있다. 한편 i가 1만큼 증가된 후 단계 S202에 따라서 제(K-i) 비트를 0의 값으로 설정할 수 있다. 이와 같이 제K 내지 제(K-i+1) 비트들에 상응하는 비교 대상 비트들을 내용 주소화 메모리에 인가하여 (i+1)번째 부분 탐색 동작(PCO(i+1))을 수행하는 방식으로 두 번째 이후의 부분 탐색 동작들을 순차적으로 수행할 수 있다.
이러한 순환적인 단계들(S202~S206, S209)은 매칭 신호들 중 하나의 매칭 신호만이 활성화되기 전까지(S207: NO) 반복하여 수행될 수 있다. i번째 부분 탐색 동작(PCOi)에서 복수의 매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우, (i+1)번째 부분 탐색 동작(PCO(i+1)) 이후의 부분 탐색 동작들을 생략할 수 있다.
매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우(S207: YES), 상기 하나의 매칭 신호에 해당하는 엔트리 데이터를 상기 최소 엔트리 데이터로 결정하고, 최소 엔트리 탐색 동작의 결과를 출력할 수 있다(S208). 상기 결과는 최소 엔트리 데이터 및/또는 최소 엔트리 데이터의 위치 정보를 포함할 수 있다.
도 13a 및 13b는 도 12의 최대 엔트리 탐색 동작의 일 예를 나타내는 도면들이다.
도 13a는 내용 주소화 메모리에 저장되는 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 일 예를 나타내고, 도 13b는 도 13a의 데이터에 상응하는 최소 엔트리 탐색 동작을 나타낸다.
도 13a 및 13b를 참조하면, 0의 값을 갖는 제6 비트(B6)를 비교 대상 비트로서 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작(PCO1)을 수행한다. 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 제6 비트(B6)는 모두 0이므로 제1 내지 제5 매칭 신호들(MAT1~MAT5)은 모두 매치 경우를 나타내는 1의 값을 갖는다.
첫번째 부분 탐색 동작(PCO1)의 결과 적어도 하나의 매칭 신호가 비활성화된 경우에 해당하므로 제6 비트(B6)를 0의 값으로 설정하고 제5 비트를 0의 값으로 설정한 후 제6 및 제5 비트들(B6, B5)을 2개의 비교 대상 비트들로서 내용 주소화 메모리에 인가하여 두번째 부분 탐색 동작(PCO2)을 수행한다.
두번째 부분 탐색 동작(PCO2) 및 세번째 부분 탐색 동작(PCO3)의 결과 하나의 매칭 신호가 비활성화된 경우에 해당하므로, 제6 내지 제3 비트들(B6~B3)을 모두 0의 값으로 설정하고 네번째 부분 탐색 동작(PCO4)을 수행한다.
네번째 부분 탐색 동작(PCO4)의 결과 제1 매칭 신호(MAT1)만이 매치 경우를 나타내는 1의 값으로 활성화되었으므로, 제1 매칭 신호(MAT1)에 상응하는 제1 엔트리 데이터(ENT1)를 최소 엔트리 데이터(MINENT)로 결정한다.
도 14a 및 14b는 도 12의 최소 엔트리 탐색 동작의 다른 예를 나타내는 도면들이다.
도 14a는 내용 주소화 메모리에 저장되는 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 일 예를 나타내고, 도 14b는 도 14a의 데이터에 상응하는 최소 엔트리 탐색 동작을 나타낸다.
도 14a 및 14b를 참조하면, 0의 값을 갖는 제6 비트(B6)를 비교 대상 비트로서 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작(PCO1)을 수행한다. 제1 내지 제5 엔트리 데이터들(ENT1~ENT5)의 제6 비트(B6)는 모두 0이므로 제1 내지 제5 매칭 신호들(MAT1~MAT5)은 모두 매치 경우를 나타내는 1의 값을 갖는다.
첫번째 부분 탐색 동작(PCO1)의 결과 적어도 하나의 매칭 신호가 비활성화된 경우에 해당하므로 제6 비트(B6)를 0의 값으로 설정하고 제5 비트를 0의 값으로 설정한 후 제6 및 제5 비트들(B6, B5)을 2개의 비교 대상 비트들로서 내용 주소화 메모리에 인가하여 두번째 부분 탐색 동작(PCO2)을 수행한다.
두번째 부분 탐색 동작(PCO2) 및 세번째 부분 탐색 동작(PCO3)의 결과 하나의 매칭 신호가 비활성화된 경우에 해당하므로, 제6 내지 제3 비트들(B6~B3)을 모두 0의 값으로 설정하고 네번째 부분 탐색 동작(PCO4)을 수행한다.
네번째 부분 탐색 동작(PCO4)의 결과 제1 내지 제5 매칭 신호들(MAT1~MAT5)이 모두 미스매치 경우를 나타내는 0의 값으로 비활성화되었으므로, 제3 비트(B3)를 1의 값으로 설정하고 제2 비트(B2)를 0의 값으로 설정한 후 다섯번째 부분 탐색 동작(PCO5)을 수행한다.
다섯번째 부분 탐색 동작(PCO5)의 결과 제3 매칭 신호(MAT3)만이 매치 경우를 나타내는 1의 값으로 활성화되었으므로, 제3 매칭 신호(MAT3)에 상응하는 제3 엔트리 데이터(ENT3)를 최소 엔트리 데이터(MINENT)로 결정한다.
도 15 및 16은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 도면들이다.
도 15를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(100) 및 메모리 장치(200)를 포함한다. 메모리 콘트롤러(100)와 메모리 장치(200)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 액세스 어드레스(ADDR), 클록 신호(CLK), 해머 어드레스(HADD) 등을 전송하기 위한 콘트롤 버스(21) 및 데이터를 전송하기 위한 데이터 버스(22)를 통하여 연결될 수 있다. 코맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(100)는 메모리 장치(200)를 제어하기 위한 코맨드 신호(CMD)를 발생하고, 메모리 콘트롤러(100)의 제어에 따라서 메모리 장치(200)에 데이터(DATA)가 기입되거나 메모리 장치(200)로부터 데이터(DATA)가 독출될 수 있다.
메모리 장치(200)는 해머 어드레스(HADD)를 제공하는 해머 어드레스 관리 회로(HMMAG)(300) 및 제공된 해머 어드레스(HADD)에 기초하여 해머 리프레쉬 동작을 수행하는 리프레쉬 콘트롤러 (RFCON)(400)를 포함할 수 있다.
도 16을 참조하면, 메모리 시스템(11)은 콘트롤 버스(23) 및 데이터 버스(24)를 통하여 연결메모리 콘트롤러(101) 및 메모리 장치(201)를 포함한다.
도 15의 메모리 시스템(10)과 비교하여, 도 16의 메모리 시스템(11)은 메모리 콘트롤러(101)가 해머 어드레스(HADD)를 제공하는 해머 어드레스 관리 회로(HMMAG)(301)를 포함하고 메모리 장치(201)가 제공된 해머 어드레스(HADD)에 기초하여 해머 리프레쉬 동작을 수행하는 리프레쉬 콘트롤러(RFCON)(401)를 포함한다. 이 경우, 해머 어드레스(HADD)의 검출 및 리프레쉬 수행을 메모리 콘트롤러(101) 및 메모리 장치(201)에서 각각 수행하여 해머 리프레쉬 동작에 관한 부담(burden)을 분산함으로써 메모리 장치(201)의 사이즈를 감소하고 시스템(11)의 전체적인 성능을 향상시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 해머 어드레스 관리 회로를 나타내는 블록도이다.
도 17을 참조하면, 해머 어드레스 관리 회로(300)는 내용 주소화 메모리(1010), 캠(CAM, content addressable memory) 콘트롤러(CAMCON)(1020), 어드레스 저장부(2010) 및 어드레스 콘트롤러(ADDCON)(2020)를 포함한다.
어드레스 저장부(2020)는 액세스 어드레스 신호(ADDR)에 기초하여 복수의 행 어드레스들(ADD1~ADDN)을 저장한다. 내용 주소화 메모리(1010)는 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하고 복수의 행 어드레스들(ADD1~ADDN)의 액세스 회수들을 각각 나타내는 액세스 카운트 데이터들(ENT1~ENTN)을 저장하는 복수의 캠 셀들을 포함한다. 내용 주소화 메모리(1010)는 복수의 액세스 카운트 데이터(ENT1~ENTN)들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공한다.
캠 콘트롤러(1020)는 상기 복수의 매칭 신호들에 기초하여 상기 복수의 액세스 카운트 데이터들(ENT1~ENTN) 중 타겟 카운트 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 내용 주소화 메모리(1010)에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 액세스 카운트 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행한다.
어드레스 콘트롤러(2020)는 상기 타겟 카운트 데이터의 탐색 결과에 기초하여 어드레스 저장부(2010)에 저장된 복수의 행 어드레스들(ADD1~ADDN) 중에서 해머 어드레스(HADD)를 제공한다.
캠 콘트롤러(1020)는, 부분 탐색 동작을 반복하여 수행하여, 즉 도 9 내지 11b를 참조하여 전술한 바와 같은 최대 엔트리 탐색 동작을 수행하여 복수의 액세스 카운트 데이터들(ENT1~ENTN) 중 최대 카운트 데이터를 상기 타겟 카운트 데이터로 결정한다. 어드레스 콘트롤러(2020)는, 캠 콘트롤러(1020)로부터 제공되는 최대 카운트 데이터의 위치 정보(MAXPT)에 기초하여 어드레스 저장부(2010)에 저장된 복수의 행 어드레스들(ADD1~ADDN) 중에서 상기 최대 카운트 데이터에 상응하는 행 어드레스를 해머 어드레스(HADD)로서 제공한다.
한편, 캠 콘트롤러(1020)는, 부분 탐색 동작을 반복하여 수행하여, 즉 도 12 내지 14b를 참조하여 전술한 바와 같은 최소 엔트리 탐색 동작을 수행하여 복수의 액세스 카운트 데이터들(ENT1~ENTN) 중 최소 카운트 데이터를 상기 타겟 카운트 데이터로 결정한다. 어드레스 콘트롤러(2020)는, 어드레스 저장부(2010)에 저장된 복수의 행 어드레스들(ADD1~ADDN) 중에서 상기 최소 카운트 데이터에 상응하는 행 어드레스를 새로운 행 어드레스로 대체할 수 있다. 즉 최소 카운트 데이터에 상응하는 행 어드레스는 집중적으로 액세스되는 해머 어드레스의 가능성이 낮은 것으로 판단하고 관리 대상에서 배제할 수 있다.
한편, 캠 콘트롤러(1020)는 어드레스 콘트롤러(2020)로부터 제공되는 액세스 정보(ADDPT, NEWADD)에 기초하여 액세스 카운트 데이터들(ENT1~ENTN)의 값들을 증가시키거나 초기화할 수 있다.
종래에는 액세스 카운트 데이터들의 값들을 저장하는 카운터 회로들 및 액세스 카운트 데이터들의 값들 중 최대값 및/또는 최소값을 판별하기 위한 비교기들을 포함한다. 메모리 장치의 집적도가 증가할수록 저장해야 할 액세스 카운트 데이터들의 개수 및 비트 수가 증가하고, 많은 개수 및 큰 사이즈의 카운터 회로들 및 비교기들이 요구된다. 이와 같은 회로들은 메모리 장치의 사이즈를 증가시키고 설계 마진을 감소시킨다.
본 발명의 실시예들에 따른 해머 어드레스 관리 회로는 저장된 데이터들 사이의 비교 기능을 내용 주소화 메모리에 대한 부분 탐색 동작 및 복수의 부분 탐색 동작들의 조합으로 대체함으로써 메모리 장치의 사이즈를 감소하고 해머 리프레쉬 동작의 효율을 향상시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치에 포함되는 리프레쉬 콘트롤러의 일 실시예를 나타내는 블록도이다.
도 8을 참조하면, 리프레쉬 콘트롤러(400)는 타이밍 콘트롤러(timing controller)(410), 리프레쉬 카운터(refresh counter)(420) 및 어드레스 발생기(address generator)(430)를 포함할 수 있다.
타이밍 콘트롤러(410)는 노말 리프레쉬 동작의 타이밍을 나타내는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 동작의 타이밍을 나타내는 해머 리프레쉬 신호(HREF)를 발생한다. 도 20a, 도 20b 및 도 20c에 도시된 바와 같이 타이밍 콘트롤러(410)는 카운터 리프레쉬 신호(CREF) 및 해머 리프레쉬 신호(HREF)를 선택적으로 활성화할 수 있다. 타이밍 콘트롤러(410)의 동작은 도 20a, 도 20b 및 도 20c를 참조하여 후술한다. 리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)에 동기하여 순차적으로 변화하는 어드레스를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 예를 들어, 리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)가 활성화될 때마다 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킬 수 있다. 이와 같이, 카운터 리프레쉬 어드레스 신호(CRFADD)의 값을 1씩 증가시킴으로써 노말 리프레쉬 동작을 위한 워드라인을 하나씩 순차적으로 선택할 수 있다.
어드레스 발생기(430)는 해머 어드레스 관리 회로(300)로부터 제공되는 해머 어드레스(HADD)를 저장하고, 해머 리프레쉬 신호(HREF)에 동기하여 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 어드레스 발생기(430)는 해머 어드레스 저장부(hammer address storage)(440) 및 매핑부(mapper)(450)를 포함할 수 있다. 해머 어드레스 저장부(440)는 해머 어드레스 관리 회로(300)로부터 제공되는 해머 어드레스(HADD)를 저장한다.
매핑부(450)는 해머 어드레스 저장부(440)로부터 제공되는 해머 어드레스(HADD)에 기초하여 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다. 도 19를 참조하여 설명하는 바와 같이, 해머 리프레쉬 어드레스 신호(HRFADD)는 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스를 나타낸다.
도 19는 워드라인 사이의 커플링에 의한 데이터 손상을 설명하기 위해 메모리 셀 어레이의 일부를 나타내는 도면이다.
도 19에는 메모리 셀 어레이 내에서 행 방향(X)으로 신장되고(extended) 열 방향(Y)으로 인접하여 순차적으로 배열된(arranged) 3개의 워드라인들(WLs-1, WLs, WLs+1), 열 방향(Y)으로 신장되고 행 방향(X)으로 인접하여 순차적으로 배열된 3개의 비트라인들(BLp-1, BLp, BLp+1) 및 이들에 각각 결합된 메모리 셀들(MC)이 도시되어 있다.
예를 들어, 가운데 워드라인(WLs)이 집중적으로 액세스되는 해머 어드레스(HADD)에 상응할 수 있다. 여기서 집중적으로 액세스된다는 것은 워드라인의 액티브 회수가 많거나 액티브 빈도가 높다는 것을 말한다. 해머 워드라인(WLs)이 액세스되어 액티브 및 프리차지되면, 즉 해머 워드라인(WLs)의 전압이 상승 및 하강하면, 인접 워드라인들(WLs-1, WLs+1) 사이에 발생하는 커플링 현상으로 인해 인접 워드라인들(WLs-1, WLs+1)의 전압이 함께 상승 및 하강하면서 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)에 충전된 셀 전하에 영향을 미친다. 해머 워드라인(WLs)가 빈번하게 액세스될수록 인접 워드라인들(WLs-1, WLs+1)에 연결된 메모리 셀들(MC)의 셀 전하가 소실되고 저장된 데이터가 손상될 가능성이 높아진다.
도 18의 어드레스 발생기(430)는 해머 어드레스(HADD)에 상응하는 행(WLs)과 물리적으로 인접하는 행(WLs-1, WLs+1)의 어드레스(HRFADD1, HRFADD2))를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 제공하고, 이러한 해머 리프레쉬 어드레스 신호(HRFADD)에 기초하여 인접 워드라인들(WLs-1, WLs+1)에 대한 해머 리프레쉬 동작을 추가적으로 수행함으로써 집중적인 액세스에 의한 메모리 셀들의 데이터 손상을 방지할 수 있다.
도 20a, 20b 및 20c는 본 발명의 실시예들에 따른 메모리 장치에 포함되는 리프레쉬 콘트롤러의 동작 예들을 나타내는 타이밍도들이다.
도 20a, 도 20b 및 도 20c에는 t1~t19에서 펄스 형태로 활성화되는 리프레쉬 신호(IREF)에 대하여 카운터 리프레쉬 신호(CREF), 해머 리프레쉬 신호(HREF), 카운터 리프레쉬 어드레스 신호(CRFADD) 및 해머 리프레쉬 어드레스 신호(HRFADD)의 발생에 관한 실시예들이 도시되어 있다.
도 18 및 도 20a를 참조하면, 타이밍 콘트롤러(410)는 리프레쉬 신호(IREF)의 활성화 시점들(t1~t19) 중 일부(t1~t4, t6~t10, t12~t16, t18~t19)에 동기하여 카운터 리프레쉬 신호(CREF)를 활성화하고 리프레쉬 신호(IREF)의 활성화 시점들(t1~T19) 중 나머지 일부(t5, t11, t17)에 동기하여 해머 리프레쉬 신호(HREF)를 활성화할 수 있다.
리프레쉬 카운터(420)는 카운터 리프레쉬 신호(CREF)의 활성화 시점들(t1~t4, t6~t10, t12~t16, t18~t19)에 동기하여 순차적으로 변화하는 어드레스(X+1~X+16)를 나타내는 카운터 리프레쉬 어드레스 신호(CRFADD)를 발생한다. 어드레스 발생기(430)는 해머 리프레쉬 신호(HREF)의 활성화 시점들(t5, t11, t17)에 동기하여 전술한 해머 어드레스(HADD)에 상응하는 행과 물리적으로 인접하는 행의 어드레스(Ha, Hb, Hc)를 나타내는 해머 리프레쉬 어드레스 신호(HRFADD)를 발생한다.
도 20a에 도시된 바와 같이, 어드레스 발생기(430)의 매핑부(450)는 인접하는 두 개의 행들 중 하나의 행에 상응하는 어드레스를 제공할 수 있다. 예를 들어, Ha는 시점 t5에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Hb는 시점 t11에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(MXADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 교호적으로(alternatively) 제공할 수 있다.
이하 도 20b 및 20c의 타이밍도들은 도 20a와 유사하므로 중복되는 설명은 생략한다. 도 20a의 경우에는 해머 리프레쉬 신호(HREF)가 활성화되는 시점에서 카운터 리프레쉬 신호(CREF)가 비활성화되지만, 도 20b에 도시된 바와 같이 카운터 리프레쉬 신호(CREF)는 해머 리프레쉬 신호(HREF)에 관계없이 주기적으로 활성화될 수 있다.
한편, 도 20c에 도시된 바와 같이, 어드레스 발생기(430)의 매핑부(450)는 인접하는 두 개의 행들에 상응하는 어드레스들을 순차적으로 제공할 수 있다. 예를 들어, Ha1은 시점 t5에서의 해머 어드레스보다 1만큼 작은 어드레스이고, Ha2는 시점 t5에서의 해머 어드레스보다 1만큼 큰 어드레스로 제공하는 것과 같이, 해머 어드레스(MXADD)가 활성화되는 시점마다 해머 어드레스보다 큰 어드레스 및 작은 어드레스를 순차적으로 (sequentially) 제공할 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 모바일 시스템을 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다.
일 실시예에서, 도 15를 참조하여 설명한 바와 같이 메모리 장치(1230)는 해머 어드레스 관리 회로(300) 및 리프레쉬 콘트롤러(400)를 포함할 수 있다. 다른 실시예에서, 도 16을 참조하여 설명한 바와 같이 어플리케이션 프로세서(1210)는 해머 어드레스 관리 회로(300)를 포함하고 메모리 장치(1230)는 리프레쉬 콘트롤러(400)를 포함할 수 있다.
해머 어드레스 관리 회로(200)는 도 1 내지 14b를 참조하여 설명한 바와 같은 탐색 회로를 이용하여 액세스 카운트 값들 중 최대값 및 최소값을 효율적으로 탐색하고 해머 어드레스 관리 회로(300)의 사이즈를 감소할 수 있다.
본 발명의 실시예들은 데이터의 탐색 기능이 요구되는 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하는 복수의 엔트리 데이터들을 저장하는 복수의 캠(CAM, content addressable memory) 셀들을 포함하고, 상기 복수의 엔트리 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공하는 내용 주소화 메모리; 및
    상기 복수의 매칭 신호들에 기초하여 상기 복수의 엔트리 데이터들 중 타겟 엔트리 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 엔트리 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행하는 캠 콘트롤러를 포함하는 탐색 회로.
  2. 제1 항에 있어서,
    상기 캠 콘트롤러는,
    상기 타겟 엔트리 데이터가 결정될 때까지 상기 비교 대상 비트들을 변경하면서 상기 부분 탐색 동작을 반복하여 수행하는 것을 특징으로 하는 탐색 회로.
  3. 제1 항에 있어서,
    상기 캠 콘트롤러는,
    상기 비교 대상 비트들을 상기 제K 비트부터 하위 비트 방향으로 1개씩 순차적으로 증가시키면서 상기 부분 탐색 동작을 반복하여 수행하여 상기 복수의 엔트리 데이터들 중 최대 엔트리 데이터 또는 최소 엔트리 데이터를 상기 타겟 엔트리 테이터로서 결정하는 것을 특징으로 하는 탐색 회로.
  4. 제3 항에 있어서,
    상기 캠 콘트롤러는,
    상기 비교 대상 비트들의 개수가 i개에 해당하는 i번째 부분 탐색 동작에 의한 상기 매칭 신호들에 기초하여 상기 비교 대상 비트들의 개수가 (i+1)개에 해당하는 (i+1)번째 부분 탐색 동작의 상기 비교 대상 비트들의 값들을 결정하는 것을 특징으로 하는 탐색 회로.
  5. 제4 항에 있어서,
    상기 캠 콘트롤러는,
    상기 i번째 부분 탐색 동작에서 상기 복수의 매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우, 상기 (i+1)번째 부분 탐색 동작 이후의 부분 탐색 동작들을 생략하는 것을 특징으로 하는 탐색 회로.
  6. 제3 항에 있어서,
    상기 캠 콘트롤러는,
    상기 타겟 엔트리 데이터가 상기 최대 엔트리 데이터에 상응하는 경우, 1의 값을 갖는 상기 제K 비트를 상기 비교 대상 비트로서 상기 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작을 수행하는 것을 특징으로 하는 탐색 회로.
  7. 제6 항에 있어서,
    상기 캠 콘트롤러는,
    상기 타겟 엔트리 데이터가 상기 최대 엔트리 데이터에 상응하는 경우, i번째 부분 탐색 동작에서 상기 복수의 매칭 신호들 중 적어도 하나가 활성화된 경우 상기 제(K-i+1) 비트를 1의 값으로 설정하고, 상기 i번째 부분 탐색 동작에서 상기 복수의 매칭 신호들이 모두 비활성화된 경우 상기 제(K-i+1) 비트를 0의 값으로 설정하고, 상기 제(K-i) 비트를 1의 값으로 설정하여 상기 제K 내지 제(K-i+1) 비트들에 상응하는 상기 비교 대상 비트들을 상기 내용 주소화 메모리에 인가하여 (i+1)번째 부분 탐색 동작을 수행하는 방식으로 두 번째 이후의 부분 탐색 동작들을 순차적으로 수행하는 것을 특징으로 하는 탐색 회로.
  8. 제7 항에 있어서,
    상기 캠 콘트롤러는,
    상기 복수의 매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우, 활성화된 상기 하나의 매칭 신호에 해당하는 엔트리 데이터를 상기 최대 엔트리 데이터로 결정하는 것을 특징으로 하는 탐색 회로.
  9. 제3 항에 있어서,
    상기 캠 콘트롤러는,
    상기 타겟 엔트리 데이터가 상기 최소 엔트리 데이터에 상응하는 경우, 0의 값을 갖는 상기 제K 비트를 상기 비교 대상 비트로서 상기 내용 주소화 메모리에 인가하여 첫번째 부분 탐색 동작을 수행하는 것을 특징으로 하는 탐색 회로.
  10. 제9 항에 있어서,
    상기 캠 콘트롤러는,
    상기 타겟 엔트리 데이터가 상기 최소 엔트리 데이터에 상응하는 경우, i번째 부분 탐색 동작에서 상기 복수의 매칭 신호들 중 적어도 하나가 활성화된 경우 상기 제(K-i+1) 비트를 0의 값으로 설정하고, 상기 i번째 부분 탐색 동작에서 상기 복수의 매칭 신호들이 모두 비활성화된 경우 상기 제(K-i+1) 비트를 1의 값으로 설정하고, 상기 제(K-i) 비트를 0의 값으로 설정하여 상기 제K 내지 제(K-i+1) 비트들에 상응하는 상기 비교 대상 비트들을 상기 내용 주소화 메모리에 인가하여 (i+1)번째 부분 탐색 동작을 수행하는 방식으로 두 번째 이후의 부분 탐색 동작들을 순차적으로 수행하는 것을 특징으로 하는 탐색 회로.
  11. 제10 항에 있어서,
    상기 캠 콘트롤러는,
    상기 복수의 매칭 신호들 중 하나의 매칭 신호만이 활성화된 경우, 활성화된 상기 하나의 매칭 신호에 해당하는 엔트리 데이터를 상기 최소 엔트리 데이터로 결정하는 것을 특징으로 하는 탐색 회로.
  12. 제1 항에 있어서,
    상기 내용 주소화 메모리는 상기 복수의 엔트리 데이터들의 상기 제1 내지 제K 비트들의 각각에 0의 값 또는 1의 값을 저장하는 이진 내용 주소화 메모리(BCAM, binary CAM)인 것을 특징으로 하는 탐색 회로,
  13. 제12 항에 있어서,
    상기 복수의 엔트리 데이터들의 상기 제1 내지 제K 비트들의 각각에 해당하는 캠 셀들은 노말 탐색 라인 및 상보 탐색 라인을 통하여 상기 탐색 데이터의 각각의 비트를 공통으로 수신하는 것을 특징으로 하는 탐색 회로.
  14. 제12 항에 있어서,
    상기 캠 콘트롤러는,
    상기 탐색 데이터의 비트들 중 상기 비교 대상 비트들에 대해서는, 상기 노말 탐색 라인 및 상기 상보 탐색 라인 중 하나에는 0의 값을 인가하고 다른 하나에는 1의 값을 인가하고,
    상기 탐색 데이터의 비트들 중 상기 비교 대상 비트들 이외의 비교 제외 비트들에 대해서는, 상기 노말 탐색 라인 및 상기 상보 탐색 라인에 동일하게 0의 값을 인가하거나 1의 값을 인가하는 것을 특징으로 하는 탐색 회로.
  15. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    집중적으로 액세스되는 해머 어드레스를 결정하여 제공하는 해머 어드레스 관리 회로; 및
    상기 해머 어드레스에 상응하는 행과 물리적으로 인접하는 행에 대한 해머 리프레쉬 동작을 수행하는 리프레쉬 콘트롤러를 포함하고,
    상기 해머 어드레스 관리 회로는,
    액세스 어드레스 신호에 기초하여 복수의 행 어드레스들을 저장하는 어드레스 저장부;
    최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하고 상기 복수의 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 데이터들을 저장하는 복수의 캠(CAM, content addressable memory) 셀들을 포함하고, 상기 복수의 액세스 카운트 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공하는 내용 주소화 메모리;
    상기 복수의 매칭 신호들에 기초하여 상기 복수의 액세스 카운트 데이터들 중 타겟 카운트 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 액세스 카운트 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행하는 캠 콘트롤러; 및
    상기 타겟 카운트 데이터의 탐색 결과에 기초하여 상기 어드레스 저장부에 저장된 상기 복수의 행 어드레스들 중에서 상기 해머 어드레스를 제공하는 어드레스 콘트롤러를 포함하는 메모리 시스템.
  16. 제15 항에 있어서,
    상기 캠 콘트롤러는,
    상기 비교 대상 비트들을 상기 제K 비트부터 하위 비트 방향으로 1개씩 순차적으로 증가시키면서 상기 부분 탐색 동작을 반복하여 수행하여, 상기 복수의 액세스 카운트 데이터들 중 최대 카운트 데이터 또는 최소 카운트 데이터를 상기 타겟 엔트리 테이터로서 결정하는 것을 특징으로 하는 메모리 시스템.
  17. 제15 항에 있어서,
    상기 캠 콘트롤러는, 상기 부분 탐색 동작을 반복하여 수행하여 상기 복수의 액세스 카운트 데이터들 중 최대 카운트 데이터를 상기 타겟 카운트 데이터로 결정하고,
    상기 어드레스 콘트롤러는, 상기 어드레스 저장부에 저장된 상기 복수의 행 어드레스들 중에서 상기 최대 카운트 데이터에 상응하는 행 어드레스를 상기 해머 어드레스로서 제공하는 것을 특징으로 하는 메모리 시스템.
  18. 제15 항에 있어서,
    상기 캠 콘트롤러는, 상기 부분 탐색 동작을 반복하여 수행하여 상기 복수의 액세스 카운트 데이터들 중 최소 카운트 데이터를 상기 타겟 카운트 데이터로 결정하고,
    상기 어드레스 콘트롤러는, 상기 어드레스 저장부에 저장된 복수의 행 어드레스들 중에서 상기 최소 카운트 데이터에 상응하는 행 어드레스를 새로운 행 어드레스로 대체하는 것을 특징으로 하는 메모리 시스템.
  19. 제15 항에 있어서,
    상기 내용 주소화 메모리는 상기 복수의 액세스 카운트 데이터들의 상기 제1 내지 제K 비트들의 각각에 0의 값 또는 1의 값을 저장하는 이진 내용 주소화 메모리(BCAM, binary CAM)인 것을 특징으로 하는 메모리 시스템,
  20. 메모리 장치로 제공되는 어드레스 신호에 기초하여 복수의 행 어드레스들을 저장하는 어드레스 저장부;
    최상위 비트에 해당하는 제K 비트 내지 최하위 비트에 해당하는 제1 비트에 해당하는 K개의 비트들을 각각 포함하고 상기 복수의 행 어드레스들의 액세스 회수들을 각각 나타내는 액세스 카운트 데이터들을 저장하는 복수의 캠(CAM, content addressable memory) 셀들을 포함하고, 상기 복수의 액세스 카운트 데이터들이 탐색 데이터와 일치하는지 여부를 나타내는 복수의 매칭 신호들을 제공하는 내용 주소화 메모리; 및
    상기 복수의 매칭 신호들에 기초하여 상기 복수의 액세스 카운트 데이터들 중 타겟 카운트 데이터를 탐색하기 위하여, 상기 제1 내지 제K 비트들 중 일부에 해당하는 비교 대상 비트들을 상기 탐색 데이터로서 상기 내용 주소화 메모리에 인가하여 상기 비교 대상 비트들에 상응하는 상기 복수의 액세스 카운트 데이터들의 비트들이 상기 비교 대상 비트들과 일치하는지 여부를 판별하는 부분 탐색 동작을 수행하는 캠 콘트롤러; 및
    상기 타겟 카운트 데이터의 탐색 결과에 기초하여 상기 어드레스 저장부에 저장된 상기 복수의 행 어드레스들 중에서 집중적으로 액세스되는 해머 어드레스를 제공하는 어드레스 콘트롤러를 포함하는 메모리 시스템의 해머 어드레스 관리 회로.
KR1020190075535A 2019-06-25 2019-06-25 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템 KR102587962B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190075535A KR102587962B1 (ko) 2019-06-25 2019-06-25 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템
US16/806,487 US11107531B2 (en) 2019-06-25 2020-03-02 Search circuits, hammer address management circuits, and memory systems including the same
SG10202002810PA SG10202002810PA (en) 2019-06-25 2020-03-26 Search circuits, hammer address management circuits, and memory systems including the same
CN202010581826.7A CN112133350A (zh) 2019-06-25 2020-06-23 搜索电路、锤子地址管理电路及包括其的存储器系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190075535A KR102587962B1 (ko) 2019-06-25 2019-06-25 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20210000440A true KR20210000440A (ko) 2021-01-05
KR102587962B1 KR102587962B1 (ko) 2023-10-11

Family

ID=73851827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190075535A KR102587962B1 (ko) 2019-06-25 2019-06-25 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템

Country Status (4)

Country Link
US (1) US11107531B2 (ko)
KR (1) KR102587962B1 (ko)
CN (1) CN112133350A (ko)
SG (1) SG10202002810PA (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) * 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
TWI758188B (zh) * 2021-02-02 2022-03-11 旺宏電子股份有限公司 記憶體裝置及其操作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6012882A (ja) * 1983-05-31 1985-01-23 ア−ルシ−エ−　コ−ポレ−ション ビデオ・デイスク再生装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6360344B1 (en) 1998-12-31 2002-03-19 Synopsys, Inc. Built in self test algorithm that efficiently detects address related faults of a multiport memory without detailed placement and routing information
US6373738B1 (en) * 2000-11-20 2002-04-16 International Business Machines Corporation Low power CAM match line circuit
US6775166B2 (en) * 2002-08-30 2004-08-10 Mosaid Technologies, Inc. Content addressable memory architecture
US6816396B2 (en) 2003-04-01 2004-11-09 International Business Machines Corporation Apparatus for detecting multiple hits in a CAMRAM memory array
DE112005003436B4 (de) 2005-01-27 2017-05-18 Spansion Llc (N.D.Ges.D. Staates Delaware) Halbleiterbauelement, Adressenzuordnungsverfahren und Verifizierungsverfahren
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7760530B2 (en) * 2007-06-04 2010-07-20 Hewlett-Packard Development Company, L.P. Content addressable memory address resolver
KR100912518B1 (ko) 2007-08-01 2009-08-18 스펜션 엘엘씨 반도체 장치, 어드레스 할당 방법 및 검증 방법
US9384821B2 (en) 2012-11-30 2016-07-05 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9146808B1 (en) 2013-01-24 2015-09-29 Emulex Corporation Soft error protection for content addressable memory
JP2015225682A (ja) * 2014-05-27 2015-12-14 ルネサスエレクトロニクス株式会社 半導体集積回路
US9812185B2 (en) 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
US10825534B2 (en) 2018-10-26 2020-11-03 Intel Corporation Per row activation count values embedded in storage cell array storage cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6012882A (ja) * 1983-05-31 1985-01-23 ア−ルシ−エ−　コ−ポレ−ション ビデオ・デイスク再生装置

Also Published As

Publication number Publication date
CN112133350A (zh) 2020-12-25
KR102587962B1 (ko) 2023-10-11
US20200411095A1 (en) 2020-12-31
US11107531B2 (en) 2021-08-31
SG10202002810PA (en) 2021-01-28

Similar Documents

Publication Publication Date Title
CN110364203B (zh) 一种支撑存储内计算的存储系统及计算方法
CN109564765B (zh) 用于在自刷新状态下操作的设备及方法
US20200341635A1 (en) Apparatuses and methods for concurrently accessing multiple partitions of a non-volatile memory
US10108357B2 (en) Detection of multiple accesses to a row address of a dynamic memory within a refresh period
CN105679359B (zh) 半导体存储器件
KR102320065B1 (ko) 저전압 메모리 디바이스
KR102587962B1 (ko) 탐색 회로, 이를 포함하는 해머 어드레스 관리 회로 및 메모리 시스템
JP2015225682A (ja) 半導体集積回路
US9053806B2 (en) Semiconductor device
US20220292033A1 (en) Memory device with internal processing interface
US11984164B2 (en) Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
US9196350B2 (en) Active control device, semiconductor device and system including the same
US20210335416A1 (en) Semiconductor devices and refresh methods using the semiconductor devices
US7525867B2 (en) Storage circuit and method therefor
US11740899B2 (en) In-memory associative processing system
US12001708B2 (en) In-memory associative processing for vectors
US20100329019A1 (en) Semiconductor storage device and electronic device using the same
US7130233B2 (en) Sensing circuit for single bit-line semiconductor memory device
US9312006B2 (en) Non-volatile ternary content-addressable memory with resistive memory device
KR102154353B1 (ko) 전하 공유 기반의 선택적 매치 라인 프리차지 기법을 이용하는 캠 장치
US10055152B2 (en) Semiconductor devices
KR101155120B1 (ko) 데이터 손실을 최소화하는 바이너리 내용 주소화 메모리
US6871155B2 (en) Sensing circuit for single bit-line semiconductor memory device
US20240071479A1 (en) Sram including reference voltage generator and read method thereof
US11631448B1 (en) Memory device performing refresh operation and method of operating the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant