KR20200142393A - 저장 장치, 호스트 장치 및 그들의 동작 방법 - Google Patents

저장 장치, 호스트 장치 및 그들의 동작 방법 Download PDF

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Abstract

저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 복수의 메모리 블록들을 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 상기 복수의 메모리 블록들 중 희생 메모리 블록을 선택하고, 선택된 희생 메모리 블록에 포함된 유효 페이지의 논리 블록 주소를 포함하는 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 디바이스 가비지 컬렉션 제어부를 포함한다.

Description

저장 장치, 호스트 장치 및 그들의 동작 방법 {STORAGE DEVICE, HOST DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 저장 장치, 호스트 장치 및 그들의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 호스트 장치로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 효율적으로 가비지 컬렉션 동작을 수행할 수 있는 저장 장치 및 호스트 장치를 제공한다.
본 발명의 일 실시 예에 따른 저장 장치는 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 복수의 메모리 블록들을 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 상기 복수의 메모리 블록들 중 희생 메모리 블록을 선택하고, 선택된 희생 메모리 블록에 포함된 유효 페이지의 논리 블록 주소를 포함하는 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 디바이스 가비지 컬렉션 제어부를 포함한다.
일 실시 예에서, 상기 디바이스 가비지 컬렉션 제어부는 상기 복수의 메모리 블록들 중 프리 메모리 블록의 개수가 미리 결정된 희생 LBA 통지 임계값보다 작은 경우에 상기 희생 메모리 블록을 선택하여 상기 희생 LBA 정보를 상기 호스트 장치로 전달할 수 있다.
일 실시 예에서, 상기 디바이스 가비지 컬렉션 제어부는 상기 복수의 메모리 블록들 중 상기 프리 메모리 블록의 개수가 미리 결정된 디바이스 GC 임계값보다 작은 경우, 디바이스 가비지 컬렉션 동작을 수행하도록 상기 반도체 메모리 장치를 제어할 수 있다.
일 실시 예에서, 상기 디바이스 GC 임계값은 상기 희생 LBA 통지 임계값보다 작을 수 있다.
일 실시 예에서, 상기 디바이스 가비지 컬렉션 제어부는 메모리 블록 모니터, 희생 메모리 블록 선택부 및 희생 LBA 생성부를 포함할 수 있다. 상기 메모리 블록 모니터는 상기 복수의 메모리 블록들 중 프리 메모리 블록의 개수를 카운트하고, 상기 프리 메모리 블록의 개수가 미리 결정된 희생 LBA 통지 임계값보다 작은 경우 제1 제어 신호를 생성할 수 있다. 상기 희생 메모리 블록 선택부는 상기 제1 제어 신호에 응답하여, 상기 복수의 메모리 블록들 중 적어도 하나를 희생 메모리 블록으로 선택하여 희생 메모리 블록 정보를 생성할 수 있다. 상기 희생 LBA 생성부는 상기 희생 메모리 블록 정보에 기초하여 상기 희생 LBA 정보를 생성하여 상기 호스트 장치로 전달할 수 있다.
일 실시 예에서, 상기 디바이스 가비지 컬렉션 제어부는 커맨드 생성부를 더 포함할 수 있다. 상기 메모리 블록 모니터는 상기 프리 메모리 블록의 개수가 미리 결정된 디바이스 GC 임계값보다 작은 경우 제2 제어 신호를 생성할 수 있다. 상기 희생 메모리 블록 선택부는 상기 제2 제어 신호에 응답하여, 희생 메모리 블록에 대한 디바이스 가비지 컬렉션 동작을 수행하기 위한 GC 제어 신호를 생성할 수 있다. 상기 커맨드 생성부는 상기 GC 제어 신호에 응답하여, 상기 디바이스 가비지 컬렉션 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 적어도 하나의 커맨드를 생성할 수 있다.
본 발명의 다른 실시 예에 따른 호스트 장치는 저장 장치에 포함된 저장 영역을 복수의 세그먼트들로 구분하여 데이터를 저장한다. 상기 호스트 장치는 호스트 가비지 컬렉션 동작을 제어하는 호스트 GC 제어부를 포함한다. 상기 호스트 GC 제어부는 희생 LBA 수신부, 희생 세그먼트 선택부 및 요청 생성부를 포함한다. 상기 희생 LBA 수신부는 상기 저장 장치로부터 희생 LBA 정보를 수신한다. 상기 희생 세그먼트 선택부는 상기 희생 LBA 정보에 기초하여, 호스트 가비지 컬렉션 동작의 대상이 되는 희생 세그먼트를 선택한다. 상기 요청 생성부는 상기 희생 세그먼트에 기초하여, 호스트 가비지 컬렉션 동작을 수행하도록 상기 저장 장치를 제어하는 적어도 하나의 요청을 생성한다.
일 실시 예에서, 상기 복수의 세그먼트들 각각은 복수의 데이터 블록들을 포함할 수 있다. 상기 희생 세그먼트 선택부는, 상기 복수의 세그먼트들 중 상기 희생 LBA 정보에 대응하는 데이터 블록을 포함하는 세그먼트를 상기 희생 세그먼트로 선택할 수 있다.
일 실시 예에서, 상기 호스트 GC 제어부는, 상기 복수의 세그먼트들 중 프리 세그먼트의 개수를 카운트하는 세그먼트 모니터를 더 포함할 수 있다. 상기 세그먼트 모니터는 상기 프리 메모리 블록의 개수가 미리 결정된 호스트 GC 임계값보다 작은 경우 제3 제어 신호를 생성할 수 있다. 상기 희생 세그먼트 선택부는 상기 제3 제어 신호에 응답하여, 상기 희생 세그먼트에 대한 호스트 가비지 컬렉션 동작을 수행하기 위한 HGC 제어 신호를 생성할 수 있다. 상기 요청 생성부는 상기 HGC 제어 신호에 응답하여, 상기 호스트 가비지 컬렉션 동작을 수행하도록 상기 저장 장치를 제어하는 적어도 하나의 요청을 생성할 수 있다.
본 발명의 또 다른 실시 예에 따라, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법은 상기 복수의 메모리 블록들 중 프리 메모리 블록의 개수를 카운트하는 단계, 상기 프리 메모리 블록의 개수가 미리 결정된 희생 LBA 통지 임계값보다 작은지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 단계를 포함한다.
일 실시 예에서, 상기 판단 결과에 기초하여 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 단계는, 상기 프리 메모리 블록의 개수가 상기 희생 LBA 통지 임계값보다 작은 경우, 상기 복수의 메모리 블록들 중 적어도 하나를 희생 메모리 블록으로 선택하는 단계, 상기 희생 메모리 블록에 포함된 유효 페이지에 대응하는 논리 블록 주소를 포함하는 상기 희생 LBA 정보를 생성하는 단계 및 생성된 상기 희생 LBA 정보를 상기 호스트 장치로 전달하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 컨트롤러의 동작 방법은 상기 프리 메모리 블록의 개수가 미리 결정된 디바이스 GC 임계값보다 작은지 여부를 판단하는 단계 및 상기 프리 메모리 블록의 개수가 상기 디바이스 GC 임계값보다 작은 경우, 상기 반도체 메모리 장치에 대한 디바이스 가비지 컬렉션을 수행하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 디바이스 가비지 컬렉션을 수행하는 단계는 상기 희생 메모리 블록의 유효 페이지 데이터를 타겟 메모리 블록으로 복사하는 단계 및 상기 희생 메모리 블록을 프리 메모리 블록으로 릴리즈하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따라, 저장 장치에 포함된 저장 영역을 복수의 세그먼트들로 구분하여 데이터를 저장하는 호스트 장치의 동작 방법은 상기 저장 장치로부터 희생 LBA 정보를 수신하는 단계 및 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계를 포함한다.
일 실시 예에서, 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계는 상기 희생 LBA 정보에 기초하여 상기 복수의 세그먼트들 중 희생 세그먼트를 선택하는 단계 및 상기 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계는 상기 희생 세그먼트를 프리 세그먼트로 릴리즈하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계는 상기 복수의 세그먼트들 중 프리 세그먼트의 개수를 카운트하는 단계, 상기 프리 세그먼트의 개수가 호스트 GC 임계값보다 작은지 여부를 판단하는 단계, 상기 프리 세그먼트의 개수가 호스트 GC 임계값보다 작은 경우, 상기 희생 LBA 정보에 기초하여 상기 복수의 세그먼트들 중 희생 세그먼트를 선택하는 단계 및 상기 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 효율적으로 가비지 컬렉션 동작을 수행할 수 있는 저장 장치 및 호스트 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치 및 호스트 장치를 나타내는 블록도이다.
도 2는 도 1에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 호스트 장치(300)가 관리하는 저장 영역을 나타내는 도면이다.
도 8은 도 7에 도시된 저장 영역에 대한 호스트 장치(300)의 쓰기 동작을 설명하기 위한 도면이다.
도 9는 도 8에 도시된 쓰기 동작을 보다 상세히 설명하기 위한 도면이다.
도 10은 호스트 장치(300)에 의해 수행되는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 11은 호스트 장치(300)에 의해 수행되는 가비지 컬렉션 동작을 나타내는 순서도이다.
도 12는 도 11의 희생 세그먼트를 선택하는 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 13a 및 도 13b는 저장 장치(1000)에 의해 수행되는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 14는 저장 장치(1000)에 의해 수행되는 가비지 컬렉션 동작을 나타내는 순서도이다.
도 15는 도 14의 희생 메모리 블록을 선택하는 단계(S230)의 예시적인 실시 예를 나타내는 순서도이다.
도 16은 저장 장치(1000) 및 호스트 장치(300)에 의해 중복 수행되는 가비지 컬렉션 동작을 나타내는 도면이다.
도 17a, 도 17b, 도 17c 및 도 17d는 호스트 장치(300)에 의해 중복 수행되는 가비지 컬렉션 동작에 의한 데이터 이동을 설명하기 위한 도면이다.
도 18은 도 1에 도시된 디바이스 가비지 컬렉션 제어부(210)의 예시적인 실시 예를 나타내는 블록도이다.
도 19는 본 발명의 일 실시 예에 따른 저장 장치(1000)의 동작 방법을 나타내는 순서도이다.
도 20은 도 1에 도시된 호스트 가비지 컬렉션 제어부(310)의 예시적인 실시 예를 나타내는 블록도이다.
도 21은 본 발명의 일 실시 예에 따른 호스트 장치(300)의 동작 방법을 나타내는 순서도이다.
도 22는 본 발명의 다른 실시 예에 따른 호스트 장치(300)의 동작 방법을 나타내는 순서도이다.
도 23은 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치(1000)를 보여주는 블록도이다.
도 24는 도 23의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 25는 도 24를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 저장 장치(1000) 및 호스트 장치(300)를 나타내는 블록도이다.
도 1을 참조하면, 저장 장치(1000)는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 저장 장치(1000)는 호스트 장치(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트 장치(300)로부터 수신한 동작 요청에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트 장치(300)로부터 데이터의 쓰기 요청, 읽기 요청 또는 삭제 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
호스트 장치(300)는 호스트 가비지 컬렉션 제어부(호스트 GC 제어부; 310)를 포함한다. 호스트 GC 제어부(310)는 저장 장치(1000) 내 논리 블록 주소에 대응하는 데이터의 가비지 컬렉션을 제어한다. 특히, 호스트 GC 제어부(310)는 호스트 장치에 의해 수행되는 호스트 가비지 컬렉션 동작(이하, 호스트 GC)을 제어한다. 이를 위해, 호스트 GC 제어부(310)는 저장 장치(1000)로 읽기 요청 및 쓰기 요청을 전달하여 호스트 GC를 수행할 수 있다.
컨트롤러(200)는 디바이스 가비지 컬렉션 제어부(디바이스 GC 제어부; 210)를 포함한다. 디바이스 GC 제어부는 저장 장치(1000) 내 물리 블록 주소에 대응하는 데이터의 가비지 컬렉션을 제어한다. 특히, 디바이스 GC 제어부(210)는 저장 장치(1000)의 컨트롤러(200)에 의해 수행되는 디바이스 가비지 컬렉션 동작(이하, 디바이스 GC)을 제어한다. 이를 위해, 디바이스 GC 제어부(210)는 반도체 메모리 장치(100)로 읽기 커맨드 및 프로그램 커맨드를 전달하여 디바이스 GC를 수행할 수 있다.
일 실시 예에서, 호스트 GC와 디바이스 GC는 별개로 수행되는 동작일 수 있다. 호스트 GC를 수행하기 위해 호스트 장치(300)는 저장 장치(1000)로 읽기 요청 및 쓰기 요청을 전달할 수 있다. 저장 장치(1000)의 입장에서는 수신한 읽기 요청 및 쓰기 요청에 따른 동작을 수행한다. 한편, 컨트롤러(200)가 디바이스 GC를 수행할 것을 결정한 경우, 이는 호스트 GC와는 무관하게 수행될 수 있다. 예를 들어, 반도체 메모리 장치(100) 내 프리 메모리 블록의 개수가 부족한 경우, 컨트롤러(200)는 호스트(300)의 요청과는 무관하게 시작되는 디바이스 GC를 수행할 것을 결정할 수 있다. 상술한 바와 같이, 호스트 GC와 디바이스 GC가 서로 독립적으로 수행될 수 있으므로, 일부 데이터를 기준으로 가비지 컬렉션 동작이 중복 수행될 수 있다. 가비지 컬렉션 동작이 중복 수행되는 경우, 반도체 메모리 장치(100)에 대한 불필요한 프로그램 동작이 반복 수행될 수 있다. 이는 저장 장치(1000)의 수명을 단축시키는 요인이 될 수 있다.
본 발명의 일 실시 예에 따른 저장 장치(1000)에 의하면, 디바이스 GC가 수행될 것으로 예상되는 상황에서 희생 메모리 블록을 선택하여, 해당 희생 메모리 블록에 포함된 희생 LBA 정보를 호스트 장치(300)로 전달한다. 한편, 본 발명의 일 실시 예에 의하면, 호스트 장치(300)는 수신한 희생 LBA 정보에 기초하여 호스트 GC를 수행할 수 있다. 이에 따라, 호스트 GC와 디바이스 GC가 불필요하게 중복 수행되는 것을 방지할 수 있다. 이에 따라 저장 장치(1000)에 대한 효율적인 가비지 컬렉션 동작이 수행되며, 저장 장치(1000)의 수명이 단축되는 것을 방지할 수 있다
도 2는 도 1에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 1의 호스트 장치(300)가 관리하는 저장 영역을 나타내는 도면이다.
도 7을 참조하면, 호스트 장치(300)는 저장 영역을 복수의 세그먼트들(Seg1~Segn)로 분할하여 관리할 수 있다. 통상적인 호스트 장치의 경우, 특정 데이터를 지정한 위치에 업데이트(in-place update)하는 전통적인 파일 시스템을 사용할 수 있다. 이러한 전통적인 파일 시스템은 플래시 메모리 장치와 같이 물리적인 덮어 쓰기가 불가능한 장치에는 적합하지 않을 수 있다. 이에 따라 플래시 메모리 장치에 저장장치에 적합한 파일 시스템인 로그 구조 파일 시스템(Log-structured file system)이 사용될 수 있다.
로그 구조 파일 시스템은 데이터를 업데이트 할 때 원래 위치에 덮어 쓰는 것이 아니라, 전에 기록한 데이터는 무효화하고 새로 쓰여지는 데이터는 다른 곳에 기록하며 순차적으로 쓴다. 그런데, 무효화 된 데이터들이 남아있으므로 저장장치의 용량을 다 사용하기 전에 순차 쓰기를 할 수 있는 연속적인 공간이 없어지게 된다. 그래서, 순차 쓰기를 할 연속된 여유 공간을 확보하기 위해, 무효화된 데이터들을 모아서 연속된 여유 공간을 만드는 가비지 컬렉션(Garbage Collection) 동작을 호스트 장치의 파일 시스템에서 해주어야 한다. 이를 호스트 가비지 컬렉션 동작(호스트 GC)이라고 할 수 있다.
로그 구조 파일 시스템 중 하나로서 F2FS(Flash-Friendly File System)이 사용될 수 있다. F2FS는 플래시 메모리의 특성에 맞추어 설계된 파일시스템으로 플래시 저장 장치에서 높은 성능을 보인다. F2FS의 기본 쓰기 단위는 4KB의 데이터 블록이고, 연속된 512개의 데이터 블록들의 집합인 세그먼트를 할당 받아서 순차 쓰기를 할 수 있다. 도 7에 도시된 바와 같이, 저장 영역이 n 개의 세그먼트들(Seg1~Segn)로 구분되고, 각 세그먼트는 k개의 데이터 블록들을 포함한다. 각 데이터 블록에는 고유의 논리 블록 주소(Logical block address; LBA)가 부여될 수 있다. 예를 들어, 제1 세그먼트(Seg1)는 제1 내지 제k LBA(LBA1~LBAK)에 대응하는 데이터 블록들을 포함할 수 있다. 전술한 바와 같이, 하나의 세그먼트는 512개의 데이터 블록들을 포함할 수 있다. 즉, 도 7에 도시된 k값은 예시적으로 512의 값을 가질 수 있다.
도 8은 도 7에 도시된 저장 영역에 대한 호스트 장치(300)의 쓰기 동작을 설명하기 위한 도면이다. 로그 구조 파일 시스템에서 데이터를 로그에 순차적으로 기록하여 관리한다. 통상적인 파일 시스템에서 메타 데이터 영역과 유저 데이터 영역을 나누어 관리하였던 것이 비해, 로그 구조 파일 시스템은 각 데이터를 모두 로그에 기록한다. 업데이트 되는 데이터는 새로운 로그에 기록하고 이전 데이터는 무효 데이터로 처리한다. 사용하지 않는 로그를 제거하고, 새로운 로그를 쓸 공간을 마련하기 위하여 가비지 컬렉션을 한다.
도 8에 도시된 바와 같이, 호스트 장치(300)의 기입 동작은 세그먼트 내에서 데이터를 순차적으로 기입하여 수행될 수 있다. 예를 들어, 제1 기입 동작(WRITE OPEARTION 1)의 경우, 제4 세그먼트(Seg4) 내의 첫 논리 블록 주소(LBA3K + 1)에서부터 마지막 논리 블록 주소(LBA4K)까지 데이터가 순차적으로 기입될 수 있다. 제2 기입 동작(WRITE OPEARTION 2)의 경우, 제2 세그먼트(Seg2) 내의 첫 논리 블록 주소(LBAK+1)에서부터 마지막 논리 블록 주소(LBA2K)까지 데이터가 순차적으로 기입될 수 있다. 제3 기입 동작(WRITE OPEARTION 3)의 경우, 제n 세그먼트(Segn) 내의 첫 논리 블록 주소(LBA(n-1)K + 1)에서부터 마지막 논리 블록 주소(LBAnK)까지 데이터가 순차적으로 기입될 수 있다. 데이터가 기입되는 세그먼트는 순차적으로 선택되지 않는다. 특정 세그먼트에 데이터가 모두 기록되면, 프리 세그먼트 중 하나가 선택되어 다음 기입 동작이 수행된다.
도 9는 도 8에 도시된 쓰기 동작을 보다 상세히 설명하기 위한 도면이다.
도 9를 참조하면, 선택된 세그먼트 내에서 데이터가 순차적으로 기입된다. 도 9에 도시된 바와 같이, 제1 세그먼트(Seg1)에 대한 기입 동작 시, 데이터가 순차적으로 기입된다. 즉, 제1 데이터 블록(D1)은 제1 LBA(LBA1)에 대응하는 위치에 기입되고, 제2 데이터 블록(D2)은 제2 LBA(LBA2)에 대응하는 위치에 기입된다. 이와 같이 데이터 블록들(D1~D5)은 제1 세그먼트(Seg1) 내 복수의 LBA들(LBA1~LBAk)에 대하여 순차적으로 기입된다. 제1 내지 제5 데이터 블록(D1~D5)까지 기입된 상태에서 제3 데이터 블록(D3)이 업데이트 되는 경우, 업데이트되는 새로운 제3 데이터 블록이 제6 LBA(LBA6)에 대응하는 위치에 기입되고, 제3 LBA(LBA3)의 데이터 블록은 무효화될 것이다. 이와 같이, 로그 구조 파일 시스템 중 하나인 F2FS에서는 데이터를 덮어 쓰기하지 않고, 업데이트되는 데이터는 다른 위치에 기록하되 하나의 세그먼트 내에서 데이터를 순차적으로 기입하도록 한다.
도 10은 호스트 장치(300)에 의해 수행되는 가비지 컬렉션 동작을 설명하기 위한 도면이다. 호스트 장치의 가비지 컬렉션은 무효화 데이터 블록(Invalid Data Block)이 기록된 저장 영역을 관리하는 기법으로, 로그 구조 파일시스템에서 무효 데이터 블록을 제거하고 새로운 데이터 블록을 쓸 수 있는 빈 공간을 만든다. 도 10에 도시된 바와 같이, 로그 구조 파일 시스템에서 가비지 컬렉션 시 희생 세그먼트로 선정된 세그먼트 A(Segment A)의 유효 데이터 블록들(A, B, C)을 프리 세그먼트인 세그먼트 B(Segment B)의 프리 데이터 블록에 복사한다. 이후 세그먼트 A(Segment A) 내부의 데이터 블록들을 모두 삭제하여, 세그먼트 A를 프리 세그먼트로 릴리즈한다. 이러한 방식을 통해 무효 데이터 블록들(Invalid Data Block)을 제거하여 저장 공간을 확보할 수 있다.
도 11은 호스트 장치(300)에 의해 수행되는 가비지 컬렉션 동작을 나타내는 순서도이다.
도 11을 참조하면, 호스트 장치(300)는 프리 세그먼트의 개수(NFS)를 카운트한다(S110). 프리 세그먼트는 도 7에 도시된 저장 영역 내 모든 세그먼트들(Seg1~Segn) 중에서 데이터가 기입되지 않은 세그먼트를 의미할 수 있다. 프리 세그먼트의 개수(NFS)가 부족한 경우, 호스트 GC를 수행할 필요가 있다.
단계(S120)에서, 카운트한 프리 세그먼트의 개수(NFS)를 제1 호스트 GC 임계값과 비교한다. "제1 호스트 GC 임계값"은 호스트 GC 동작을 수행할지 여부를 결정하기 위한 프리 세그먼트의 기준 개수를 의미할 수 있다. 프리 세그먼트의 개수(NFS)가 제1 호스트 GC 임계값보다 크거나 같은 경우, 아직 프리 세그먼트가 부족하지 않은 상황이므로 단계(S110)로 돌아갈 수 있다. 이 경우, 일정 시간이 지난 후에 단계(S110)가 다시 수행되어 프리 세그먼트의 개수(NFS)를 카운트할 수 있다.
프리 세그먼트의 개수(NFS)가 제1 호스트 GC 임계값보다 작은 경우, 프리 세그먼트가 부족한 상황이므로 호스트 GC를 수행할 수 있다. 아래에서 설명되는 단계(S130~S150)에 의해 호스트 GC가 수행된다.
호스트 GC를 위해 먼저 희생 세그먼트를 선택한다(S130). 단계(S130)에서, 무효 데이터 블록을 상대적으로 많이 포함하고 있는 세그먼트가 희생 세그먼트로 선택될 수 있다. 단계(S130)에서, 적어도 하나 이상의 희생 세그먼트가 선택될 수 있다. 단계(S130)의 보다 자세한 실시 예에 대해서는 도 12를 참조하여 후술하기로 한다.
단계(S140)에서, 선택된 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사한다. 타겟 세그먼트는 데이터가 저장되지 않은 프리 세그먼트들 중에서 선택될 수 있다.
유효 데이터 블록의 복사가 완료된 이후에, 희생 세그먼트를 프리 세그먼트로 릴리즈한다(S150). 이에 따라 적어도 하나 이상의 희생 세그먼트가 프리 세그먼트로 릴리즈되므로 프리 세그먼트의 개수가 증가하게 된다.
도 12는 도 11의 희생 세그먼트를 선택하는 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다. 도 12에 도시된 단계들은 유효 데이터 블록들을 포함하는 개별 세그먼트를 희생 세그먼트로 결정하는 방법을 나타낸다. 즉, 유효 데이터 블록을 포함하는 세그먼트들을 순차적으로 선택하여 도 12에 도시된 방법을 수행할 수 있다.
도 12를 참조하면, 먼저 선택된 세그먼트 내에 포함된 무효 데이터 블록의 개수(NIDB)를 카운트한다(S131). 전술한 바와 같이 세그먼트 내 유효 데이터 블록이 업데이트되는 경우 무효 데이터 블록이 생성된다. 단계(S131)에서는 이와 같이 생성된 무효 데이터 블록의 개수(NIDB)을 카운트한다.
단계(S133)에서, 카운트 된 무효 데이터 블록의 개수(NIDB)를 기준 데이터 블록 수와 비교한다. "기준 데이터 블록 수"보다 무효 데이터 블록의 개수(NIDB)가 큰 경우, 선택된 세그먼트를 희생 세그먼트로 결정한다(S135). "기준 데이터 블록 수"보다 무효 데이터 블록의 개수(NIDB)가 작거나 같은 경우, 선택된 세그먼트를 희생 세그먼트로 결정하지 않는다.
도 12에 도시된 단계들이 모두 수행된 이후에, 유효 데이터 블록이 포함된 다른 세그먼트를 선택하여 도 12의 단계들을 다시 수행할 수 있다.
도 12의 실시 예에 의하면, 일정 수준의 무효 데이터을 포함하는 세그먼트들을 모두 희생 세그먼트로 선택하게 된다. 도 12에 도시된 방법 이외에도, 유효 데이터 블록들을 포함하는 세그먼트들 중 무효 데이터 블록의 개수가 가장 많은 세그먼트를 희생 세그먼트로 결정할 수도 있다.
도 13a 및 도 13b는 저장 장치(1000)에 의해 수행되는 가비지 컬렉션 동작을 설명하기 위한 도면이다.
도 13a 및 도 13b를 참조하면, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 3개의 메모리 블록들(BLKa, BLKb, BLKc)이 예시적으로 도시되어 있다. 각각의 메모리 블록들(BLKa, BLKb, BLKc)은 복수의 페이지들을 포함한다. 각 페이지들은 유효 페이지, 무효 페이지 또는 프리 페이지 중 어느 하나일 수 있다.
도 13a에서, 메모리 블록들(BLKa, BLKc)은 희생 메모리 블록이고, 메모리 블록(BLKb)은 타겟 메모리 블록이다. 타겟 메모리 블록은 데이터가 프로그램되지 않은 프리 메모리 블록들 중에서 선택된다.
저장 장치(1000)에 의한 가비지 컬렉션 동작, 즉 디바이스 GC에 있어서, 컨트롤러(200)는 희생 메모리 블록들(BLKa, BLKc)을 선택하고, 희생 메모리 블록들에 포함된 유효 페이지 데이터(VP_A, VP_B, VP_C)를 타겟 메모리 블록(BLKb)으로 복사한다. 이와 같은 디바이스 GC가 수행된 이후에, 도 13b에 도시된 바와 같이 메모리 블록들(BLKa, BLKc)은 프리 메모리 블록으로 환원된다.
본 명세서에서, 도 7 내지 도 9를 참조하여 설명한 "데이터 블록"과 도 13a 및 도 13b에 도시된 "메모리 블록"은 서로 다른 대상을 지칭한다. 데이터 블록은 호스트 장치(300)가 처리하는 데이터의 단위이다. 일 예에서, "데이터 블록"은 4KB 크기의 데이터를 의미할 수 있다. 한편, 메모리 블록은 반도체 메모리 장치(100)의 데이터 소거 단위를 의미할 수 있다. 하나의 메모리 블록은 복수 개의 페이지 데이터를 저장할 수 있다. 일 예에서, 페이지 데이터의 크기는 2KB 또는 4KB일 수 있으며, 하나의 메모리 블록은 32개 또는 64개의 페이지를 포함할 수 있다. 다만 본 발명에 따른 반도체 메모리 장치는 이에 한정되지 않는다. 즉, 본 발명에 따른 페이지 데이터는 다양한 크기를 가질 수 있으며, 메모리 블록은 다양한 개수의 페이지들을 포함할 수 있다.
도 14는 저장 장치(1000)에 의해 수행되는 가비지 컬렉션 동작을 나타내는 순서도이다.
도 14를 참조하면, 저장 장치(1000)의 컨트롤러(200)는 프리 메모리 블록의 개수(NFMB)를 카운트한다(S210). 프리 메모리 블록은 메모리 셀 어레이 내의 메모리 블록들(BLK1~BLKz) 중에서 데이터가 기입되지 않은 메모리 블록을 의미할 수 있다. 프리 메모리 블록의 개수(NFMB)가 부족한 경우, 디바이스 GC를 수행할 필요가 있다.
단계(S220)에서, 카운트한 프리 메모리 블록의 개수(NFMB)를 디바이스 GC 임계값과 비교한다. "디바이스 GC 임계값"은 디바이스 GC 동작을 수행할지 여부를 결정하기 위한 프리 메모리 블록의 기준 개수를 의미할 수 있다. 프리 메모리 블록의 개수(NFMB)가 디바이스 GC 임계값보다 크거나 같은 경우, 아직 프리 세그먼트가 부족하지 않은 상황이므로 단계(S210)로 돌아갈 수 있다. 이 경우, 일정 시간이 지난 후에 단계(S210)가 다시 수행되어 프리 메모리 블록의 개수(NFMB)를 카운트할 수 있다.
프리 메모리 블록의 개수(NFMB)가 디바이스 GC 임계값보다 작은 경우, 프리 메모리 블록이 부족한 상황이므로 디바이스 GC를 수행할 수 있다. 아래에서 설명되는 단계(S230~S250)에 의해 디바이스 GC가 수행된다.
디바이스 GC를 위해 먼저 희생 메모리 블록을 선택한다(S230). 단계(S230)에서, 무효 페이지를 상대적으로 많이 포함하고 있는 메모리 블록이 희생 메모리 블록으로 선택될 수 있다. 단계(S230)에서, 적어도 하나 이상의 희생 메모리 블록이 선택될 수 있다. 단계(S230)의 보다 자세한 실시 예에 대해서는 도 15를 참조하여 후술하기로 한다.
단계(S240)에서, 선택된 희생 메모리 블록의 유효 페이지 데이터를 타겟 메모리 블록으로 복사한다. 타겟 메모리 블록은 데이터가 저장되지 않은 프리 메모리 블록들 중에서 선택될 수 있다.
유효 페이지 데이터의 복사가 완료된 이후에, 희생 메모리 블록을 프리 메모리 블록으로 릴리즈한다(S250). 이에 따라 적어도 하나 이상의 희생 메모리 블록이 프리 메모리 블록으로 릴리즈되므로 프리 메모리 블록의 개수가 증가하게 된다.
도 15는 도 14의 희생 메모리 블록을 선택하는 단계(S230)의 예시적인 실시 예를 나타내는 순서도이다. 도 15에 도시된 단계들은 유효 페이지들을 포함하는 개별 메모리 블록을 희생 세그먼트로 결정하는 방법을 나타낸다. 즉, 유효 페이지를 포함하는 메모리 블록들을 순차적으로 선택하여 도 15에 도시된 방법을 수행할 수 있다.
도 15를 참조하면, 먼저 선택된 메모리 블록 내에 포함된 무효 페이지의 개수(NIP)를 카운트한다(S231).
단계(S233)에서, 카운트 된 무효 페이지의 개수(NIP)를 기준 페이지 수와 비교한다. "기준 페이지 수"보다 무효 페이지의 개수(NIP)가 큰 경우, 선택된 메모리 블록을 희생 메모리 블록으로 결정한다(S235). "기준 페이지 수"보다 무효 페이지의 개수(NIP)가 작거나 같은 경우, 선택된 메모리 블록을 희생 메모리 블록으로 결정하지 않는다.
도 15에 도시된 단계들이 모두 수행된 이후에, 유효 페이지를 포함하는 다른 메모리 블록을 선택하여 도 15의 단계들을 다시 수행할 수 있다.
도 15의 실시 예에 의하면, 일정 수준의 무효 페이지를 포함하는 메모리 블록들을 모두 희생 메모리 블록으로 선택하게 된다. 도 15에 도시된 방법 이외에도, 유효 페이지를 포함하는 메모리 블록들 중 무효 페이지의 개수가 가장 많은 메모리 블록을 희생 메모리 블록으로 결정할 수도 있다.
도 10 내지 도 15를 참조하면, 호스트 GC와 디바이스 GC는 유사한 방식으로 수행될 수 있다. 그러나 통상적으로 호스트 GC와 디바이스 GC는 서로 독립적으로 수행되므로, 비효율이 발생할 수 있다.
본 발명의 일 실시 예에 따른 저장 장치(1000)에 의하면, 디바이스 GC가 수행될 것으로 예상되는 상황에서 희생 메모리 블록을 선택하여, 해당 희생 메모리 블록에 포함된 희생 LBA 정보를 호스트 장치(300)로 전달한다. 한편, 본 발명의 일 실시 예에 의하면, 호스트 장치(300)는 수신한 희생 LBA 정보에 기초하여 호스트 GC를 수행할 수 있다. 이에 따라, 호스트 GC와 디바이스 GC가 불필요하게 중복 수행되는 것을 방지할 수 있다. 이에 따라 저장 장치(1000)에 대한 효율적인 가비지 컬렉션 동작이 수행되며, 저장 장치(1000)의 수명이 단축되는 것을 방지할 수 있다
도 16은 저장 장치(1000) 및 호스트 장치(300)에 의해 중복 수행되는 가비지 컬렉션 동작을 나타내는 도면이다.
먼저, 저장 장치(1000)가 데이터 D를 이동시키는 디바이스 GC를 수행할 수 있다. 즉, 데이터 D가 희생 메모리 블록에 저장되어 있는 상황에서 디바이스 GC가 수행되는 경우 데이터 D가 희생 메모리 블록에서 타겟 메모리 블록으로 이동한다.
이후 호스트 장치(300)라 데이터 D의 세그먼트 위치를 변경하는 호스트 GC를 수행할 수 있다. 이 경우, 디바이스 GC에 의해 프로그램 된 데이터 D가 다시 다른 위치로 프로그램된다. 결과적으로, 데이터 D에 대하여 2회의 프로그램 동작이 불필요하게 반복 수행될 수 있다. 이는 저장 장치(1000)의 수명을 단축시키는 요인이 될 수 있다.
이하에서는 도 17a 및 도 17d를 참조하여 더욱 자세히 설명하기로 한다.
도 17a, 도 17b, 도 17c 및 도 17d는 호스트 장치(300)에 의해 중복 수행되는 가비지 컬렉션 동작에 의한 데이터 이동을 설명하기 위한 도면이다.
도 17a를 참조하면, 데이터 D는 유효 페이지 데이터(VP_D)로서 도시되었다. 즉, 데이터 D에 대응하는 유효 페이지 데이터(VP_D)가 메모리 블록(BLKd)에 저장되어 있다. 이와 같은 상황에서, 디바이스 GC 동작이 수행되는 경우, 희생 메모리 블록(BLKd)의 유효 페이지 데이터(VP_D)가 타겟 메모리 블록(BLKe)으로 복사된다. 디바이스 GC 동작이 완료되면, 도 17b에 도시된 바와 같이 유효 페이지 데이터(VP_D)가 메모리 블록(BLKe)에 저장된다.
이후 호스트 GC 동작이 수행될 수 있다. 호스트 GC 동작은 도 10에 도시된 바와 같이 희생 세그먼트에 포함된 유효 데이터 블록을 타겟 세그먼트에 복사하는 동작일 수 있다. 유효 페이지 데이터(VP_D)에 대응하는 데이터 블록이 도 10의 희생 세그먼트(Segment A)에 포함된 유효 데이터 블록인 경우, 호스트 GC 동작을 수행하기 위해 호스트 장치(300)는 먼저 유효 페이지 데이터(VP_D)를 리드하기 위한 리드 요청을 저장 장치(1000)로 전달할 것이다. 이후, 호스트 장치(300)는 리드된 유효 페이지 데이터(VP_D)를 다른 논리 블록 주소(LBA)에 대응하는 위치에 저장하기 위한 기입 요청을 저장 장치(1000)로 전달할 것이다. 이에 따라, 도 17c에 도시된 바와 같이 유효 페이지 데이터(VP_D)가 다른 메모리 블록(BLKf)에 프로그램될 것이다. 결과적으로, 도 17d에 도시된 바와 같이 유효 페이지 데이터(VP_D)가 저장되어 있던 메모리 블록(BLKe)의 페이지는 무효화되고, 유효 페이지 데이터(VP_D)는 메모리 블록(BLKf)에 저장된다.
도 17a 내지 도 17d를 참조하면, 데이터 D에 대응하는 유효 페이지 데이터(VP_D)에 대하여 디바이스 GC 동작과 호스트 GC 동작이 연속 수행됨에 따라, 유효 페이지 데이터(VP_D)에 대한 프로그램 동작이 반복 수행된다.
본 발명의 일 실시 예에 따른 저장 장치(1000)에 의하면, 디바이스 GC가 수행될 것으로 예상되는 상황에서 희생 메모리 블록을 선택하여, 해당 희생 메모리 블록에 포함된 희생 LBA 정보(Inf_VLBA)를 호스트 장치(300)로 전달한다. 한편, 본 발명의 일 실시 예에 의하면, 호스트 장치(300)는 수신한 희생 LBA 정보에 기초하여 호스트 GC를 수행할 수 있다. 이에 따라, 호스트 GC와 디바이스 GC가 불필요하게 중복 수행되는 것을 방지할 수 있다. 이에 따라 저장 장치(1000)에 대한 효율적인 가비지 컬렉션 동작이 수행되며, 저장 장치(1000)의 수명이 단축되는 것을 방지할 수 있다.
도 18은 도 1에 도시된 디바이스 가비지 컬렉션 제어부(210)의 예시적인 실시 예를 나타내는 블록도이다.
도 18을 참조하면, 디바이스 가비지 컬렉션 제어부(210)는 메모리 블록 모니터(211), 커맨드 생성부(213), 희생 메모리 블록 선택부(217) 및 희생 LBA 생성부(215)를 포함한다. 디바이스 가비지 컬렉션 제어부(210)는 반도체 메모리 장치(100)로 가비지 컬렉션 동작을 위한 커맨드(CMD)들을 전달할 수 있다. 또한, 디바이스 가비지 컬렉션 제어부(210)는 호스트 장치로 희생 LBA 정보(Inf_VLBA)를 전달할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 저장 장치(1000)의 동작 방법을 나타내는 순서도이다. 이하에서는 도 18 및 도 19를 함께 참조하여 설명하기로 한다.
단계(S310)에서, 메모리 블록 모니터(211)는 프리 메모리 블록의 개수(NFMB)를 카운트한다. 이를 위해 메모리 블록 모니터(211)는 반도체 메모리 장치(100)에 포함된 각 메모리 블록들(BLK1~BLKz)의 상태에 관한 정보를 저장하고 있을 수 있다. 즉, 메모리 블록 모니터(211)는 반도체 메모리 장치(100)에 포함된 메모리 블록들(BLK1~BLKz)이 프리 메모리 블록인지, 또는 데이터가 저장되어 있는 메모리 블록인지를 나타내는 정보를 저장할 수 있다.
단계(S320)에서, 메모리 블록 모니터(211)는 현재 프리 메모리 블록의 개수(NFMB)가 희생 LBA 통지 임계값보다 작은지 여부를 판단한다. "희생 LBA 통지 임계값"은, 추후 디바이스 GC의 대상으로 선택될 가능성이 높은 희생 메모리 블록에 포함된 유효 페이지의 LBA 정보를 호스트 장치로 전달할 것인지 여부를 결정하기 위한 기준값일 수 있다. 프리 메모리 블록의 개수(NFMB)가 희생 LBA 통지 임계값보다 큰 경우(S320: 아니오), 가까운 시점 내에 디바이스 GC 동작이 수행되지 않을 것으로 예상되므로 희생 LBA 정보를 통지하지 않고 단계(S310)로 되돌아간다. 이후 일정 시간이 지난 후에 단계(S310)가 다시 수행될 수 있다.
프리 메모리 블록의 개수(NFMB)가 희생 LBA 통지 임계값보다 작은 경우(S320: 예), 이는 곧 디바이스 GC 동작이 수행될 것으로 예상됨을 의미한다. 이에 따라 메모리 블록 모니터(211)는 제1 제어 신호(Ctrl1)를 희생 메모리 블록 선택부(217)로 전달한다. 제1 제어 신호(Ctrl1)는 희생 메모리 블록을 선택하여, 선택된 희생 메모리 블록에 포함된 유효 페이지들의 LBA 정보를 호스트 장치(300)로 전달할 것을 지시하는 신호일 수 있다.
단계(S330)에서, 제1 제어 신호(Ctrl1)에 응답하여 희생 메모리 블록 선택부(217)는 희생 메모리 블록을 선택한다. 일 실시 예에서, 희생 메모리 블록을 선택하는 단계(S330)는 도 15에 도시된 방법에 의해 수행될 수 있다. 희생 메모리 블록 선택부(217)는 선택된 희생 메모리 블록에 관한 정보(Inf_VMB)를 희생 LBA 생성부(215)로 전달한다. 희생 메모리 블록에 관한 정보(Inf_VMB)는 반도체 메모리 장치(100)에 포함된 메모리 블록들(BLK1~BLKz) 중 어느 메모리 블록이 희생 메모리 블록으로 선택되었는지를 식별하는 정보일 수 있다.
희생 LBA 생성부(215)는 수신한 희생 메모리 블록에 관한 정보(Inf_VMB)에 기초하여, 희생 LBA 정보를 생성한다. 희생 LBA 정보는 희생 메모리 블록에 포함된 페이지들 중 유효 페이지에 대응하는 LBA 정보를 의미할 수 있다. 희생 LBA 생성부(215)는 생성된 희생 LBA 정보를 호스트 장치(300)에 전달한다(S340). 단계(S340)에서, 희생 LBA 정보는 호스트 장치(300)로부터 수신한 요청 등에 대한 응답 메시지에 포함되어 호스트 장치(300)로 전달될 수 있다.
이후, 메모리 블록 모니터(211)는 프리 메모리 블록의 개수(NFMB)가 디바이스 GC 임계값보다 작은지 여부를 판단한다(S350). "디바이스 GC 임계값"은 디바이스 GC 동작을 수행할지 여부를 결정하기 위한 프리 메모리 블록의 기준 개수를 의미할 수 있다. 단계(S320)의 희생 LBA 통지 임계값은 단계(S350)의 디바이스 GC 임계값보다 큰 값일 수 있다.
프리 메모리 블록의 개수(NFMB)가 디바이스 GC 임계값보다 작은 경우(S350: 예), 프리 메모리 블록이 부족한 상황이므로 디바이스 GC를 수행할 수 있다. 이 경우 메모리 블록 모니터(211)는 제2 제어 신호(Ctrl2)를 희생 메모리 블록 선택부(217)로 전달한다. 제2 제어 신호(Ctrl2)는 선택된 희생 메모리 블록에 대하여 가비지 컬렉션 동작을 수행하도록 하는 신호일 수 있다.
희생 메모리 블록 선택부(217)는 제2 제어 신호(Ctrl2)에 응답하여 희생 메모리 블록을 선택하여, 선택된 희생 메모리 블록에 포함된 유효 페이지들의 LBA 정보를 호스트 장치(300)로 전달할 것을 지시하는 신호일 수 있다. 희생 메모리 블록 선택부(217)는 커맨드 생성부(213)로 GC 제어 신호(CTRL_GC)를 전달한다. 커맨드 생성부(213)는 GC 제어 신호(CTRL_GC)에 응답하여, 선택된 희생 메모리 블록의 유효 페이지 데이터를 타겟 메모리 블록으로 복사하기 위한 커맨드들을 반도체 메모리 장치(100)로 전달한다(S360). 이후, 단계(S370)에서 메모리 블록 모니터(211)는 희생 메모리 블록을 프리 메모리 블록으로 릴리즈한다.
도 18 및 도 19를 참조하면, 본 발명의 일 실시 예에 따른 저장 장치(1000)는 디바이스 GC가 예상되는 경우(S320: 예) 희생 메모리 블록을 선정하여 그에 포함된 유효 페이지의 LBA 정보, 즉 희생 LBA 정보를 호스트 장치(300)로 전달한다. 호스트 장치(300)는 수신한 희생 LBA 정보에 기초한 호스트 GC를 수행할 수 있다. 도 16 내지 도 17d를 참조하여 예시한 데이터 D에 대한 호스트 GC가 수행되는 경우, 데이터 D는 희생 메모리 블록에서 다른 메모리 블록으로 이동하게 된다.
이에 따라, 이후 디바이스 GC가 수행되는 경우 데이터 D는 희생 메모리 블록에 포함되지 않기 때문에 중복된 데이터 저장이 발생하지 않게 된다. 즉, 도 17a 내지 도 17d를 통해 설명한 것과 같은 유효 페이지 데이터의 반복 프로그램 동작이 발생하지 않는다. 이에 따라 저장 장치(1000)에 대한 효율적인 가비지 컬렉션 동작이 수행되며, 저장 장치(1000)의 수명이 단축되는 것을 방지할 수 있다
희생 LBA 정보를 수신한 호스트 장치(300)의 동작에 대해서는 도 20 내지 도 22를 참조하여 후술하기로 한다.
도 20은 도 1에 도시된 호스트 가비지 컬렉션 제어부(310)의 예시적인 실시 예를 나타내는 블록도이다.
도 20을 참조하면, 호스트 가비지 컬렉션 제어부(310)는 세그먼트 모니터(311), 요청 생성부(313), 희생 LBA 수신부(315), 희생 세그먼트 선택부(317)를 포함한다. 호스트 가비지 컬렉션 제어부(310)는 저장 장치(1000)로부터 희생 LBA 정보(Inf_VLBA)를 수신할 수 있다. 또한, 호스트 가비지 컬렉션 제어부(310)는 저장 장치(1000)로 요청(RQ)을 전달할 수 있다. 저장 장치(1000)는 수신한 요청(RQ)에 기초하여 동작들을 수행할 수 있다.
도 21은 본 발명의 일 실시 예에 따른 호스트 장치(300)의 동작 방법을 나타내는 순서도이다. 이하에서는 도 20 및 도 21을 함께 참조하여 설명하기로 한다.
단계(S410)에서, 희생 LBA 수신부(315)는 저장 장치로부터 희생 LBA 정보(Inf_LBA)를 수신한다. 희생 LBA 정보(Inf_LBA)는 저장 장치(1000)에서 선택된 희생 메모리 블록에 포함된 유효 페이지의 논리 블록 주소(LBA)에 관한 정보일 수 있다. 희생 LBA 수신부(315)는 수신한 희생 LBA 정보(Inf_LBA)를 희생 세그먼트 선택부(317)로 전달한다.
단계(S420)에서, 희생 세그먼트 선택부(317)는 수신한 희생 LBA 정보에 기초하여 희생 세그먼트를 선택한다. 보다 구체적으로, 수신한 희생 LBA 정보에 대응하는 LBA를 포함하는 세그먼트가 희생 세그먼트로 선택될 수 있다.
단계(S430)에서, 선택된 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사할 수 있다. 이를 위하여, 희생 세그먼트 선택부(317)는 선택한 희생 세그먼트에 기초한 호스트 GC를 수행하기 위한 제어 신호(Ctr_HGC)를 요청 생성부(313)로 전달한다. 요청 생성부(313)는 호스트 GC를 수행하기 위한 요청들(RQ)을 생성하여 저장 장치(1000)로 전달한다. 호스트 GC를 수행하기 위한 요청들(RQ)은 선택된 희생 세그먼트에 포함된 유효 데이터 블록을 다른 세그먼트에 대응하는 LBA에 저장하도록 하기 위한 요청들일 수 있다.
이후 단계(S440)에서, 희생 세그먼트를 프리 세그먼트로 릴리즈한다.
도 21에 도시된 실시 예에 의하면, 호스트 장치(300)가 희생 LBA 정보(Inf_VLBA)를 수신할 때마다 호스트 GC 동작을 수행하게 된다. 이 경우 빈번한 호스트 GC 동작이 수행됨에 따라 호스트 장치(300) 및 저장 장치(1000)의 성능이 저하될 수 있다.
본 발명의 다른 실시 예에 의하면, 호스트 장치(300)가 희생 LBA 정보(Inf_LBA)를 수신한 경우, 프리 세그먼트의 개수가 일정 기준 이하인 경우에 호스트 GC 동작을 수행할 수 있다. 상술한 실시 예에 의하면 호스트 장치(300)가 희생 LBA 정보(Inf_VLBA)를 수신하더라도 프리 세그먼트가 부족한 경우에만 호스트 GC 동작을 수행한다. 이에 따라 호스트 장치(300) 및 저장 장치(1000)의 성능 저하를 방지할 수 있다. 상기 실시 예에 대해서는 도 22를 참조하여 후술하기로 한다.
도 22는 본 발명의 다른 실시 예에 따른 호스트 장치(300)의 동작 방법을 나타내는 순서도이다. 이하에서는 도 20 및 도 22를 함께 참조하여 설명하기로 한다.
단계(S510)에서, 희생 LBA 수신부(315)는 저장 장치로부터 희생 LBA 정보(Inf_LBA)를 수신한다. 희생 LBA 정보(Inf_LBA)는 저장 장치(1000)에서 선택된 희생 메모리 블록에 포함된 유효 페이지의 논리 블록 주소(LBA)에 관한 정보일 수 있다. 희생 LBA 수신부(315)는 수신한 희생 LBA 정보(Inf_LBA)를 희생 세그먼트 선택부(317)로 전달한다.
단계(S520)에서 세그먼트 모니터(311)는 프리 세그먼트의 개수(NFS)를 카운트한다. 이후, 세그먼트 모니터(311)는 프리 세그먼트의 개수(NFS)가 제2 호스트 GC 임계값보다 작은지 여부를 판단한다(S530). 프리 세그먼트의 개수(NFS)가 제2 호스트 GC 임계값보다 크거나 같은 경우(S530: 아니오), 호스트 GC 동작을 수행하지 않는다. 프리 세그먼트의 개수(NFS)가 제2 호스트 GC 임계값보다 작은 경우(S530: 예), 단계들(S540~S560)을 통해 호스트 GC 동작을 수행한다. 이 경우, 세그먼트 모니터(311)는 제3 제어 신호(Ctrl3)를 희생 세그먼트 선택부(317)로 전달한다. 제3 제어 신호(Ctrl3)는 희생 세그먼트를 선택하여 호스트 GC를 수행하도록 하는 제어 신호일 수 있다.
단계(S540)에서, 제3 제어 신호(Ctrl3)를 수신한 희생 세그먼트 선택부(317)는 수신한 희생 LBA 정보에 기초하여 희생 세그먼트를 선택한다. 보다 구체적으로, 수신한 희생 LBA 정보에 대응하는 LBA를 포함하는 세그먼트가 희생 세그먼트로 선택될 수 있다.
단계(S550)에서, 선택된 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사할 수 있다. 이를 위하여, 희생 세그먼트 선택부(317)는 선택한 희생 세그먼트에 기초한 호스트 GC를 수행하기 위한 제어 신호(Ctr_HGC)를 요청 생성부(313)로 전달한다. 요청 생성부(313)는 호스트 GC를 수행하기 위한 요청들(RQ)을 생성하여 저장 장치(1000)로 전달한다. 호스트 GC를 수행하기 위한 요청들(RQ)은 선택된 희생 세그먼트에 포함된 유효 데이터 블록을 다른 세그먼트에 대응하는 LBA에 저장하도록 하기 위한 요청들일 수 있다.
이후 단계(S560)에서, 희생 세그먼트를 프리 세그먼트로 릴리즈한다.
도 23은 반도체 메모리 장치 및 컨트롤러를 포함하는 저장 장치(1000)를 보여주는 블록도이다.
도 23의 반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트 장치(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트 장치(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트 장치(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트 장치(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트 장치(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트 장치가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
호스트 인터페이스(1230)는 호스트 장치(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트 장치(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트 장치로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 저장 장치가 반도체 드라이브(SSD)로 이용되는 경우, 저장 장치에 연결된 호스트 장치(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시예로서, 반도체 메모리 장치(1300) 또는 저장 장치는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 24는 도 23의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 24를 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 24에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 23을 참조하여 설명된 반도체 메모리 장치(1300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 24에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 25는 도 24를 참조하여 설명된 저장 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 25에서, 반도체 메모리 칩(2100)은 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 칩(2100)은 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 25에서, 도 24를 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 23을 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 23 및 도 24를 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 메모리 컨트롤러 210: 디바이스 GC 제어부
211: 메모리 블록 모니터 213: 커맨드 생성부
215: 희생 LBA 생성부 217: 희생 메모리 블록 선택부
300: 호스트 장치 310: 호스트 GC 제어부
311: 세그먼트 모니터 313: 요청 생성부
315: 희생 LBA 수신부 317: 희생 세그먼트 선택부

Claims (17)

  1. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함하는 저장 장치로서,
    상기 컨트롤러는 상기 복수의 메모리 블록들 중 희생 메모리 블록을 선택하고, 선택된 희생 메모리 블록에 포함된 유효 페이지의 논리 블록 주소를 포함하는 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 디바이스 가비지 컬렉션 제어부를 포함하는 것을 특징으로 하는, 저장 장치.
  2. 제1 항에 있어서, 상기 디바이스 가비지 컬렉션 제어부는 상기 복수의 메모리 블록들 중 프리 메모리 블록의 개수가 미리 결정된 희생 LBA 통지 임계값보다 작은 경우에 상기 희생 메모리 블록을 선택하여 상기 희생 LBA 정보를 상기 호스트 장치로 전달하는 것을 특징으로 하는, 저장 장치.
  3. 제2 항에 있어서, 상기 디바이스 가비지 컬렉션 제어부는 상기 복수의 메모리 블록들 중 상기 프리 메모리 블록의 개수가 미리 결정된 디바이스 GC 임계값보다 작은 경우, 디바이스 가비지 컬렉션 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 저장 장치.
  4. 제3 항에 있어서, 상기 디바이스 GC 임계값은 상기 희생 LBA 통지 임계값보다 작은 것을 특징으로 하는, 저장 장치.
  5. 제1 항에 있어서, 상기 디바이스 가비지 컬렉션 제어부는:
    상기 복수의 메모리 블록들 중 프리 메모리 블록의 개수를 카운트하고, 상기 프리 메모리 블록의 개수가 미리 결정된 희생 LBA 통지 임계값보다 작은 경우 제1 제어 신호를 생성하는 메모리 블록 모니터;
    상기 제1 제어 신호에 응답하여, 상기 복수의 메모리 블록들 중 적어도 하나를 희생 메모리 블록으로 선택하여 희생 메모리 블록 정보를 생성하는 희생 메모리 블록 선택부; 및
    상기 희생 메모리 블록 정보에 기초하여 상기 희생 LBA 정보를 생성하여 상기 호스트 장치로 전달하는 희생 LBA 생성부를 포함하는 것을 특징으로 하는, 저장 장치.
  6. 제5 항에 있어서, 상기 디바이스 가비지 컬렉션 제어부는 커맨드 생성부를 더 포함하고,
    상기 메모리 블록 모니터는 상기 프리 메모리 블록의 개수가 미리 결정된 디바이스 GC 임계값보다 작은 경우 제2 제어 신호를 생성하고,
    상기 희생 메모리 블록 선택부는 상기 제2 제어 신호에 응답하여, 희생 메모리 블록에 대한 디바이스 가비지 컬렉션 동작을 수행하기 위한 GC 제어 신호를 생성하고,
    상기 커맨드 생성부는 상기 GC 제어 신호에 응답하여, 상기 디바이스 가비지 컬렉션 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 적어도 하나의 커맨드를 생성하는 것을 특징으로 하는, 저장 장치.
  7. 저장 장치에 포함된 저장 영역을 복수의 세그먼트들로 구분하여 데이터를 저장하는 호스트 장치로서, 상기 호스트 장치는 호스트 가비지 컬렉션 동작을 제어하는 호스트 GC 제어부를 포함하고, 상기 호스트 GC 제어부는:
    상기 저장 장치로부터 희생 LBA 정보를 수신하는 희생 LBA 수신부;
    상기 희생 LBA 정보에 기초하여, 호스트 가비지 컬렉션 동작의 대상이 되는 희생 세그먼트를 선택하는 희생 세그먼트 선택부; 및
    상기 희생 세그먼트에 기초하여, 호스트 가비지 컬렉션 동작을 수행하도록 상기 저장 장치를 제어하는 적어도 하나의 요청을 생성하는 요청 생성부를 포함하는 것을 특징으로 하는, 호스트 장치.
  8. 제7 항에 있어서, 상기 복수의 세그먼트들 각각은 복수의 데이터 블록들을 포함하고,
    상기 희생 세그먼트 선택부는, 상기 복수의 세그먼트들 중 상기 희생 LBA 정보에 대응하는 데이터 블록을 포함하는 세그먼트를 상기 희생 세그먼트로 선택하는 것을 특징으로 하는, 호스트 장치.
  9. 제7 항에 있어서, 상기 호스트 GC 제어부는, 상기 복수의 세그먼트들 중 프리 세그먼트의 개수를 카운트하는 세그먼트 모니터를 더 포함하고,
    상기 세그먼트 모니터는 상기 프리 메모리 블록의 개수가 미리 결정된 호스트 GC 임계값보다 작은 경우 제3 제어 신호를 생성하고,
    상기 희생 세그먼트 선택부는 상기 제3 제어 신호에 응답하여, 상기 희생 세그먼트에 대한 호스트 가비지 컬렉션 동작을 수행하기 위한 HGC 제어 신호를 생성하고
    상기 요청 생성부는 상기 HGC 제어 신호에 응답하여, 상기 호스트 가비지 컬렉션 동작을 수행하도록 상기 저장 장치를 제어하는 적어도 하나의 요청을 생성하는 것을 특징으로 하는, 호스트 장치.
  10. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서,
    상기 복수의 메모리 블록들 중 프리 메모리 블록의 개수를 카운트하는 단계;
    상기 프리 메모리 블록의 개수가 미리 결정된 희생 LBA 통지 임계값보다 작은지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 단계를 포함하는, 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 판단 결과에 기초하여 희생 LBA 정보를 생성하여 호스트 장치로 전달하는 단계는:
    상기 프리 메모리 블록의 개수가 상기 희생 LBA 통지 임계값보다 작은 경우, 상기 복수의 메모리 블록들 중 적어도 하나를 희생 메모리 블록으로 선택하는 단계;
    상기 희생 메모리 블록에 포함된 유효 페이지에 대응하는 논리 블록 주소를 포함하는 상기 희생 LBA 정보를 생성하는 단계; 및
    생성된 상기 희생 LBA 정보를 상기 호스트 장치로 전달하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제10 항에 있어서,
    상기 프리 메모리 블록의 개수가 미리 결정된 디바이스 GC 임계값보다 작은지 여부를 판단하는 단계; 및
    상기 프리 메모리 블록의 개수가 상기 디바이스 GC 임계값보다 작은 경우, 상기 반도체 메모리 장치에 대한 디바이스 가비지 컬렉션을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  13. 제12 항에 있어서, 상기 디바이스 가비지 컬렉션을 수행하는 단계는:
    상기 희생 메모리 블록의 유효 페이지 데이터를 타겟 메모리 블록으로 복사하는 단계; 및
    상기 희생 메모리 블록을 프리 메모리 블록으로 릴리즈하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  14. 저장 장치에 포함된 저장 영역을 복수의 세그먼트들로 구분하여 데이터를 저장하는 호스트 장치의 동작 방법으로서,
    상기 저장 장치로부터 희생 LBA 정보를 수신하는 단계; 및
    상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계를 포함하는, 호스트 장치의 동작 방법.
  15. 제14 항에 있어서, 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계는:
    상기 희생 LBA 정보에 기초하여 상기 복수의 세그먼트들 중 희생 세그먼트를 선택하는 단계; 및
    상기 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사하는 단계를 포함하는, 호스트 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계는:
    상기 희생 세그먼트를 프리 세그먼트로 릴리즈하는 단계를 더 포함하는 것을 특징으로 하는, 호스트 장치의 동작 방법.
  17. 제14 항에 있어서, 상기 희생 LBA 정보에 기초하여 호스트 가비지 컬렉션 동작을 수행하는 단계는:
    상기 복수의 세그먼트들 중 프리 세그먼트의 개수를 카운트하는 단계;
    상기 프리 세그먼트의 개수가 호스트 GC 임계값보다 작은지 여부를 판단하는 단계;
    상기 프리 세그먼트의 개수가 호스트 GC 임계값보다 작은 경우, 상기 희생 LBA 정보에 기초하여 상기 복수의 세그먼트들 중 희생 세그먼트를 선택하는 단계; 및
    상기 희생 세그먼트의 유효 데이터 블록을 타겟 세그먼트로 복사하는 단계를 포함하는, 호스트 장치의 동작 방법.
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