KR20200141172A - 메모리 시스템 및 그것의 동작방법 - Google Patents

메모리 시스템 및 그것의 동작방법 Download PDF

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 메모리 장치; 제1 및 제2 호스트 데이터를 버퍼링하는 라이트 버퍼; 상기 제1 및 제2 호스트 데이터 각각에 대한 제1 및 제2 칩킬 패리티 후보를 캐싱하는 칩킬 캐시; 상기 칩킬 캐시보다 대역폭이 작고, 용량이 큰 칩킬 버퍼; 상기 제1 호스트 데이터와 상기 제1 칩킬 패리티 후보를 XOR 연산하고, 상기 제2 호스트 데이터와 상기 제2 칩킬 패리티 후보를 XOR 연산하여 각각 1 및 제2 칩킬 패리티를 생성하는 칩킬 매니저; 및 상기 제1 호스트 데이터 및 상기 제1 칩킬 패리티를 제1 오픈 블록에 프로그램하고, 상기 제2 호스트 데이터 및 상기 제2 칩킬 패리티를 제2 오픈 블록에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서를 포함하되, 상기 프로세서는 상기 제1 호스트 데이터가 캐시 히트인 경우 상기 칩킬 캐시로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하도록 상기 칩킬 매니저를 제어하고, 상기 제1 호스트 데이터가 캐시 미스인 경우 상기 칩킬 버퍼로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하도록 상기 칩킬 매니저를 제어하는 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 효율적으로 칩킬 패리티를 생성하기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 라이트 버퍼와 칩킬 버퍼 사이에 칩킬 캐시를 사용하여 칩킬 패리티를 생성할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 메모리 장치; 제1 및 제2 호스트 데이터를 버퍼링하는 라이트 버퍼; 상기 제1 및 제2 호스트 데이터 각각에 대한 제1 및 제2 칩킬 패리티 후보를 캐싱하는 칩킬 캐시; 상기 칩킬 캐시보다 대역폭이 작고, 용량이 큰 칩킬 버퍼; 상기 제1 호스트 데이터와 상기 제1 칩킬 패리티 후보를 XOR 연산하고, 상기 제2 호스트 데이터와 상기 제2 칩킬 패리티 후보를 XOR 연산하여 각각 1 및 제2 칩킬 패리티를 생성하는 칩킬 매니저; 및 상기 제1 호스트 데이터 및 상기 제1 칩킬 패리티를 제1 오픈 블록에 프로그램하고, 상기 제2 호스트 데이터 및 상기 제2 칩킬 패리티를 제2 오픈 블록에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서를 포함하되, 상기 프로세서는 상기 제1 호스트 데이터가 캐시 히트인 경우 상기 칩킬 캐시로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하도록 상기 칩킬 매니저를 제어하고, 상기 제1 호스트 데이터가 캐시 미스인 경우 상기 칩킬 버퍼로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하도록 상기 칩킬 매니저를 제어하는 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 제1 및 제2 호스트 데이터를 라이프 버퍼에 버퍼링하는 단계; 상기 제1 및 제2 호스트 데이터 각각에 대한 제1 및 제2 칩킬 패리티 후보를 칩킬 캐시에 캐싱하는 단계; 상기 제1 호스트 데이터와 상기 제1 칩킬 패리티 후보를 XOR 연산하고, 상기제2 호스트 데이터와 상기 제2 칩킬 패리티 후보를 XOR 연산하여 각각 1 및 제2 칩킬 패리티를 생성하는 단계; 및 상기 제1 호스트 데이터 및 상기 제1 칩킬 패리티를 제1 오픈 블록에 프로그램하고, 상기 제2 호스트 데이터 및 상기 제2 칩킬 패리티를 제2 오픈 블록에 프로그램하는 단계를 포함하되, 상기 제1 및 제2 칩킬 패리티 후보를 상기 칩킬 캐시에 캐싱하는 단계는 상기 제1 호스트 데이터가 캐시 히트인 경우 상기 칩킬 캐시로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하며, 상기 제1 호스트 데이터가 캐시 미스인 경우 칩킬 버퍼로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하고, 상기 칩킬 버퍼는 칩킬 캐시보다 대역폭이 작고, 용량이 큰 메모리 시스템의 동작방법이 제시된다.
본 발명의 실시 예에 따른 메모리 시스템은 대역폭이 큰 칩킬 캐시 및 용량이 큰 칩킬 버퍼를 사용하여 칩킬 패리티를 생성함으로써 대용량의 칩킬 패리티를 신속하게 생성할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 칩킬 동작의 개념을 설명하기 위한 도면이다.
도 5A 내지 도 5C는 칩킬 패리티를 생성하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 데이터 처리 시스템(100)을 상세히 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 메모리 인터페이스(Memory I/F) 유닛(142) 및 메모리(Memory)(144)를 포함한다. 상기 메모리(144)는 라이트 버퍼(122), 칩킬 캐시(125) 및 칩킬 버퍼(155)를 포함할 수 있다. 다만 상기 라이트 버퍼(122), 칩킬 캐시(125) 및 칩킬 버퍼(155)는 상기 메모리(144)의 외부에 존재할 수도 있다. 상기 ECC 유닛(138)은 칩킬 매니저(180)를 포함할 수 있다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 2는 본 발명의 실시예에 따른 메모리 시스템에서 사용되는 슈퍼 메모리 블록의 개념을 설명하기 위해 도시한 도면이다.
도 2를 참조하면, 도 1을 참조하여 본 발명의 실시예에 따른 메모리 시스템(110)의 구성요소 중 메모리 장치(150)에 포함된 구성요소가 구체적으로 도시된 것을 알 수 있다.
메모리 장치(150)는, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
또한, 메모리 장치(150)는, 제0 채널(CH0)을 통해 데이터를 입/출력할 수 있는 첫 번째 메모리 다이(DIE0)과 제1 채널(CH1)을 통해 데이터를 입/출력할 수 있는 두 번째 메모리 다이(DIE1)을 포함한다. 이때, 제0 채널(CH0)과 제1 채널(CH1)은, 인터리빙(interleaving) 방식으로 데이터를 입/출력할 수 있다.
또한, 첫 번째 메모리 다이(DIE0)는, 제0 채널(CH0)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY0, WAY1)들에 각각 대응하는 다수의 플래인(PLANE00, PLANE01)들을 포함한다.
또한, 두 번째 메모리 다이(DIE1)는, 제1 채널(CH1)을 공유하여 인터리빙 방식으로 데이터를 입/출력할 수 있는 다수의 경로(WAY2, WAY3)들에 각각 대응하는 다수의 플래인(PLANE10, PLANE11)들을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N)을 포함한다.
또한, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)중 예정된 개수의 메모리 블록(BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N)을 포함한다.
또한, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)은, 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N) 중 예정된 개수의 메모리 블록(BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 포함한다.
이와 같이. 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)은, 같은 경로 또는 같은 채널을 사용하는 것과 같은 '물리적인 위치'에 따라 구분될 수 있다.
참고로, 도 2에서는 메모리 장치(150)에 2개의 메모리 다이(DIE0, DIE1)가 포함되고, 각각의 메모리 다이(DIE0, DIE1)마다 2개의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되며, 각각의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)마다 예정된 개수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N / BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N / BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N / BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)이 포함되는 것으로 예시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이다. 실제로는, 설계자의 선택에 따라 메모리 장치(150)에 2개보다 더 많거나 더 적은 개수의 메모리 다이가 포함될 수 있고, 각각의 메모리 다이에도 2개보다 더 많거나 더 적은 개수의 플래인이 포함될 수 있다. 물론, 각각의 플래인에 포함되는 메모리 블록의 개수인 '예정된 개수'도 설계자의 선택에 따라 얼마든지 조정가능하다.
한편, 메모리 장치(150)에 포함된 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 다수의 메모리 다이(DIE0, DIE1) 또는 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)과 같은 '물리적인 위치'로 구분하는 방식과는 별개로 컨트롤러(130)는, 다수의 메모리 블록들 중 동시에 선택되어 동작하는 것을 기준으로 구분하는 방식을 사용할 수 있다. 즉, 컨트롤러(130)는, '물리적인 위치'의 구분방식을 통해 서로 다른 다이 또는 서로 다른 플래인으로 구분되었던 다수의 메모리 블록들을 동시에 선택 가능한 블록들끼리 그룹화하여 슈퍼 메모리 블록(super memory block)들로 구분하여 관리할 수 있다.
이렇게, 컨트롤러(130)에서 다수의 메모리 블록들(BLOCK000, BLOCK001, BLOCK002, ..., BLCOK00N, BLOCK010, BLOCK011, BLOCK012, ..., BLCOK01N, BLOCK100, BLOCK101, BLOCK102, ..., BLCOK10N, BLOCK110, BLOCK111, BLOCK112, ..., BLCOK11N)을 슈퍼 메모리 블록들로 구분하여 관리하는 방식은, 설계자의 선택에 따라 여러 가지 방식이 존재할 수 있는데, 여기에서는 세 가지 방식을 예시하도록 하겠다.
첫 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에서 임의의 하나의 메모리 블록(BLOCK000)과, 두 번째 플래인(PLANE01)에서 임의의 하나의 메모리 블록(BLOCK010)을 그룹화하여 하나의 슈퍼 메모리 블록(A1)으로 관리하는 방식이다. 첫 번째 방식을 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 두 번째 메모리 다이(DIE1)에 적용하면, 컨트롤러(130)는, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에서 임의의 하나의 메모리 블록(BLOCK100)과, 두 번째 플래인(PLANE11)에서 임의의 하나의 메모리 블록(BLOCK110)을 그룹화하여 하나의 슈퍼 메모리 블록(A2)으로 관리할 수 있다.
두 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK002)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK102)를 그룹화하여 하나의 슈퍼 메모리 블록(B1)으로 관리하는 방식이다. 두 번째 방식을 다시 적용하면, 컨트롤러(130)는, 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK012)과, 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK112)를 그룹화하여 하나의 슈퍼 메모리 블록(B2)으로 관리할 수 있다.
세 번째 방식은, 컨트롤러(130)에서 메모리 장치(150)에 포함된 다수의 메모리 다이들(DIE0, DIE1) 중 첫 번째 메모리 다이(DIE0)의 첫 번째 플래인(PLANE00)에 포함된 임의의 하나의 메모리 블록(BLOCK001)과, 첫 번째 메모리 다이(DIE0)의 두 번째 플래인(PLANE01)에 포함된 임의의 하나의 메모리 블록(BLOCK011)과, 두 번째 메모리 다이(DIE1)의 첫 번째 플래인(PLANE10)에 포함된 임의의 하나의 메모리 블록(BLOCK101), 및 두 번째 메모리 다이(DIE1)의 두 번째 플래인(PLANE11)에 포함된 임의의 하나의 메모리 블록(BLOCK111)을 그룹화하여 하나의 슈퍼 메모리 블록(C)으로 관리하는 방식이다.
참고로, 슈퍼 메모리 블록에 포함되는 동시에 선택 가능한 메모리 블록들은, 인터리빙 방식, 예컨대, 채널 인터리빙(channel interleaving) 방식 또는 메모리 다이 인터리빙(memory die interleaving) 방식 또는 메모리 칩 인터리빙(memory chip interleaving) 방식 또는 경로 인터리빙(way interleaving) 방식 등을 통해 실질적으로 동시에 선택될 수 있다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
앞서 도 1을 참조하여 설명한 바와 같이, ECC 유닛(138)은 LDPC 코드 등을 사용하여 메모리 장치(150)로부터 리드된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 만약, ECC 유닛(138)이 상기 에러를 정정하지 못하는 경우 호스트(102)가 메모리 시스템(110)에 저장한 데이터가 손실되는 문제가 발생한다. 따라서, ECC 유닛(138)이 에러를 정정하지 못하는 경우를 대비하여 신뢰성이 중요한 데이터 일수록 정정 불가 에러로부터 상기 데이터를 복구할 수 있는 추가적인 방법이 필요하다. 컨트롤러(130)는 에러 정정 동작에 따라 데이터를 복구하지 못하는 상황을 대비하여 칩킬 동작을 추가적으로 수행하여 데이터를 보호할 수 있다.
도 4는 칩킬 동작의 개념을 설명하기 위한 도면이다.
앞서 도 2를 참조하여 설명한 세번째 방식에 따라 슈퍼 메모리 블록을 구성하는 방식을 예로 들어 설명한다.
슈퍼 메모리 블록(SB)은 제1 내지 제4 블록(BLK000 내지 BLK110)을 포함할 수 있다. 설명의 편의를 위해 상기 제1 내지 제4 블록(BLK000 내지 BLK110) 각각은 3개의 페이지들을 포함하는 경우로 설명한다. 따라서, 상기 슈퍼 메모리 블록(SB)은 총 12개의 페이지들을 포함할 수 있다.
컨트롤러(130)는 상기 슈퍼 메모리 블록(SB)이 포함하는 12개의 페이지들 중 1개의 페이지를 제외한 나머지 11개의 페이지들에 호스트 데이터를 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 상기 호스트 데이터는 11개의 피스들로 구성될 수 있으며, 상기 피스들 각각은 1개의 페이지 사이즈일 수 있다. 컨트롤러(130)는 상기 슈퍼 메모리 블록에 포함된 페이지들 중 상기 호스트 데이터가 프로그램된 페이지들을 제외한 나머지 1개의 페이지에 칩킬 패리티(CHIPKILL PARITY)를 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다. 상기 칩킬 패리티(CHIPKILL PARITY)는 상기 슈퍼 메모리 블록(SB)에 프로그램된 모든 피스들에 대해 XOR 연산을 수행한 결과일 수 있다.
만약, 상기 슈퍼 메모리 블록(SB)에 프로그램된 특정 피스에 결함이 발생한 경우 컨트롤러(130)는 상기 칩킬 패리티(CHIPKILL PARITY)를 사용하여 원본 데이터를 복구할 수 있다. 예를 들어, 상기 슈퍼 메모리 블록의 특정 페이지(402)에 프로그램된 호스트 데이터의 피스가 에러 정정이 불가능한 경우, 컨트롤러(130)는 슈퍼 메모리 블록(SB)에 프로그램된 데이터 중 상기 결함이 발생한 피스를 제외한 나머지 피스들 및 칩킬 패리티(CHIPKILL PARITY)를 리드하도록 상기 메모리 장치(150)를 제어할 수 있다. 상기 칩킬 패리티(CHIPKILL PARITY)는 슈퍼 메모리 블록(SB)에 프로그램된 모든 피스들에 대해 XOR 연산을 수행한 결과이므로, 상기 칩킬 패리티(CHIPKILL PARITY)와 상기 모든 피스들 중 결함이 발생한 피스를 제외한 나머지 피스들에 대해 XOR 연산을 수행하면 상기 결함 피스의 원본 데이터를 구할 수 있다. 따라서, 컨트롤러(130)는 칩킬 동작을 수행하여 상기 결함 피스의 원본 데이터를 호스트(102)로 제공할 수 있다.
도 5A 내지 도 5C는 칩킬 패리티를 생성하는 방법을 설명하기 위한 도면이다.
컨트롤러(130)는 라이트 버퍼(122)에 호스트 데이터를 버퍼링한 이후, 상기 호스트 데이터가 라이트 스트라이프(Write Stripe) 단위를 구성하면, 상기 호스트 데이터를 오픈 블록에 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 상기 라이트 스트라이프 단위는 슈퍼 메모리 블록의 동일 인덱스에 위치한 페이지들의 사이즈 합일 수 있다. 본 발명의 일 실시예에 따르면, 상기 오픈 블록(OPEN BLK)은 앞서 도 4를 참조하여 설명한 슈퍼 메모리 블록(SB)과 같은 방식으로 구성된 슈퍼 메모리 블록일 수 있다.
또한, 컨트롤러(130)는 라이트 버퍼(122)에 버퍼링된 호스트 데이터가 슈퍼 메모리 블록에 프로그램되는 동안, 칩킬 패리티 생성 동작을 수행할 수 있다. 컨트롤러(130)는 오픈 블록에 포함된 페이지들 중 칩킬 패리티가 프로그램될 1개의 페이지를 제외한 나머지 페이지들(이하 유저 페이지들) 각각에 저장될 호스트 데이터를 복수의 피스들로 구분할 수 있다. 상기 오픈 블록의 유저 페이지들 중 첫번째 페이지에 프로그램되는 호스트 데이터는 스타트 피스, 상기 유저 페이지들 중 마지막 페이지에 프로그램되는 호스트 데이터는 라스트 피스일 수 있으며, 상기 스타트 피스와 라스트 피스를 제외한 나머지 호스트 데이터는 중간 피스들일 수 있다.
도 5A는 라이트 버퍼에 버퍼링된 호스트 데이터가 스타트 피스를 포함하는 경우 칩킬 패리티를 생성하는 과정을 설명하기 위한 도면이다.
구체적으로 프로세서(134)는 라이프 버퍼(122)에 버퍼링된 호스트 데이터가 라이트 스트라이프 단위를 구성하고, 상기 호스트 데이터가 스타트 피스(D1)를 포함하는 경우, 상기 스타트 피스(D1)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134)는 상기 스타트 피스(D1)를 리드하여 ECC 유닛(138)으로 제공할 수 있다. 또한 프로세서(134)는 스타트 피스(D1)를 제외한 상기 호스트 데이터의 나머지 피스들(D2, D3, D4)을 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 스타트 피스(D1)와 상기 호스트 데이터에 포함된 중간 피스들(D2, D3, D4) 중 어느 하나의 피스인 제1 피스(D2)를 XOR 연산하여 제1 칩킬 패리티 후보(P11)를 생성하고, 상기 제1 칩킬 패리티 후보(P11)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134)는 상기 제1 칩킬 패리티 후보(P11)를 리드하여 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 제1 칩킬 패리티 후보(P11)와 상기 호스트 데이터에 포함된 나머지 중간 피스들(D3, D4) 중 어느 하나의 피스인 제2 피스(D3)를 XOR 연산하여 제2 칩킬 패리티 후보(P12)를 생성하고, 상기 제2 칩킬 패리티 후보(P12)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134) 및 ECC 유닛(138)은 상기 라이트 스트라이프 단위를 구성하는 호스트 데이터에 포함된 나머지 피스들(D4)에 대해 전술한 동작을 반복 수행할 수 있다.
도 5A를 참조하면, 상기 슈퍼 메모리 블록의 제1 인덱스를 공유하는 페이지들은 총 4개이며, 상기 페이지들의 사이즈 합은 라이트 스트라이프 단위를 구성한다. 컨트롤러(130)는 라이트 버퍼(122)에 상기 슈퍼 메모리 블록의 제1 인덱스를 공유하는 페이지들에 각각 대응하는 제1 내지 제4 데이터(D1~D4)가 버퍼링될 경우, 상기 제1 내지 제4 데이터(D1~D4)를 오픈 블록(OPEN BLK)에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
제1 데이터(D1)는 슈퍼 메모리 블록의 유저 페이지들 중 첫번째 페이지에 저장되는 스타트 피스일 수 있으며, 제2 내지 제4 데이터(D2~D4)는 중간 피스일 수 있다. 프로세서(134)는 상기 제1 내지 제4 데이터(D1~D4)를 프로그램하는 동안 상기 제2 내지 제4 데이터(D2~D4)를 ECC 유닛(138)로 제공할 수 있다. 또한, 프로세서(134)는 스타트 피스인 상기 제1 데이터(D1)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134)는 상기 제1 데이터(D1)를 리드하여 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 칩킬 버퍼(502)로부터 제공된 제1 데이터(D1) 및 라이트 버퍼(122)로부터 제공된 제2 데이터(D2)를 XOR 연산하여 제1 칩킬 패리티 후보(P11)을 생성할 수 있다. ECC 유닛(138)은 상기 제1 칩킬 패리티 후보(P11)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134)는 상기 제1 칩킬 패리티 후보(P11)를 리드하여 ECC 유닛(138)으로 제공할 수 있으며, ECC 유닛(138)은 상기 제1 칩킬 패리티 후보(P11)와 제3 데이터(D3)를 XOR 연산하여 제2 칩킬 패리티 후보(P12)를 생성할 수 있다. ECC 유닛(138)은 상기 제2 칩킬 패리티 후보(P12)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 마찬가지 방식으로 프로세서(134)와 ECC 유닛(138)은 상기 제2 칩킬 패리티 후보(P12)와 제4 데이터(D4)를 XOR 연산하여 제3 칩킬 패리티 후보(P13)를 생성할 수 있다.
도 5B는 라이트 버퍼에 버퍼링된 호스트 데이터가 중간 피스만 포함하는 경우 칩킬 패리티를 생성하는 과정을 설명하기 위한 도면이다.
프로세서(134)는 라이트 버퍼(122)에 버퍼링된 호스트 데이터를 구성하는 피스들(D5, D6, D7, D8)이 모두 중간 피스인 경우, 라이트 스트라이프 단위를 구성하는 호스트 데이터를 오픈 블록(OPEN BLK)에 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 또한, 프로세서(134)는 상기 호스트 데이터(D5, D6, D7, D8)를 ECC 유닛(138)로 제공하고, 칩킬 버퍼(502)로부터 상기 오픈 블록(OPEN BLK)에 대한 제3 칩킬 패리티 후보(P13)를 리드하여 상기 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 제3 칩킬 패리티 후보(P13)와 상기 호스트 데이터에 포함된 중간 피스들(D5, D6, D7, D8) 중 어느 하나의 피스(D5)를 XOR 연산하여 제4 칩킬 패리티 후보(P14)를 생성할 수 있다. ECC 유닛(138)은 상기 제4 칩킬 패리티 후보(P14)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134) 및 ECC 유닛(138)은 상기 호스트 데이터의 나머지 중간 피스들(D6, D7, D8)에 대하여 전술한 XOR 연산을 반복 수행하여 칩킬 패리티 생성 동작을 수행할 수 있다.
예를 들어, 앞서 도 5A를 참조하여 설명한 바와 같이, 제1 내지 제4 데이터(D1~D4)가 오픈 블록(OPEN BLK)에 프로그램되고, 제3 칩킬 패리티 후보(P13)가 생성되면, 프로세서(134)는 라이트 버퍼(122)에 버퍼링된 호스트 데이터를 구성하는 피스들(D5~D8)이 스타트 피스 또는 라스트 피스를 포함하는지 체크할 수 있다. 상기 라이트 버퍼(122)에 버퍼링된 제5 내지 제8 데이터(D5~D8)은 모두 중간 피스들이므로, 프로세서(134)는 라이트 스트라이프 단위를 구성하는 상기 제5 내지 제8 데이터(D5~D8)를 오픈 블록(OPEN BLK)에 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다. 프로세서(134)는 상기 제5 내지 제8 데이터(D5~D8)를 프로그램하는 동안, ECC 유닛(138)으로 상기 제5 내지 제8 데이터(D5~D8)를 제공할 수 있다. 또한, 프로세서(134)는 칩킬 버퍼(502)에 버퍼링된 제3 칩킬 패리티 후보(P13)를 리드하여 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 제3 칩킬 패리티 후보(P13)와 제5 데이터(D5)를 XOR 연산하여 제4 칩킬 패리티 후보(P14)를 생성할 수 있다. ECC 유닛(138)은 상기 제4 칩킬 패리티 후보(P14)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134)는 상기 칩킬 버퍼(502)로부터 상기 제4 칩킬 패리티 후보(P14)를 리드하여 ECC 유닛(138)으로 제공할 수 있으며, 상기 ECC 유닛(138)은 상기 제공된 제4 칩킬 패리티 후보(P14)와 제6 데이터(D6)를 XOR 연산하여 제5 칩킬 패리티 후보(P15)를 생성할 수 있다. 프로세서(134) 및 ECC 유닛(138)은 마찬가지 방식으로 상기 제5 칩킬 패리티 후보(P15)와 제7 데이터(D7)을 XOR 연산하여 제6 칩킬 패리티 후보(P16)를 생성하고, 상기 제6 칩킬 패리티 후보(P16)와 제8 데이터(D8)을 XOR 연산하여 제7 칩킬 패리티 후보(P17)을 생성할 수 있다. ECC 유닛(138)은 상기 제7 칩킬 패리티 후보(P18)을 칩킬 버퍼(502)에 버퍼링할 수 있다.
도 5C는 라이트 버퍼에 버퍼링된 호스트 데이터가 라스트 피스를 포함하는 경우 칩킬 패리티를 생성하는 방법을 설명하기 위한 도면이다.
프로세서(134)는 라이트 버퍼(122)에 버퍼링된 호스트 데이터(D9, D10, D11)가 라스트 피스(D11)를 포함하는 경우 상기 호스트 데이터(D9, D10, D11)를 오픈 블록(OPEN BLK)에 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 상기 호스트 데이터가 라스트 피스(D11)를 포함하는 경우, 상기 메모리 장치(150)로 제공되는 호스트 데이터(D9, D10, D11)의 사이즈는 라이트 스트라이프 단위보다 1개의 페이지 사이즈만큼 작을 수 있다. 또한, 상기 프로세서(134)는 상기 호스트 데이터(D9, D10, D11)를 ECC 유닛(138)으로 제공할 수 있으며, 칩킬 버퍼(502)에 버퍼링된 상기 오픈 블록(OPEN BLK)에 대한 제7 칩킬 패리티 후보(P17)를 리드하여 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 제7 칩킬 패리티(P17)와 상기 호스트 데이터의 중간 피스(D9)와 XOR 연산을 수행하여 제8 칩킬 패리티(P18)를 생성할 수 있다. ECC 유닛(138)은 상기 제8 칩킬 패리티(P18)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134) 및 ECC 유닛(138)은 나머지 중간 피스(D10) 및 라스트 피스(D11)에 대해 전술한 동작을 반복 수행하여 최종적으로 오픈 블록(OPEN BLK)에 대한 칩킬 패리티(P1)를 생성할 수 있다. 프로세서(134)는 상기 생성된 칩킬 패리티(P1)를 오픈 블록(OPEN BLK)의 유저 페이지들을 제외한 나머지 하나의 빈 페이지에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
예를 들어, 앞서 도 5A 및 도 5B를 참조하여 설명한 바와 같이, 제5 내지 제8 데이터(D5~D8)가 오픈 블록(OPEN BLK)에 프로그램되고, 제7 칩킬 패리티 후보(P17)가 생성되면, 프로세서(134)는 라이트 버퍼(122)에 버퍼링된 호스트 데이터를 구성하는 피스들(D9, D10, D11)이 라스트 피스를 포함하는지 체크할 수 있다. 상기 라이트 버퍼(122)에 버퍼링된 제11 데이터(D11)는 라스트 피스이므로, 프로세서(134)는 라이트 스트라이프 단위보다 1개의 페이지 사이즈만큼 작은 상기 제9 내지 제11 데이터(D9~D11)를 오픈 블록(OPEN BLK)에 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다. 프로세서(134)는 상기 제9 내지 제11 데이터(D9~D11)를 오픈 블록(OPEN BLK)에 프로그램하는 동안, ECC 유닛(138)으로 상기 제9 내지 제11 데이터(D9~D11)를 제공할 수 있다. 또한, 프로세서(134)는 칩킬 버퍼(502)에 버퍼링된 제7 칩킬 패리티 후보(P17)를 ECC 유닛(138)으로 제공할 수 있다.
ECC 유닛(138)은 상기 제공된 제7 칩킬 패리티 후보(P17)와 제9 데이터(D9)를 XOR 연산하여 제8 칩킬 패리티 후보(P18)를 생성할 수 있다. ECC 유닛(138)은 상기 제8 칩킬 패리티 후보(P18)를 칩킬 버퍼(502)에 버퍼링할 수 있다. 프로세서(134)는 상기 칩킬 버퍼(502)로부터 상기 제8 칩킬 패리티 후보(P18)를 리드하여 ECC 유닛(138)으로 제공할 수 있으며, 상기 ECC 유닛(138)은 상기 제공된 제8 칩킬 패리티 후보(P18)와 제10 데이터(D10)를 XOR 연산하여 제9 칩킬 패리티 후보(P19)를 생성할 수 있다. 프로세서(134) 및 ECC 유닛(138)은 마찬가지 방식으로 상기 제9 칩킬 패리티 후보(P19)와 제11 데이터(D11)을 XOR 연산하여 최종적으로 오븐 플록(OPEN BLK)에 대한 칩킬 패리티(P1)을 생성할 수 있다. 프로세서(134)는 상기 칩킬 패리티(P1)를 오픈 블록(OPEN BLK)에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
칩킬 버퍼의 경우 호스트 라이트와 비교하여 약 2배에 해당하는 높은 대역폭을 필요로 할 수 있다. 예를 들어, 호스트 라이트의 경우 호스트 데이터를 메모리 장치로 한번 제공하면 되는 반면, 칩킬 버퍼의 경우, 칩킬 버퍼로부터 칩킬 패리티 후보를 리드하고, 상기 칩킬 패리티 후보와 호스트 데이터를 XOR 연산한 결과를 다시 상기 칩킬 버퍼에 라이트하므로, 단위시간당 처리되는 데이터의 사이즈가 약 두배일 수 있다. 따라서, 일반적으로 칩킬 버퍼의 경우 대역폭이 큰 SRAM으로 구현될 수 있다.
앞서 도 5A 내지 도 5C에서는 오픈 블록이 1개인 경우 칩킬 패리티를 생성하는 방법에 대해서 설명하였으나, 메모리 시스템(110)이 복수의 라이트 스트림(Write Stream)들을 통해 복수의 호스트들과 연결된 경우와 같이 오픈 블록의 개수가 복수 개인 경우도 존재할 수 있다. 오픈 블록의 개수가 증가하면 칩킬 버퍼가 저장해야하는 칩킬 패리티 후보의 사이즈도 함께 증가한다. 일반적으로 SRAM은 비용이 매우 높으므로 메모리 시스템(110)에 포함된 SRAM의 사이즈는 제한적이다. 오픈 블록의 개수의 증가에 따라 칩킬 버퍼의 사이즈의 증가가 요구되는 경우, 고용량의 칩킬 버퍼를 SRAM으로 구현하기 어렵기 때문에 상기 칩킬 버퍼를 DRAM으로 구현해야 한다. 상기 DRAM은 상기 SRAM에 비해 대역폭이 작기 때문에 높은 스루풋(through put)을 지원하지 못한다. 따라서 만약 칩킬 버퍼를 대역폭이 작은 DRAM으로 구현할 경우, 칩킬 패리티의 생성 속도가 매우 느려지는 문제가 발생할 수 있다.
본 발명의 일 실시예에 따르면, 대역폭이 높은 SRAM을 캐시로 사용하여 라이트 스트라이프 단위의 호스트 데이터를 오픈 블록에 프로그램하는 동안 컨트롤러(130)는 상기 호스트 데이터와 상기 SRAM에 저장된 칩킬 패리티 후보에 대해 XOR 연산을 수행하는 칩킬 패리티 생성 동작을 수행할 수 있다. 컨트롤러(130)는 제1 오픈 블록에 대한 호스트 데이터가 캐시 히트인 경우 상기 SRAM으로부터 상기 제1 오픈 블록에 대한 칩킬 패리티 후보를 리드하여 칩킬 패리티 생성 동작을 수행할 수 있다. 컨트롤러(130)는 상기 DRAM으로부터 상기 제1 오픈 블록에 대한 칩킬 패리티 후보를 리드하여 상기 제1 오픈 블록에 대한 호스트 데이터와 XOR 연산을 수행하는 칩킬 패리티 동작을 수행할 수 있다. 컨트롤러(130)는 상기 제1 오픈 블록에 대한 호스트 데이터가 캐시 미스이고, 만약 상기 SRAM의 용량이 부족한 경우, 상기 SRAM에 저장된 제2 오픈 블록에 대한 칩킬 패리티 후보를 축출하여 DRAM에 저장할 수 있다.
도 6은 본 발명의 일 실시예에 따른 데이터 처리 시스템(100)을 상세히 나타내는 도면이다. 도 6은 도 1의 데이터 처리 시스템(100)에서 본 발명과 관련된 구성만을 간략히 도시하고 있다.
컨트롤러(130)는 메모리(144), ECC 유닛(138) 및 프로세서(134)를 포함할 수 있다. 상기 메모리(144)는 라이트 버퍼(122), 칩킬 캐시(125) 및 칩킬 버퍼(155)를 포함할 수 있다. 또한, 상기 ECC 유닛(138)은 칩킬 매니저(180)를 포함할 수 있다.
라이트 버퍼(122)는 호스트(102)로부터 제공된 호스트 데이터를 버퍼링할 수 있다. 상기 라이트 버퍼(122)는 DRAM으로 구현될 수 있다.
프로세서(134)는 상기 라이트 버퍼(122)에 버퍼링된 호스트 데이터를 오픈 블록 별로 구분할 수 있다. 프로세서(134)는 상기 구분된 호스트 데이터가 라스트 피스를 포함하는지 여부를 판단할 수 있다. 프로세서(134)는 상기 호스트 데이터가 라스트 피스를 포함하지 아니하는 경우 라이트 스트라이프 단위만큼의 호스트 데이터를 오픈 블록에 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 예를 들어, 제1 오픈 블록에 대한 호스트 데이터가 라스트 피스를 포함하지 아니하는 경우, 프로세서(134)는 라이트 스트라이프 단위만큼의 호스트 데이터가 라이트 버퍼(122)에 버퍼링되면, 상기 호스트 데이터를 상기 제1 오픈 블록에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
또한 프로세서(134)는 상기 호스트 데이터를 오픈 블록에 프로그램하는 동안, 칩킬 매니저(180)로 상기 오픈 블록에 대한 호스트 데이터를 제공할 수 있다. 예를 들어, 프로세서(134)는 상기 제1 오픈 블록에 대한 호스트 데이터를 칩킬 매니저(180)로 제공할 수 있다.
프로세서(134)는 호스트 데이터가 라스트 피스를 포함하는 경우, 라이트 스트라이프 단위보다 1개의 페이지 사이즈만큼 작은 사이즈의 호스트 데이터를 오픈 블록에 프로그램하도록 메모리 장치(150)를 제어하고, 상기 호스트 데이터에 대한 프로그램 동작이 수행되는 동안 상기 호스트 데이터를 칩킬 매니저(180)로 제공할 수 있다.
프로세서(134)는 라이프 버퍼(122)로부터 제공된 제1 오픈 블록에 대한 호스트 데이터의 캐시 히트 여부를 판단할 수 있다. 프로세서(134)는 칩킬 캐시(125)가 상기 제1 오픈 블록에 대한 제1 칩킬 패리티 후보를 캐싱한 경우, 상기 제1 오픈 블록에 대한 호스트 데이터에 대해 캐시 히트로 판단할 수 있다. 프로세서(134)는 캐시 히트인 경우, 상기 칩킬 캐시(125)로부터 상기 제1 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있다.
칩킬 매니저(180)는 상기 제1 칩킬 패리티 후보와 상기 제1 오픈 블록에 대한 호스트 데이터를 구성하는 피스들과 XOR 연산을 수행하는 칩킬 패리티 생성 동작을 수행할 수 있다. 앞서 도 5A 내지 도 5C를 참조하여 설명한바와 같이, 칩킬 매니저(180)는 상기 리드된 제1 칩킬 패리티 후보와 상기 호스트 데이터를 구성하는 복수의 피스들 중 어느 하나의 피스를 XOR 연산하여 칩킬 캐시(125)에 캐싱할 수 있다. 프로세서(134)는 상기 캐싱된 XOR 연산 결과를 리드하여 칩킬 매니저(180)로 제공할 수 있으며, 칩킬 매니저(180)는 상기 제공된 XOR 연산 결과와 상기 호스트 데이터를 구성하는 다른 피스를 XOR 연산할 수 있다. 칩킬 매니저(180) 및 프로세서(134)는 전술한 동작을 상기 호스트 데이터를 구성하는 모든 피스들에 대해 반복 수행하여 칩킬 패리티 생성 동작을 수행할 수 있다.
프로세서(134)는 칩킬 캐시(125)가 상기 제1 오픈 블록에 대한 제1 칩킬 패리티 후보를 캐싱하지 아니한 경우, 상기 제1 오픈 블록에 대한 호스트 데이터에 대해 캐시 미스로 판단할 수 있다. 예를 들어, 상기 칩킬 캐시(125)가 제2 오픈 블록에 대한 칩킬 패리티 후보를 캐싱하고 있는 경우, 프로세서(134)는 상기 제1 오픈 블록에 대한 호스트 데이터에 대해 캐시 미스로 판단할 수 있다. 프로세서(134)는 캐시 미스인 경우, 상기 칩킬 캐시(125)로부터 축출할 빅팀 칩킬 패리티(VICTIM PARITY)를 선택할 수 있다. 프로세서(134)는 LRU(Least Recently Used) 방식 등 다양한 축출 정책에 따라 상기 빅팀 칩킬 패리티(VICTIM PARITY)를 선택할 수 있다.
프로세서(134)는 상기 빅팀 칩킬 패리티(VICTIM PARITY)의 더티 여부를 판단할 수 있다. 프로세서(134)는 칩킬 버퍼(155)에 상기 빅팀 칩킬 패리티(VICTIM PARITY)와 동일한 데이터가 존재하는 경우 및 동일한 데이터가 존재하지 아니하는 경우 각각 상기 빅팀 칩킬 패리티(VICTIM PARITY)를 클린 및 더티로 판단할 수 있다. 프로세서(134)는 빅팀 칩킬 패리티(VICTIM PARITY)가 클린한 경우 별도의 추가 동작 없이 상기 빅팀 칩킬 패리티(VICTIM PARITY)를 칩킬 캐시(125)로부터 삭제할 수 있다. 프로세서(134)는 빅팀 칩킬 패리티(VICTIM PARITY)가 더티한 경우 상기 빅팀 칩킬 패리티(VICTIM PARITY)를 칩킬 버퍼(155)에 버퍼링한 이후, 상기 빅팀 칩킬 패리티(VICTIM PARITY)를 칩킬 캐시(125)로부터 삭제할 수 있다.
프로세서(134)는 제1 오픈 블록에 대한 호스트 데이터가 캐시 미스인 경우 칩킬 버퍼(155)로부터 제1 오픈 블록에 대한 제1 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있다. 칩킬 매니저(180)는 상기 칩킬 패리티 후보와 상기 호스트 데이터의 제1 피스를 XOR 연산하여 칩킬 캐시(125)에 캐싱할 수 있다. 프로세서(134)는 상기 칩킬 캐시(125)에 캐싱된 제1 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있으며, 칩킬 매니저(180)는 상기 호스트 데이터를 구성하는 나머지 피스들 중 어느 하나의 피스와 상기 제1 칩킬 패리티 후보를 XOR 연산할 수 있다. 상기 호스트 데이터가 라스트 피스를 포함하는 경우 칩킬 매니저(180)는 라스트 피스와 칩킬 패리티 후보를 XOR하여 생성한 칩킬 패리티를 메모리 장치(150)로 제공할 수 있으며, 프로세서(134)는 상기 칩킬 패리티를 제1 오픈 블록에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
앞서 도1 및 도 6을 참조하여 설명한 프로세서(134)는 메모리 시스템(110)의 하드웨어로 구현될 수도 있으며, 칩킬 캐시(125)를 포함할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타낸 흐름도이다.
단계 S702에서, 프로세서(134)는 라이트 버퍼(122)에 버퍼링된 호스트 데이터를 오픈 블록 별로 구분할 수 있다. 예를 들어, 프로세서(134)는 제1 오픈 블록에 대한 호스트 데이터와 제2 오픈 블록에 대한 호스트 데이터를 구분할 수 있다.
단계 S704에서, 프로세서(134)는 오픈 블록 별로 구분된 호스트 데이터의 사이즈를 측정할 수 있다. 프로세서(134)는 상기 호스트 데이터가 라스트 피스를 포함하지 아니하는 경우, 라이트 스트라이프 단위만큼의 호스트 데이터를 칩킬 매니저(180)로 제공할 수 있다. 프로세서(134)는 상기 호스트 데이터가 라스트 피스를 포함하는 경우, 라이트 스트라이프 단위보다 1개의 페이지 사이즈만큼 작은 사이즈의 호스트 데이터를 칩킬 매니저(180)로 제공할 수 있다. 또한, 프로세서(134)는 상기 칩킬 매니저(180)로 제공한 호스트 데이터를 오픈 블록에 프로그램하도록 메모리 장치(150)를 제어할 수 있다.
단계 S706에서, 프로세서(134)는 상기 칩킬 매니저(180)로 제공한 호스트 데이터의 캐시 히트 여부를 판단할 수 있다. 프로세서(134)는 상기 호스트 데이터에 대한 오픈 블록의 칩킬 패리티 후보가 칩킬 캐시(125)에 캐싱된 경우, 상기 호스트 데이터에 대해 캐시 히트로 판단할 수 있다. 프로세서(134)는 상기 호스트 데이터에 대한 오픈 블록의 칩킬 패리티 후보가 칩킬 캐시(125)에 캐싱되지 아니한 경우, 상기 호스트 데이터에 대해 캐시 미스로 판단할 수 있다. 예를 들어, 제1 오픈 블록에 대한 호스트 데이터를 제1 오픈 블록에 프로그램하는 동안 프로세서(134)가 상기 호스트 데이터를 칩킬 매니저(180)로 제공하고, 제1 오픈 블록에 대한 칩킬 패리티 후보가 칩킬 캐시(125)에 캐싱된 경우, 프로세서(134)는 캐시 히트로 판단할 수 있다. 또한, 제2 오픈 블록에 대한 호스트 데이터를 제2 오픈 블록에 프로그램하는 동안 프로세서(134)가 상기 호스트 데이터를 칩킬 매니저(180)로 제공하고, 제2 오픈 블록에 대한 칩킬 패리티 후보가 칩킬 캐시(125)에 캐싱되지 아니한 경우, 프로세서(134)는 캐시 미스로 판단할 수 있다.
단계 S708에서, 캐시 히트인 경우(단계 S706에서 'Y'), 프로세서(134)는 칩킬 캐시(125)에 캐싱된 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있다. 예를 들어, 제1 오픈 블록에 대한 호스트 데이터를 제1 오픈 블록에 프로그램하는 동안 프로세서(134)가 상기 호스트 데이터를 칩킬 매니저(180)로 제공하고, 제1 오픈 블록에 대한 칩킬 패리티 후보가 칩킬 캐시(125)에 캐싱된 경우, 프로세서(134)는 상기 칩킬 캐시(125)로부터 상기 제1 오픈 블록에 대한 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있다.
단계 S710에서, 칩킬 매니저(180)는 상기 제공된 호스트 데이터와 칩킬 패리티 후보를 XOR 연산하여 칩킬 패리티 생성 동작을 수행할 수 있다. 예를 들어, 상기 호스트 데이터가 제1 피스 및 제2 피스를 포함하는 경우, 칩킬 매니저(180)는 상기 제1 피스와 상기 칩킬 패리티 후보를 XOR 연산하여 상기 칩킬 패리티 후보를 업데이트할 수 있다. 칩킬 매니저(180)는 상기 칩킬 패리티 후보를 칩킬 캐시(125)에 캐싱하고, 상기 칩킬 패리티 후보를 리드하여 상기 제2 피스와 XOR 연산하여 상기 칩킬 패리티 후보를 업데이트할 수 있다. 칩킬 매니저(180)는 상기 업데이트된 칩킬 패리티 후보를 칩킬 캐시(125)에 캐싱할 수 있다.
칩킬 매니저(180)는 상기 호스트 데이터가 라스트 피스를 포함하는 경우, 상기 라스트 피스와 칩킬 패리티 후보를 XOR 연산하여 생성된 칩킬 패리티를 메모리 장치(150)로 제공할 수 있다. 프로세서(134)는 상기 칩킬 패리티를 오픈 블록에 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다. 예를 들어, 상기 제2 피스가 라스트 피스인 경우, 칩킬 매니저(180)는 상기 칩킬 패리티 후보와 상기 제2 피스를 XOR 연산하여 생성된 칩킬 패리티를 메모리 장치(150)로 제공할 수 있다. 프로세서(134)는 상기 칩킬 패리티를 오픈 블록에 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다.
단계 S712에서, 캐시 미스인 경우(단계 S706에서 'N'), 프로세서(134)는 칩킬 캐시(125)에 캐싱된 칩킬 패리티 후보들 중 빅팀 패리티를 선택할 수 있다. 프로세서(134)는 LRU(Least Recently Used) 방식 등 다양한 축출 정책에 따라 상기 빅팀 칩킬 패리티를 선택할 수 있다. 다만, 칩킬 캐시(125)의 빈 공간이 충분한 경우에 프로세서(134)는 빅팀 패리티를 축출하지 아니할 수 있다.
단계 S714에서, 프로세서(134)는 상기 빅팀 칩킬 패리티의 더티 여부를 판단할 수 있다. 프로세서(134)는 칩킬 버퍼(155)에 상기 빅팀 칩킬 패리티와 동일한 데이터가 존재하는 경우 및 동일한 데이터가 존재하지 아니하는 경우 각각 상기 빅팀 칩킬 패리티를 클린 및 더티로 판단할 수 있다.
단계 S716에서, 프로세서(134)는 빅팀 칩킬 패리티가 더티한 경우(단계 S714에서 'Y'), 상기 빅팀 칩킬 패리티를 칩킬 버퍼(155)에 버퍼링한 이후, 상기 빅팀 칩킬 패리티를 칩킬 캐시(125)로부터 삭제할 수 있다. 프로세서(134)는 빅팀 칩킬 패리티가 클린한 경우(단계 S714에서 'N'), 별도의 추가 동작 없이 상기 빅팀 칩킬 패리티를 칩킬 캐시(125)로부터 삭제할 수 있다.
단계 S718에서, 프로세서(134)는 칩킬 버퍼(155)로부터 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있다. 예를 들어, 제2 오픈 블록에 대한 호스트 데이터를 제2 오픈 블록에 프로그램하는 동안 프로세서(134)가 상기 호스트 데이터를 칩킬 매니저(180)로 제공하고, 제2 오픈 블록에 대한 칩킬 패리티 후보가 칩킬 캐시(125)에 캐싱되지 아니한 경우, 프로세서(134)는 상기 칩킬 버퍼(155)로부터 상기 제2 오픈 블록에 대한 칩킬 패리티 후보를 리드하여 칩킬 매니저(180)로 제공할 수 있다. 다만, 상기 호스트 데이터가 스타트 피스를 포함하는 경우, 상기 스타트 피스에 대한 칩킬 패리티 후보는 상기 칩킬 버퍼(155)에 존재하지 아니하므로, 프로세서(134)는 칩킬 패리티 후보 리드 동작을 수행하지 아니하고, 상기 스타트 피스를 칩킬 캐시(125)에 캐싱할 수 있다.
단계 S720에서, 칩킬 매니저(180)는 단계 S718에서 제공된 호스트 데이터와 칩킬 패리티 후보를 XOR 연산하여 칩킬 패리티 생성 동작을 수행할 수 있다. 예를 들어, 상기 호스트 데이터가 제1 피스 및 제2 피스를 포함하는 경우, 칩킬 매니저(180)는 상기 제1 피스와 상기 칩킬 패리티 후보를 XOR 연산하여 상기 칩킬 패리티 후보를 업데이트할 수 있다. 칩킬 매니저(180)는 상기 칩킬 패리티 후보를 칩킬 캐시(125)에 캐싱하고, 상기 칩킬 패리티 후보를 리드하여 상기 제2 피스와 XOR 연산하여 상기 칩킬 패리티 후보를 업데이트할 수 있다. 칩킬 매니저(180)는 상기 업데이트된 칩킬 패리티 후보를 칩킬 캐시(125)에 캐싱할 수 있다.
칩킬 매니저(180)는 상기 호스트 데이터가 라스트 피스를 포함하는 경우, 상기 라스트 피스와 칩킬 패리티 후보를 XOR 연산하여 생성된 칩킬 패리티를 메모리 장치(150)로 제공할 수 있다. 프로세서(134)는 상기 칩킬 패리티를 오픈 블록에 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다. 예를 들어, 상기 제2 피스가 라스트 피스인 경우, 칩킬 매니저(180)는 상기 칩킬 패리티 후보와 상기 제2 피스를 XOR 연산하여 생성된 칩킬 패리티를 메모리 장치(150)로 제공할 수 있다. 프로세서(134)는 상기 칩킬 패리티를 오픈 블록에 프로그램하도록 상기 메모리 장치(150)를 제어할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102: 호스트
130: 컨트롤러
150: 메모리 장치

Claims (20)

  1. 메모리 장치;
    제1 및 제2 호스트 데이터를 버퍼링하는 라이트 버퍼;
    상기 제1 및 제2 호스트 데이터 각각에 대한 제1 및 제2 칩킬 패리티 후보를 캐싱하는 칩킬 캐시;
    상기 칩킬 캐시보다 대역폭이 작고, 용량이 큰 칩킬 버퍼;
    상기 제1 호스트 데이터와 상기 제1 칩킬 패리티 후보를 XOR 연산하고, 상기 제2 호스트 데이터와 상기 제2 칩킬 패리티 후보를 XOR 연산하여 각각 1 및 제2 칩킬 패리티를 생성하는 칩킬 매니저; 및
    상기 제1 호스트 데이터 및 상기 제1 칩킬 패리티를 제1 오픈 블록에 프로그램하고, 상기 제2 호스트 데이터 및 상기 제2 칩킬 패리티를 제2 오픈 블록에 프로그램하도록 상기 메모리 장치를 제어하는 프로세서
    를 포함하되,
    상기 프로세서는
    상기 제1 호스트 데이터가 캐시 히트인 경우 상기 칩킬 캐시로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하도록 상기 칩킬 매니저를 제어하고, 상기 제1 호스트 데이터가 캐시 미스인 경우 상기 칩킬 버퍼로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하도록 상기 칩킬 매니저를 제어하는
    메모리 시스템.
  2. 제1 항에 있어서
    상기 프로세서는
    상기 라이트 버퍼에 버퍼링된 상기 제1 호스트 데이터의 사이즈가 라이트 스트라이프 단위에 도달하면 상기 제1 호스트 데이터를 상기 제1 오픈 블록에 프로그램하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  3. 제2 항에 있어서,
    상기 라이트 스트라이프 단위는
    슈퍼 메모리 블록의 동일 인덱스에 위치한 페이지들의 사이즈 합인
    메모리 시스템.
  4. 제2 항에 있어서,
    상기 프로세서는
    상기 제1 오픈 블록에 대한 프로그램 동작을 수행하는 동안 상기 제1 호스트 데이터의 상기 캐시 히트 여부를 판단하되,
    상기 캐시 히트는
    상기 제1 칩킬 패리티 후보가 상기 칩킬 캐시에 캐싱된 경우
    를 포함하는 메모리 시스템.
  5. 제4 항에 있어서,
    상기 캐시 미스는
    상기 제2 칩킬 패리티 후보만 상기 칩킬 캐시에 캐싱된 경우를 포함하는
    메모리 시스템.
  6. 제5 항에 있어서,
    상기 프로세서는
    상기 캐싱된 제2 칩킬 패리티 후보가 더티이고, 상기 칩킬 캐시의 잔여공간이 존재하지 아니한 경우에 상기 제2 칩킬 패리티 후보를 상기 칩킬 캐시로부터 축출하여 상기 칩킬 버퍼에 라이트하는
    메모리 시스템.
  7. 제5 항에 있어서,
    상기 프로세서는
    상기 캐싱된 제2 칩킬 패리티 후보가 클린인 경우 상기 제2 칩킬 패리티 후보를 상기 칩킬 캐시로부터 삭제하는
    메모리 시스템.
  8. 제2 항에 있어서,
    상기 제1 호스트 데이터는
    제1 피스 및 제2 피스를 포함하며, 상기 제1 피스가 상기 제1 오픈 블록에 대한 스타트 피스인 경우, 프로세서는
    상기 제1 피스를 상기 칩킬 캐시에 캐싱하고, 상기 제1 피스와 상기 제2 피스를 XOR 연산하여 생성된 상기 제1 칩킬 패리티 후보를 상기 칩킬 캐시에 캐싱하도록 상기 칩킬 매니저를 제어하는
    메모리 시스템.
  9. 제8 항에 있어서,
    상기 제2 피스가 라스트 피스인 경우, 프로세서는
    상기 칩킬 캐시에 캐싱된 상기 제1 칩킬 패리티 후보와 상기 제2 피스를 XOR 연산하여 생성된 상기 제1 칩킬 패리티를 상기 제1 오픈 블록에 프로그램하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  10. 제9 항에 있어서,
    상기 스타트 피스는
    상기 제1 오픈 블록의 첫번째 페이지에 프로그램되며, 상기 라스트 피스는
    상기 제1 칩킬 패리티를 제외하고 상기 제1 오픈 블록의 마지막 페이지에 프로그램되는
    메모리 시스템.
  11. 제1 및 제2 호스트 데이터를 라이프 버퍼에 버퍼링하는 단계;
    상기 제1 및 제2 호스트 데이터 각각에 대한 제1 및 제2 칩킬 패리티 후보를 칩킬 캐시에 캐싱하는 단계;
    상기 제1 호스트 데이터와 상기 제1 칩킬 패리티 후보를 XOR 연산하고, 상기제2 호스트 데이터와 상기 제2 칩킬 패리티 후보를 XOR 연산하여 각각 1 및 제2 칩킬 패리티를 생성하는 단계; 및
    상기 제1 호스트 데이터 및 상기 제1 칩킬 패리티를 제1 오픈 블록에 프로그램하고, 상기 제2 호스트 데이터 및 상기 제2 칩킬 패리티를 제2 오픈 블록에 프로그램하는 단계
    를 포함하되,
    상기 제1 및 제2 칩킬 패리티 후보를 상기 칩킬 캐시에 캐싱하는 단계는
    상기 제1 호스트 데이터가 캐시 히트인 경우 상기 칩킬 캐시로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하며, 상기 제1 호스트 데이터가 캐시 미스인 경우 칩킬 버퍼로부터 상기 제1 칩킬 패리티 후보를 리드하여 상기 제1 칩킬 패리티 후보를 업데이트하고,
    상기 칩킬 버퍼는 칩킬 캐시보다 대역폭이 작고, 용량이 큰
    메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 라이트 버퍼에 버퍼링된 상기 제1 호스트 데이터의 사이즈가 라이트 스트라이프 단위에 도달하면 상기 제1 호스트 데이터를 상기 제1 오픈 블록에 프로그램하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  13. 제12 항에 있어서,
    상기 라이트 스트라이프 단위는
    슈퍼 메모리 블록의 동일 인덱스에 위치한 페이지들의 사이즈 합인
    메모리 시스템의 동작방법.
  14. 제12 항에 있어서,
    상기 캐시 히트는
    상기 제1 칩킬 패리티 후보가 상기 칩킬 캐시에 캐싱된 경우
    를 포함하는 메모리 시스템의 동작방법.
  15. 제12 항에 있어서,
    상기 캐시 미스는
    상기 제2 칩킬 패리티 후보만 상기 칩킬 캐시에 캐싱된 경우를 포함하는
    메모리 시스템의 동작방법.
  16. 제15 항에 있어서,
    상기 캐싱된 제2 칩킬 패리티 후보가 더티이고, 상기 칩킬 캐시의 잔여공간이 존재하지 아니한 경우에 상기 제2 칩킬 패리티 후보를 상기 칩킬 캐시로부터 축출하여 상기 칩킬 버퍼에 라이트하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  17. 제15 항에 있어서,
    상기 제2 칩킬 패리티 후보가 클린인 경우 상기 제2 칩킬 패리티 후보를 상기 칩킬 캐시로부터 삭제하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  18. 제12 항에 있어서,
    상기 제1 호스트 데이터는
    제1 피스 및 제2 피스를 포함하며, 상기 제1 피스가 상기 제1 오픈 블록에 대한 스타트 피스인 경우에 상기 제1 피스를 상기 칩킬 캐시에 캐싱하고, 상기 제1 피스와 상기 제2 피스를 XOR 연산하여 생성된 상기 제1 칩킬 패리티 후보를 상기 칩킬 캐시에 캐싱하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  19. 제18 항에 있어서,
    상기 제2 피스가 라스트 피스인 경우에 상기 칩킬 캐시에 캐싱된 상기 제1 칩킬 패리티 후보와 상기 제2 피스를 XOR 연산하여 생성된 상기 제1 칩킬 패리티를 상기 제1 오픈 블록에 프로그램하는 단계
    를 포함하는 메모리 시스템의 동작방법.
  20. 제19 항에 있어서,
    상기 스타트 피스는
    상기 제1 오픈 블록의 첫번째 페이지에 프로그램되며, 상기 라스트 피스는
    상기 제1 칩킬 패리티를 제외하고 상기 제1 오픈 블록의 마지막 페이지에 프로그램되는
    메모리 시스템의 동작방법.
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