KR20200136149A - 반도체 소자 패키지 - Google Patents

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KR20200136149A
KR20200136149A KR1020190061838A KR20190061838A KR20200136149A KR 20200136149 A KR20200136149 A KR 20200136149A KR 1020190061838 A KR1020190061838 A KR 1020190061838A KR 20190061838 A KR20190061838 A KR 20190061838A KR 20200136149 A KR20200136149 A KR 20200136149A
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이고은
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Abstract

실시 예는 기판; 상기 기판 상에 배치되는 전극; 상기 전극 상에 배치되는 반도체 소자; 상기 기판 상에 배치되고 상기 반도체 소자를 둘러싸는 측벽; 및 상기 측벽 상에 배치되는 투광 부재;를 포함하고, 상기 측벽은 상기 투광 부재가 배치되는 단차부를 포함하고, 상기 단차부는 제1 방향으로 이격된 제1 바닥면과 제3 바닥면, 상기 제1 방향과 수직한 제2 방향으로 이격된 제2 바닥면과 제4 바닥면, 상기 제1 바닥면과 상기 제2 바닥면이 만나는 제1 에지면, 상기 제2 바닥면과 상기 제3 바닥면이 만나는 제2 에지면, 상기 제3 바닥면과 상기 제4 바닥면이 만나는 제3 에지면, 상기 제4 바닥면과 상기 제1 바닥면이 만나는 제4 에지면을 포함하고, 상기 제1 에지면 내지 상기 제4 에지면은 내측부의 제1 곡률반경이 외측부의 제2 곡률반경보다 큰 반도체 소자 패키지를 개시한다.

Description

반도체 소자 패키지{SEMICONDUCTOR DEVICE PACKAGE}
실시 예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 발광 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 발광 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 발광 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광 소자 패키지에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 시간에 따라 신뢰성 저하가 발생하는 문제가 존재한다.
실시예는 단차부의 폭을 조절하여 신뢰성이 개선된 반도체 소자 패키지를 제공한다.
또한, 홈을 통해 다이오드를 보호하며 광 출력을 개선하는 반도체 소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 반도체 소자 패키지는 기판; 상기 기판 상에 배치되는 전극; 상기 전극 상에 배치되는 반도체 소자; 상기 기판 상에 배치되고 상기 반도체 소자를 둘러싸는 측벽; 및 상기 측벽 상에 배치되는 투광 부재;를 포함하고, 상기 측벽은 상기 투광 부재가 배치되는 단차부를 포함하고, 상기 단차부는 제1 방향으로 이격된 제1 바닥면과 제3 바닥면, 상기 제1 방향과 수직한 제2 방향으로 이격된 제2 바닥면과 제4 바닥면, 상기 제1 바닥면과 상기 제2 바닥면이 만나는 제1 에지면, 상기 제2 바닥면과 상기 제3 바닥면이 만나는 제2 에지면, 상기 제3 바닥면과 상기 제4 바닥면이 만나는 제3 에지면, 상기 제4 바닥면과 상기 제1 바닥면이 만나는 제4 에지면을 포함하고, 상기 제1 에지면 내지 상기 제4 에지면은 내측부의 제1 곡률반경이 외측부의 제2 곡률반경보다 크다.
상기 제1 바닥면 내지 상기 제4 바닥면의 최대 폭은 상기 제1 에지면 내지 상기 제4 에지면의 최대 폭보다 작을 수 있다.
상기 제1 바닥면 및 상기 제3 바닥면은, 상기 제1 방향으로 평행한 내측 라인의 제1 지점; 및 상기 제1 방향으로 평행한 외측 라인의 단부인 제2 지점;에 의해 구획될 수 있다.
상기 제2 바닥면 및 상기 제4 바닥면은, 상기 제2 방향으로 평행한 내측 라인의 제2 지점; 및 상기 제2 방향으로 평행한 외측 라인의 단부인 제4 지점;에 의해 구획될 수 있다.
상기 전극은 제1 전극; 및 상기 제1 전극과 상기 제1 방향으로 이격 배치되는 제2 전극;을 포함할 수 있다.
상기 전극 상에 상기 제2 방향으로 이격 배치되는 제1 얼라인홈 및 제2 얼라인홈;을 더 포함하고, 상기 제1 얼라인홈과 상기 측벽 간의 상기 제2 방향으로 제1 최소 거리는 상기 제2 얼라인홈과 상기 측벽 간의 상기 제2 방향으로 제2 최소 거리보다 클 수 있다.
상기 기판은 상기 제2 방향으로 이등분되는 제1 영역 및 제2 영역을 포함하고, 상기 반도체 소자의 중심점은 상기 제1 영역 상에 위치할 수 있다.
상기 기판은 상기 제2 영역 상에 위치하는 단차면을 포함하고, 상기 단차면의 상기 제1 방향으로 폭은 상기 반도체 소자의 상기 제1 방향으로의 폭보다 작을 수 있다.
상기 제2 영역 상에 배치되는 보호 소자;를 더 포함할 수 있다.
상기 기판 하부에 배치되는 제1 패드, 상기 기판 하부에서 상기 제1 패드와 제1 방향으로 이격 배치되는 제2 패드; 상기 제1 패드와 상기 제2 패드 사이에 배치되는 제3 패드를 더 포함하고, 상기 기판은 비아홀을 포함하고, 상기 전극은 상기 비아홀을 통해 제1 패드 및 상기 제3 패드와 접할 수 있다.
실시 예에 따르면, 단차부의 폭을 조절하여 투광 부재와의 결합력 및 광 출력을 개선할 수 있다.
또한, 다이오드를 보호하고 광 출력을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 제1 실시예에 따른 반도체 소자 패키지의 사시도이고,
도 2는 도 1에서 AA'로 절단된 단면도이고,
도 3은 제1 실시예에 따른 반도체 소자 패키지의 상면도이고,
도 4는 제1 실시예에 따른 반도체 소자 패키지의 하면도이고,
도 5는 제1 실시예에 따른 반도체 소자 패키지의 단차부를 설명하는 평면도이고,
도 6은 제1 실시예에 따른 반도체 소자 패키지의 반도체 소자 및 얼라인홈의 위치를 설명하는 평면도이고,
도 7은 제2 실시예에 따른 반도체 소자 패키지의 상면도이고,
도 8은 도 7에서 BB'로 절단된 단면도이고,
도 9는 제3 실시예에 따른 반도체 소자 패키지의 상면도이고,
도 10은 도 9에서 CC'로 절단된 단면도이고,
도 11은 변형예에 따른 반도체 소자 패키지의 단면도이고,
도 12는 실시예에 따른 반도체 소자의 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 소자 패키지의 사시도이고, 도 2는 도 1에서 AA'로 절단된 단면도이고, 도 3은 제1 실시예에 따른 반도체 소자 패키지의 상면도이고, 도 4는 제1 실시예에 따른 반도체 소자 패키지의 하면도이다.
먼저, 도 1 내지 도 4를 참조하면, 제1 실시예에 따른 반도체 소자 패키지는 캐비티(CV)를 포함하는 몸체(BD), 몸체(BD) 상에 배치되는 제1 전극(31) 및 제2 전극(32), 캐비티(CV) 내에 배치되는 반도체 소자(100), 몸체(BD) 하부에 배치되는 패드(41, 42, 43) 및 캐비티(CV) 상에 배치되는 투광 부재(50)를 포함할 수 있다.
먼저, 몸체(BD)는 캐비티(CV)를 포함하고, 기판(10) 및 측벽(20)을 포함할 수 있다. 이 때, 캐비티(CV)는 기판(10) 및 측벽(20)에 의해 정의될 수 있다. 즉, 캐비티(CV)는 투광 부재(50)가 상부에 배치되면 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(CV)의 전체 영역에 걸쳐 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니며, 캐비티(CV) 내에는 공기 이외의 다양한 가스(예, 질소)가 충전될 수도 있으며, 고분자 등이 충진될 수도 있다.
기판(10)은 몸체(BD)의 하부에 위치할 수 있다. 기판(10)은 전도성 재질 또는 절연성 재질을 포함할 수 있다. 기판(10)은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 재질을 포함할 수도 있고, 세라믹과 같은 절연성 재질을 포함할 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
기판(10)이 절연성 재질을 포함하는 경우 기판(10) 상에는 제1 전극(31) 및 제2 전극(32)이 배치될 수 있다. 제1 전극(31)과 제2 전극(32)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
또한, 기판(10)은 복수 개의 비아홀(VH)을 포함할 수 있다. 복수 개의 비아홀(VH)은 후술하는 제1 전극(31) 및 제2 전극(32) 하부에 배치되고, 후술하는 제1 관통 전극(33) 및 제2 관통 전극(34) 등이 내부에 배치될 수 있다. 이에 대한 자세한 설명은 후술한다.
그리고 측벽(20)은 기판(10)의 외측에 배치될 수 있다. 실시예로, 측벽(20)은 기판(10)의 가장자리를 따라 배치될 수 있다.
또한, 측벽(20)은 다양한 재질로 이루어질 수 있다. 예컨대, 측벽(20)은 절연성 재질로 이루어질 수 있으며, 기판(10)과 유사한 재질로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 기판(10)과 열팽창 계수가 유사한 절연성 재질로 이루어질 수 있다. 뿐만 아니라, 측벽(20)은 금속 등의 전도성 물질을 포함하여 이루어질 수 있다. 예컨대, 측벽(20)은 Cu, Al을 포함하여 내부의 반도체 소자(100)로부터 방출된 광을 상부를 향해 효율적으로 반사할 수 있다. 이 때, 측벽(20)이 전도성 물질을 포함하는 경우 후술하는 제1 전극(31) 및 제2 전극(32)과 이격되어 배치될 수 있다.
또한, 측벽(20)은 단차부(25)를 포함할 수 있다. 단차부(25)는 측벽(20)에서 상부에 위치할 수 있다. 보다 구체적으로, 측벽(20)은 하부에 위치하는 제1 벽부(21) 및 제1 벽부(21) 상에 위치하는 제2 벽부(22)를 포함할 수 있다.
제1 벽부(21)는 기판(10)의 상부에서 측부에 위치할 수 있다. 또한, 제1 벽부(21)는 기판(10)의 상면과 접하도록 배치될 수 있다. 제1 벽부(21)는 제조 방법에 따라 복수 개의 층을 가질 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 벽부(21)는 제2 벽부(22)를 용이하게 지지하기 위해 평면(XY) 상 넓이가 제2 벽부(22)의 넓이보다 클 수 있다. 다시 말해, 제1 벽부(21)는 제2 벽부(22)와 제3 방향(Z 방향)으로 중첩되도록 배치될 수 있다.
여기서, 제1 방향(X 방향)은 제1 전극(31)에서 제2 전극(32)을 향한 방향이고, 제2 방향(Y 방향)은 제1 방향(X 방향)에 수직한 방향이며, 제3 방향(Z 방향)은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 모두 수직한 방향이다. 제3 방향(Z 방향)은 기판(10)에서 반도체 소자(100)를 향한 방향일 수 있다.
제2 벽부(22)는 측벽(20)에서 상부에 위치할 수 있다. 구체적으로, 제2 벽부(22)는 제1 벽부(21) 상에 배치될 수 있고, 제1 벽부(21)의 측부에 배치될 수 있다. 실시예로, 제2 벽부(22)는 제1 벽부(21)의 상면에서 외측에 배치될 수 있다.
또한, 상술한 바와 같이 제2 벽부(22)는 평면(XY) 상 넓이가 제1 벽부(21)의 평면 상 넓이보다 작으므로, 단차부(25)는 측벽(20)에서 제2 벽부(22)의 외측에 배치될 수 있다.
다시 말해, 단차부(25)는 제1 벽부(21) 상에서 제2 벽부(22)의 내측에 위치할 수 있다. 구체적으로, 단차부(25)는 제1 벽부(21)의 상면 중 제2 벽부(22)의 내측에 위치하는 제1 단차면(23) 및 제2 벽부(22)의 내측면인 제2 단차면(24)을 포함할 수 있다. 이 때, 제1 단차면(23)은 바닥면과 에지면으로 구획될 수 있으며, 이하 도 5에서 자세히 설명한다.
제1 전극(31) 및 제2 전극(32)은 제1 기판(10) 상에 배치될 수 있다. 제1 전극(31) 및 제2 전극(32)은 제1 방향(X 방향)으로 이격되어 배치될 수 있다. 즉, 제1 전극(31) 및 제2 전극(32)은 전기적으로 분리될 수 있다.
또한, 제1 전극(31) 및 제2 전극(32)은 기판(10) 상에서 제1 방향(X 방향)으로 측벽(20)까지 연장 배치될 수 있다. 즉, 제1 전극(31)은 측벽(20) 중 제1 벽부(21)의 내측면과 접할 수 있다. 마찬가지로, 제2 전극(32)은 측벽(20) 중 제1 벽부(21)의 내측면과 접할 수 있다. 이와 같이 제1 전극(31) 및 제2 전극(32)의 길이를 최대한 크게 가져감으로써 전기적 저항을 감소하여 반도체 소자로의 원활한 전류 주입을 제공할 수 있다. 다만, 상술한 바와 같이 측벽(20)이 전도성 물질로 이루어진 경우 전기적 연결에 의한 쇼트(short)를 방지하기 위하여, 제1 전극(31) 및 제2 전극(32)은 측벽(20)과 소정 거리 이격되어 배치될 수 있다.
그리고 제1 전극(31) 및 제2 전극(32)은 반도체 소자(100)와 전기적으로 연결될 수 있다. 예를 들어, 반도체 소자(100)의 제1 전극패드(153)가 제1 전극(31) 상에 배치되고 제1 전극패드(153)와 전기적으로 연결될 수 있다. 그리고 반도체 소자(100)의 제2 전극패드(163)가 제2 전극(32) 상에 배치되고 제2 전극패드(163)와 전기적으로 연결될 수 있다.
제1 관통 전극(33) 및 제2 관통 전극(34)은 기판(10)의 내측에 배치될 수 있다. 보다 구체적으로, 제1 관통 전극(33) 및 제2 관통 전극(34)은 기판(10) 내의 비아홀(VH)에 배치될 수 있다.
그리고 제1 관통 전극(33)은 제1 전극(31)의 하부에 위치하고 제1 전극(31)과 전기적으로 연결될 수 있다. 즉, 제1 관통 전극(33)은 제1 전극(31)과 제3 방향(Z 방향)으로 중첩 배치될 수 있다.
제1 관통 전극(33)에 대응하여, 제2 관통 전극(34)은 제2 전극(32)의 하부에 위치하고, 제2 전극(32)과 전기적으로 연결될 수 있다. 즉, 제2 관통 전극(34)은 제2 전극(32)과 제3 방향(Z 방향)으로 중첩 배치될 수 있다.
이에, 제1 관통 전극(33)과 제2 관통 전극(34)은 각각 제1 전극(31)과 제2 전극(32)의 전기적 채널 및 열적 채널을 가질 수 있다. 이에 따라, 반도체 소자(100)으로부터의 전류 및 열은 제1 관통 전극(33)과 제2 관통 전극(34)을 통하여 기판(10)의 하부로 제공될 수 있다.
보호 소자(ZD)는 제1 전극(31) 및 제2 전극(32) 중 어느 하나 상에 위치할 수 있다. 그리고 보호 소자(ZD)는 제1 전극(31) 및 제2 전극(32) 중 다른 하나와 와이어(WR) 등의 전기적 연결 부재를 통해 전기적으로 연결될 수 있다.
일 실시예로, 보호 소자(ZD)는 제1 전극(31) 상에 배치되고 다이오드의 일 단자(예컨대, 애노드)가 제1 전극(31)과 전기적으로 연결될 수 있다. 보호 소자(ZD)는 제너 다이오드일 수 있으나 반드시 이에 한정하지 않고 반도체 소자(100)를 보호하거나 상태를 표시할 수 있는 다양한 소자가 모두 포함될 수 있다. 또한, 보호 소자(200)는 반도체 소자(100)와 동일하게 플립칩 구조일 수도 있다.
예컨대, 보호 소자(ZD)는 다른 단자(예컨대, 캐소드)가 제2 전극(32)과 와이어(WR)를 통해 전기적으로 연결될 수 있다. 이러한 구성에 의하여, 보호 소자(ZD)는 반도체 소자의 구동 시 전기적 안정을 제공할 수 있다.
그리고, 보호 소자(ZD)는 반도체 소자(100)와 이격되어 배치될 수 있다. 반도체 소자(100)와 보호 소자(ZD) 간의 배치 위치에 대한 자세한 설명은 후술한다.
또한, 반도체 소자(100)는 제1 전극(31) 및 제2 전극(32) 상에 위치할 수 있다. 그리고 반도체 소자(100)는 상술한 바와 같이 제1 전극패드(153) 및 제2 전극패드(163)를 통해 제1 전극(31) 및 제2 전극(32)과 전기적으로 연결되어 전류를 공급받을 수 있다.
또한, 얼라인홈(AH)은 반도체 소자(100)의 가장자리를 따라 제1 전극(31) 및 제2 전극(32) 상에 배치될 수 있다.
얼라인홈(AH)은 복수 개일 수 있다. 그리고 복수 개의 얼라인홈(AH)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 서로 이격되어 배치될 수 있다. 이러한 얼라인홈(AH)의 위치에 대한 설명은 후술한다. 또한, 이러한 얼라인홈(AH)은 제1 실시예에 따른 반도체 소자 패키지의 제조 과정에서 정렬을 위한 표시로서 동작할 수 있다.
제1 패드(41), 제2 패드(42) 및 제3 패드(43)는 기판(10)의 하부에 위치할 수 있다.
제1 패드(41) 및 제2 패드(42)는 제1 방향(X 방향)으로 이격되어 배치될 수 있다. 이에 따라, 제1 패드(41)와 제2 패드(42)는 전기적으로 절연이 이루어질 수 있다. 그리고 제3 패드(43)는 제1 패드(41)와 제2 패드(42) 사이에 위치할 수 있다.
또한, 제1 패드(41)는 기판(10)의 비아홀(VH) 내에 배치된 제1 관통 전극(33)과 전기적으로 연결될 수 있다. 이에 따라, 제1 패드(41)는 제1 관통 전극(33) 및 제1 전극(31)과 전기적 채널을 이룰 수 있다.
또한, 제2 패드(42)는 기판(10)의 비아홀(VH) 내에 배치된 제2 관통 전극(34)과 전기적으로 연결될 수 있다. 이로써, 제2 패드(42)는 제2 관통 전극(34) 및 제2 전극(32)과 전기적 채널을 이룰 수 있다.
제3 패드(43)는 제1 패드(41) 및 제2 패드(42)와 이격되어 배치될 수 있다. 즉, 제3 패드(43)는 제1 전극(31) 및 제2 전극(32)과는 전기적으로 연결이 이루어지지 않을 수 있다. 이에 따라, 제3 패드(43)는 더미 패드일 수 있다.
또한, 제3 패드(43)는 제1 방향(X 방향) 또는 제2 방향(Y 방향)으로 폭이 제1 패드(41)의 폭 또는 제2 패드(42)의 폭보다 클 수 있다. 다시 말해, 제3 패드(43)는 면적이 제1 패드(41)의 면적 또는 제2 패드(42)의 면적보다 클 수 있다. 또한, 제3 패드(43)는 제3 방향(Z 방향)으로 반도체 소자(100)와 적어도 일부 중첩 배치될 수 있다. 이에 따라, 제3 패드(43)는 반도체 소자(100)의 구동에 따라 발생한 열을 외부로 용이하게 방출할 수 있다. 즉, 제3 패드(43)는 실시예에 따른 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
또한, 추가적으로, 제1 패드(41)와 제3 패드(43) 사이에 제1 절연부(미도시됨)가 배치될 수 있다. 이에 따라, 제1 패드(41)와 제3 패드(43) 간의 전기적 연결(short)을 방지하여 반도체 소자 구동이 원활히 이루어지게 할 수 있다.
그리고 제2 패드(42)와 제3 패드(43) 사이에 제2 절연부(미도시됨)가 배치될 수 있다. 상술한 제1 절연부과 유사하게 제2 절연부(미도시됨)는 제3 패드(43)와 제2 패드(42) 간의 전기적 연결을 방지하여 반도체 소자 구동이 원활히 이루어질 수 있다.
이러한 제1 절연부 및 제2 절연부는 EMC, 화이트 실리콘, 실리콘 수지 조성물, 실리콘 변성 에폭시 수지 등의 변성 에폭시 수지 조성물, 에폭시 변성 실리콘 수지 등의 변성 실리콘 수지 조성물, 폴리이미드 수지 조성물, 변성 폴리이미드 수지 조성물, 폴리프탈아미드(PPA), 폴리카보네이트 수지, 폴리페닐렌 설파이드(PPS), 액정 폴리머(LCP), ABS 수지, 페놀 수지, 아크릴 수지, PBT 수지 등을 포함할 수도 있다.
투광 부재(50)는 캐비티(CV) 내에서 단차부(25) 상에 위치할 수 있다. 즉, 투광 부재(50)는 측벽(20)의 제1 벽부(21) 상에 위치할 수 있다. 이에, 투광 부재(50)는 제1 벽부(21)에 의해 제3 방향(Z 방향)으로 지지가 이루어질 수 있다. 또한, 투과 부재(50)는 제2 단차면(24)에 의해 제2 벽부(22) 내측에 이동이 제한되어 측벽(20) 간의 결합력이 상승할 수 있다.
투광 부재(50)는 투광성 재질로 이루어질 수 있다. 특히, 반도체 소자(100)에서 방출되는 광의 파장 대역에 대한 광 투과도가 높은 물질로 이루어질 수 있다. 예컨대, 반도체 소자(100)가 자외선 파장 대역을 중심 파장으로 하는 광을 방출하는 경우, 투광 부재(50)도 자외선 파장 대역을 중심 파장으로 하는 광에 대한 투과도가 높은 물질로 이루어질 수 있다.
도 5는 제1 실시예에 따른 반도체 소자 패키지의 단차부를 설명하는 평면도이고, 도 6은 제1 실시예에 따른 반도체 소자 패키지의 반도체 소자 및 얼라인홈의 위치를 설명하는 평면도이다.
도 5를 참조하면, 몸체는 제1 방향( 방향)에 평행한 제1 선(L1)에 의해 이등분 될 수 있다. 또한, 몸체는 제2 방향(Y 방향)에 평행한 제2 선(L2)에 의해 이등분될 수 있다.그리고 제1 전극(31)과 제2 전극(32)은 제2 선(L2)을 기준으로 마주보게 배치될 수 있다. 또한, 제1 전극(31)과 제2 전극(32)은 제1 선(L1)에 의해 이등분될 수 있다.
또한, 단차부(25) 중 제1 단차면(23)은 제2 방향(Y 방향)으로 이격 배치되는 제1 바닥면(23a)과 제3 바닥면(23c)을 포함할 수 있다. 또한, 제1 단차면(23)은 제1 방향(X 방향)으로 이격 배치되는 제2 바닥면(23b) 및 제4 바닥면(23d)을 포함할 수 있다. 이 때, 제1 바닥면(23a)과 제3 바닥면(23c)은 제1 방향(X 방향)으로 연장 배치되고, 제2 바닥면(23b)과 제4 바닥면(23d)은 제2 방향(Y 방향)으로 연장 배치될 수 있다.
그리고 제1 단차면(23)은 제1 바닥면(23a)과 제2 바닥면(23b) 사이에 배치되는 제1 에지면(23e), 제2 바닥면(23b)과 제3 바닥면(23c) 사이에 배치되는 제2 에지면(23f), 제3 바닥면(23c)과 제4 바닥면(23d) 사이에 배치되는 제3 에지면(23g), 제4 바닥면(24d)과 제1 바닥면(24a) 사이에 배치되는 제4 에지면(23h)을 포함할 수 있다.
그리고, 제1 에지면(23e)은 일측이 제1 바닥면(24a)과 접하고, 타측이 제2 바닥면(24b)과 접할 수 있다. 제2 에지면(23f)은 일측이 제2 바닥면(24b)과 접하고, 타측이 제3 바닥면(24c)과 접할 수 있다. 또한, 제3 에지면(23g)은 일측이 제3 바닥면(23c)과 접하고, 타측이 제4 바닥면(24d)과 접할 수 있다. 그리고 제4 에지면(23h)은 일측이 제4 바닥면(24d)과 접하고, 타측이 제1 바닥면(24a)과 접할 수 있다.
또한, 제1 바닥면(23a)과 제3 바닥면(23c)은 제1 방향(X 방향)에 평행하게 배치되고, 제2 바닥면(23b)과 제4 바닥면(24d)은 제2 방향(Y 방향)에 평행하게 배치될 수 있다.
그리고, 실시예에 따르면 제1 바닥면(23a) 내지 제4 바닥면(23d)은 제1 방향(X 방향) 또는 제2 방향(Y 방향)과 평행하게 배치되는 라인에 의해 정의일 수 있다. 구체적으로, 제1 바닥면(23a)은 제1 방향(X 방향)에 평행한 라인 중 내측 라인의 단부인 제1 지점(P1) 및 외측 라인의 단부인 제3 지점(P3)을 포함할 수 있다. 제1 지점(P1) 및 제3 지점(P3)은 복수 개일 수 있다. 그리고 제1 바닥면(23a)은 제1 에지면(23e) 측의 제1 지점(P1) 및 제3 지점(P3)과, 제4 에지면(23h) 측의 제1 지점(P1) 및 제3 지점(P3)의 내측 영역으로 이루어질 수 있다. 이러한 설명은 반대측 즉, 제1 에지면(23e)과 접하는 부분에서도 동일하게 적용될 수 있다.
또한, 제4 바닥면(23d)은 제2 방향(Y 방향)으로 내측 라인의 단부인 제2 지점(P2) 및 제2 방향(Y 방향)으로 외측 라인의 단부인 제4 지점(P4)을 포함할 수 있다. 그리고 제4 바닥면(23d)은 제2 지점(P2)과 제4 지점(P4)을 연결한 연결선, 제2 지점(P2) 및 제4 지점(P4)의 내측 영역으로 이루어질 수 있다. 마찬가지로 제2 지점(P2)과 제4 지점(P4)은 복수 개일 수 있다. 또한, 이러한 설명은 반대측 즉, 제3 에지면(23g)과 접하는 부분에서도 동일하게 이루어질 수 있다.
그리고 제1 에지면(23e) 내지 제4 에지면(23h)은 제1 지점(P1), 제2 지점(P2), 제3 지점(P3) 및 제4 지점(P4)의 내측 영역일 수 있다. 도면을 참고할 때, 제4 에지면(23h)은 제1 바닥면(23a)의 제1 지점(P1)과 제1 바닥면(23a)의 제3 지점(P3) 그리고 제4 바닥면(23d)의 제2 지점(P2)과 제4 바닥면(23d)의 제4 지점(P4)의 내측 영역일 수 있다.
이러한 제1 에지면(23e) 내지 제4 에지면(23h)은 내측과 외측이 굴곡을 가질 수 있다. 또한 본 실시예에서, 제1 에지면(23e) 내지 제4 에지면(23h) 각각의 내측부와 외측부는 상이한 굴곡을 가질 수 있다. 여기서, 내측부는 에지면의 내측라인이고, 외측부는 에지면의 외측라인일 수 있다. 예를 들어, 제1 에지면(23e)은 제1 내측부(23ea) 및 제1 외측부(23eb)를 포함하고, 제2 에지면(23f)은 제2 내측부(23fa) 및 제2 외측부(23fb)를 포함하고, 제3 에지면(23g)은 제3 내측부(23ga) 및 제3 외측부(23gb)를 포함하고, 제4 에지면(23h)은 제4 내측부(23ha) 및 제4 외측부(23hb)를 포함할 수 있다
그리고 내측부(23ea 내지 23ha)의 제1 곡률반경(R1)은 외측부(23eb 내지 23hb)의 제2 곡률반경(R2)보다 클 수 있다. 이로써, 각 바닥면의 최대 폭(Wa)보다 각 에지면의 최대 폭(Wb)이 더 클 수 있다. 이러한 구성에 의하여, 단차부에 안착되는 투광 부재(50)와 단차부와의 결합을 위한 접착부재(미도시됨)를 에지면을 통해 디스펜싱(dispensing)하는 경우 접착부재(미도시됨)가 각 에지면에서 각 바닥면으로 용이하게 퍼지며, 일부가 측벽을 따라 기판 등으로 흘러내리는 것을 방지할 수 있다. 이에 따라, 투광 부재(50)와 단차부 간의 균일한 결합력으로 반도체 소자 패키지의 신뢰성이 향상될 수 있다. 뿐만 아니라, 접착부재(미도시됨)가 측벽으로 흘러내리지 않게되어, 반도체 소자(100)에서 방출되는 광이 측벽에서 온전히 반사되어 상부로 출사될 수 있다. 이에 따라, 실시예에 따른 반도체 소자 패키지의 광 출력이 개선될 수 있다.
또한, 각 바닥면의 최대 폭(Wa)은 각 바닥면의 내측부와 외측부 사이의 거리이며, 각 에지면의 최대 폭(Wb)은 각 에지면의 내측부와 외측부 사이의 거리일 수 있다.
도 6을 참조하면, 도 5에서 상술한 바와 같이 제1 선(L1) 및 제2 선(L2)은 기판, 캐비티, 측벽을 평면(XY) 상 이등분할 수 있다. 즉, 제1 선(L1)과 제2 선(L2)이 교차하는 제1 중심점(C1)이 기판, 캐비티, 측벽의 평면(XY) 상 중심에 위치할 수 있다.
그리고 반도체 소자(100)는 제2 선(L2)에 의해 제1 방향(X 방향)으로 이등분 될 수 있다. 그리고 반도체 소자(100)는 제3 선(L3)에 의해 제2 방향(Y 방향)으로 이등분될 수 있다. 이 때, 제3 선(L3)과 제1 선(L1)은 제2 방향(Y 방향)으로 이격되어 배치될 수 있다.
다시 말해, 반도체 소자(100)의 제2 중심점(C2)은 제2 선(L2) 및 제3 선(L3)이 교차하는 지점으로, 반도체 소자(100)의 평면(XY) 상 중심에 위치할 수 있다. 그리고 제1 중심점(C1)은 제2 중심점(C2)과 제2 방향(Y 방향)으로 이격되어 배치될 수 있다. 실시예로, 제1 중심점(C1)과 제2 중심점(C2)은 소정 거리(D)만큼 이격되어 배치될 수 있다. 이러한 구성에 의하여, 반도체 소자(100)는 제1 전극(31) 및 제2 전극(32) 상에서 일측으로 이동되어 타측에 보호 소자 등이 배치되는 공간을 형성하여 반도체 소자 패키지가 소형화되더라도 보호 소자의 제작을 용이하게 수행할 수 있다. 뿐만 아니라, 일 방향으로는 몸체의 평면 상 중심과 동일한 위치로 배치되어 상부로 출사하는 광의 균일도 또한 최대한 유지할 수 있다.
또한, 반도체 소자 패키지는 제1 선(L2)에 의해 제1 영역(A1) 및 제2 영역(A2)으로 구획될 수 있다. 이 때, 제2 중심점(C2)은 제1 영역(A1) 상 또는 제2 영역(A2) 상에 위치할 수 있다. 또한, 얼라인홈(AH)은 상수한 바와 같이 복수 개일 수 있으며, 제1 전극(31) 및 제2 전극(32) 상에 위치할 수 있다. 실시예로, 얼라인홈(AH)은 제2 방향(Y 방향)으로 이격 배치되는 제1 얼라인홈(Ah1)과 제2 얼라인홈(AH2)을 포함할 수 있다.
복수 개의 제1 얼라인홈(AH1)은 제1 방향(X 방향)으로 중첩 배치될 수 있다. 또한, 복수 개의 제2 얼라인홈(AH2)은 제1 방향(X 방향)으로 중첩 배치될 수 있다. 이에 따라, 반도체 소자(100)의 뒤틀림 등을 용이하게 방지할 수 있다.
그리고 실시예로, 복수 개의 얼라인홈(AH) 중 일측에 배치되는 얼라인홈과 측벽 간의 최소 거리(Wc)는 타측에 배치되는 얼라인홈과 측벽 간의 최소 거리(Wd)보다 상이할 수 있다.
다시 말해, 제1 영역 상에 위치하는 얼라인홈(예컨대, 제1 얼라인홈(AH1))과 측벽 간의 최소 거리(Wc)는 제2 영역(A2) 상에 위치하는 얼라인홈(예컨대, 제2 얼라인홈(AH2))과 측벽 간의 최소 거리(Wd)보다 작을 수 있다. 이때 상술한 최소 거리(Wc, Wd)는 제1 중심점(C1) 및 제2 중심점(C2) 간의 이격 방향인 제2 방향(Y 방향)으로의 길이일 수 있다. 그리고 이러한 구성에 의하여, 얼라인홈 중 적어도 일부가 측벽으로부터 소정 거리 이격되어 있어, 얼라인홈의 인식이 용이하게 이루어질 수 있다. 이로써, 얼라인홈이 측벽에 매우 가까이 위치하는 경우 공정 오차로 인한 광출력 저하 등의 문제를 해결할 수 있다.
종류 실험예1 실시예1
반도체 소자 두께 250um 300um
투광 부재 유/무 무 무
광출력(Po, mW.@350mA) 100% 105.9%
종류 실험예2 실시예2
반도체 소자 두께 250um 350um
투광 부재 유/무 무 유 무 유
광출력(Po, mW.@350mA) 100% 100% 105.9% 109.4%
종류 실험예3 실시예3
반도체 소자 두께 250um 400um
투광 부재 유/무 무 유 무 유
광출력(Po, mW.@350mA) 100% 100% 108.1% 109.2%
표 1 내지 표 3을 참조하면, 실시예에 따른 반도체 소자 패키지에서 반도체 소자 중 기판(예컨대, 사파이어)의 두께를 증가한 후 반도체 소자 패키지의 광 출력을 측정하였다.먼저, 실험예1 및 실시예1은 반도체 소자 중 기판의 두께를 250 um에서 300um로 증가하여 광출력을 측정한 결과이다. 이 때, 상술한 기판의 두께 이외의 조건(예컨대, 반도체층의 두께)은 동일하다. 이 때, 반도체 소자 패키지의 광출력은 실험예1의 광출력을 100%로 설정한 경우 실시예1의 광출력은 105.9%로 증가하였다.
또한, 실험예2 및 실시예2는 반도체 소자 중 기판의 두께를 250um에서 300um로 증가하여 광출력을 측정한 결과이다. 마찬가지로, 상술한 기판의 두께 이외의 조건(예컨대, 반도체층의 두께)은 동일하다. 이 때, 투광 부재가 없는 경우 반도체 소자 패키지의 광출력은 실험예2의 광출력을 100%로 설정한 경우 실시예2의 광출력은 105.9%로 증가하였다. 그리고 투광 부재가 있는 경우, 반도체 소자 패키지의 광출력은 실험예2의 광출력을 100%로 설정한 경우 실시예2의 광출력은 109.4%로 증가하였다.
그리고 또한, 실험예3 및 실시예3은 반도체 소자 중 기판의 두께를 250um에서 400um로 증가하여 광출력을 측정한 결과이다. 마찬가지로, 상술한 기판의 두께 이외의 조건(예컨대, 반도체층의 두께)은 동일하다. 이 때, 투광 부재가 없는 경우 반도체 소자 패키지의 광출력은 실험예3의 광출력을 100%로 설정한 경우 실시예3의 광출력은 108.1%로 증가하였다. 그리고 투광 부재가 있는 경우, 반도체 소자 패키지의 광출력은 실험예3의 광출력을 100%로 설정한 경우 실시예3의 광출력은 109.2%로 증가하였다.
즉, 실시예에 따른 반도체 소자 패키지에서 반도체 소자 중 기판(예컨대, 사파이어)의 두께를 증가하면 반도체 소자의 에미팅 볼륨이 증가하여 반도체 소자 패키지를 통한 광 출력을 개선할 수 있다.
도 7은 제2 실시예에 따른 반도체 소자 패키지의 상면도이고, 도 8은 도 7에서 BB'로 절단된 단면도이다.
도 7 및 도 8을 참조하면, 기판(10)은 제2 영역(A2) 상에 위치하는 제3 단차면(10a)을 포함할 수 있다. 제3 단차면(10a)에 의해 기판(10)의 제3 방향(Z 방향)으로 두께가 변할 수 이다. 실시예로, 제3 단차면(10a)에서 기판(10)은 최소 두께를 가질 수 있다. 또한, 제1 영역(A1)에서 기판(10)의 상면은 제3 단차면(10a)봐 상부에 위치할 수 있다.
이러한 제3 단차면(10a)에 의해, 제1 전극(31)은 제1-1 전극(31a) 및 제1-2 전극(31b)로 구획될 수 있다. 제1-1 전극(31a)은 제3 단차면(10a) 상에 위치하는 제1 전극으로, 제3 단차면(10a)과 제3 방향(Z 방향)으로 중첩될 수 있다. 그리고 제1-2 전극(31b)은 제1-1 전극(31a) 이외의 제1 전극일 수 있다. 이는 제2 전극(32)에도 동일하게 적용될 수 있다. 즉, 제2 전극(32)도 제3 단차면(10a) 상에 배치되는 제2-1 전극(32a) 및 제2-1 전극(32a) 이외의 제2-2 전극(32b)로 구획될 수 있다.
그리고 제1-1 전극(31a)은 제1-2 전극(31b)에서 하부로 연장되어 배치될 수 있다. 다시 말해, 제1 전극(31)은 제3 단차면(10a) 상에서 하부로 연장될 수 있다. 또한, 제2-1 전극(32a)은 제2-2 전극(32b)에서 하부로 연장되어 배치될 수 있다. 즉, 제2 전극(32)은 제3 단차면(10a) 상에서 하부로 연장될 수 있다.
그리고 보호 소자(ZD)는 제2 영역(A2) 중 제1-1 전극(31a) 상에 위치할 수 있다. 즉, 보호 소자(ZD)의 하면은 반도체 소자(100)의 하면보다 하부에 위치할 수 있다.
이러한 구성에 의하여, 반도체 소자(100)로부터 방출되는 자외선 광이 보호 소자로 조사되는 양을 감소할 수 있다. 뿐만 아니라, 보호 소자(ZD)가 하부로 이동하여, 반도체 소자(100)의 측면으로부터 방출되는 광이 보다 효율적으로 측벽에 조사되어 상부로 출력되므로, 광 출력이 증가될 수 있다.
제2 실시예에 따른 반도체 소자와 관련하여 상기 제1 실시예에 따른 반도체 소자 패키지에서 설명한 내용으로 특히, 몸체, 반도체 소자, 제1 전극, 제2 전극, 제1 관통 전극, 제2 관통 전극, 제1 패드, 제2 패드 및 제3 패드 등에 대한 내용은 동일하게 적용될 수 있다.
도 9는 제3 실시예에 따른 반도체 소자 패키지의 상면도이고, 도 10은 도 9에서 CC'로 절단된 단면도이고,
도 9 및 도 10을 참조하면, 제3 실시예에 따른 반도체 소자 패키지는 상술한 제2 실시예에 따른 반도체 소자 패키지에서 제3 단차면(10a)의 제1 방향으로 폭이 감소할 수 있다.
구체적으로, 제3 단차면(10a)의 제1 방향으로 폭(Wg)은 반도체 소자(100)의 제1 방향으로 폭(Wh)과 상이할 수 있다. 실시예로, 제1 단차면(10a)의 제1 방향으로 폭(Wg)은 반도체 소자(100)의 제1 방향으로 폭(Wh)보다 작을 수 있다.
이에 따라, 기판(10)에서 제3 단차면(10a)을 위한 제1 방향으로 폭을 줄여 반도체 소자(100)에서 보호 소자(ZD)로 출사한 광이 제1-2 전극(31b) 및 제2-2 전극(32b)에 의해 최소화될 수 잇다. 이로 인해, 보호 소자(ZD)의 신뢰성을 개선하고, 기판(10)에서 제3 단차면(10a)의 최소화로 열에 대한 내성도 향상될 수 있다.
제3 실시예에 따른 반도체 소자와 관련하여 상술한 제1,2 실시예에 따른 반도체 소자 패키지에서 설명한 내용으로 특히, 몸체, 반도체 소자, 제1 전극, 제2 전극, 제1 관통 전극, 제2 관통 전극, 제1 패드, 제2 패드 및 제3 패드 등에 대한 내용은 동일하게 적용될 수 있다.
도 11은 변형예에 따른 반도체 소자 패키지의 단면도이고,
도 11을 참조하면, 변형예에 따른 반도체 소자 패키지에서 기판(10)은 상부에 배치되는 제1 기판(11) 및 제1 기판(11) 하부에 배치되는 제2 기판(12)을 포함할 수 있다. 이 때, 제1 기판(11) 및 제2 기판(12)은 제3 방향으로 이격되어 배치될 수 있다.
또한, 제1 기판(11) 및 제2 기판(12)은 복수 개의 비아홀을 포함할 수 있으며, 복수 개의 비아홀은 제3 방향(z 방향)으로 중첩되도록 배치될 수 있다. 이러한 구성에 의하여, 제1 기판(11) 및 제2 기판(12)의 제작이 용이하게 이루어질 수 있다.
또한, 제1 기판(11)과 제2 기판(12) 사이에는 제1 연결전극(35) 및 제2 연결전극(36)이 배치될 수 있다. 제1 연결전극(35)은 제1 관통 전극(33)과 전기적으로 연결되고, 제2 연결전극(36)은 제2 관통 전극(34)과 전기적으로 연결될 수 있다.
또한, 제1 연결전극(35)과 제2 연결전극(36)은 제1 방향으로 이격 배치되어 전기적으로 절연될 수 있다.
이러한 제1 연결전극(35)과 제2 연결전극(36)은 반도체 소자가 구동되면서 발생한 열을 제1 전극(31)과 제2 전극(32)을 따라 전달받아 외부로 방출할 수 있다. 이에, 반도체 소자 패키지의 신뢰성을 개선할 수 있다.
또한, 변형예에 따른 반도체 소자 패키지는 제2 기판(12)의 비아홀 내에 배치되는 제3 관통 전극(37)과 제4 관통 전극(38)을 포함할 수 있다.
제3 관통 전극(37) 및 제4 관통 전극(38)은 기판 하부에서 각각 제1 연결전극(35)과 제2 연결전극(36) 하부에 위치할 수 있다. 즉, 제3 관통 전극(37)은 제2 기판(10) 및 제1 연결전극(35)과 제3 방향으로 중첩될 수 있다. 제4 관통 전극(38)은 제2 기판(10) 및 제2 연결전극(36)과 제3 방향으로 중첩될 수 있다.
그리고 제3 관통 전극(37)은 제1 패드(41)와 전기적으로 연결될 수 있고, 제4 관통 전극(38)은 제2 패드(42)와 전기적으로 연결될 수 있다.
다시 말해, 변형예에 따른 반도체 소자 패키지는 기판(10)을 다층으로 분리하고, 제1 전극과 제1 패드 사이 또는 제2 전극과 제2 패드 사이에 전극을 추가로 배치하여 반도체 소자로 발생한 열을 용이하게 외부로 방출할 수 있다. 이에 따라, 반도체 소자 패키지의 신뢰성을 향상시킬 수 있다.
도 12는 실시예에 따른 반도체 소자의 개념도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 발광소자는, 발광 구조물(120), 발광 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 커버전극(152), 제2 오믹전극(161) 상에 배치되는 제2 커버전극(162), 및 제1 커버전극(152) 및 제2 커버전극(162) 상에 배치되는 제2 절연층(172)을 포함할 수 있다.
발광 구조물(120)이 자외선 파장대의 광을 발광할 때, 발광 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1 -x1- y1N(0=x1≤=1, 0<y1≤=1, 0≤=x1+y1≤=1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga 의 조성은 60%인 Al40Ga60N일 수 있다.
또한 실시 예의 설명에 있어서 조성이 낮거나 높다라는 의미는 각 반도체층의 조성 %의 차이(및/또는 % 포인트)로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30% 더 높다고 표현할 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광 부재일 수 있다.
버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시 예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(121)은 Ⅲ?-Ⅴ족, Ⅱ?-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0=x1≤=1, 0<y1≤=1, 0≤=x1+y1≤=1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1 -x2- y2N(0=x2≤=1, 0<y2≤=1, 0≤=x2+y2≤=1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ?-Ⅴ족, Ⅱ?-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0=x5≤=1, 0<y2≤=1, 0≤=x5+y2≤=1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제1 절연층(171)은 제1 오믹전극(151)과 제2 오믹전극(161) 사이에 배치될 수 있다. 구체적으로 제1 절연층(171)은 제1 오믹전극(151)이 배치되는 제1 홀(171a) 및 제2 오믹전극(161)이 배치되는 제2 홀(171b)을 포함할 수 있다.
제1 오믹전극(151)은 제1 도전형 반도체층(121) 상에 배치되고, 제2 오믹전극(161)은 제2 도전형 반도체층(123)상에 배치될 수 있다.
제1 오믹전극(151)과 제2 오믹전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 오믹전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 오믹전극(161)은 ITO일 수 있다.
실시 예에서는 수평형 발광소자의 구조로 설명하였으나, 반드시 이에 한정하지 않는다. 예시적으로 실시 예에 따른 발광소자는 수직형 또는 플립칩 구조일 수도 있다.
발광 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 발광 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 발광 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 발광 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 발광 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
발광 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 발광 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 발광 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 발광 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 전극;
    상기 전극 상에 배치되는 반도체 소자;
    상기 기판 상에 배치되고 상기 반도체 소자를 둘러싸는 측벽; 및
    상기 측벽 상에 배치되는 투광 부재;를 포함하고,
    상기 측벽은 상기 투광 부재가 배치되는 단차부를 포함하고,
    상기 단차부는 제1 방향으로 이격된 제1 바닥면과 제3 바닥면, 상기 제1 방향과 수직한 제2 방향으로 이격된 제2 바닥면과 제4 바닥면, 상기 제1 바닥면과 상기 제2 바닥면이 만나는 제1 에지면, 상기 제2 바닥면과 상기 제3 바닥면이 만나는 제2 에지면, 상기 제3 바닥면과 상기 제4 바닥면이 만나는 제3 에지면, 상기 제4 바닥면과 상기 제1 바닥면이 만나는 제4 에지면을 포함하고,
    상기 제1 에지면 내지 상기 제4 에지면은 내측부의 제1 곡률반경이 외측부의 제2 곡률반경보다 큰 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 제1 바닥면 내지 상기 제4 바닥면의 최대 폭은 상기 제1 에지면 내지 상기 제4 에지면의 최대 폭보다 작은 반도체 소자 패키지.
  3. 제1항에 있어서,
    상기 제1 바닥면 및 상기 제3 바닥면은,
    상기 제1 방향으로 평행한 내측 라인의 제1 지점; 및 상기 제1 방향으로 평행한 외측 라인의 단부인 제2 지점;에 의해 구획되는 반도체 소자 패키지.
  4. 제1항에 있어서,
    상기 제2 바닥면 및 상기 제4 바닥면은,
    상기 제2 방향으로 평행한 내측 라인의 제2 지점; 및 상기 제2 방향으로 평행한 외측 라인의 단부인 제4 지점;에 의해 구획되는 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 전극은 제1 전극; 및 상기 제1 전극과 상기 제1 방향으로 이격 배치되는 제2 전극;을 포함하는 반도체 소자 패키지.
  6. 제1항에 있어서,
    상기 전극 상에 상기 제2 방향으로 이격 배치되는 제1 얼라인홈 및 제2 얼라인홈;을 더 포함하고,
    상기 제1 얼라인홈과 상기 측벽 간의 상기 제2 방향으로 제1 최소 거리는 상기 제2 얼라인홈과 상기 측벽 간의 상기 제2 방향으로 제2 최소 거리보다 큰 반도체 소자 패키지.
  7. 제1항에 있어서,
    상기 기판은 상기 제2 방향으로 이등분되는 제1 영역 및 제2 영역을 포함하고,
    상기 반도체 소자의 중심점은 상기 제1 영역 상에 위치하는 반도체 소자 패키지.
  8. 제7항에 있어서,
    상기 기판은 상기 제2 영역 상에 위치하는 단차면을 포함하고,
    상기 단차면의 상기 제1 방향으로 폭은 상기 반도체 소자의 상기 제1 방향으로의 폭보다 작은 반도체 소자 패키지.
  9. 제7항에 있어서,
    상기 제2 영역 상에 배치되는 보호 소자;를 더 포함하는 반도체 소자 패키지.
  10. 제1항에 있어서,
    상기 기판 하부에 배치되는 제1 패드,
    상기 기판 하부에서 상기 제1 패드와 제1 방향으로 이격 배치되는 제2 패드;
    상기 제1 패드와 상기 제2 패드 사이에 배치되는 제3 패드를 더 포함하고,
    상기 기판은 비아홀을 포함하고,
    상기 전극은 상기 비아홀을 통해 제1 패드 및 상기 제3 패드와 접하는 반도체 소자 패키지.
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