KR20200130168A - 사용자 정의 태깅 메커니즘을 이용하는 메모리 디바이스들 - Google Patents

사용자 정의 태깅 메커니즘을 이용하는 메모리 디바이스들 Download PDF

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KR20200130168A
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아론 에스. 입
시오도어 티. 페크니
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마이크론 테크놀로지, 인크
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Abstract

메모리 장치는, 복수의 메모리 셀을 각각 갖는 메모리 블록 및 메모리 장치의 배치후 작동 동안 전류를 측정하도록 하나 이상의 전류 모니터를 갖는 메모리 어레이; 및 측정된 전류를 기초로 하여 메모리 블록 내의 불량 블록을 식별하고 그리고 메모리 장치의 후속 작동 동안 불량 블록의 액세스를 방지하기 위하여 블량 블록을 디스에이블하도록 구성되는 컨트롤러를 포함한다.

Description

사용자 정의 태깅 메커니즘을 갖는 메모리 장치{MEMORY DEVICES WITH USER-DEFINED TAGGING MECHANISM}
개시된 실시 예들은 장치, 특히 메모리 블록들에 대한 사용자 정의 태깅 메커니즘을 이용하는 메모리 장치에 관한 것이다.
메모리 디바이스들은 빈번하게 컴퓨터들 또는 다른 전자 디바이스들에 내부, 반도체, 집적 회로들 그리고/또는 외부 이동식 디바이스들로서 제공된다. 휘발성 및 비휘발성 메모리를 비롯한 많은 상이한 유형의 메모리가 있다. 특히 랜덤 액세스 메모리(RAM), 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 및 동기식 동적 랜덤 액세스 메모리(SRDAM)를 비롯한 휘발성 메모리는 그것의 데이터를 유지하기 위해 인가되는 전력원을 필요로 할 수 있다. 그와 대조적으로, 비휘발성 메모리는 외부에서 전력이 공급되지 않을 때에도 그것의 저장된 데이터를 유지시킬 수 있다. 비휘발성 메모리는 특히, 플래시 메모리(예를 들어, NAND 및 NOR) 상 변화 메모리(PCM), 저항성 랜덤 액세스 메모리(RRAM) 및 자기 랜덤 액세스 메모리(MRAM)를 비롯하여 매우 다양한 기술에 이용 가능하다.
일부 실시 예에서, 메모리 디바이스들은 상이한 값들을 나타내는 레벨들의 전하들을 저장하도록 구성된 회로 유닛들(예를 들어, 트랜지스터들 및/또는 메모리 셀들)을 포함한다. 그에 따라, 메모리 디바이스들은 회로 유닛들을 통해 다양한 정보를 저장 및 액세스할 수 있다. 하나 이상의 실시 예에서, 회로 유닛들은 보다 큰 그룹들, 이를테면 페이지들, 블록들 등을 형성하도록 구성 또는 연결된다(예를 들어, 워드 라인들, 비트 라인들 등을 통해). 동작 동안, 회로 유닛들은 종종 이를테면 기록들 또는 판독들 동안, 보다 큰 그룹들에 따라 액세스된다.
그러한 보다 큰 그룹들(예를 들어, 메모리 블록들)에 따라 정보가 처리되기 때문에, 그 안의 하나 이상의 회로 유닛의 결함들이 전체 그룹의 성능에 악영향을 미칠 수 있다. 그러한 결함들은 제조 동안 그리고/또는 반복 사용에 기인하여(예를 들어, 마모) 발생하기 때문에, 메모리 그룹들의 일부가 사용 불가능해질 수 있다. 소비자의 기대 및 시장에서 제품들을 차별화하려는 욕구 증가와 함께 상업적 경쟁력이 점점 증가하는 것을 고려할 때, 이러한 문제들에 대한 해답들을 찾는 것이 점점 더 요구되고 있다.
도 1은 본 기술의 일 실시 예에 따라 구성된 메모리 시스템의 블록도이다.
도 2는 본 기술의 일 실시 예에 따른 메모리 어레이의 예시적인 회로 블록도이다.
도 3은 본 기술의 일 실시예에 따라 구성된 메모리 디바이스의 기능 블록도이다.
도 4는 본 기술의 일 실시 예에 따라 도 1의 메모리 시스템을 작동하는 예시적인 방법을 도시하는 흐름도이다.
도 5는 본 기술의 실시 예들에 따른 메모리 디바이스를 포함하는 시스템의 개략도이다.
더 상세하게 후술되는 바와 같이, 여기에 개시된 기술은 메모리 디바이스들, 메모리 디바이스들을 갖는 시스템들 및 동적으로 사용자가 불량 메모리 블록들을 태깅할 수 있게 하기 위한 관련 방법들에 관한 것이다. 태깅된 블록들은 사용자가 태그를 오버라이딩할 수 없게 그것들이 사용으로부터 제거되도록 디스에이블될 수 있다.
메모리 블록들은 그것들이 데이터를 정확하게 유지시키고/거나 저장된 데이터를 재생시키지 못할 때 "불량(bad)"인 것으로 고려될 수 있다 예를 들어, 전하들을 유지시키도록 의도된 이산화물 층이 생산/제조 에러들 및/또는 시간에 따른 반복 사용/액세스로 인한 결함들을 가질 수 있다. 그에 따라, 대응하는 메모리 셀(들)은 정확한 전하들의 레벨을 유지하지 못하고/거나 사실상 의도치 않은 전기적 경로(예를 들어, 단락)를 야기할 수 있다.
종래의 디바이스들에서는, 생산 테스트 동안 불량 블록들이 식별되고 이러한 식별 결과들이 어레이에 저장된다. 디바이스들이 배포(예를 들어, 이를테면 최종 사용자에 의한 의도된 사용 그리고/또는 상이한 디바이스들/시스템의 조립이 이행)되면, 디바이스들은 저장된 결과들에 액세스하고 식별된 불량 블록들에 액세스할 수 없게 만들 수 있다. 예를 들어, 디바이스들은 불량 블록들의 디스에이블 래치를 설정하거나 불량 블록들에 대한 블록 선택 신호들이 접지될 수 있다. 일부 실시 예에서, 블록 선택 신호들은 불량 블록들의 경우 접지에 영구적으로(즉, 디바이스의 수명 동안 비가역적) 연결될 수 있다. 그에 따라, 사용자는 이러한 블록들을 판독, 기록 또는 소거할 수 없으므로, 불량 블록들이 부주의로 정상 블록들을 방해하는 것을 방지할 수 있다. 생산 테스트 동안 불량 블록들이 식별되므로, 배포 후 성능이 저하되고 불량이 되는 메모리 블록들은 그러한 태깅의 이점을 얻지 못한다.
종래의 디바이스들과 비교하여, 후술되는 실시 예들은 메모리 디바이스들의 배포 후/동안 불량이 된 블록들을 식별하고 (예를 들어, 대응하는 워드 라인들 및/또는 다른 회로들로부터의 분리를 통해) 디스에이블하도록 구성된다. 단지 불량 블록들을 식별하는 것은 사용자들이 부주의로(예를 들어, 사용자 에러들로 인해) 그것들에 액세스할 가능성을 허용하기 때문에, 후술되는 실시 예들은 사용자들이 (예를 들어, 생산 테스트 결과 태그들이 저장되는 판독 전용 메모리(ROM) 블록 및/또는 태그 저장 블록과 상이한) 미리 결정된 블록에 저장된 태그들로 불량 메모리 블록들에 태깅할 수 있게 할 수 있다. 그에 따라, 배포 이후 열화되고 불량이 되는 메모리 블록들은 그것들이 메모리 디바이스의 정상적인 동작들을 방해하지 않도록 사용자에 의해 디스에이블될 수 있다.
도 1은 본 기술의 일 실시 예에 따라 구성된 메모리 디바이스(100)를 갖는 시스템(101)의 블록도이다. 도시된 바와 같이, 메모리 디바이스(100)는 메인 메모리(102)(예를 들어, NAND 플래시, NOR 플래시, 칼코게나이드 PCM 등) 및 메인 어레이(102)를 호스트 디바이스(108)(예를 들어, 업스트림 중앙 프로세서(CPU))에 작동 가능하게 연결시키는 제어기(106)를 포함한다. 메인 메모리(102)는 각각 복수의 메모리 셀(122)을 포함하는 복수의 메모리 영역, 또는 메모리 유닛들(120)을 포함한다. 메모리 유닛들(120)은 개별적인 메모리 다이들, 단일 메모리 다이 내의 메모리 평면들, 실리콘 관통 비아들(TSV들, through-silicon vias)과 수직으로 연결되는 메모리 다이들의 스택 등일 수 있다. 예를 들어, 일 실시 예에서, 메모리 유닛들(120) 각각은 반도체 다이로 형성되고 다른 메모리 유닛 다이들과 단일 디바이스 패키지(도시되지 않음)로 배열될 수 있다. 다른 실시 예들에서, 다수의 메모리 유닛(120)은 단일 다이 상의 같은 장소에 위치될 수 있고/거나 다수의 디바이스 패키지에 걸쳐 분산될 수 있다. 메모리 셀들(122)은 예를 들어, 플로팅 게이트, 전하 트랩, 상 변화, 강유전성, 자기 저항성 및/또는 데이터를 영구적으로 또는 반영구적으로 저장하도록 구성된 다른 적합한 저장 요소들을 포함할 수 있다. 메인 메모리(102) 및/또는 개별 메모리 유닛들(120)은 또한 메모리 셀들(122)에 액세스 및/또는 프로그래밍(예를 들어, 기록)하기 위한 그리고 이를테면 정보를 프로세싱하고/거나 제어기(106)와 통신하기 위한 다른 기능을 위한 다른 회로 구성요소들(도시되지 않음), 이를테면 멀티플렉서, 디코더, 버퍼, 판독/기록 드라이버, 어드레스 레지스터, 데이터 출력/데이터 입력 레지스터 등을 또한 포함할 수 있다.
메모리 셀들(122)은 로우들(124)(예를 들어, 각각 워드 라인에 대응) 및 컬럼들(126)(예를 들어, 각각 비트 라인에 대응)로 배열될 수 있다. 각 워드 라인은 해당 워드 라인의 메모리 셀들(122)이 저장하도록 구성된 데이터 상태들의 수에 따라, 하나 이상의 메모리 페이지(124)를 포함할 수 있다. 예를 들어, 각 메모리 셀(122)이 두 데이터 상태 중 하나를 저장하도록 구성된 메모리 셀들(122)(예를 들어, 각각 1 비트를 저장하도록 구성된 SLC 메모리 셀들)의 단일 워드 라인은 단일 메모리 페이지를 포함할 수 있다. 대안적으로, 각 메모리 셀(122)이 네 데이터 상태 중 하나를 저장하도록 구성된 메모리 셀들(122)(예를 들어, 각각 2 비트를 저장하도록 구성된 MLC 메모리 셀들)의 단일 워드 라인은 두 개의 메모리 페이지를 포함할 수 있다. 또한, 메모리 페이지들은 단일 워드 라인의 홀수 번째 컬럼들(126)에서의 모든 메모리 셀(122)이 제1 메모리 페이지로서 그룹화되고, 동일한 워드 라인의 짝수 번째 컬럼들(126)의 모든 메모리 셀(122)이 제 2 메모리 페이지로서 그룹화되는 "짝수-홀수 비트 라인 아키텍처"에서, 각 메모리 셀(122)이 두 데이터 상태 중 하나를 저장하도록 구성된 메모리 셀들(122)(예를 들어, SLC 메모리 셀들)로 구성된 워드 라인이 두 개의 메모리 페이지에 걸쳐 이어질 수 있도록 인터리빙될 수 있다. 각 메모리 셀(122)이 더 많은 수의 데이터 상태를 저장하도록 구성된 메모리 셀들(122)(예를 들어, MLC, TLC, QLC 등으로서 구성된 메모리 셀들)의 워드 라인에 짝수-홀수 비트 라인 아키텍처가 이용될 때, 워드 라인당 메모리 페이지들의 수도 더 높아질 수 있다(예를 들어, 4, 6, 8 등으로).
각 컬럼(126)은 공통 소스에 연결되는 직렬 연결된 메모리 셀들(122)의 스트링을 포함할 수 있다. 각 스트링의 메모리 셀들(122)은 소스 선택 트랜지스터(예를 들어, 전계 효과 트랜지스터)와 드레인 선택 트랜지스터(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 소스 선택 트랜지스터들은 소스 선택 라인에 공통으로 연결될 수 있고, 드레인 선택 트랜지스터들은 드레인 선택 라인에 공통으로 연결될 수 있다.
다른 실시 예들에서, 메모리 셀들(122)은 도시된 실시 예들에 도시된 것들과 상이한 유형들의 계층들 및/또는 그룹들로 배열될 수 있다. 나아가, 도시된 실시 예들에는 예시를 위해 특정 수의 메모리 셀, 로우, 컬럼, 블록 및 메모리 유닛으로 도시되었지만, 다른 실시 예들에서는, 메모리 셀들, 로우들, 컬럼들, 블록들 및 메모리 유닛들의 수가 달라질 수 있고, 도시된 예들에 도시된 것보다 스케일이 더 클수도 더 작을 수도 있다. 예를 들어, 일부 실시 예에서, 메모리 디바이스(100)는 하나의 메모리 유닛(120)만을 포함할 수 있다. 대안적으로, 메모리 디바이스(100)는 2, 3, 4, 8, 10 또는 그 이상(예를 들어, 16, 32, 64, 또는 그 이상)의 메모리 유닛(120)을 포함할 수 있다. 도 1에는 메모리 유닛들(120)이 각각 두 개의 메모리 블록(126)을 포함하는 것으로 도시되어 있지만, 다른 실시 예들에서, 각 메모리 유닛(120)은 1, 3, 4, 8 또는 그 이상(예를 들어, 16, 32, 64, 100, 128, 256 또는 그 이상의 메모리 블록)을 포함할 수 있다. 일부 실시 예에서, 각 메모리 블록(128)은 예를 들어, 215개의 메모리 페이지를 포함할 수 있고, 블록 내의 각 메모리 페이지는 예를 들어, 212개의 메모리 셀(122)(예를 들어, "4k" 페이지)을 포함할 수 있다.
제어기(106)는 마이크로 제어기, 특수 목적 논리 회로(예를 들어, 필드 프로그램 가능 게이트 어레이(FPGA, field programmable gate array), 특수 용도 집적 회로(ASIC, application specific integrated circuit) 등) 또는 다른 적합한 프로세서일 수 있다. 제어기(106)는 메모리에 저장된 명령들을 실행하도록 구성된 프로세서(130)를 포함할 수 있다. 도시된 예에서, 제어기(106)의 메모리는 메인 메모리(102)를 관리하고 메모리 디바이스(100)와 호스트 디바이스(108) 사이의 통신을 핸들링하는 것을 비롯하여, 메모리 디바이스(100)의 동작을 제어하기 위한 다양한 프로세스, 논리 흐름 및 루틴을 수행하도록 구성된 내장 메모리(132)를 포함한다. 일부 실시 예에서, 내장 메모리(132)는 예를 들어, 메모리 포인터들, 페칭된 데이터 등을 저장하는 메모리 레지스터들을 포함할 수 있다. 내장 메모리(132)는 메모리 레지스터들을 저장하기 위한 휘발성 및/또는 비 휘발성 메모리(예를 들어, DRAM SRAM, NAND, NOR, PCM)를 포함할 수 있고, 또한 판독 전용 메모리(ROM)(예를 들어, 마이크로 코드를 저장하기 위한)를 포함할 수 있다. 도 1에 제시된 예에서는, 메모리 디바이스(100)가 제어기(106)를 포함하는 것으로 도시되어 있지만, 본 기술의 다른 실시 예에서, 메모리 디바이스는 제어기를 포함하지 않을 수 있고, 대신 외부 제어(예를 들어, 외부 호스트에 의해, 또는 메모리 디바이스와 별개인 프로세서 또는 제어기에 의해 제공되는)에 의존할 수 있다.
동작 시, 제어기(106)는 이를테면 메모리 페이지들 및/또는 메모리 블록들의 그룹들에 기록함으로써, 메인 메모리(102)의 다양한 메모리 영역에 직접 기록하거나 그 외 다르게 프로그래밍(예를 들어, 소거)할 수 있다. NAND-기반 메모리에서, 기록 동작은 보통 선택된 메모리 페이지들에서의 메모리 셀들(122)을 특정 데이터 값들(예를 들어, 논리 0 또는 논리 1 중 어느 하나의 값을 갖는 데이터 비트들의 스트링)로 프로그래밍하는 것을 포함한다. 소거 동작은 소거 동작이 전체 메모리 블록(128) 또는 다수의 메모리 블록(128)을 동일한 데이터 상태(예를 들어, 논리 1)로 재프로그래밍하는 것을 제외하고는, 기록 동작과 유사하다.
제어기(106)는 호스트-디바이스 인터페이스(110)를 통해 호스트 디바이스(108)와 통신한다. 일부 실시 예에서, 호스트 디바이스(108) 및 제어기(106)는 직렬 부착된 SCSI(SAS), 직렬 AT 부착(SATA) 인터페이스, PCIe(peripheral component interconnect express) 또는 다른 적합한 인터페이스(예를 들어, 병렬 인터페이스)와 같은 직렬 인터페이스를 통해 통신할 수 있다. 호스트 디바이스(108)는 다양한 요청(예를 들어, 패킷 또는 패킷들의 스트림 형태) 을 제어기(106)에 전송할 수 있다. 요청은 정보를 기록, 소거, 리턴하고/거나 특정 동작(예를 들어, TRIM 동작)을 수행하기 위한 명령을 포함할 수 있다. 요청은 또한 전력 손실 알고리즘의 구현을 트리거할 수 있는 조건의 변화(예를 들어, 전력 손실 이벤트)를 나타내는 인터럽트 또는 다른 명령을 포함할 수 있다.
호스트 디바이스(108)는 정보의 일시 또는 영구 저장을 위해 메모리를 이용할 수 있는 다수의 전자 디바이스 또는 그 구성요소 중 임의의 것일 수 있다. 예를 들어, 호스트 디바이스(108)는 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 리더기, 디지털 미디어 플레이어)와 같은 컴퓨팅 디바이스, 또는 그 일부 구성요소(예를 들어, 중앙 처리 유닛, 보조 프로세서, 전용 메모리 제어기 등)일 수 있다. 호스트 디바이스(108)는 네트워킹 디바이스(예를 들어, 스위치, 라우터 등) 또는 디지털 이미지들, 오디오 및/또는 비디오의 레코더, 차량, 가전 제품, 장난감 또는 다수의 다른 제품 중 임의의 것일 수 있다. 일 실시 예에서, 호스트 디바이스(108)는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시 예들에서, 호스트 디바이스(108)는 메모리 디바이스(100)에 간접적으로(예를 들어, 네트워킹된 연결 또는 중개 디바이스들을 통해) 연결될 수 있다.
도 2는 본 기술의 일 실시 예에 따른 메모리 어레이(200)(예를 들어, 메모리 유닛들(120)의 집합, 이를테면 NAND 플래시 메모리 어레이)의 예시적인 회로 블록도이다. 상술된 바와 같이, 메모리 어레이(200)는 워드 라인들(예를 들어, 메모리 셀들(122)의 수평 로우들) 및 비트 라인들(예를 들어, 메모리 셀들(122)의 수직 컬럼들)에 따라 배열된 메모리 셀들(122)(예를 들어, 플로팅 게이트 트랜지스터들)을 포함한다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드 라인들(WL(0)-WL(M)) 및 비트 라인들(BL(0)-BL(N))을 포함할 수 있다.
상술된 바와 같이, 메모리 셀들(122)은 상이한 데이터 상태들 또는 값들을 나타내는 다양한 레벨/양의 전하들을 유지하도록 구성될 수 있다. 예를 들어, 메모리 셀들(122)은 절연 층들(예를 들어, 산화물 층들) 내에 전하들을 저장하는 플로팅 게이트 트랜지스터들을 포함할 수 있고, 저장된 전하 레벨들은 터널링 동작들을 통해 달라질 수 있다.
메모리 셀들(122) 및/또는 그 안에 저장된 정보에 액세스하기 위해, 로우 디코더(도시되지 않음) 및 컬럼 디코더(도시되지 않음)가 제공될 수 있다. 로우 디코더 및 컬럼 디코더는 도 1의 호스트(108)로부터 (예를 들어, 도 1의 호스트-디바이스 인터페이스(110), 이를테면 어드레스 버스를 통해) 정보를 수신하도록 그리고 메모리 어레이(200)에서의 특정 메모리 셀에 액세스하기 위한 어드레스를 변환하도록 구성될 수 있다. 메모리 셀들(122)에 액세스/판독시, 메모리 디바이스(100)는 어드레스에 따라 선택된 워드 라인을 활성화하도록 구성된 로우 드라이버(도시되지 않음)를 포함할 수 있다. 복수의 감지 증폭기를 갖는 감지 증폭기 블록(도시되지 않음)은 컬럼 디코더 및 메모리 어레이(200)와 일렬로 제공될 수 있다. 감지 증폭기 블록은 메모리 셀들(122)에 저장된 개별 값들을 감지 및 증폭하도록 구성될 수 있다.
메모리 셀들(122)은 저장된 정보를 유지하기 위해 절연 구조들에 의존적일 수 있기 때문에, 메모리 셀들(122)이 저장된 전하들을 유지할 수 있는 능력은 절연 구조들이 열화될 때 나빠진다. 절연 층들의 열화는 생산 동안(예를 들어, 조립 및/또는 패키징 작업들 동안) 및/또는 배포 이후(예를 들어, 메모리 디바이스(100)의 사용으로 인해) 발생할 수 있다. 예를 들어, NAND 다이들의 조립 및 패키징 동안 사용되는 고온은 결함들을 초래할 수 있는 물리적 변화를 유발할 수 있다. 또한, 메모리 디바이스(100)의 동작 동안 시간에 따른 반복 판독/기록으로 인한 고온 및/또는 마모도 결함들을 초래할 수 있다. 심할 때, 그러한 열화는 메모리 셀들(122)을 통해 사실상 단락들 또는 접지로의 경로들을 생성할 수 있다.
전통적인 디바이스들은 제조 동안 결함이 있는 메모리 셀들을 포함하는 불량 메모리 블록들을 테스트한다. 그 다음 발견된 불량 블록들은 메모리 디바이스(100)가 제조 프로세스를 완료하기 전에 디스에이블된다(예를 들어, 대응하는 블록 어드레스들을 미리 결정된 블록에 저장하는 것을 통해). 그러나, 전통적인 디바이스들은 메모리 디바이스(100)의 배포 이후 그리고/또는 의도된 동작 동안 불량이 되는(예를 들어, 하나 이상의 메모리 셀에서의 절연 층들에서 나중에 발달되는 결함들로 인해) 메모리 블록들을 유사하게 디스에이블할 수 있는 능력이 부족하다.
문제를 더욱 복잡하게 하면, 불량 메모리 블록들에 의해 야기되는 작동 영향이 메모리 디바이스(100)의 다른 피처들/동작들에 의해 증폭될 수 있다. 일부 예에서, 예를 들어, 메모리 디바이스(100)는 메모리 어레이(200)가 스탠바이 모드에 있을 때, 워드 라인들을 이를테면 판독/기록 레벨들보다 낮은 전압 레벨들로 바이어싱하도록 구성될 수 있다. 다시 말해, 메모리 디바이스(100)는 기능적(예를 들어, 판독, 기록, 소거 등) 동작들 사이에 미리 결정된 전압 레벨을 워드 라인들에 인가할 수 있다. 예를 들어, 메모리 디바이스(100)는 워드 라인들이 판독 동작들 및/또는 기록 동작들을 위해 활성화되지 않을 때 워드 라인들(예를 들어, 도 2에 도시된 바와 같은 수평/로우 연결들)을 약 2V로 바이어싱하여 신뢰성을 향상시킬 수 있다)(예를 들어, 액세스 트랜지스터들의 누설 전류를 감소시킴으로써). 또한, 워드 라인들을 바이어싱하는 것은 메모리 셀들(122)에 대한 정보를 판독/기록하기 위한 응답 시간을 개선할 수 있다. 그러나, 디스에이블되지 않은 불량 블록들은 이러한 바이어싱 동작 동안 전류 견인을 증가시키고 메모리 디바이스(100)의 정상적인 동작들(예를 들어, 다른 정상 메모리 블록들의 동작들)을 방해할 것이다. 이와 같이, 배포 이후 형성되는 불량 블록들을 식별 및 디스에이블하는 것은 워드 라인들이 바이어싱될 때 이를테면 불량 블록들을 통한 사실상의 워드 라인들 사이의 단락 및 접지를 감소/제거함으로써, 악영향을 감소 및/또는 제거한다. 따라서, 불량 블록들을 식별 및 디스에이블하는 것은 이를테면 누설 전류를 감소시키고 하나 이상의 작동 조건(예를 들어, 전체 전류 견인, 작동 온도 등에 대한 한계들)의 위반을 방지함으로써, 불량 블록이 정상적인 동작들을 방해하는 것을 감소/제거한다.
유사하게, 배포-후 불량 블록들을 식별 및 디스에이블하는 것은 리셋 판독들 동안 발생할 수 있는 잠재적인 전압 붕괴를 감소 및/또는 제거한다. 일부 실시 예(예를 들어, 3차원 NAND 디바이스들)에서, 예를 들어, 리셋 판독들은 장기간 비활성 이후 메모리 블록을 판독(즉, "첫 번째 페이지 판독")하는 것과 연관된 에러율을 감소시키기 위해 구현될 수 있다. 리셋 판독들을 구현하기 위해, 메모리 디바이스(100)는 블록들(예를 들어, 8, 16, 32 등)의 그룹의 워드 라인들을 내부적으로 생성된 전압(예를 들어, 약 6V)으로 동시에 구동할 수 있다. 리셋 판독들은 장기간 비활성을 인터럽트하고 첫 페이지 판독 문제를 완화할 수 있지만, 불량 블록들은 구동 워드 라인과 접지 사이에 사실상의 단락을 야기할 수 있다. 그에 따라, 내부적으로 생성된 전압이 붕괴되어, 리셋 판독이 실패하게 될 것이다. 그에 따라, 불량 블록들을 디스에이블하는 것은 불량 블록들이 리셋 판독들을 방해하는 것을 감소/제거한다. 불량 블록들을 야기하는 절연체의 항복을 참조하여 설명되지만, 본 발명의 실시 예들은 또한 다른 방식들로 야기된 불량 블록들을 추적하는 것에도 적용된다.
도 3은 본 기술의 일 실시예에 따라 구성된 메모리 디바이스(예를 들어, 메모리 디바이스(100))의 기능 블록도이다. 메모리 디바이스(100)는 하나 이상의 전류 모니터(304)에 작동 가능하게 연결된 메모리 블록들(128)(예를 들어, 도 1의 메모리 셀들(122)의 그룹)을 포함할 수 있다. 일부 실시 예에서, 전류 모니터(304)는 도 1의 메인 메모리(102)에 포함될 수 있다.
전류 모니터들(304)은 워드 라인들에 연결되고/거나 제어기(106)에 의해 액세스되는 메모리 블록들(128)과 같은 메모리 블록들(128)의 대응하는 인스턴스들에 대한 전류(예를 들어, 누설 전류 및/또는 스탠바이 전류)를 측정함으로써 불량 블록들(310)을 검출하도록 구성될 수 있다. 측정된 전류가 미리 결정된 임계치를 초과 할 때, 메모리 디바이스(100)(예를 들어, 제어기(106) 및/또는 메인 메모리(102) 내부의 회로)는 대응하는 메모리 블록들(128)을 불량 블록들(310)로서 식별할 수 있다.
전류 모니터(304)가 과전류를 검출할 때, 제어기(106), 전류 모니터(304) 및/또는 메인 메모리(102) 내부의 하나 이상의 회로는 불량 블록들(310)의 어드레스들은 식별하고 배포 태그 저장소(312)에 저장할 수 있다. 일부 실시 예에서, 배포 태그 스토리지(312)는 배포 태그 어드레스들(322)(즉, 배포-후 형성되는 불량 블록들(310)의 어드레스들)을 저장하도록 구성된 하나 이상의 지정된 메모리 블록을 포함할 수 있다. 다른 실시 예들에서, 배포 태그 스토리지(312)는 메모리 블록들(128) 외부의 저장 회로를 포함할 수 있다. 또한, 일부 실시 예에서, 메모리 디바이스(100)(예를 들어, 메인 메모리(102) 및/또는 메모리 블록들(128) 내)는 불량 블록(310)을 다른 회로들 및/또는 워드 라인들로부터 분리하고 전기적으로 절연시키도록 설정될 수 있는 디스에이블 래치들(311)을 포함할 수 있다.
일부 실시 예에서, 배포 태그 스토리지(312)는 ROM 스토리지(314) 및 생산 태그 스토리지(316)와 별개일 수 있다. 예를 들어, ROM 스토리지(314) 및 생산 태그 스토리지(316)는 배포 태그 스토리지(312)와 별개의 메모리 블록들 및/또는 회로들일 수 있다. ROM 스토리지(314)는 프로그래밍 전압과 같은 트림 정보를 저장하도록 구성될 수 있다. 생산 태그 스토리지(316)는 결함이 있게 형성되고/되거나 배포 전에 결함이 있는 것으로 발견되었던 불량 블록들(310)의 어드레스들에 대응하는 생산 태그 어드레스들(326)을 저장하도록 구성될 수 있다. 다른 실시 예들에서, 배포 태그 스토리지(312)는 ROM 스토리지(314) 내의 부분일 수 있다.
일부 실시 예에서, 메모리 디바이스(100)는 사용자에 의해(예를 들어, 호스트 디바이스(108) 및/또는 제어기(106)를 통해) 태깅된 불량 블록들을 디스에이블할 수 있다. 태깅을 위해, 시스템(101) 및/또는 그 내부의 메모리 디바이스(100)는 불량 블록들을 태깅 및 디스에이블하기 위한 명령 시퀀스를 전달하도록 구성될 수 있다. 일부 실시 예에서, 시스템(101) 및/또는 메모리 디바이스(100)는 판독/기록 소거 동작들과 동일한 인터페이스 또는 태깅 동작을 사용할 수 있다.
하나 이상의 실시 예에서, 명령 시퀀스는 미리 결정된 작동 부호(opcode) 및/또는 SET 피처 명령들을 포함할 수 있다. 예를 들어, 태깅될 블록들을 지정하기 위해, 사용자는 동적으로 (예를 들어, 메모리 디바이스(100)의 런타임 동안) 작동 부호(예를 들어, 'CMDxy'), 이어서 블록 어드레스, 이어서 작동 부호(예를 들어, 'CMDuv')를 포함하는 명령 시퀀스를 사용할 수 있다. 첫 번째 작동 부호는 태깅 동작을 위한 명령 부호(예를 들어, 새로 정의된 부호 및/또는 SET 피처 명령들의 일부)일 수 있고, 블록 어드레스는 불량 블록에 대한 배포 태그 어드레스들(322)일 수 있으며, 두 번째 작동 부호는 태깅 작업을 확인하기 위한 것일 수 있다. 일부 실시 예에서, 미리 결정된 작동 부호들은 사용자가 작동 부호(예를 들어, 'CMD00')로 명령 시퀀스를 개시하는 판독 명령, 이어서 블록 및 페이지 어드레스의 n 사이클(예를 들어, 5 사이클), 이어서 확인(예를 들어, 'CMD30')이 뒤따를 수 있는 판독 명령과 유사할 수 있다. 다른 실시 예들에서, SET 피처들은 작동 부호(예를 들어, 'CMDef'), 이어서 피처 어드레스(예를 들어, 불량 블록 태깅을 위한), 이어서 태깅될 불량 블록을 지정하는 n 바이트(예를 들어, 4 바이트) 데이터(예를 들어, 'CMDuv')를 포함하는 명령 시퀀스에 기초할 수 있다.
명령 시퀀스에 기초하여, 메모리 디바이스(100)는 식별된 불량 블록과 연관된 디스에이블 래치(311)를 설정할 수 있다(예를 들어, 상태 기계와 같은 NAND 내부 회로를 통해). 일부 실시 예에서, 디스에이블 래치들(311)의 설정은 휘발성일 수 있다(즉, 전원이 인터럽트되면 설정은 손실될 수 있다). 그에 따라, 다른 실시 예들에서, 배포 태그 어드레스들(322)이 배포 태그 스토리지(312)(예를 들어, 비 휘발성 메모리)에 저장될 수 있고 전원 공급 인터럽트에 걸쳐 디스에이블 래치들(311)을 재설정하는데 사용될 수 있다.
다른 실시 예들에서, 사용자는 배포 태그 어드레스들(322)을 포함하는 확장 불량 블록 맵을 프로그래밍할 수 있다(예를 들어, 호스트 디바이스(108) 및/또는 제어기(106)를 통해). 확장 불량 블록 맵은 배포 태그 스토리지(312)(예를 들어, 비휘발성 메모리)에 저장될 수 있다. FF(초기화) 명령이 발행되면, NAND는 맵을 판독하고 디스에이블 래치들(311)을 사용하여 불량 블록들을 디스에이블할 수 있다. 사용자는 확장 불량 블록 맵을 판독, 소거 및 프로그래밍하여 시간에 따라 발달하는 불량 블록들을 업데이트할 수 있다. 맵 정보를 기록하기 위한 예시적인 명령 시퀀스는 맵 프로그램(PGM) 명령, 이어서 데이터, 이어서 확인 명령을 포함할 수 있다. 이에 응답하여, NAND는 배포 태그 스토리지(312)로서 지정된 메모리 블록을 선택하고 프로그래밍 동작을 시작하여 데이터를 사용하여 맵을 기록할 수 있다. 유사하게, 맵 정보를 소거하기 위한 예시적인 명령 시퀀스는 맵 소거 명령, 이어서 널 블록 어드레스, 이어서 확인 명령을 포함할 수 있다. 또한, 맵 정보를 판독하기 위한 예시적인 명령 시퀀스는 맵 판독 명령, 이어서 널 블록 어드레스, 이어서 확인 명령을 포함할 수 있으며, 이어서 판독으로 초래되는 데이터 출력이 뒤따를 수 있다. 데이터 출력은 맵에서 식별된 불량 블록들을 디스에이블하기 위해 디스에이블 래치들(311)에 공급될 수 있다.
배포 태그 스토리지(312), 배포 태그 어드레스들(322) 및/또는 디스에이블 래치들(311)은 메모리 디바이스(100)에 대한 견고성을 개선하고 에러를 감소시킨다. 배포 태그 스토리지(312) 및 배포 태그 어드레스들(322)은 메모리 디바이스(100)의 배포 수명 동안 그것들이 발달할 때 어드레스들을 유지시키는데 사용될 수 있다. 배포 태그 어드레스들(322)을 이용하여, 디스에이블 래치들(311)은 생산 동안 식별된 불량 블록들과 유사하게, 배포-후 불량 블록들(310)을 배포-후 불량 블록들(310)은 메모리 디바이스(100)의 정상적인 동작들을 방해할 수 없도록 관련 회로들, 워드 라인들 등으로부터 분리할 수 있다. 이와 같이, 불량 블록들(310)은 사용자가 불량 블록들(310)에 액세스하려는 우발적 인 시도를 방지하도록 디스에이블될 수 있다.
또한, 워드 라인 바이어싱 및/또는 리셋 판독들이 메모리 디바이스(100)에 이용될 때, 배포 태그 스토리지(312), 배포 태그 어드레스들(322) 및/또는 디스에이블 래치들(311)은 동작들에 대한 안정성 및 유효성을 증가시킬 수 있다. 상술된 바와 같이, 불량 블록들(310)은 디스에이블되지 않는 한, 사실상 워드 라인들과 접지 사이의 단락을 유발할 수 있다. 메모리 디바이스(100)는 불량 블록들을 디스에이블/분리함으로써, 단락을 방지하며, 그렇게 함으로써 워드 라인 바이어싱 및/또는 리셋 판독 동작들의 정확한/정확한 구현을 보장할 수 있다.
도 4는 본 기술의 일 실시 예에 따라 도 1의 메모리 시스템(101) 및 도 1의 메모리 디바이스(100)를 작동하는 예시적인 방법(400)을 도시하는 흐름도이다. 방법(400)은 메모리 디바이스(100)의 배포 이후 열화되는 메모리 블록들을 식별 및 디스에이블하는 단계를 포함할 수 있다.
블록(402)에서, 메모리 디바이스(100) 또는 그 내부의 구성요소들(예를 들어, 다이들)는 생산/제조 프로세스 동안 테스트될 수 있다. 예를 들어, 도 2의 메모리 어레이(200)를 위한 실리콘 레벨 회로들은 제조 프로세스 동안, 이를테면 메모리 디바이스(100)의 조립 전에 테스트될 수 있다. 또한, 예를 들어, 메모리 디바이스(100)는 그것의 조립 후에 테스트될 수도 있다. 블록(404)에서, 기존의 불량 블록들(즉, 메모리 디바이스(100)의 배포 이전에 존재하던/검출된)이 테스트 프로세스 동안 식별될 수 있다. 테스트 프로세스는 도 3의 생산 태그 어드레스들(326)을 식별할 수 있다. 블록(406)에서, 식별된 불량 블록들에 대한 어드레스들(예를 들어, 생산 태그 어드레스들(326))이 미리 결정된 위치(예를 들어, 도 3의 생산 태그 스토리지(316))에 저장될 수 있다. 일부 실시 예에서, 식별된 불량 블록들은 메모리 디바이스(100)의 배포 전에 디스에이블/분리될 수 있다.
블록(412)은 메모리 디바이스(100)의 배포 이후 정상적인 동작의 부분으로서 발생하는 전력 사이클링 이벤트들(예를 들어, 전원을 끄고 켜는 것 그리고/또는 디바이스/시스템을 리셋하는 것)를 나타낼 수 있다. 블록(414)에서, 메모리 디바이스(100)는 불량 블록들을 식별하는 태그들에 액세스할 수 있다. 일부 실시 예에서, 메모리 디바이스(100)는 생산 태그 어드레스들(326)에 대한 생산 태그 스토리지(316)에 액세스하고/거나 배포 후에 발생하거나 생성되는 도 3의 (배포-후) 불량 블록들(310)을 나타내는 도 3의 배포 태그 어드레스들(322)에 대한 도 3의 배포 태그 스토리지(312)에 액세스할 수 있다. 태그들은 메모리 디바이스(100)의 초기화 및/또는 리셋 동안 액세스될 수 있다. 일부 실시 예에서, 액세스된 태그들(예를 들어, 불량 메모리 블록들에 대한 어드레스들)은 불량 블록들을 관리하기 위한 하나 이상의 회로(예를 들어, 도 3의 디스에이블 래치들(311))에 제공될 수 있다.
블록(416)에서, 메모리 디바이스(100)는 액세스된 태그들에 따라 불량 블록들을 디스에이블할 수 있다. 메모리 디바이스(100)는 (예를 들어, 도 1의 제어기(106) 및/또는 메인 메모리 디바이스(102)를 통해) 메모리 디바이스(100)의 후속 동작들 동안 불량 블록들(310)의 액세스를 방지하기 위해 그것들을 디스에이블할 수 있다. 일부 실시 예에서, 예를 들어, 메모리 디바이스(100)는 액세스된 태그들과 연관된 디스에이블 래치들(311)을 제어하여 불량 회로들(310)을 다른 회로들 및/또는 대응하는 워드 라인들로부터 분리할 수 있다. 그에 따라, 메모리 디바이스(100)는 다른 회로들 및/또는 하나 이상의 대응하는 워드 라인들로부터 불량 블록들(310)을 전기적으로 절연시킬 수 있다. 불량 블록들(310)을 분리하면 전압(예를 들어, 워드 라인 바이어싱 및/또는 리셋 판독들로부터의)이 불량 블록들(310) 내의 결함 경로들을 통해 접지로 단락되는 것을 방지할 수 있다.
상세하게 후술될 바와 같이, 메모리 디바이스(100)는 메모리 디바이스(100)의 배포-후 동작 동안 발달되는 불량 블록의 검출/식별 후 불량 블록들(310)을 실시간으로 디스에이블할 수 있다. 예를 들어, 메모리 디바이스(100)는 자율적으로(예를 들어, 제어기(106) 및/또는 호스트 디바이스(108)와 상호 작용하지 않고) 불량 블록들(310)을 디스에이블하기 위한 상술된 프로세스를 검출 및 구현하는 것에 기초하여 불량 블록들(310)을 디스에이블할 수 있다. 또한, 메모리 디바이스(100)는 상술된 명령 시퀀스를 구현하는 것에 기초하여 불량 블록들(310)을 디스에이블할 수 있다.
블록(418)에서, 메모리 디바이스(100)는 데이터의 판독, 기록 및/또는 소거와 같은 정상적인 배포-후 동작들을 구현할 수 있다. 일부 실시 예에서, 블록(442)에 도시된 바와 같이, 메모리 디바이스(100)는 상술된한 바와 같이 스탠바이 모드 동안 워드 라인들 중 하나 이상을 미리 결정된 0이 아닌 전압 레벨로 바이어싱할 수 있다. 일부 실시 예에서, 블록(444)에 도시된 바와 같이, 메모리 디바이스(100)는 상술된 바와 같이 리셋 판독들을 구현할 수 있다. 예를 들어, 메모리 디바이스(100)는 메모리 위치에 대한 마지막 액세스로부터 측정되는 경과 시간을 추적하고 판독 명령을 구현하기 전에 경과 시간이 임계치를 초과할 때 리셋 판독을 구현할 수 있다. 리셋 판독들을 위해, 메모리 디바이스(100)는 메모리 블록들에 대한 장기간 비활성을 인터럽트시키기 위해 워드 라인들의 집합에 0이 아닌 전압을 제공할 수 있다. 불량 블록들(310)을 디스에이블/분리하면 열화된 메모리 셀들 통해 워드 라인들이 접지로 단락되는 것을 방지함으로써, 워드 라인 바이어싱 및/또는 리셋 판독들이 적절하게 기능하고 관련 에러들을 감소시킬 수 있다.
일부 실시 예에서, 블록(446)에 도시된 바와 같이, 메모리 디바이스(100)는 (예를 들어, 도 3의 전류 모니터(304)를 통해) 배포-후 동작 동안 도 3의 메모리 블록들(128)과 관련된 전류를 측정할 수 있다. 예를 들어, 메모리 디바이스(100)는 불량 블록들(310)의 발생을 검출하기 위해 워드 라인들을 통한 전류 소모를 측정할 수 있다. 일부 실시 예에서, 워드 라인들이 바이어싱될 때, 메모리 셀들이 열화(그에 의해 불량 블록들(310)을 형성)될 때 전류 소비 증가가 야기될 수 있다.
블록(422)에서, 메모리 디바이스(100)는 생산-후 불량 블록들(예를 들어, 불량 블록들(310))을 식별할 수 있다. 예를 들어, 메모리 디바이스(100)는 측정된 전류 및/또는 명령 시퀀스에 기초하여 불량 블록들(310)을 식별할 수 있다.
일부 실시 예에서, 블록(446)에 도시된 바와 같이, 메모리 디바이스(100)는 측정된 전류에 기초하여 불량 블록들을 식별할 수 있다. 예를 들어, 메모리 디바이스(100) 및/또는 그 내부의 메모리 블록들(128)은 모니터링된 전류 레벨들을 미리 결정된 임계치과 비교하고 현재 레벨들이 미리 결정된 임계치와 일치 및/또는 초과할 때 플래그를 생성할 수 있다. 메모리 디바이스(100)는 예를 들어, 제어기(106), 전류 모니터(304) 및/또는 메모리 블록들(128)을 통해) 전류 측정치에 기초하여 불량 블록 및/또는 그 어드레스를 식별할 수 있다. 예를 들어, 메모리 디바이스(100)는 플래그가 트리거될 때 배포 태그 어드레스(322)를 워드 라인에 액세스 및/또는 연결되는 메모리 블록의 어드레스로서 식별할 수 있다.
블록(424)에서, 식별된 어드레스(예를 들어, 배포 태그 어드레스(322))는 배포 태그 스토리지(312)에 저장될 수 있다. 메모리 디바이스(100)는 도 3의 생산 태그 스토리지(316) 및/또는 ROM 스토리지(314)와 떨어진 위치(예를 들어, 하나 이상의 지정된 메모리 블록 및 저장 회로들의 세트)에 배포 태그 어드레스들(322)을 저장할 수 있다. 일부 실시 예에서, 예를 들어, 배포 태그 어드레스들(322)은 배포 태그 스토리지(312)로서 지정된 ROM 스토리지(314)의 일 부분에 저장될 수 있다. 그에 따라, ROM 스토리지(314)는 배포 태그 어드레스(322)를 데이터를 판독 및/또는 기록하기 위해 사용되는 트림 데이터와 함께 저장할 수 있다. 다른 실시 예들에서, 배포 태그 어드레스(322)는 생산 태그 스토리지(316) 및 ROM 스토리지(314) 양자와 별개인 배포 태그 스토리지(312)에 저장될 수 있다. 일부 실시 예에서, 배포 태그 어드레스들(322)은 상술된 바와 같은 확장 불량 블록 맵을 사용하여 추적될 수 있다.
식별된 어드레스는 블록(416)에 도시된 바와 같이 대응하는 불량 블록(310)을 디스에이블하는데 사용될 수 있다. 일부 실시 예에서, 메모리 디바이스(100)는 메모리 디바이스(100) 및/또는 메모리 어레이(302)에서 외부 디바이스(예를 들어, 각각 호스트 디바이스(108) 및/또는 제어기(106))와 상호 작용하지 않고 측정된 전류에 기초하여 불량 블록을 자율적으로 식별 및 디스에이블할 수 있다. 다른 실시 예들에서, 메모리 디바이스(100)는 배포 태그 어드레스(322)를 보고하고 불량 블록들(310)을 디스에이블하기 위해 사용자와 상호 작용할 수 있다(예를 들어, 제어기(106) 및/또는 호스트 디바이스(108)를 통해). 예를 들어, 메모리 디바이스(100)는 상술된 바와 같이 불량 블록들(310)을 디스에이블하기 위한 명령 시퀀스를 수신 및 구현할 수 있다. 또한, 저장된 어드레스들은 블록(412)에 도시된 전력 사이클링 이벤트들에 걸쳐 불량 블록들(310)을 디스에이블된 상태로 유지하는데 사용될 수 있다. 그에 따라, 메모리 디바이스(100)는 메모리 디바이스(100)의 초기화 및/또는 리셋 동안 또는 후 배포 태그 어드레스들(322)에 액세스/판독할 수 있다.
도 5는 본 기술의 실시 예들에 따른 메모리 장치를 포함하는 시스템의 개략도이다. 도 1 내지 도 4를 참조하여 상술된 전술한 메모리 디바이스들 중 임의의 메모리 디바이스는 다수의 보다 크고/거나 보다 복잡한 시스템 중 임의의 시스템으로 편입될 수 있으며, 이의 대표적인 예가 도 5에 개략적으로 도시된 시스템(580)이다. 시스템(580)은 메모리 디바이스(500), 전원(582), 드라이버(584), 프로세서(586) 및/또는 다른 서브 시스템들 또는 구성요소들(588)을 포함할 수 있다. 메모리 디바이스5700)는 도 1 내지 도 4를 참조하여 상술된 메모리 디바이스의 피처들과 대체로 유사한 피처들을 포함할 수 있고, 그에 따라 호스트 디바이스로부터 직접 판독 요청을 수행하기 위한 다양한 피처를 포함할 수 있다. 그 결과 시스템(580)은 메모리 저장, 데이터 처리 및/또는 다른 적합한 기능들과 같은 광범위한 기능 중 임의의 기능을 수행할 수 있다. 그에 따라, 대표적인 시스템(580)은 핸드헬드 디바이스들(예를 들어, 모바일 폰, 태블릿, 디지털 리더 및 디지털 오디오 플레이어), 컴퓨터, 차량, 가전 제품 및 다른 제품들을 제한 없이 포함할 수 있다. 시스템(580)의 구성요소들은 단일 유닛에 하우징되거나 다수의 상호 연결된 유닛에 걸쳐 분산될 수 있다(예를 들어, 통신 네트워크를 통해). 또한 시스템(580)의 구성요소들은 원격 디바이스들 및 광범위한 컴퓨터 판독 가능 매체 중 임의의 매체를 포함할 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 실시 예들은 조합될 수 있다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자는 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
메모리 디바이스(100)를 비롯한 여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 몇몇 경우, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브 영역들의 도전성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현 예들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수 있다.
청구범위를 비롯하여 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
이것으로 미루어, 본 발명의 구체적인 실시 예들이 예시를 위해 여기에 설명되었지만, 본 발명의 범위로부터 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 더 정확히 말하면, 앞에서의 설명에서, 많은 구체적인 세부 사항은 본 기술의 실시 예들에 대한 상세하고 가능하게 하는 설명을 제공하기 위해 논의된다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 보통 메모리 시스템들 및 디바이스들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 방지하기 위해 상세하게 도시 또는 설명되지 않았다. 일반적으로, 여기에 개시된 그러한 구체적인 실시 예들에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내일 수 있는 것으로 이해되어야 한다.

Claims (20)

  1. 메모리 디바이스로서,
    데이터를 저장하도록 구성된 복수의 메모리 셀을 각각 갖는 메모리 블록들;
    상기 메모리 디바이스의 배포-후 동작 동안 전류의 측정치를 결정하도록 구성된 하나 이상의 전류 모니터; 및
    상기 메모리 블록들 및 상기 하나 이상의 전류 모니터에 연결되는 제어기로서, 상기 제어기는:
    결정된 상기 전류의 측정치에 기초하여 상기 메모리 블록들 내에서 불량 블록을 식별하도록, 그리고
    상기 불량 블록을 디스에이블하여 상기 메모리 디바이스의 후속 동작들 동안 그에 대한 액세스를 방지하도록 구성된, 상기 제어기를 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 제어기는 상기 불량 블록에 대한 배포 태그 어드레스(deployment tag address)를 식별하도록 구성되고;
    또한 상기 방법은:
    상기 배포 태그 어드레스를 데이터를 판독 및/또는 기록하기 위해 사용되는 트림 데이터와 함께 저장하도록 구성된 판독 전용 메모리(ROM)를 더 포함하며, 상기 배포 태그 어드레스는 상기 불량 블록들에 대한 상기 액세스를 방지하기 위해 상기 메모리 디바이스의 초기화 및/또는 리셋 동안 상기 제어기에 의해 액세스되는, 메모리 디바이스.
  3. 청구항 1에 있어서,
    생산 태그 어드레스를 저장하도록 구성된 생산 태그 스토리지;
    상기 불량 블록에 대한 배포 태그 어드레스를 저장하도록 구성된 배포 태그 스토리지를 더 포함하며, 상기 배포 태그 어드레스는 상기 불량 블록들에 대한 상기 액세스를 방지하기 위해 상기 메모리 디바이스의 초기화 및/또는 리셋 동안 상기 제어기에 의해 액세스되고;
    상기 제어기는:
    결정된 상기 전류의 측정치에 기초하여 상기 불량 블록에 대한 상기 배포 태그 어드레스를 식별하도록 구성되되, 상기 결정된 상기 전류의 측정치는 상기 전류가 대응하는 경로에서의 단락을 나타내는 임계치를 초과하는 것을 나타내고,
    대응하는 상기 블록들에 대한 상기 액세스를 방지하기 위해 상기 메모리 디바이스의 초기화 및/또는 리셋 동안 상기 생산 태그 어드레스 및 상기 배포 태그 어드레스에 액세스하도록 구성된, 메모리 디바이스.
  4. 청구항 3에 있어서,
    상기 생산 태그 어드레스는 상기 메모리 디바이스의 배포 이전에 결함이 있는 것으로 발견되었던 상기 메모리 블록들 중 하나를 나타내고;
    상기 배포 태그 어드레스는 상기 메모리 디바이스의 배포 이후 결함이 있는 것으로 발견되었던 상기 불량 블록을 나타내는, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 메모리 블록들은 상기 불량 블록에 대한 배포 태그 어드레스를 저장하도록 구성된 하나 이상의 지정된 메모리 블록을 포함하며, 상기 배포 태그 어드레스는 상기 불량 블록들에 대한 상기 액세스를 방지하기 위한 것인, 메모리 디바이스.
  6. 청구항 1에 있어서, 상기 하나 이상의 메모리 블록에 연결되어 상기 불량 블록들을 상기 메모리 디바이스에서의 하나 이상의 대응하는 워드 라인 및/또는 다른 메모리 블록으로부터 분리하는 것에 기초하여 상기 불량 블록들을 디스에이블하도록 구성된 디스에이블 래치를 더 포함하는, 메모리 디바이스.
  7. 청구항 1에 있어서, 상기 제어기는:
    상기 메모리 디바이스에 연결되는 호스트 디바이스와 상호 작용하기 위한 명령 시퀀스를 전달하도록; 그리고
    상기 명령 시퀀스에 기초하여 상기 불량 블록들을 디스에이블하도록 구성된, 메모리 디바이스.
  8. 청구항 7에 있어서, 상기 명령 시퀀스는 SET 피처 명령을 포함하는, 메모리디바이스.
  9. 청구항 1에 있어서,
    상기 메모리 블록들은 상기 메모리 블록들에 연결되고 연결된 상기 메모리 블록들에 액세스할 수 있도록 구성된 워드 라인들을 더 포함하는 메모리 어레이를 포함하되, 상기 메모리 어레이는 상기 대응하는 메모리 블록들이 스탠바이 모드에 있는 동안 상기 워드 라인들 중 하나 이상을 0이 아닌 전압으로 바이어싱하도록 구성되고;
    상기 제어기 및/또는 상기 메모리 어레이는 바이어싱된 상기 전압이 상기 불량 블록 내 결함 통로들을 통해 접지에 단락되는 것을 방지하기 위해 하나 이상의 대응하는 워드 라인들과 상기 불량 블록들을 절연시키도록 구성되는, 메모리 디바이스.
  10. 청구항 1에 있어서,
    상기 메모리 블록들은 상기 메모리 블록들에 연결되고 연결된 상기 메모리 블록들에 액세스할 수 있도록 구성된 워드 라인들을 더 포함하는 메모리 어레이를 포함하고;
    상기 제어기는:
    메모리 위치에 대한 마지막 액세스로부터 측정되는 경과 시간을 추적하도록 구성되고;
    상기 경과 시간이 임계치를 초과할 때 판독 명령을 구현하기 전에 판독 리셋을 구현하도록 구성되되, 상기 판독 리셋을 구현하는 것은 상기 판독 명령과 연관된 상기 메모리 블록들 중 하나 이상에 대한 장기간 불활성을 인터럽트하기 위해 상기 워드 라인들의 집합에 0이 아닌 전압을 제공하는 것을 포함하며;
    제공된 상기 전압이 상기 불량 블록 내 결함 통로들을 통해 접지에 단락되는 것을 방지하기 위해 상기 워드 라인들과의 상기 집합과 상기 불량 블록을 절연시키도록 구성되는, 메모리 디바이스.
  11. 메모리 시스템으로서,
    호스트 디바이스; 및
    상기 호스트 디바이스에 연결되는 메모리 디바이스를 포함하며,
    상기 메모리 디바이스는 각각 복수의 메모리 셀을 갖는 메모리 블록들을 포함하고,
    상기 메모리 디바이스는:
    상기 메모리 디바이스의 배포-후 동작 동안 전류를 측정하도록,
    측정된 상기 전류에 기초하여 상기 메모리 블록들 내에서 불량 블록을 식별하도록, 그리고
    상기 불량 블록을 디스에이블하여 후속 데이터 동작들 동안 이의 액세스를 방지하도록 구성된, 메모리 시스템.
  12. 청구항 11에 있어서,
    상기 메모리 디바이스는:
    상기 불량 블록을 식별하도록,
    측정된 상기 전류가 임계치를 충족하거나 초과할 때 상기 불량 블록을 보고하도록, 그리고
    상기 호스트 디바이스와의 상호 작용에 기초하여 상기 불량 블록을 디스에이블하도록 구성되고;
    상기 호스트 디바이스는:
    상기 메모리 디바이스로부터 상기 불량 블록의 보고를 수신하도록, 그리고
    상기 불량 블록을 디세이블하기 위한 SET 피처 명령을 전송하기 위한 명령 시퀀스를 구현하도록 구성된, 메모리 시스템.
  13. 청구항 11에 있어서, 상기 메모리 디바이스는 상기 호스트 디바이스와의 상호 작용 없이 측정된 상기 전류에 기초하여 상기 불량 블록을 자동으로 식별 및 디스에이블하도록 구성된, 메모리 시스템.
  14. 청구항 11에 있어서, 상기 메모리 디바이스는 플래시 메모리 디바이스인, 메모리 시스템.
  15. 청구항 14에 있어서, 상기 플래시 메모리 디바이스는 NAND 디바이스인, 메모리 시스템.
  16. 제어기 및 각각 복수의 메모리 셀을 갖는 메모리 블록들을 포함하는 메모리 어레이를 포함하는 메모리 디바이스를 작동하는 방법으로서,
    상기 메모리 디바이스의 배포-후 동작 동안 상기 메모리 블록들 중 하나 이상에 대한 전류 소비를 측정하는 단계;
    측정된 상기 전류에 기초하여 상기 메모리 블록들 내에서 불량 블록을 식별하는 단계; 및
    상기 불량 블록을 디스에이블하여 상기 메모리 디바이스의 후속 동작들 동안 그에 대한 액세스를 방지하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 불량 블록을 식별하는 단계는 상기 불량 블록의 어드레스를 식별하는 단계를 포함하고;
    또한 상기 방법은:
    상기 불량 블록의 상기 어드레스를 저장하는 단계; 및
    상기 메모리 디바이스에 대한 초기화 시퀀스 동안 그리고/또는 리셋 이후 상기 어드레스를 디스에이블 회로에 제공하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 불량 블록의 상기 어드레스를 저장하는 단계는 상기 메모리 디바이스의 배포 이후 결함이 있는 것으로 되는 블록들의 어드레스를 저장하기 위해 지정되는 상기 메모리 블록들 중 하나 이상에 상기 어드레스를 저장하는 단계를 포함하는, 방법.
  19. 청구항 17에 있어서, 상기 불량 블록의 상기 어드레스를 저장하는 단계는 상기 어드레스를 상기 메모리 어레이에 대한 데이터를 판독 및/또는 기록하기 위해 사용되는 트림 데이터와 함께 저장하도록 구성된 판독 전용 메모리(ROM)에 상기 어드레스를 저장하는 단계를 포함하는, 방법.
  20. 청구항 16에 있어서, 상기 불량 블록을 디스에이블하는 단계는 상기 하나 이상의 메모리 블록에 연결되어 상기 불량 블록을 상기 메모리 디바이스에서의 하나 이상의 대응하는 워드 라인 및/또는 다른 메모리 블록으로부터 분리하는 디스에이블 래치를 작동하는 단계를 포함하는, 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094357B2 (en) 2019-05-07 2021-08-17 Micron Technology, Inc. Memory devices with user-defined tagging mechanism
US11315647B2 (en) 2020-05-01 2022-04-26 Micron Technology, Inc. Defect detection during program verify in a memory sub-system
KR20220061519A (ko) 2020-11-06 2022-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 부분 구제 방법
CN114974387B (zh) * 2022-07-29 2022-11-01 中国科学院微电子研究所 基于固态硬盘主控芯片的闪存测试方法、装置及固态硬盘

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835436A (en) * 1995-07-03 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed
US7466600B2 (en) * 2006-08-03 2008-12-16 Micron Technology, Inc. System and method for initiating a bad block disable process in a non-volatile memory
US7529969B1 (en) * 2006-08-24 2009-05-05 Micron Technology, Inc. Memory device internal parameter reliability
US7561482B2 (en) * 2006-09-07 2009-07-14 Sandisk Corporation Defective block isolation in a non-volatile memory system
US7675776B2 (en) * 2007-12-21 2010-03-09 Spansion, Llc Bit map control of erase block defect list in a memory
US8125829B2 (en) 2008-05-02 2012-02-28 Micron Technology, Inc. Biasing system and method
US9104547B2 (en) * 2011-08-03 2015-08-11 Micron Technology, Inc. Wear leveling for a memory device
US20160064452A1 (en) * 2014-08-26 2016-03-03 Kabushiki Kaisha Toshiba Memory device
US10032524B2 (en) * 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
US10761727B2 (en) * 2018-11-19 2020-09-01 Micron Technology, Inc. Scan frequency modulation based on memory density or block usage
US11094357B2 (en) 2019-05-07 2021-08-17 Micron Technology, Inc. Memory devices with user-defined tagging mechanism
JP2021039810A (ja) * 2019-09-04 2021-03-11 キオクシア株式会社 メモリシステム
US11302405B2 (en) * 2019-12-10 2022-04-12 Intel Corporation System approach to reduce stable threshold voltage (Vt) read disturb degradation
US11422825B2 (en) * 2020-12-30 2022-08-23 Kioxia Corporation Determination of power-off duration of NVMe SSD
KR20220128796A (ko) * 2021-03-15 2022-09-22 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

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