KR20200123983A - 레이저 소결에 의한 반도체 칩의 접합방법 - Google Patents

레이저 소결에 의한 반도체 칩의 접합방법 Download PDF

Info

Publication number
KR20200123983A
KR20200123983A KR1020190047235A KR20190047235A KR20200123983A KR 20200123983 A KR20200123983 A KR 20200123983A KR 1020190047235 A KR1020190047235 A KR 1020190047235A KR 20190047235 A KR20190047235 A KR 20190047235A KR 20200123983 A KR20200123983 A KR 20200123983A
Authority
KR
South Korea
Prior art keywords
bonding
semiconductor chip
metal
metal paste
powder
Prior art date
Application number
KR1020190047235A
Other languages
English (en)
Other versions
KR102258498B1 (ko
Inventor
백범규
임송희
서은석
Original Assignee
주식회사 경동엠텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 경동엠텍 filed Critical 주식회사 경동엠텍
Priority to KR1020190047235A priority Critical patent/KR102258498B1/ko
Publication of KR20200123983A publication Critical patent/KR20200123983A/ko
Priority to KR1020210032803A priority patent/KR102368533B1/ko
Application granted granted Critical
Publication of KR102258498B1 publication Critical patent/KR102258498B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Powder Metallurgy (AREA)

Abstract

본 발명은 (a) 금속 페이스트를 기판상의 소정의 영역에 도포하는 단계; (b) 상기 기판상의 상기 금속 페이스트와 접촉되도록 반도체 칩을 배치하는 단계; 및 (c) 레이저(LAYSER) 조사에 의해 상기 금속 페이스트를 소결시킴으로써 상기 기판상에 상기 반도체 칩을 접합하는 단계;를 포함하는 반도체 칩의 접합방법에 관한 것이다. 이에 의하여, 반도체 접합 안정성을 향상시켜 반도체 제품의 내구성을 향상시키고, 접합부에 선택적으로 레이저 소결을 수행함으로써 공정의 정확도를 높이며, 열 노출에 의해 반도체 칩 손상을 최소화할 뿐 아니라, 공정 비용을 획기적으로 절감할 수 있는 효과가 있다. 또한 종래 사용되는 차세대 전력반도체의 발열온도에 의해 솔더링이 재용융되어 신뢰성이 저하될 수 있는 문제점을 해결할 수 있다.

Description

레이저 소결에 의한 반도체 칩의 접합방법{Method for bonding semiconductor chip by LAYSER sintering}
본 발명은 반도체 칩의 접합방법에 관한 것으로, 더욱 상세하게는 반도체 패키징 공정에서 기판상에 반도체 칩을 실장시키는 공정에 적용되는 반도체 칩의 접합방법에 관한 것이다.
반도체 집적회로 소자의 고밀도화, 초집적화 추세에 따라 반도체 칩의 크기는 갈수록 축소되고 있으며, 칩 기판 또한 더욱 미세해 지고 있다. 반도체 칩은 칩 기판을 통하여 외부의 다른 요소와 전기적으로 접속되는데, 이 접속 경로를 제공하기 위하여 일반적으로 와이어 본딩 기술이 사용되었다. 그러나 미세기판 피치에서는 기존의 와이어 본딩 기술을 적용하기가 곤란하고, 반도체 기판피치로 인하여 와이어 늘어짐이나 와이어 단락 등의 문제가 발생할 수 있다.
또한, 최근에는 초고속 및 고성능 반도체 제품의 필요성이 증가함에 따라 기존의 와이어 접착 기술은 한계에 이르렀으며, 이에 대한 대안으로서 새로운 접합 기술인 플립칩 또는 칩 직접 실장기술 등이 대두되고 있다.
알려진 바와 같이, 반도체 칩 실장 및 접합 방법은 솔더 페이스트를 이용해 솔더링하는 방법, 솔더 프리폼을 이용해 솔더링하는 방법, 은 페이스트를 주로 이용하여 접합하는 소결(sintering) 방법 등이 사용되고 있다. 여기서 반도체 칩과 기판을 접합할 때 솔더 페이스트를 이용해 접합하는 솔더링 방법은 솔더를 용융하여 접합하는 방법에 따라 공정이 용이한 이점이 있으나, 고온에 노출되었을 때 반도체 신뢰성이 저하될 수 있으며, 공정 후 접합부가 분리될 수 있는 문제점이 있다.
또한, 반도체 칩과 기판을 접합할 때 사용하는 은(Ag) 페이스트를 이용한 열소결 방법은, 은 페이스트를 0.1MPa 이상으로 가압하여 반도체 칩과 기판을 고정하고, 녹는점 이하의 어느 일정 온도로 가열했을 때 서로 접한 면에서 접합이 이루어지는 방식이다. 이와 같은 소결 방법은 고온에 노출되거나, 사용에 의한 발열시 솔더링 방법에 비해 접합부가 안정적인 장점이 있으나, 200℃ 이상의 고온과 30분이상의 가열시간에 의해 공정이 복잡하고 공정 비용이 높은 단점이 있다. 소결(Sintering)형태가 아닌 경화(Curing)형태의 제품은 좀더 낮은 온도와 짧은 시간에 가능하나, 이러한 제품은 유기바인더에 의한 경화로 금속입자 사이에서 저항을 나쁘게 만들어서 사용의 한계가 있다.
한편, 레이저는 에너지를 미세하게 조절하여 재료를 가공할 수 있는 장점을 가지고 있으므로, 레이저가 발명된 이래 관련 응용기술이 연구 발전되어 왔다. 선택적 레이저 소결(Selective Laser Sintering)은 레이저를 이용한 재료가공의 한 가지 방법으로 레이저의 선택적 에너지 전달 기능을 이용해 분말 등의 재료를 선택적으로 고형화시키는 기술을 말한다. 이는 재료의 표면처리를 목적으로 하는 레이저 클래딩(Laser cladding)과 유사한 기술이지만 단순히 표면 처리만을 주 목적으로 하는 레이저 클래딩에서 발전하여 특수한 목적의 형상을 소결 접착의 형식으로 만드는 것을 말한다. 이러한 선택적 레이저 소결은 부품 및 시작품 제작이 복잡하거나 비싼 장비를 사용하지 않고도 신속하고 경제적인 방법으로 해결하려는 경향이 증가함에 따라, 쾌속조형기술(Rapid-prototyping)로 연구 발전되어 왔고 이는 3D CAD 도면으로부터 직접 고형의 물리적 모델을 만드는 공정 등에 적용되고 있다.
한국공개특허공보 제10-2013-0015544호 한국등록특허공보 제10-1176912호
본 발명의 목적은 반도체 패키징 공정에서 기판상에 반도체 칩을 실장시키는데 레이저 소결에 의한 반도체 접합기술을 도입하여 접합부에 선택적으로 레이저 소결을 수행함으로써 공정의 정확도를 높이며, 장시간 열 노출에 의해 반도체 칩이 손상되는 위험이 최소화할 뿐 아니라, 단시간에 접합함으로써 공정 비용을 획기적으로 절감하고, 전력반도체 접합소재 역할을 하는 금속 페이스트에 포함되는 성분을 조절함으로써 반도체 접합 안정성을 향상시켜 150℃ 이상의 반도체 작동온도(Junction Temperature)에서 고 신뢰성을 유지 할 수 있는 접합방법을 제공하는 데 있다.
본 발명의 일 측면에 따르면,
(a) 금속 페이스트를 기판상의 소정의 영역에 도포하는 단계;
(b) 상기 기판상에 상기 금속 페이스트와 접촉되도록 반도체 칩을 배치하는 단계; 및
(c) 레이저(LAYSER) 조사에 의해 상기 금속 페이스트를 소결시킴으로써 상기 기판상에 상기 반도체 칩을 접합하는 단계;를 포함하는 반도체 칩의 접합방법이 제공된다.
상기 금속 페이스트는 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 알루미늄(Al), 아연(Zn), 비스무스(Bi), 인듐(In), 철(Fe), 티타늄(Ti), 코발트(Co), 텅스텐(W), 및 몰리브덴(Mo) 중에서 선택된 1종 이상을 포함하는 금속 분말 또는 합금 분말을 포함할 수 있다.
상기 금속 페이스트는 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 알루미늄(Al), 아연(Zn), 비스무스(Bi), 인듐(In), 인(P) 및 실리콘(Si) 중에서 선택된 1종 이상을 포함하는 금속 또는 합금에 의해 코팅된 구리(Cu) 분말을 추가로 포함할 수 있다.
상기 금속 페이스트는 세라믹 분말을 추가로 포함할 수 있다.
상기 세라믹 분말은 B(붕소), Ti(티타늄), Al(알루미늄), V(바나듐), Cr(크롬), Mn(망간), Fe(철), Co(코발트), Ni(니켈), Zr(지르코늄), Nb(나이오븀), Mo(몰리브덴), Y(이트륨), La(란타늄), Sn(주석), Si(실리콘), Ag(은), Bi(비스무트), Cu(구리), Au(금), Mg(마그네슘), Pd(팔라듐), Pt(백금), Zn(아연)원소가 산화물 또는 질화물 또는 탄화물로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 세라믹 분말은 상기 금속 페이스트 총중량을 기준으로 0.005 내지 10wt% 포함될 수 있다.
상기 세라믹 분말은 평균입경이 10 내지 300nm 일 수 있다.
상기 금속 페이스트는 평균입경 10 내지 500nm의 금속 나노입자, 및 평균입경 1 내지 50㎛의 금속 마이크로입자를 포함하는 금속분말을 포함할 수 있다.
상기 금속분말은 상기 금속 나노입자 및 금속 마이크로입자를 1:0.1 내지 1:10의 중량비로 포함할 수 있다.
상기 소결은 반도체 칩을 압착하거나 고정할 경우, 반도체 칩 주변을 잡아서, 광원이 바로 조사 가능하게 하거나, 레이저가 투과 가능한 쿼츠, 사파이어 및 아크릴판 중에서 선택된 어느 하나의 레이저 빔 출력 유닛으로 압착하고, 상기 유닛을 투과한 레이저 빔에 의한 레이저 조사에 의해 수행될 수 있다.
상기 레이저 조사시 레이저 투과가 가능한 재질을 이용하여 상기 반도체 칩을 기판 방향으로 0.01MPa 내지 300MPa의 압력으로 압착하며 소결시킬 수 있다.
상기 소결은 500 내지 1500nm 파장의 레이저 빔으로 100 내지 3000W/cm2의 강도로 레이저 조사하여 수행될 수 있다.
본 발명의 반도체 칩의 접합방법은 반도체 패키징 공정에서 기판상에 반도체 칩을 실장시키는데 레이저 소결에 의한 반도체 접합기술을 도입하고, 접합소재 역할을 하는 금속페이스트에 포함되는 성분을 조절함으로써 반도체 접합 안정성을 향상시켜 반도체 제품의 내구성을 향상시키고, 접합부에 선택적으로 레이저 소결을 수행함으로써 공정의 정확도를 높일 수 있다. 또한, 종래 신터링에 의한 공정에서 소요되는 고온이 요구되지 않고, 공정 시간을 줄임으로써 열 노출에 의해 반도체 칩이 손상되는 위험이 최소화할 뿐 아니라, 공정 비용을 획기적으로 절감할 수 있고, 150℃ 이상의 작동온도(Junction Temperature)에서 고 신뢰성을 유지 하는데 효과가 있다.
도 1은 접합강도 시험 시편의 개략도이다.
도 2는 IGBT Chip Bonding TO-247-3L 시편 개략도이다.
도 3은 TO-247-2L SiC Diode 시편 개략도이다.
도 4는 실시예 3에 따른 나노와 마이크로 금속분말 함량비별 접합부의 SEM 이미지이다.
도 5는 열충격 싸이클 평가 결과이다.
이하에서, 본 발명의 여러 측면 및 다양한 구현예에 대해 더욱 구체적으로 설명한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다. 그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 반도체 칩의 접합방법에 대해 설명하도록 한다.
먼저, 금속 페이스트를 기판상의 소정의 영역에 도포한다(단계 a).
상기 금속 페이스트는 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 알루미늄(Al), 아연(Zn), 비스무스(Bi), 인듐(In), 철(Fe), 티타늄(Ti), 코발트(Co), 텅스텐(W), 및 몰리브덴(Mo) 중에서 선택된 1종 이상을 포함하는 금속 분말 또는 합금 분말을 포함할 수 있다.
또한, 상기 금속 페이스트는 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 알루미늄(Al), 아연(Zn), 비스무스(Bi), 인듐(In), 인(P) 및 실리콘(Si) 중에서 선택된 1종 이상을 포함하는 금속 또는 합금에 의해 코팅된 구리(Cu) 분말을 단독으로 포함할 수 있고, 또는 상술한 금속 분말 또는 합금 분말과 함께 포함할 수 있다.
상기 금속 페이스트는 상기 금속 분말 또는 합금 분말, 및 유기 용제를 포함할 수 있고, 바람직하게는 유기 바인더를 더 포함할 수 있다.
상기 유기 용제는 테르피네올, 부틸카르비톨 아세테이트, 카르비톨, 부틸 카르비톨, 카르비톨 아세테이트, 2,2,4-트리메틸-1,3-펜탄디올 모노이소부틸레이트, 셀로졸브, 메틸셀로졸브, 부틸 셀로졸브, 셀로졸브 아세테이트 등일 수 있으나 본 발명의 범위가 여기에 한정되지 않는다.
상기 유기 바인더는 아크릴계 수지, 에폭시계 수지, 페놀계 수지, 우레탄계 수지, 비닐아세테이트계 수지 에틸셀룰로오즈, 셀룰로오즈 아세테이트 부틸레이트, 셀룰로오즈. 아세테이트 프로피오네이트, 니트로셀룰로오즈 등일 수 있으나 본 발명의 범위가 여기에 한정되지 않는다.
바람직하게는, 상기 금속 페이스트는 세라믹 분말을 추가로 포함할 수 있다.
상기 세라믹 분말은 B(붕소), Ti(티타늄), Al(알루미늄), V(바나듐), Cr(크롬), Mn(망간), Fe(철), Co(코발트), Ni(니켈), Zr(지르코늄), Nb(나이오븀), Mo(몰리브덴), Y(이트륨), La(란타늄), Sn(주석), Si(실리콘), Ag(은), Bi(비스무트), Cu(구리), Au(금), Mg(마그네슘), Pd(팔라듐), Pt(백금), Zn(아연)원소가 산화물 또는 질화물 또는 탄화물로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.
상기 세라믹 분말은 상기 금속 페이스트 총중량을 기준으로 0.005 내지 10wt% 포함되는 것이 바람직하고, 더욱 바람직하게는 0.01 내지 5wt%, 더욱 더 바람직하게는 0.1 내지 3wt% 포함될 수 있다.
상기 세라믹 분말은 평균입경이 300nm 이하인 것이 바람직하고, 더욱 바람직하게는 10 내지 300nm 일 수 있고, 더욱 더 바람직하게는 10 내지 100nm 일 수 있다.
상기 세라믹 분말은 소결 후 입자 사이의 공간을 감소시킬 수 있고, 입자 표면에 형성된 IMC(Inter Metallic Compounds)층을 미세화하는 동시에 성장을 억제하며, 저융점 금속의 조직(grain)이 조대화하는 것을 방지 즉, 분산강화하여 고온에서 장시간 사용하더라도 높은 신뢰성을 유지할 수 있는 역할을 한다.
상기 금속 페이스트는 평균입경 10 내지 500nm의 금속 나노입자, 및 평균입경 1 내지 50㎛의 금속 마이크로입자를 포함하는 금속분말을 포함하는 것이 바람직하다.
상기 금속분말에 포함되는 상기 금속 나노입자는 평균입경이 10 내지 300nm 인 것이 더욱 바람직하고, 10 내지 100nm 인 것이 더욱 더 바람직하다.
상기 금속분말에 포함되는 상기 금속 마이크로입자는 평균입경이 1 내지 30㎛ 인 것이 더욱 바람직하고, 1 내지 10㎛ 인 것이 더욱 더 바람직하다.
상기 금속분말은 상기 금속 나노입자 및 금속 마이크로입자를 1:0.1 내지 1:10의 중량비로 포함하는 것이 바람직하고, 더욱 바람직하게는 1:0.2 내지 1:7의 중량비로 포함될 수 있다.
금속 페이스트의 도포는 닥터 블레이드, 평판 스크린법, 스핀 코팅법, 롤 코팅, 플로우 코팅, 그라비아 프린팅, 플렉소 프린팅 등의 방법이 필요에 따라 수행될 수 있으며, 본 발명의 범위가 여기에 한정되지 않는다.
금속 페이스트의 도포층의 두께는 10 내지 500㎛로 형성하는 것이 바람직하고, 더욱 바람직하게는 20 내지 300㎛, 더욱 더 바람직하게는 30 내지 100㎛로 형성할 수 있다.
다음으로, 상기 기판상에 상기 금속 페이스트와 접촉되도록 반도체 칩을 배치한다(단계 b).
반도체 칩은 기판상에 실장되는 위치에 맞도록 배치하여 배치 범위가 반도체 칩의 수는 필요에 따라 정할 수 있다.
이후, 레이저(LAYSER) 조사에 의해 상기 금속 페이스트를 소결시킴으로써 상기 기판상에 상기 반도체 칩을 접합한다(단계 c).
상기 레이저 조사는 반도체 칩에 직접 레이저를 조사하는 것이 바람직하지만, 소결온도 및 시간을 짧게 조절하여 반도체 칩 자체가 훼손되지 않도록 하고 금속 페이스트의 소결에 따라 기판과 접합되도록 한다.
상기 소결은 반도체 칩을 압착하거나 고정할 경우, 반도체 칩 주변을 잡아서, 광원이 바로 반도체 칩에 조사 가능하게 하거나, 레이저가 투과 가능한 쿼츠, 사파이어 및 아크릴판 중에서 선택된 어느 하나의 레이저 빔 출력 유닛으로 압착하고, 상기 유닛을 투과한 레이저 빔에 의한 레이저 조사에 의해 수행되는 것이 바람직하나, 본 발명의 범위가 여기에 한정되지 않으며 상기 예시된 재질 외에도 레이저 투과가 가능한 재질이면 모두 적용될 수 있다.
상기 레이저 조사시 상기 반도체 칩을 기판 방향으로 0.1MPa 내지 300MPa으로 압착하며 소결시키는 것이 바람직하고, 상기 압착은 상술한 레이저 투과가 가능한 재질로서 가능하다.
상기 소결은 500 내지 1500nm 파장의 레이저 빔으로 100 내지 3000W/cm2의 강도로 레이저 조사하여 수행되는 것이 바람직하고, 더욱 바람직하게는 700 내지 1300nm 파장의 레이저 빔으로 1000 내지 2500W/cm2 강도로 레이저 조사할 수 있다.
이와 같은 레이저 조사 조건으로 소결을 수행하는 경우 레이저 조사시간은 60초 이내로 하며, 1회 내지 복수 회 수행하는 것이 바람직하고, 더욱 바람직하게는 15초 이내로 3회 수행할 수 있다.
또한, 레이저 빔의 면적은 반도체 칩에 따라 다양하게 사용할 수 있으며, 특히 빔을 고정하여 조사하거나, 조사 시 원형으로 회전시키거나, 지그재그 등 다양한 모양으로 움직이면서 조사할 수 있다.
최종 접합된 반도체 칩은 전단강도가 5MPa 이상일 수 있다.
이하에서 실시예 등을 통해 본 발명을 더욱 상세히 설명하고자 하며, 다만 이하에 실시예 등에 의해 본 발명의 범위와 내용이 축소되거나 제한되어 해석될 수 없다. 또한, 이하의 실시예를 포함한 본 발명의 개시 내용에 기초한다면, 구체적으로 실험 결과가 제시되지 않은 본 발명을 통상의 기술자가 용이하게 실시할 수 있음은 명백하다.
[실시예]
아래의 실시예들에서 사용된 시편은 아래와 같다.
접합강도 시험 시편은 도 1에 나타낸 바와 같다.
IGBT Chip Bonding TO-247-3L 시편은 도 2에 나타낸 바와 같다.
TO-247-2L SiC Diode 시편은 도 3에 나타낸 바와 같다.
실시예 1
세라믹 분말의 함량비에 대한 접합 신뢰성 평가를 위해 은(Ag)이 코팅된 구리(Cu)분말과 구리(Cu)분말을 1:1로 혼합된 금속분말, 및 질화알루미늄(AlN) 또는 탄화규소(SiC) 세라믹 분말이 각각 0.1wt, 1wt%, 3wt% ?t량으로 포함하는 금속 페이스트를 아래의 표 1과 같은 조건으로 제조하였다.
이와 같이 제조된 각각의 금속페이스트를 이용해 DBC(Gold Finish)기판에 30㎛ 두께로 도포하여 SiC 칩을 마운트 한 뒤 쿼츠를 이용해 2MPa의 압력으로 가압하며, 1000nm의 레이저 파장을 이용해 1500W/cm2의 강도로 3회 조사해 시편을 제조하였다.
세라믹 종류와 금속과의 함량비별 평가를 진행한 결과, 세라믹 분말의 함량이 증가할수록 접합강도가 높아지는 경향을 나타내었다. 세라믹 분말을 0.1wt% 소량 첨가하는 것 보다 1wt% 이상 첨가하는 것이 초기 전단강도 값에 영향을 크게 미치는 것을 확인 할 수 있었다. 또한 함량이 증가할수록 접합강도가 증가하지만, 일정함량 이후에는 접합강도가 감소하는 것으로 나타났다.
구분 금속분말 세라믹 종류 함량(wt%) 전단강도(MPa)
1 Ag 코팅 Cu
+
Cu
(1:1 비율)
질화
알루미늄
(AlN)
0.1 19.8
2 1 21.7
3 3 20.4
4 탄화규소
(SiC)
0.1 20.5
5 1 22.3
6 3 21.9
실시예 2
금속 페이스트에 포함되는 금속 분말의 종류와 함량비에 따른 접합성 평가를 위해 아래의 표 2에 기재된 바와 같이 금속 분말의 함량비 별로 접합성 평가를 진행하였다. 각각의 금속페이스트를 이용해 DBC(Gold Finish)기판에 30㎛ 두께로 도포하여 SiC Chip을 마운트 한 뒤 쿼츠를 이용해 2MPa의 압력으로 가압하며, 1000nm의 레이저 파장을 이용해 1500W/cm2의 강도로 3회 조사해 시편을 제조하였다.
금속종류에 따른 혼합과 함량비에 대한 실험 결과, 구리(Cu) 단독일 경우에 레이저 소결 시 접합강도가 가장 높으며, 은(Ag)을 단독 사용했을 경우 접합강도가 가장 낮은 것은 확인할 수 있었다. 또한, 은(Ag) 또는 주석(Sn)으로 코팅된 코팅분말은 함량이 증가 할수록 접합강도가 증가하는 경향을 보이며, 레이저를 이용한 단시간 소결에 효과적인 것을 확인할 수 있었다.
구분 금속 A 금속 B 중량비(A:B) 전단강도(MPa)
1 Cu - 1:0 24.11
2 Ag - 1:0 13.7
3 Cu Ag 1:0.5 17.3
4 1:1 16.9
5 0.5:1 16.4
6 Cu Ag 코팅된 Cu 1:0.5 19.7
7 1:1 22.3
8 0.5:1 20.7
9 Cu Sn 코팅된 Cu 1:0.5 13.7
10 1:1 15.8
11 0.5:1 19.7
실시예 3
나노와 마이크로 금속분말 함량비별 접합 안정성 평가를 위해 하기 표 3에 기재된 바와 같이 함량 비율로 금속 페이스트를 제조하였다. 상기에서 제조된 금속 페이스트를 이용해 DBC(Gold Finish)기판에 30㎛ 두께로 도포하여 SiC Chip을 마운트 한 뒤 쿼츠를 이용해 2MPa의 압력으로 가압하며, 1000nm의 레이저 파장을 이용해 1500W/cm2의 강도로 3회 조사해 시편을 제조하였다.
나노 분말과 마이크로 분말의 함량비에 따른 접합강도 측정결과, 나노 분말과 마이크로 분말의 중량비가 1:10 인 경우와 같이 나노 분말의 함량이 낮을수록 접합강도가 매우 낮으며, 이는 도 4에서 확인할 수 있듯이 마이크로 분말의 함량이 높을수록 레이저를 이용하여 단시간에 충분한 네킹(necking)이 진행되지 않은 것을 확인 할 수 있었다. 또한, 마이크로 분말 함량에 비해 나노 분말 함량이 높을수록 레이저를 이용한 단시간 소결시 접합강도가 낮은 것을 확인 할 수 있었다. 이는 나노 분말 함량이 높을수록 분말 표면에 존재하는 산화피막 제거가 단시간에 어렵기 때문에 도 4의 (b)에 나타난 조직 사진과 같이 네킹(necking)이 원활하게 진행되지 않기 때문인 것을 확인 할 수 있었다.
구분 금속분말 나노분말 중량비 마이크로 중량비 전단강도(MPa)
1 Ag 코팅 구리
+
구리
1 10 5.9
2 1 3 22.3
3 1 2 19.4
4 1 1.5 17.6
5 1 0.1 9.8
6 1 0.3 12.7
7 1 0.5 15.4
8 1 0.7 13.7
실시예 4
레이저빔의 파장과 강도, 및 조사시간에 의한 Gate 손상여부 및 전력구동 평가를 위해 은(Ag)이 코팅된 구리(Cu)분말과 구리(Cu)분말이 1:1로 혼합된 금속분말, 및 탄화규소(SiC) 세라믹 분말 1wt%가 포함된 금속 페이스트를 Ag가 도금된 TO-247-3L Frame에 도포 한 뒤 Si IGBT Chip을 마운트 하고, 쿼츠를 이용해 2MPa의 압력을 가하며 200nm, 1000nmm, 2000nm의 레이저 파장을 이용해 1500W/cm2의 강도로 10초, 시간으로 각각 3회씩 조사해 시편을 제조하였다. 레이저 강도에 따른 안정성 평가를 위해 레이저 파장은 1000nm로 고정 한 뒤, 1500 W/cm2, 3000 W/cm2, 4500 W/cm2의 레이저 강도로 10초, 시간으로 각각 3회씩 조사해 시편을 제조하였다. 또한, 레이저 조사시간에 의한 신뢰성 평가를 위해 1500W/cm2의 강도를 10초, 20초, 30초의 시간으로 각각 3회씩 조사해 시편을 제조하였다.
고출력 레이저빔 조사에 의해 IGBT Chip의 Gate 손상여부와 전력동작여부 평가를 위해 레이저 파장별, 강도별, 조사시간별로 TO-247-3L시편을 제작해 측정을 진행하였다. 평가 결과, 레이저 파장이 200nm일 경우 Chip 손상에 의해 전력구동이 되지 않는 것을 확인할 수 있었다. 이는 파장이 짧을 경우 에너지 밀도가 높기 때문에 동일한 강도와 시간이라도 Chip이 손상된 것으로 보인다. 또한, 2000nm로 클 경우 충분한 에너지 밀도로 레이저를 이용해 소결을 못하기 때문에 접합 신뢰성이 떨어지는 것으로 확인되었다. 3000W/cm2 이상의 레이저 강도에서는 Gate 손상에 의해 Chip의 전력구동이 되지 않는 것을 확인할 수 있었다. 또한, 동일한 레이저빔 강도에서 도 조사 시간이 60초 이상일 경우 Gate 손상에 의한 Chip 전력구동이 되지 않는 것을 확인할 수 있었다.
구분 레이저 파장
(nm)
레이저 강도
(W/cm2)
조사 시간
(초)
조사 횟수 전력구동
1 200 1500 10 3 Fail
2 1000 1500 Pass
3 2000 1500 Fail
4 1000 3000 Pass
5 4500 Fail
6 1500 20 Pass
7 1500 30 Fail
실시예 5
레이저 소결시 가압력에 따른 접합 신뢰성 평가를 위해 은(Ag)이 코팅된 구리(Cu)분말과 구리(Cu)분말이 1:1로 혼합된 금속분말 및 탄화규소(SiC) 세라믹 분말 1wt%가 포함된 금속 페이스트 와 은(Ag) 페이스트를 이용해 DBC(Gold Finish)기판에 30㎛ 두께로 도포하여 SiC Chip을 마운트 한 뒤 쿼츠를 이용해 각 각 0MPa, 2MPa, 10MPa, 20MPa의 압력을 가하며 1000nm의 레이저 파장을 이용해 1500W/cm2의 강도로 3회 조사해 시편을 제조하였다. 또한, 가압력에 따른 Chip 손상여부 평가를 위해 Ag가 도금된 TO-247-2L Frame에 30㎛ 두께로 도포하여 SiC Chip을 마운트 한 뒤 동일한 레이저 조건으로 시편을 제조하였다.
레이저 소결시 가압력에 따른 접합 신뢰성 평가를 위해 금속 페이스트와 은(Ag) 페이스트를 이용해 각 각 0MPa, 2MPa, 10MPa, 20MPa의 압력을 가하며 시편을 제조하였다. 무가압 레이저 소결시에도 금속 페이스트와 은 페이스트 모두 5MPa 이상의 접합강도를 확인 할 수 있었다. 또한 가압력이 증가 할수록 소결에 의한 접합이기 때문에 접합강도가 모두 증가했으며, 높은 가압력에도 SiC Chip 손상없이 모두 전력구동이 가능한 것을 확인 할 수 있었다.
구분 접합소재 가압력(MPa) 전단강도(MPa) 전력구동
1 금속 페이스트 0 10.1 Pass
2 2 22.3 Pass
3 10 24.7 Pass
4 20 30.8 Pass
5 은 페이스트 0 6.8 Pass
6 2 13.7 Pass
7 10 15.8 Pass
8 20 18.3 Pass
실시예: 6
150℃ 이상의 고온환경에서 신뢰성 평가를 위해 은(Ag)이 도금된 TO-247-2L Frame에 은(Ag)이 코팅된 구리(Cu)분말과 구리(Cu)분말이 1:1로 혼합된 금속분말 및 탄화규소(SiC) 세라믹 분말 1wt%가 포함된 금속 페이스트를 30㎛ 두께로 도포하여 SiC Chip을 마운트 한 뒤 쿼츠를 이용해 2MPa의 압력으로 가압하며, 1000nm의 레이저 파장을 이용해 1500 W/cm2의 강도로 3회 조사해 시편을 제조하였다.
비교예 1
150℃이상의 고온환경에서 실시예 4의 레이저 소결과의 신뢰성 비교를 위해 솔더페이스트(SAC 305)를 Ag가 도금된 TO-247-2L Frame에 30㎛ 두께로 도포하여 SiC Chip을 마운트 한 뒤 Reflow로를 이용하여 250℃에서 약 5분간 접합하여 시편을 제조하였다. 접합은 250℃까지 80℃/min의 조건으로 불활성 분위기에서 진행하였다.
비교예 2
150℃ 이상의 고온환경에서 실시예 4와 신뢰성 비교를 위해 은소결형 페이스트를 Ag가 도금된 TO-247-2L Frame에 30um 두께로 도포하여 SiC Chip을 마운트 한 뒤 지그를 2MPa의 압력으로 가압하며, 220℃의 온도에서 약 2시간 동안 유지시킨 후 공랭하여 시편을 제조하였다. 소결은 220℃까지 10℃/min의 조건으로 불활성 분위기에서 진행하였고, 150℃ 이하의 온도에서 공랭하였다.
비교예 3
150℃이상의 고온환경에서 실시예 4와 소결 방법에 따른 신뢰성 비교를 위해 Ag가 도금된 TO-247-2L Frame에 은(Ag)이 코팅된 구리(Cu)분말과 구리(Cu)분말이 1:1로 혼합된 금속분말 및 탄화규소(SiC) 세라믹 분말 1wt%가 포함된 금속페이스트를 30㎛ 두께로 도포하고, 지그를 2MPa의 압력으로 가압하며, 350℃의 온도에서 약 1시간 동안 유지시킨 후 공랭하여 접합강도 시편을 제조하였다. 소결은 350℃까지 10℃/min의 조건으로 불활성 분위기에서 진행하였고, 150℃ 이하의 온도에서 공랭하였다.
고온 장기 신뢰성 평가
고온 장기신뢰성 평가는 실시예 6, 및 비교예 1 내지 3에 따라 각각 제조된 TO-247-2L 다이오드를 대상으로 진행하였다. 열충격 Cycle 평가는 -40℃에서 150℃의 온도에서 10분간 유지해 진행하였으며 그 결과를 아래의 표 6 및 도 5에 나타내었다. 열충격 Cycle 평가 결과 실시예 6의 금속페이스트를 도포해 레이저 소결로 진행한 시편이 열 소결에 의한 아래의 비교예 3 시편 보다 초기 접합강도가 우수하였다. 비교예 1의 경우 초기 강도 값이 매우 우수하나, 고온에서 장시간 사용시 IMC 성장 및 그레인(grain) 조대에 의해 접합강도가 낮아지고 전력구동이 불가한 것으로 확인되었다. 또한, 열소결에 의해 접합을 진행한 비교예 2와 비교예 3의 경우 접합강도가 유사한 수준을 보였다. 소결형 접합소재인 실시예 6, 비교예 2, 비교예 3의 경우 고온에서 장시간 사용할 경우 접합강도가 증가하는 경향을 보였다. 장시간 사용시 접합강도가 증가하는 이유는 네킹(necking)이 진행됨에 따라 공간(void)가 감소해 접합강도에 영향을 미치는 것을 확인 할 수 있었다.
구분 열충격 Cycle (-40~150℃)
0 Cycle 500 Cycle 1500 Cycle 3000 Cycle 1500 Cycle
전력구동
실시예6 22.3 23.7 24.4 25.2 Pass
비교예1 30 14 7 3 Fail
비교예2 12.5 13.8 15.3 16.8 Pass
비교예3 15.4 16.2 19.5 20.7 Pass
001: 구리(Cu)
002: 알루미나(Al2O3)
003: 접합소재
004: 실리콘카바이드 반도체 칩(SiC Chip)
005: TO-247-3L Frame
006: Si IGBT Chip
007: 알루미늄 와이어 (Al Wire)
008: 에폭시 몰딩
009: TO-247-2L Frame

Claims (10)

  1. a) 금속 페이스트를 기판상의 소정의 영역에 도포하는 단계;
    (b) 상기 기판상에 상기 금속 페이스트와 접촉되도록 반도체 칩을 배치하는 단계; 및
    (c) 레이저(LAYSER) 조사에 의해 상기 금속 페이스트를 소결시킴으로써 상기 기판상에 상기 반도체 칩을 접합하는 단계;를 포함하는 반도체 칩의 접합방법.
  2. 제1항에 있어서,
    상기 금속 페이스트는 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 알루미늄(Al), 아연(Zn), 비스무스(Bi), 인듐(In), 철(Fe), 티타늄(Ti), 코발트(Co), 텅스텐(W), 및 몰리브덴(Mo) 중에서 선택된 1종 이상을 포함하는 금속 분말 또는 합금 분말을 포함하는 것을 특징으로 하는 반도체 칩의 접합방법.
  3. 제1항에 있어서,
    상기 금속 페이스트는 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 주석(Sn), 알루미늄(Al), 아연(Zn), 비스무스(Bi), 인듐(In), 인(P) 및 실리콘(Si) 중에서 선택된 1종 이상을 포함하는 금속 또는 합금에 의해 코팅된 구리(Cu) 분말을 추가로 포함하는 것을 특징으로 하는 반도체 칩의 접합방법.
  4. 제1항에 있어서,
    상기 금속 페이스트는 세라믹 분말을 추가로 포함하는 것을 특징으로 하는 반도체 칩의 접합방법.
  5. 제4항에 있어서,
    상기 세라믹 분말은 B(붕소), Ti(티타늄), Al(알루미늄), V(바나듐), Cr(크롬), Mn(망간), Fe(철), Co(코발트), Ni(니켈), Zr(지르코늄), Nb(나이오븀), Mo(몰리브덴), Y(이트륨), La(란타늄), Sn(주석), Si(실리콘), Ag(은), Bi(비스무트), Cu(구리), Au(금), Mg(마그네슘), Pd(팔라듐), Pt(백금), Zn(아연)원소가 산화물 또는 질화물 또는 탄화물로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 반도체 칩의 접합방법.
  6. 제4항에 있어서,
    상기 세라믹 분말은 상기 금속 페이스트 총중량을 기준으로 0.005 내지 10wt% 포함되는 것을 특징으로 하는 반도체 칩의 접합방법.
  7. 제4항에 있어서,
    상기 세라믹 분말은 평균입경이 10 내지 300nm인 것을 특징으로 하는 반도체 칩의 접합방법.
  8. 제1항에 있어서,
    상기 금속 페이스트는 평균입경 10 내지 500nm의 금속 나노입자, 및 평균입경 1 내지 50㎛의 금속 마이크로입자를 포함하는 금속분말을 포함하는 것을 특징으로 하는 반도체 칩의 접합방법.
  9. 제1항에 있어서,
    상기 소결은 500 내지 1500nm 파장의 레이저 빔으로 100 내지 3000W/cm2의 강도로 레이저 조사하여 수행되는 것을 특징으로 하는 반도체 칩의 접합방법.
  10. 제1항에 있어서,
    단계 (c)에서, 레이저 소결시 쿼츠, 사파이어 및 아크릴판 중에서 선택된 어느 하나에 의해 0.01MPa 내지 300MPa의 압력을 가하여 반도체 칩과 기판을 접착하는 것을 특징으로 하는 반도체 칩의 접합방법.
KR1020190047235A 2019-04-23 2019-04-23 레이저 소결에 의한 반도체 칩의 접합방법 KR102258498B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190047235A KR102258498B1 (ko) 2019-04-23 2019-04-23 레이저 소결에 의한 반도체 칩의 접합방법
KR1020210032803A KR102368533B1 (ko) 2019-04-23 2021-03-12 레이저 소결에 의한 반도체 칩의 접합방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190047235A KR102258498B1 (ko) 2019-04-23 2019-04-23 레이저 소결에 의한 반도체 칩의 접합방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210032803A Division KR102368533B1 (ko) 2019-04-23 2021-03-12 레이저 소결에 의한 반도체 칩의 접합방법

Publications (2)

Publication Number Publication Date
KR20200123983A true KR20200123983A (ko) 2020-11-02
KR102258498B1 KR102258498B1 (ko) 2021-06-01

Family

ID=73397662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190047235A KR102258498B1 (ko) 2019-04-23 2019-04-23 레이저 소결에 의한 반도체 칩의 접합방법

Country Status (1)

Country Link
KR (1) KR102258498B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112897528A (zh) * 2021-03-24 2021-06-04 云南华谱量子材料有限公司 一种激光烧结合成碳化硼/碳粉体材料的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080070217A (ko) * 2007-01-25 2008-07-30 삼성테크윈 주식회사 플립 칩 본딩 방법
KR101176912B1 (ko) 2010-12-09 2012-08-30 주식회사 루셈 반도체칩 패키징 공정에서 사용되는 테이프들간을 접합시키는 접합장치 및 접합방법
KR20130015544A (ko) 2011-08-04 2013-02-14 주식회사 에스제이씨 열전도성 접착제
KR20180033530A (ko) * 2015-07-18 2018-04-03 벌컨폼즈 아이엔씨. 공간적으로 제어된 재료 융합에 의한 적층 제조
KR20190003516A (ko) * 2016-04-28 2019-01-09 히타치가세이가부시끼가이샤 접합용 구리 페이스트, 접합체의 제조 방법 및 반도체 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080070217A (ko) * 2007-01-25 2008-07-30 삼성테크윈 주식회사 플립 칩 본딩 방법
KR101176912B1 (ko) 2010-12-09 2012-08-30 주식회사 루셈 반도체칩 패키징 공정에서 사용되는 테이프들간을 접합시키는 접합장치 및 접합방법
KR20130015544A (ko) 2011-08-04 2013-02-14 주식회사 에스제이씨 열전도성 접착제
KR20180033530A (ko) * 2015-07-18 2018-04-03 벌컨폼즈 아이엔씨. 공간적으로 제어된 재료 융합에 의한 적층 제조
KR20190003516A (ko) * 2016-04-28 2019-01-09 히타치가세이가부시끼가이샤 접합용 구리 페이스트, 접합체의 제조 방법 및 반도체 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112897528A (zh) * 2021-03-24 2021-06-04 云南华谱量子材料有限公司 一种激光烧结合成碳化硼/碳粉体材料的方法

Also Published As

Publication number Publication date
KR102258498B1 (ko) 2021-06-01

Similar Documents

Publication Publication Date Title
US8257795B2 (en) Nanoscale metal paste for interconnect and method of use
KR102531070B1 (ko) 소결 재료 및 이를 이용한 부착 방법
US7789287B2 (en) Method of bonding
JP2024045324A (ja) 焼結材料、及びそれを用いる接着方法
KR20070033329A (ko) 인터커넥트를 위한 나노 크기의 금속 페이스트 및 이의사용 방법
US9520377B2 (en) Semiconductor device package including bonding layer having Ag3Sn
US20070183920A1 (en) Nanoscale metal paste for interconnect and method of use
EP2744310A1 (en) Wiring substrate and method for manufacturing same and semiconductor device
JP2017514995A (ja) 低圧焼結用粉末
CN102347252B (zh) 键合结构和方法
KR20160051766A (ko) 금속 소결 필름 조성물
CN107849356B (zh) 高性能、导热表面安装粘结剂及使用其的制品和方法
EP2833393A1 (en) Conductive paste for die bonding, and die bonding method using conductive paste for die bonding
JPWO2015118982A1 (ja) 電子部品モジュール、および電子部品モジュールの製造方法
KR20170020861A (ko) 다층 금속 나노 및 미크론 입자
EP2382659A1 (de) Elektrisches oder elektronisches verbundbauteil sowie verfahren zum herstellen eines elektrischen oder elektronischen verbundbauteils
JP2013209720A (ja) 金属体の接合方法
JP5091318B2 (ja) ウェハ接合方法、ウェハ複合体並びにチップ
WO2013185839A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauelements mit einer unter einwirkung von wärme, druck und ultraschall versinterten verbindungsschicht
DE112013000610B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
KR102258498B1 (ko) 레이저 소결에 의한 반도체 칩의 접합방법
JP6490328B2 (ja) 発光装置及びその製造方法
KR102368533B1 (ko) 레이저 소결에 의한 반도체 칩의 접합방법
Liu et al. Laser sintering of nano-Ag particle paste for high-temperature electronics assembly
JP2017152638A (ja) 接合構造、該接合構造を備えた電子部品、および該接合構造の形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant