KR20200123411A - 전류를 적분하기 위한 높은 동적 디바이스 - Google Patents

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Abstract

본 발명은, 적분 노드 상에서 수신되는 전류를 적분하는 디바이스(100a)로서,
- 연산 증폭기(62);
- 적분 커패시터(64);
- 적분 노드 상에 연결되어 전하를 적분 커패시터에 전달하도록 구성되는 전하 전달 회로에 의해 형성되는 연산 증폭기의 출력 전압을 변경하기 위한 회로(105a);
- 이 적분 기간 동안 적어도 한 번 이 변경 회로를 트리거하도록 구서오디는 보상 회로(74); 및 이 적분 기간 동안 발생한 이러한 트리거 횟수를 저장하도록 구성되는 저장 회로를 포함하는 디바이스(100a)에 관한 것이다.
수신된 전류는 이 출력 전압과, 이 변경 회로에 의해 야기되는 이 출력 전압의 변경에 의해 곱해진 이러한 트리거 횟수에 따라 계산된다.

Description

전류를 적분하기 위한 높은 동적 디바이스
본 발명은 전류 적분에 관한 것이며, 구체적으로는 연산 증폭기에 카운터-피드백으로 연결되며, 전압을 공급하는 커패시터를 포함하는 적분기에 관한 것이며, 이러한 전압은 커패시터에 수신되어 저장되는 전하의 펑션이다.
본 발명은 특히, 그러나 배타적이지 않게, 전자기 방사선, 및 구체적으로는 적외선 방사선의 검출에 적용된다. 본 발명은 더욱 구체적으로는, 열적 이미징을 형성하고자 하는 종래의 이미징이거나 온도 측정을 획득하고자 하는 열적 이미징이든지 간에, 마이크로볼로미터(microbolometer)의 어레이로 형성되는 어레이 검출기에 의한 열적 이미징에 적용된다.
본 발명은 그에 따라 구체적으로는 높은 독출 동적 범위를 갖는 적분기, 즉 소량의 전하에 대응하는 전류를 측정할 수 있으며 다량의 전하에 대응하는 전류를 측정할 수 있는 적분기를 목적으로 한다.
구체적으로, 어레이 검출의 환경에서, 본 발명은 높은 흐름 동적 범위를 가진, 즉 신의 여러 포인트 사이에서 방출된 에너지의 큰 차이와, 더욱 구체적으로는 열 검출기에 관한 "차가운" 영역과 "뜨거운" 영역 사이의 상당한 온도 차이 - 대략 섭씨 수백도 - 를 특징으로 하는 신(scene)으로부터 획득한 최대 유용 데이터를 포함하는 이미지의 형성을 목적으로 한다.
이후 설명하는 논의는, 특히 본 발명이 제공하는 장점으로부터 이익을 얻는다는 점에서, 마이크로볼로미터-타입의 열 검출기의 특정한 경우를 기초로 한다. 그러나 본 환경에서 기재한 이슈는 측정될 전하를 생성하는 임의의 타입의 디바이스에 적용됨이 명시되어야 한다. 구체적으로, 이후 기재될 점은, 예컨대 가시광선 영역에서 동작하는 검출기이든 적외선에서 또는 소위 "테트라헤르쯔" 대역을 초과하여 동작하는 검출기이든 간에, 모든 전자기 방사선 검출기에 적용된다.
유사하게, 본 발명은, 예컨대 볼로미터 및 커패시터 타입의 열 검출기와 같은 전자기파에 민감한 검출기나, 열적 및 테트라헤르쯔 범위용 결합 안테나, 및 전자기 에너지 미립자(corpuscles)에 민감한 소위 퀀텀 검출기에 유리하며, 그 중에서, X, UV, 가시광선 및 적외선 대역에서 동작하는 검출기를 언급할 수 있다.
본 발명의 환경에서, 용어, "검출기"는, 임의의 현상의 단위, 선형 또는 2-차원 분포와 관련하여 전기 신호를 생성하고자 하는 임의의 시스템을 나타내는 것으로 이해될 수 도 있다.
매우 낮은 온도, 통상적으로 액체 질소의 온도에서 동작을 필요로 하는 "퀀텀 검출기"로 불리는 검출 디바이스와 반대로, 소위 "열적" 적외선 검출기 분야에서, 주위 온도에서 동작할 수 있는, 즉 매우 낮은 온도에서 냉각을 필요로 하지 않는, 적외선 방사선에 민감한 단방향 또는 양방향 요소 어레이를 사용하는 것이 알려져 있다.
열적 적외선 검출기는, 종래에는, 그 온도에 따라 소위 "써모메트릭" 또는 "볼로메트릭" 소재의 물리량의 변경을 사용한다. 대부분 현재, 이 물리량은 이 소재의 전기 고유저항이며, 이것은 온도 의존성이 강하다. 검출기의 단위 민감 요소 또는 "볼로미터"는 보통, 써모메트릭 소재의 층을 각각 포함하는 멤브레인 형태이며, 높은 열적 저항을 가진 지지 아암을 통해, 일반적으로 실리콘으로 만드는 기판 위에서 현가되며, 현가된 멤브레인의 어레이를 보통 "레티나"라고 부른다. 그러한 멤브레인은 특히 입사 방사선의 흡수 펑션, 흡수된 방사선의 파워의 열적 파워로의 전환 펑션, 및 생성된 열적 파워의 써모메트릭 소재의 고유저항의 변경으로의 전환의 써모메트릭 펑션을 구현하며, 그러한 펑션은 하나 또는 다수의 구별된 요소에 의해 구현될 수 있다. 또한, 멤브레인의 지지 아암은 또한 전도성이며, 그 써모메트릭 층에 연결된다. 멤브레인의 써모메트릭 요소를 순차적으로 어드레싱하며 바이어싱하기 위한 수단과, 비디오 포맷에서 사용할 수 있는 전기 신호를 형성하기 위한 수단이 보통 그 위에 현가되는 멤브레인을 가진 기판에 형성된다. 기판 및 통합된 수단을 보통 "독출 회로"라고 부른다.
검출기의 온도 드리프트를 보상하기 위해, 일반적으로 구현되는 해법은, 이미징 볼로미터(이들은 입사 전자기 방사선에 민감하므로 이렇게 부름)의 온도와 관련하여 신호를 형성하기 위한 전자 회로에서, 초점면 온도(FPT: Foal Plane Temperature)를 보상하기 위한 그 자체의 볼로메트릭인, 즉 기판 온도에 따르지만, 방사선에는 본래 둔감하게 남아 있는 그 전기 거동을 갖는 요소를 배치하는 것이다. 이 결과는 예컨대 기판을 향해 낮은 열적 저항이, 구성에 의해, 제공되는 볼로메트릭 구조에 의해 및/또는 열적 방사선에 불투명한 차폐물 뒤에서 이들 구조를 차단함으로써 획득한다. 그러한 보상 요소의 사용은 또한 이미징 또는 "능동" 볼로미터로부터 유래한 소위 공통-모드 전류 대부분을 제거하는 장점을 갖는다.
도 1은, 공통-모드 보상 구조를 포함하는, 종래기술의, 온도 조절부가 없는 볼로메트릭 검출기(10), 즉 "TECless" 검출기의 전기도이다. 도 2는, 공통-모드 보상 검출기의 볼로미터의 판독 신호를 형성하도록 구성되는 회로의 전기도이다. 그러한 검출기는 예컨대, 문헌: "Uncooled amorphous silicon technology enhancement for 25μm pixel pitch achievement"; E. Mottin 등, 적외선 기술 및 응용 XXVIII, SPIE, vol. 4820E.에 기재되어 있다.
검출기(10)는, 앞서 기재한 바와 같이, 전기 저항(R ac )을 갖는, 기판 위에 현가된 멤브레인 형태의 민감성 저항 볼로미터(16)를 각각 포함하는 동일한 단위 볼로메트릭 검출 요소(14) 또는 "픽셀"의 2-차원 어레이(12)를 포함한다.
각각의 볼로미터(16)는 그 단자 중 하나에 의해 정전압(VDET), 특히 검출기(10)의 접지에, 및 그 다른 단자에 의해 포화된 상태로 동작하는 MOS 바이어싱 트랜지스터(18), 예컨대 NMOS 트랜지스터에 연결하여, 볼로미터(16)의 양단의 전압(V ac )을 게이트 제어 전압(GAC)에 의해 설정한다.
A가 MOS(18)의 소스에 대응하는 노드를 나타내며, VA가, 게이트 전압(GAC)에 의존하는, 이 노드에서의 전압이라면, 전압(V ac )은 V ac =VA-VDET와 같다. 픽셀(14)은, MOS 트랜지스터(18)와 어레이(12)의 각 열에 제공되는 노드(S) 사이에 연결되며, 되며 제어 신호(선택)에 의해 구동되는 선택 스위치(20)를 포함하여, 볼로미터(16)의 판독을 위해 볼로미터를 선택할 수 있게 한다. 트랜지스터(18)와 스위치(20)는 보통 볼로미터(16)의 멤브레인의 영향 하에서 기판에 형성된다. 요소(16 및 18)는 소위 검출 분기를 형성한다.
구체적으로, 픽셀은 동일하며 한편으로는 전압(VDET)과 다른 한편으로는 전압(GAC)이 모든 픽셀에 대해 동일하므로, 볼로미터(16)는 동일한 전압(V ac ) 하에서 전압-바이어싱된다. 또한, 게이트 전압(GAC)이 일정하다면, 전압(V ac )도 일정하다.
검출기(10)는, 어레이(12)의 각 열의 풋에서, 또한 보통 "스키밍" 구조로 불리는 보상 구조(22)를 포함한다. 앞서 기재한 바와 같이, 검출 볼로미터(16)의 전기 저항 값은 주로 기판 온도에 의해 좌우된다. 검출 볼로미터(16)를 통해 흐르는 전류는 그에 따라, 기판 온도에 의존하며 관찰된 신으로부터 독립적인 상당한 부분을 포함한다. 보상 구조(22)는 이 부분의 부분 또는 전체 보상을 목적으로 전류를 전달하는 펑션을 갖는다.
구조(22)는, 관찰되는 신으로부터 유래한 입사 방사선에 둔감하게 되는, 전기 저항(R cm )의 보상 볼로미터(24)를 포함한다. 볼로미터(24)는 볼로미터(16)와 동일한 써모메트릭 소재로 구성되지만, 기판을 향해 매우 낮은 열적 저항을 갖는다. 예컨대:
● 보상 볼로미터(24)의 저항 요소는 기판과 접촉하도록 바로 형성되거나,
● 볼로미터(24)는, 매우 낮은 열적 저항을 갖는 구조에 의해 기판 위에 현가되는 검출 볼로미터(16)의 멤브레인과 유사한 멤브레인을 포함하거나, 또한
● 보상 볼로미터(24)는, 검출 볼로미터(16)의 지지 아암과 실질적으로 동일한 지지 아암과 멤브레인과, 볼로미터(24)의 멤브레인과 기판 사이의 공간을 채우는 우수한 열적 도체인 소재를 포함한다.
볼로미터(24)의 전기 저항은 그에 따라 기판 온도에 의해 본래 좌우되며, 볼로미터(24)는 그리하여 기판에 "서멀라이즈(thermalize)된다"고 한다.
볼로미터(24)는 그 단자 중 하나에서 양의 정전압(VSK)에 연결되며, 보상 구조(22)는, 예컨대 PMOS 트랜지스터와 같은 검출 픽셀(14)의 트랜지스터(18)의 극성과 반대인 극성을 가지며, 게이트 제어 전압(GCM)에 의해 볼로미터(24) 양단의 전압(V cm )을 설정하며, 보상 볼로미터(24)의 타 단자와 노드(S) 사이에 연결되는, 포화된 상태로 동작하는 MOS 바이어싱 트랜지스터(26)를 더 포함한다.
MOS 트랜지스터(26)의 드레인에 대응하는 노드를 B라고 부르며, 이 노드에서의 전압을 VB라고 부르면, 전압(V cm )은 V cm =VSK-VB이다. 요소(24 및 26)는 각 열에 공통인 소위 보상 분기를 형성한다.
공통-모드 보상 전류의 값은 볼로미터(24)의 저항(R cm )과 그 바이어싱 파라미터의 값에 의해 규정된다.
검출기(10)는, 각각의 어레이(12) 열의 풋에서, CTIA("Capacitive TransImpedance Amplifier") 타입인 적분기(28)를 또한 포함하며, 이러한 적분기는 연산 증폭기(30)의 반전 입력과 출력 사이에 연결되는 고정 커패시턴스(C int )의 단일 커패시터(32)와 연산 증폭기(30)를 포함한다. 증폭기의 반전 입력과 비반전 입력은 또한 각각 노드(S)와 양의 정전압(VBUS)에 연결된다. 전압(VBUS)은 그에 따라 출력 신호에 대한 기준을 형성하며, VDET와 VSK 사이이다. 신호(리셋)에 의해 구동되는 스위치(34)가, 그 방전을 위해 또한 커패시터(32)와 평행하게 제공된다. CTIA(28)의 출력은 결국, 하나 또는 다수의 직렬 출력 증폭기(들)(40)를 향해 멀티플렉서(38)에 의해 다중화된 방식으로 CTIA의 전압(V out )의 전달을 위해 예컨대 각각의 샘플 및 홀드 회로(36)에 연결된다. 이것은 또한 아날로그-디지털 변환기(ADC)에 의한 디지털화 수단의 출력에서 또한 적분될 수 도 있다.
마지막으로, 검출기(10)는 상이하게 앞서 기재한 스위치를 제어하는 시퀀싱 유닛(42)을 포함한다.
동작 시, 어레이(12)는 행 단위로 판독된다. 어레이(12)의 행으로부터 판독하기 위해, 픽셀 행(14)의 스위치(20)가 턴 온되며, 다른 행의 스위치(20)는 턴 오프된다. 어레이(12)의 행의 집합의 연속적인 판독이 프레임을 형성한다.
판독을 위해 선택되는 어레이(12)의 행의 볼로미터(16)의 판독을 위해, 신호(리셋)에 의한 스위치(34)의 턴 온, 이후 그 턴 오프에 의해 달성되는, 열의 풋에서의 CTIA의 커패시터의 방전 페이즈 이후, 도 2에 도시한 것과 같은 회로가 판독 중인 행에서의 각 픽셀에 대해 획득된다.
전류(I ac )가 MOS 트랜지스터(18)에 의한 바이어싱된 전압의 영향 하에서 픽셀의 검출 볼로미터(16)를 통해 흐르며, 전류(I cm )가 MOS 트랜지스터(26)에 의한 바이어싱된 전압의 영향 하에서 보상 구조의 보상 볼로미터(24)를 통해 흐른다. 이들 전류는 노드(S)에서 서로로부터 감산되며, 결과적인 전류차가 미리 결정된 적분 기간(T int ) 동안 CTIA(28)에 의해 적분된다. CTIA(28)의 출력 전압(V out )은 그에 따라 검출될 입사 방사선에 의해 야기되는 검출 볼로미터(16)의 저항의 변경의 측정치이며, 이는 기판 온도에 의존하는 전류(I ac )의 비유용 부분이 이 비 유용 부분을 재생하도록 특히 생성되는 전류(I cm )에 의해 적어도 부분적으로 보상되기 때문이다.
능동 볼로미터(16)와 보상 볼로미터(24)의 전기 저항이 자체-가열 현상에 의해 그 바이어싱 시에 상당히 변경되지 않으며, CTIA(28)가 포화하지 않는다고 가정하면, 적분 시간(T int )의 끝에서 적분기의 출력 전압(V out )은 수학식으로 표현할 수 있다:
Figure pct00001
그 자체로 알려져 있는 바와 같이, CTIA는 고정된 전기 출력 동적 범위나 "독출" 동적 범위를 갖는다. 입력으로서 수신된 제1 전하량 미만에서, CTIA는 "저포화 전압"(V satL )이라고 불리는 낮은 고정 전압을 공급한다. 유사하게, 입력으로서 수신된 제2 전하량 초과에서, CTIA는 "고포화 전압"(V satH )으로 불리는 높은 고정 전압을 공급한다. 수학식 (1)은, CTIA가 제1 전하량보다 크며, 제2 전하량보다 작은 전하량을 수신할 때, CTIA의 선형 거동을 나타낸다. 독출 동적 범위는 본래 커패시터(32)의 커패시턴스(C int ) 값에 의해 본질적으로 결정된다. 구체적으로, 이 커패시턴스가 고정될 때, 즉 시간에 따라 일정할 때, CTIA의 독출 동적 범위 또한 고정된다.
종래에, 본 발명의 환경에서, 저포화 및 고포화 전압(V satL 및 V satH )은, 그 사이에서 CTIA가 선형으로 간주되는 출력을 공급하는 한계치이지만, 일반적으로 이들 한계치보다 낮거나 높은 전압을 공급할 수 있다.
또한, 적분 커패시터의 커패시턴스는 또한 감도, 더욱 구체적으로는 검출기의 반응도를 결정한다. 검출기의 반응도는, 입력 신호(신 온도(T scene ))의 변경에 관한 출력 신호(V out )의 변경, 즉 dV out /dT scene 에 의해 한정된다.
신의 관찰 가능한 동적 범위, 즉 "신 동적 범위"는 CTIA의 출력 신호의 포화를 야기하지 않는 신에서의 최대 온도차, 즉 다시 말해 CTIA의 고포화를 야기하지 않는 최고 온도와 CTIA의 저포화를 야기하지 않는 최저 온도 사이의 차이에 의해 규정된다. 검출기의 감도(반응도)는 그에 따라 신의 디테일을 검출할 수 있는 그 능력인 반면, 검출기의 신 동적 범위는 신에서의 매우 큰 온도 변경을 왜곡 없이 복사할 수 있는(transcribe)는 능력이다. 그에 따라, 적분 커패시터의 고정된 커패시턴스로 이들 2개의 상반되는 양을 동시에 최적화하는 것은 어렵다.
이러한 문제를 해결하기 위해, 문헌 EP 3　140 906으로부터, 적분 기간(T int ) 동안 적분 커패시터의 역전을 사용하여 출력 전압(V OUT )을 변경시키며 CTIA의 독출 동적 범위를 연장하는 것이 알려져 있다. 이 문헌의 구현 예가 종래기술인 도 3과 관련하여 기재되어 있다.
이 도면은, 연산 증폭기(62)와, 연산 증폭기(62)의 반전 입력(-)과 출력 사이에 연결되는 고정된 커패시턴스(C int )의 신호 커패시터(64)를 포함하는, CTIA 타입 적분기를 포함하는 본 발명에 따른 적분 디바이스(60)를 기재한다. 그 비반전 입력(+)은 일정 양전압(VBUS)에 연결되며 반전 입력(-)은 적분될 전류(I)를 전도하는 입력 또는 적분 노드(E)에 연결된다.
신호(HDraz)에 의해 구동되는 스위치(66)가 또한 커패시터(65)와 병렬로 그 방전 및 그에 따라 그 "리셋"을 위해 제공된다. 디바이스(60)는, 연산 증폭기(62)의 출력에 연결되어 그 출력에서 전압(V out )을 샘플 및 홀드하는 샘플 및 홀드 회로(68)에 의해 완성된다.
CTIA 적분기 스테이지 외에, 디바이스(60)는 CTIA(62, 64)만의 독출 동적 범위의 자동 연장의 회로(70)를 포함한다. 회로(70)는:
- 제어 신호(HD[2:0])의 수신 시 연산 증폭기(62) 양단의 커패시터(64)의 연결 방향을 반전시키는 회로(72);
- 증폭기(62)의 출력 전압(V out )에 따라 커패시터(64)의 스위칭 조건을 검출하여 제어 신호(HD[2:0])를 생성하는 비교 회로(74); 및
- 커패시터(64)의 스위칭 횟수를 저장하는 회로(76)를 포함한다.
스위칭 회로(72)는:
- 신호(HDinv)에 의해 구동되며 증폭기(62)의 반전 입력(-)과 커패시터(64)의 제1 단자(80) 사이에 연결되는 제1 스위치(78);
- 신호(HDinv)에 의해 구동되며 증폭기(62)의 출력(84)과 커패시터(64)의 제2 단자(86) 사이에 연결되는 제2 스위치(82);
- 신호(
Figure pct00002
)에 의해 구동되며, 증폭기(62)의 반전 입력(-)과 커패시터(64)의 제2 단자(86) 사이에 연결되는 제3 스위치(88);
- 신호(
Figure pct00003
)에 의해 구동되며, 증폭기(62)의 출력(86)과 커패시터(64)의 제1 단자(80) 사이에 연결되는 제4 스위치(90); 및
- 제어 신호(HD[2:0])를 수신하여 그 펑션으로서 제어 신호(HDinv 및
Figure pct00004
)를 생성하는 페이즈 생성기(92)를 포함한다.
구체적으로, 신호(HDinv 및
Figure pct00005
)는 페이즈가 반대이다. 신호(HDinv)와, 그에 따른 신호(
Figure pct00006
)의 스위칭은 그에 따라 커패시터(64)의 연결 상태의 반전, 즉 그 스위칭을 야기한다.
비교 회로(74)는 다음을 포함한다:
- 비교기(94)로서, 제1 단자(+) 상에서, 증폭기(62)의 출력 전압(V out )과, 제2 단자(-) 상에서 전압(VBUS)보다 CTIA의 크며 고포화 전압(V satH ) 이하인 기준 전압(VREF)을 수신하는 비교기(94). 비교기(94)는, 전압(V out )이 전압(VREF)보다 작을 때 제1 값을 가지며, 전압(V out )이 전압(VREF) 이상일 때 제2 값을 갖는 전압(S comp )을 출력한다. 구체적으로, 제1 값으로부터 제2 값으로의 전압(S comp )의 스위칭이 의미하는 점은, 전압(V out )이 증가하고 있으며 그에 따라 기준 전압(VREF)과 교차한다는 점이다;
- 비교기(94)의 출력에 연결되는 그 카운팅 입력을 갖는 이진 카운터(96).
마지막으로, 적분 디바이스(60)는, 증폭기(62)의 반전 입력(-)에 연결되어 증폭기(62)의 오프셋과 그 자체로 알려진 그 저주파수 잡음을 억압하는 "오토-제로" 회로(98) - 문헌, 고체-상태 회로의 IEEE 저널, vol sc-20, n 3, 1985년 6월 1일 - 를 포함한다.
디바이스(60)의 동작을 이제 종래 기술인 도 4의 (a) 및 도 4의 (b)와 관련하여 기재할 것이다.
전류(I)의 적분 페이즈를 시작하기 전, 신호(HDraz 및 HDinv)는 생성기(92)에 의해 하이 상태로 활성화된다.
스위치(66)의 턴 온이 커패시터(64)를 방전시키며, 이 리셋 후, 출력 전압(V out )은 VBUS와 같다. 전압(VREF)이 전압(VBUS)보다 크므로, 커패시터(94)의 출력은 그에 따라 최저 값으로 설정된다. 신호(HDraz)가 하이 상태로 활성화되는 기간인 이 초기화 페이즈 동안, 오토-제로 시스템(98)이 또한 구현된다.
제어(RAZ)가 그 후 릴리스되며, 생성기(92)는 스위치(66)의 턴 오프를 트리거하며, 신호(HDinv 및
Figure pct00007
)의 상태를 유지한다. 스위치(66)의 턴 오프는 입력으로서 수신된 전류(I)의 적분 페이즈의 시작을 표시하며, 오토-제로 시스템(98)은 능동이 되어, 전체 적분 페이즈 동안 증폭기(62)의 입력에서 오프셋을 감산한다. 생성기(92)와 스위치(66)는 그에 따라 디바이스의 초기화 회로를 형성하며, 이러한 회로는 신호(RAZ)의 하강 에지로부터 신호(RAZ)의 상승 에지로의 적분 기간의 시작 시간을 결정하며, 이러한 하강 에지는 적분 기간의 최종 시간을 표시한다. 적분으로 인해, 증폭기(62)의 출력에서의 전압(V out )이 값(VBUS)으로부터 증가한다.
적분 페이즈 동안, 출력 전압(V out )이 값(VREF)에 도달하거나 이를 초과할 때, 비교기(94)의 출력(S COMP )은 상태를 스위칭하여, 비교기 출력에서 하이 상태를 이진 카운터(96)의 클록의 입력에 전파하여, 최하위 비트(HD0)를 1로 활성화한다. 그러면, HD[2:0] = 001를 갖는다.
로우 상태로부터 하이 상태로의 신호(HD[2:0])의 비트의 스위칭은 페이즈 생성기(92)에 의해 검출된다. 응답으로, 생성기는 제어 신호(HDinv 및
Figure pct00008
)를 각각 로우 상태와 하이 상태로 스위칭한다. 이것은 결국 증폭기(62)와 오토-제로 회로(98) 사이의 커패시터(64)의 연결의 스위칭을 야기한다.
조건(V out = VREF)이 충족되는 시간에, 커패시터(64)에 저장되는 전하(Q)의 양은 다음과 같다:
Figure pct00009
커패시터(64)의 스위칭 후, CTIA 양단의 부하(Q)는 스위칭 전에 논의했던 것에 대한 리버스 바이어싱을 가져서, 증폭기(62)의 출력은 다음과 같다:
Figure pct00010
비교기(94)의 출력은 그 후 로우 상태로 스위칭되며, 이는 전압(V out )이 기준 전압(VREF)보다 작기 때문이다. 커패시터(64)의 스위칭은 증폭기(62)의 출력을 더 낮은 레벨이 되게 한다.
이 시간을 넘으면, 적분 페이즈가 온이 되어, 증폭기(62)의 출력은 선형 독출 동적 범위에서 그 성장을 재개하며, 이때 정보 손실은 없다.
증폭기(62)의 출력(V out )이 적분의 끝 전에 다시 값(VREF)에 도달하거나 이를 초과한다면, 비교기(94)의 출력(S COMP )은 다시 극성을 변경하여 다시 한번 카운터(96)를 증분시키는 등으로 동작한다.
적분 기간(T int )이 경과하면, 출력 전압(V out (T int ))은 신호(FSH)에 대한 펄스의 전송에 의해 샘플 및 홀드 디바이스(68)에서 샘플 및 홀딩되는 반면, 신호(HD[2:0])의 이진 값은 또한 동일 신호(FSH)의 펄스의 수신 시 "래치"-타입 메모리 스테이지(76)에 저장된다. 디바이스(60)는 그에 따라 적분 페이즈의 끝에서 커패시터(64)의 스위칭 횟수과 증폭기(62)의 출력에서의 전압과 같은 전압(V outSH )을 나타내는 신호(
Figure pct00011
)를 공급한다.
끝으로, 적분 페이즈 동안 CTIA(62, 64)에 의해 적분되는 전하에 대응하는 총 전압(
Figure pct00012
)은 그에 따라 다음과 같다:
Figure pct00013
여기서
Figure pct00014
는
Figure pct00015
의 십진수 값, 즉 커패시터의 스위칭 횟수로 변환된다.
등가의 독출 동적 범위는 그에 따라 값(2.(2 n ).(VREF-VBUS))만큼 자동으로 증가, 또는 다시 말해 2 n 이 곱해질 수 있으며, 여기서, n은, 사용된 이진 카운터의 최대 값과 기준 전압(VREF)의 값에 따라, 종래의 CTIA의 동적 범위보다 훨씬 더 높은 동적 범위에 대응할 수 있는 이진 카운터(96)의 비트 수이다.
이 디바이스는 수신된 전하에 따라 CTIA의 독출 동적 범위의 자율적인 자동 연장을 획득할 수 있으며, 이때 신호-형성 체인의 감도, 구체적으로는 커패시터 및 적분 시간의 값의 변경이 없다. CTIA의 출력 전압이 기준 전압에 도달할 때, 커패시터는 방전되지 않고 스위칭된다.
유지된 전하는, 스위칭 후, CTIA의 새로운 출력 전압 - (출력 전압이 증가하고 있을 때) 스위칭 전의 전압보다 더 낮으며, 이로부터 적분이 실행됨 - 을 규정한다. 유용한 출력 신호가 스위칭의 횟수, 스위칭에 의해 생성되는 전압 감소분(또는 증분), 및 부가적으로는 적분 시간의 끝에서의 CTIA의 출력 전압에 따라 결정된다.
그러나 이 디바이스는 적분 커패시터의 스위칭 동안 기생 잡음 - 출력 전압에서 볼 수 있음 - 을 보인다.
다른 상이한 기술 분야에서, 문헌(WO 2017/135815)은 "아날로그-디지털 변환기" 타입의 전자 조립체를 제공하며, 여기서 변환될 입력 전압은 변환기의 전압 범위보다 큰 전압 범위 내에서 포함될 수 도 있다. 예컨대, 입력 전압 범위는 -10V와 +10V 사이에 있을 수 있는 반면, 아날로그-디지털 변환기는 -2.5V와 +2.5V 사이에서 전압을 변환할 수 있다.
아날로그-디지털 변환기가 조립체의 입력에서 전압을 모두 변환할 수 있게 하기 위해, 연산 증폭기 상의 카운터-피드백에 조립되는 커패시터에 전하 전달이 실행되어, 연산 증폭기의 출력 전압이 스레시홀드 값에 도달할 때 입력 전압을 변화시킨다. 연산 증폭기의 입력 전압을 변경하도록 실행되는 전하 전달을 카운팅함으로써, 전하 전달 카운트와 관련되는 아날로그-디지털 변환기를 사용하여, 더 작은 동작 범위를 가진 아날로그-디지털 변환기를 사용함으로써, 넓은 범위의 입력 전압을 변환할 수 있다.
그에 따라, 문헌(WO 2017/135815)의 조립체는 회로의 입력 동적 범위를 증가시키는 것을 목적으로 한다. 반대로, 본 발명은, 연산 증폭기 상에서 이용 가능한 출력 범위보다 큰 출력 전압 범위에 걸쳐서 입력 전류를 적분함으로써 회로의 출력 동적 범위를 증가시키는 것을 목적으로 한다. 이러한 주요한 차이 외에, 문헌(WO 2017/135815)은 전압을 변환하는 것을 제공하는 반면, 본 발명은 전류를 적분하는 것을 목적으로 한다. 그에 따라, 문헌(WO 2017/135815)은, 적분기 조립체를 포함하는 대신, 증폭기 조립체만을 포함한다.
본 발명의 기술적 문제점은, 최종 전달된 신호에서의 잡음을 제한하면서도, 시스템 감도를 절충하지 않고도, 연장된 독출 동적 범위를 갖는 적분 노드에 수신된 전류의 적분 디바이스를 획득하는 것을 포함한다.
이러한 문제점을 해결하기 위해, 본 발명은 적분 커패시터의 역전(reversal) 메커니즘을, 적분 커패시터로의 전하 전달을 허용하는 회로로 교체하는 것을 제공한다.
이러한 목적을 위해, 본 발명은 먼저, 적분 기간 동안 적분 노드 상에 수신된 전류의 적분 디바이스에 관한 것이며, 이 디바이스는:
- 2개의 입력과 하나의 출력을 갖는 연산 증폭기로서, 제1 입력은 이 적분 노드에 연결되며, 제2 입력은 정전압을 갖게 되는, 연산 증폭기;
- 이 연산 증폭기의 제1 입력과 출력 사이에 연결되는 적분 커패시터로서, 출력은 이 적분 커패시터에서의 전하량의 변경에 따라 변하는 출력 전압을 전달하는, 적분 커패시터;
- 이 출력 전압을 변경하기 위한 회로;
- 이 출력 전압이 실질적으로 기준 전압과 동일할 때, 이 적분 기간 동안 적어도 한 번 이 변경 회로를 트리거하도록 구성되는 비교 회로; 및
- 이 적분 기간 동안 발생한 이러한 트리거의 횟수를 저장하도록 구성되는 저장 회로를 포함한다.
이 적분 노드 상에서 수신된 전류는 이 출력 전압과, 이 변경 회로에 의해 유도되는 이 출력 전압의 변경에 의해 곱해진 이 트리거의 횟수에 따라 계산된다.
본 발명은, 출력 전압 변경 회로가 전하 전달 회로에 의해 형성되며, 이 전하 전달 회로는 이 적분 노드 상에 연결되며, 비교 회로가 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출할 때, 전하를 이 적분 커패시터에 전달하도록 구성되는 것을 특징으로 한다.
적분 커패시터로의 전하 주입은, 최종 전달된 신호에서 잡음을 제한하면서도, 출력 전압을 변경할 수 있게 하며, 그에 따라 시스템의 감도를 포함하지 않고 독출 동적 범위를 연장할 수 있다.
또한, 적분 커패시터가 제어된 스위치에 의해 역전되는 종래 기술과 반대로, 본 발명은, 적분 커패시터가 연산 증폭기에 영구히 연결되는 적분 회로를 사용할 수 있다. 그에 따라, 본 발명은 스위치의 다수의 스위칭에 고유한 최종 전달 신호의 잡음을 제한할 수 있다.
본 발명에 따라, 비교 회로가, 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출함에 따른 특성에서, 용어, "실질적으로"는 비교를 실행하는 회로의 측정 불확실성을 지칭한다.
실시예에 따라, 변경 회로는 적어도 하나의 스위치드 커패시터(switched capacitor)를 포함하는 회로로서:
- 이 비교 회로가, 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출하지 않을 때 이 적어도 하나의 스위치드 커패시터를 충전하도록 구성되는, 이 적어도 하나의 스위치드 커패시터를 충전하기 위한 수단; 및
- 이 비교 회로가, 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출할 때 이 적분 노드 상의 이 적어도 하나의 스위치드 커패시터를 연결하도록 구성되는, 이 적어도 하나의 스위치드 커패시터를 방전하기 위한 수단을 포함하는 회로에 대응한다.
모든 예상과 달리, 본 발명자들은, 간단히 스위치드 커패시터 회로가 적분 커패시터로의 전하 전달에 관한 적분기 조립체의 복합 거동을 변경하지 않음을 관찰하였다. 스위치드 커패시터 회로는 도한 "스위치드-커패시턴스 회로"로 알려져 있다. 스위치드-커패시턴스 회로는 스위치드 커패시터의 충전 페이즈와, 스위치드 커패시터의 적분 커패시터로의 전하 전달의 페이즈를 포함한다. 커패시터 충전 동안, 커패시터는 적분 노드로부터 분리되어야 한다. 전하 전달 동안, 커패시터는 적분 노드 상에 연결되어야 한다. 또한, 전하 전달이 실행될 때, 커패시터는 CTIA의 거동을 변화시키지 않고도 적분 노드에 계속 연결될 수 도 있다.
따라서, 본 실시예는, 스위치드-커패시터 회로의 동작을 사용하여, 적분 커패시터의 전하를 변경시키는데 필요한 전하를 효율적으로 전달할 수 있으며, 그에 따라 CTIA의 거동을 열화시키지 않고도 출력 전압을 변경시킬 수 있다.
실시예에 따라, 변경 회로는 스위치드-커패시터 회로에 대응하며, 이 변경 회로는:
- 이 스위치드 커패시터의 제1 단자와 저 전압 사이에 연결되는 제1 제어 스위치;
- 이 스위치드 커패시터의 제2 단자와 이 정전압 사이에 연결되는 제2 제어 스위치;
- 이 스위치드 커패시터의 이 제1 단자와 고 전압 사이에 연결되는 제3 제어 스위치; 및
- 이 스위치드 커패시터의 이 제2 단자와 이 적분 노드 사이에 연결되는 제4 제어 스위치를 포함하며,
이 제1 및 제2 스위치는, 이 비교 회로가 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출하지 않을 때, 이 스위치드 커패시터를 이 정전압만큼 감소되는 이 저 전압에 대응하는 전압 값으로 충전하도록 제어되며;
이 제3 및 제4 스위치는, 이 비교 회로가 이 출력 전압이 실질적으로 기준 전압과 동일함을 검출할 때, 이 스위치드 커패시터로부터 이 적분 커패시터로의 전하 전달을 실행하도록 제어된다.
본 실시예는, 적분 디바이스 당 하나의 추가 커패시터를 사용하여 출력 전압의 변경에 필요한 전하를 전달할 수 있다.
본 실시예에서, CTIA는 그 입력에서 전하 변경을 생성해야 하며, 이는 적분 노드 상의 스위치드 커패시터의 연결이, 스위치드 커패시터가 CTIA에 연결되지 않는 페이즈와 비교하여 CTIA의 입력에서 전하를 변경하기 때문이다.
이 문제점을 해결하기 위해, 실시예에 따라, 변경 회로는 2개의 스위치드 커패시터를 포함하는 회로에 대응하며, 이 변경 회로는:
- 제1 스위치드 커패시터의 제1 단자와 저 전압 사이에 연결되는 제1 제어 스위치;
- 이 제1 스위치드 커패시터의 제2 단자와 이 정전압 사이에 연결되는 제2 제어 스위치;
- 이 제1 스위치드 커패시터의 이 제1 단자와 고 전압 사이에 연결되는 제3 제어 스위치;
- 이 제1 스위치드 커패시터의 이 제2 단자와 이 적분 노드 사이에 연결되는 제4 제어 스위치;
- 제2 스위치드 커패시터의 제1 단자와 이 고 전압 사이에 연결되는 제5 제어 스위치;
- 이 제2 스위치드 커패시터의 이 제1 단자와 이 저 전압 사이에 연결되는 제6 제어 스위치;
- 이 제2 스위치드 커패시터의 이 제2 단자와 이 정전압 사이에 연결되는 제7 제어 스위치; 및
- 이 제2 스위치드 커패시터의 이 제2 단자와 이 적분 노드 사이에 연결되는 제8 제어 스위치를 포함하며,
이 제1, 제2, 제5 및 제8 스위치는, 이 비교 회로가 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출하지 않을 때, 이 제1 스위치드 커패시터를 충전하며, 이 제2 스위치드 커패시터로부터 이 적분 커패시터로의 전하 전달을 실행하도록 제어되며;
이 제3, 제4, 제6 및 제7 스위치는, 이 비교 회로가 이 출력 전압이 실질적으로 기준 전압과 동일함을 검출할 때, 이 제2 스위치드 커패시터를 충전하며, 이 제1 스위치드 커패시터로부터 이 적분 커패시터로의 전하 전달을 실행하도록 제어된다.
본 실시예는 CTIA의 입력에서 전하 변경을 제한할 수 있으며, 이는 적분 노드가 항상 스위치드 커패시터 중 하나 또는 다른 하나에 연결되기 때문이다.
스위치드 커패시터가 적분 커패시터로의 전하 전달을 실행할 때, 이 커패시터는 적분 노드에 계속 연결되는 반면, 다른 하나의 스위치드 커패시터는 그 다음 전환에서 적분 노드에 연결되도록 충전된다. 그에 따라, 전하 전달을 실행하는 스위치드 커패시터를 분리할 필요가 없으며, 이점은 CTIA, 고 및 저 전압에 관한 전하 변경을 제한한다.
실시예에 따라, 이 2개의 스위치드 커패시터는 실질적으로 동일한 커패시턴스 값을 갖는다. 본 실시예는, CTIA의 입력에서, 고 및 저 전압에서 거의 0인 전하 변경을 획득할 수 있다.
고 및 저 전압은 상이한 제약에 부합해야 하며, 이는 저 전압은 스위치드 커패시터를 충전해야 하는 반면, 고 전압은 스위치드 커패시터로부터 적분 커패시터로의 전하 전달을 허용해야 하기 때문이다.
실시예에 따라, 적분 디바이스는 이 고 전압의 생성기의 설정 시간보다 긴 설정 시간을 포함하는 이 저 전압의 생성기를 포함한다.
효율적인 전하 전달을 허용하기 위해, 고 전압 발생기의 설정 시간은 가능한 짧은 것이 바람직하다. 반대로, 저 전압 발생기의 설정 시간은 길 수 도 있으며, 이는 스위치드 커패시터의 충전 시간이 전하 전달 시간보다 길기 때문이다.
실시예에 따라, 이 고 전압의 생성기와 이 저 전압의 생성기는 다수의 적분 디바이스의 이 저 전압과 고 전압을 공급하도록 구성된다.
본 실시예는, 예컨대 각각의 열이나 각각의 행에 대해 풀링된 적분 디바이스를 갖는 행 및 열을 포함하는 어레이 네트워크의 사용 환경에서, 다수의 적분 디바이스에 대해 저 및 고 전압 생성 회로를 풀링(pool)할 수 있다.
실시예에 따라, 이 고 전압의 생성기 및/또는 이 저 전압의 생성기는 고 전압 및/또는 저 전압을 분리하기 위한 적어도 하나의 커패시터를 포함한다.
본 실시예는, 예컨대 10μF 내지 100μF의 범위에서, 높은 값을 갖는 분리 커패시터를 사용함으로써 생성기 설정 시간을 개선할 수 있다.
실시예에 따라, 변경 회로는 전류 생성기와, 이 전류 생성기와 이 적분 노드 사이에 연결되는 스위치를 포함하는 전류 주입 회로에 대응하며, 이 스위치는, 이 비교 회로가 이 출력 전압이 실질적으로 이 기준 전압과 동일함을 검출할 때 이 적분 노드 상의 이 전류 생성기를 연결하도록 이 비교 회로에 의해 제어된다.
모든 예상과 달리, 본 발명자들은, 이 적분 커패시터로의 전하 전달에 관한 적분기 조립체의 복합 거동을 변경하지 않는다.
따라서, 본 실시예는, 간단한 전류 생성기를 사용하여, CTIA의 거동을 열화시키지 않고도 출력 전압을 변경하는데 필요한 전하를 효율적으로 전달할 수 있다.
또한, 스위치드 커패시터 회로와 비교하여, 본 실시예에는 구현하기 매우 간단하다.
실시예에 따라, 전류 생성기는 전류 미러 조립체에 의해 형성된다.
본 실시예는 전류 생성기의 출력 임피던스를 매칭시켜 CTIA의 장애를 제한할 수 있다.
본 발명은 또한 전자기 방사선 검출 시스템으로서,
- 전자기 방사선에 따라 전류를 출력 단자에서 생성하는 검출 요소; 및
- 앞서 기재한 타입의 디바이스를 포함하며, 연산 증폭기의 제1 입력 단자가, 검출 요소에 의해 생성되는 전류의 적분을 위해 검출 요소의 출력 단자에 연결될 수 있는, 전자기 방사선 검출 시스템을 목적으로 한다.
구체적으로, 검출 요소는:
- 기판 위에 현가되는 멤브레인을 갖는 검출 볼로미터와, 전압 설정점에 따라 검출 볼로미터 양단의 전압을 설정하기 위한 바이어스 회로를 포함하는 검출 분기;
- 실질적으로 기판 온도가 되는 보상 볼로미터와, 전압 설정점에 따라 보상 볼로미터 양단의 전압을 설정하기 위한 바이어스 회로를 포함하는 보상 분기; 및
- 검출 볼로미터를 통해 진행하는 전류와, 보상 볼로미터를 통해 진행하는 전류 사이의 차이를 형성하여, 적분될 전류를 형성하기 위한 수단을 포함한다.
본 발명은, 수반하는 도면과 관련한 예로서만 제공되는 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이며, 이들 도면에서, 동일한 참조 번호는 동일하거나 유사한 요소를 나타낸다.
도 1은, 검출 요소에 의해 생성되는 전류의 측정을 위한 CTIA-타입 적분기를 포함하는 종래기술의 적외선 볼로메트릭 검출기의 전기도이다.
도 2는, 보상 구조에 의한 도 1의 검출기의 감지 볼로미터의 독출을 예시하는 전기도이다.
도 3은, 종래 기술의 최적화된 전류 적분 디바이스의 전기도이다.
도 4는, 도 3의 디바이스를 리셋하기 위한 신호와 적분 스테이지의 출력 신호를 예시하는 타이밍 도이다.
도 5는, 본 발명의 제1 실시예에 따른 전류 적분 디바이스의 전기도이다.
도 6은, 본 발명의 제2 실시예에 따른 전류 적분 디바이스의 전기도이다.
도 7은, 본 발명의 제3 실시예에 따른 전류 적분 디바이스의 전기도이다.
도 8은, 캘리브레이션 페이즈에서의 도 7의 적분 디바이스의 전기도이다.
도 9는, 도 7의 적분 디바이스의 캘리브레이션을 실행하는데 사용되는 상이한 신호를 예시하는 타이밍 도이다.
본 발명은, 도 3을 참조하여 기재한 원리를 사용함으로써 증가한 동적 범위를 갖는 적분 디바이스에 관한 것이며, 적분 커패시터(64)의 역전은 적분 커패시터(64)로의 전하 전달 회로로 교체된다.
도 5 및 도 6은 적분 노드 상의 충전된 커패시터의 연결에 의해 전하 전달이 획득되는 2개의 실시예를 예시하는 반면, 도 7은, 적분 노드(E) 상의 전류의 주입에 의해 전하 전달이 획득되는 실시예를 예시한다.
도 5의 경우에, 적분 디바이스(100a)는, 연산 증폭기(62)와, 증폭기(62)의 출력과 반전 입력(e - ) 사이에 연결되는, 고정 커패시턴스(C int )의 커패시터(64)를 포함하는 CTIA 타입 적분기를 포함한다. 그 비반전 입력(e + )은 일정한 양전압(VBUS)에 연결되며, 반전 입력(e - )은 적분될 전류(I)를 전달하는 입력 또는 적분 노드(E)에 연결된다. 스위치(RAZ)는 커패시터(64)와 병렬로 그 방전을 위해 및 그 "리셋"을 위해 제공된다.
디바이스(100a)는, 연산 증폭기(62)의 출력에 연결되여 그 출력에서 전압(V out )을 샘플 및 홀드하는 샘플 및 홀드 회로(미도시)에 의해 완성된다.
CTIA 적분기 스테이지 외에, 디바이스(100a)는 CTIA(62, 64)만의 독출 동적 범위의 자동 연장에 의해 완료되며:
- 적분 노드(E)에서 연결될 수 있어서 커패시터(64)로의 전하 전달을 실행할 수 있는 스위치드 커패시터 회로(105a);
- 증폭기(62)의 출력 전압(V out )에 따라 커패시터(64)로의 전하 전달 조건을 검출하는 비교 회로(74); 및
- 비교 회로에 따라 스위치드 커패시터 회로(105a)를 제어할 수 있는 페이즈 생성기 회로(107); 및
- 적분 노드(E) 상의 주입 횟수를 저장하는 회로(미도시)를 포함한다.
스위치드 커패시터 회로(105a)는:
- 커패시터(Ccom);
- 커패시터(Ccom)의 제1 단자와 저 전압(Vl) 사이에 연결되는 제1 제어 스위치(I 1 );
- 커패시터(Ccom)의 제2 단자와 정전압(VBUS) 사이에 연결되는 제2 제어 스위치(I 2 );
- 커패시터(Ccom)의 이 제1 단자와 고 전압(Vh) 사이에 연결되는 제3 제어 스위치(I 3 ); 및
- 커패시터(Ccom)의 이 제2 단자와 적분 노드(E) 사이에 연결되는 제4 제어 스위치(I 4 )를 포함한다.
제1 및 제2 스위치는 제3 및 제4 스위치의 제어와 유사하며 반대인 방식으로 제어된다. 예컨대, 도 6에 예시한 바와 같이, 스위치는 비-중첩 페이즈 생성기 회로(107)에 의해 제어된다.
페이즈 생성기 회로(107)에 의해, 제1 및 제2 스위치는 - 동일한 상태를 가짐 - 턴 오프되는 반면, 제3 및 제4 스위치는 - 동일한 상태를 가짐 - 턴 온되며, 역으로도 가능하다.
바람직하게도, 비교 회로(74)는 증폭기(62)의 출력 전압(V out )을 제1 단자(+)에서 수신하며, 전압(VBUS)보다 크며 CTIA의 고포화 전압(V satH ) 이하인 기준 전압(VREF)을 제2 단자(-)에서 수신하는 비교기(94)를 포함한다. 이진 카운터(미도시)는 비교기(94)의 출력에 연결되어 출력 전압(V out )이 기준 전압(VREF)에 도달한 횟수를 카운트한다.
출력 전압(V out )이 기준 전압(VREF)보다 작은 한, 페이즈 생성기 회로(107)는 제3 및 제4 스위치를 온 상태로 제어하며, 커패시터(Ccom)는 다음 값으로 충전한다:
Figure pct00016
출력 전압(V out )이 기준 전압(VREF)과 동일할 때, 비교 회로(74)는 신호를 페이즈 생성기 회로(107)에 송신하며, 이 생성기 회로는 미리 결정된 기간 동안 제1 및 제2 스위칭의 턴 온과 제3 및 제4 스위치의 턴 오프를 제어한다. 커패시터(Ccom)의 새로운 전하는 다음이 된다:
Figure pct00017
이로써, 제1 및 제2 스위치의 턴 온과 제3 및 제4 스위치의 턴 오프는 다음 수학식에 대응하는 커패시터(Ccom)의 전하 변경을 야기한다:
Figure pct00018
이 전하 변경은 CTIA 증폭기(62)에 의해 적분 커패시터(64)에 송신된다. 증폭기(62)의 출력에서, 출력 전압(V out )의 변경(ΔV out )은 다음의 수학식을 따른다:
Figure pct00019
고 및 저 전압(Vh 및 Vl )의 값과 커패시터(Ccom)의 커패시턴스의 값을 설정함으로써, 출력 전압(V out )의 변경을 파라미터화하여, 출력 전압(V out )은 항상 증폭기(62)의 포화값 사이에 포함된다.
그에 따라, 증폭기(62)가 포화 페이즈에 진입하기 전, 출력 전압(V out )은 변경되며, 증폭기(62)는 그 출력 전압(V out )의 새로운 값으로부터 적분 전류(I)를 항상 유지한다.
디바이스(100a)에 의해 적분되는 전류(I)의 최종 값을 획득하기 위해, 출력 전압(V out )을 측정하여, 출력 전압(V out )의 변경(ΔV out )에 의해 곱한 실행된 전하 전달의 횟수에 대응하는 값을 추가하는 것으로 충분하다.
미리 결정된 기간은, 커패시터(Ccom)의 전하가 커패시터(64)에 전달되어 출력 전압(V out )을 변경할 수 있도록 규정된다. 이 전하 전달 페이즈의 결과로서, 커패시터(Ccom)는 적분 노드(E)로부터 분리되며 커패시터(Ccom)가 충전된다. 출력 전압(V out )의 거동은 그에 따라 도 4의 (a)와 도 4의 (b)를 참조하여 기재한 것과 유사할 수 도 있다. 즉 증폭기(62)가 포화 페이즈에 진입하기 전 다수의 성장 페이즈가 출력 전압(V out )의 변경 페이즈에 의해 분리된다. 변형으로서, 출력 전압(V out )은 시간에 따라 감소하는 거동을 가질 수 도 있으며, 증폭기(62)의 저포화 전압에 도달하기 전 스위치드 커패시터 회로(105a)에 의해 출력(V out )은 국부적으로 증가할 수 도 있다.
도 5의 예에서, 페이즈 생성기 회로(107)는 스위치를 제어한다. 변형으로서, 다른 논리 회로가 본 발명을 변경하지 않고도 비교 회로(74)에 따라 스위치를 제어하는데 사용될 수 도 있다. 예컨대, 버퍼 및 논리 인버터가 비교 회로(74)의 출력에 배치되어 스위치를 바로 제어할 수 도 있다.
도 5의 디바이스는 스위치드 커패시터 회로(105a)에 의해 사용되는 고 및 저 전압(Vh 및 Vl)을 도시한다.
고 및 저 전압(Vh 및 Vl)은 팔로우어, 인버터 조립체 또는 임의의 다른 전압 생성기 조립체에 의해 생성될 수 도 있다. 2개의 전압 생성기 조립체는 상이한 거동을 가질 수도 있으며, 이는 저 전압(Vl)의 생성기가 커패시터(Ccom)를 충전하는데 사용되는 반면, 고 전압(Vh)의 생성기가 전하 전달 동안 사용되기 때문이다. 그에 따라, 독출 동적 범위를 감소시키지 않고 훨씬 더 긴 시간 동안 커패시터(Ccom)를 충전할 수 도 있는 저 전압(Vl)의 생성기와 반대로, 고 전압(Vh)의 생성기는 최단 가능 설정 시간을 갖는 것이 가능하다.
일반 시스템의 환경에서, 다수의 적분 디바이스가 행 및 열을 포함하는 어레이 네트워크에서 병렬로 사용될 수 도 있다.
바람직하게도, 2개의 전압 생성기 조립체는 한 행의 모든 적분 디바이스의 저 및 고 전압(Vl 및 Vh)을 전달하도록 구성된다. 바람직하게도, 증폭기 전하가 상당할 때, 분리 커패시터가 저 및 고 전압(Vl 및 Vh)에 제공된다.
도 6은 본 발명의 제2 실시예를 예시하며, 여기서 스위치드 커패시터 회로(105b)는:
- 실질적으로 동일한 값을 갖는 2개의 커패시터(Ccom1, Ccom2);
- 제1 커패시터(Ccom1)의 제1 단자와 저 전압(Vl) 사이에 연결되는 제1 제어 스위치(I 1 );
- 제1 커패시터(Ccom1)의 제2 단자와 정전압(VBUS) 사이에 연결되는 제2 제어 스위치(I 2 );
- 제1 커패시터(Ccom1)의 제1 단자와 고 전압(Vh) 사이에 연결되는 제3 제어 스위치(I 3 );
- 제1 커패시터(Ccom1)의 제2 단자와 적분 노드(E) 사이에 연결되는 제4 제어 스위치(I 4 );
- 제2 커패시터(Ccom2)의 제1 단자와 고 전압(Vh) 사이에 연결되는 제5 제어 스위치(I 5 );
- 제2 커패시터(Ccom2)의 제1 단자와 저 전압(Vl) 사이에 연결되는 제6 제어 스위치(I 6 );
- 제2 커패시터(Ccom2)의 제2 단자와 정전압(VBUS) 사이에 연결되는 제7 제어 스위치(I 7 ); 및
- 제2 커패시터(Ccom2)의 제2 단자와 적분 노드(E) 사이에 연결되는 제8 제어 스위치(I 8 )를 포함한다.
제1, 제2, 제5 및 제 8 스위치는 제3, 제4, 제6 및 제7 스위치의 제어와 유사하며 반대인 방식으로 제어된다.
예컨대, 제1, 제2, 제5 및 제8 스위치는 페이즈 생성기 회로(107)의 제1 신호에 의해 직접 제어되는 반면, 제3, 제4, 제6 및 제7 스위치는 페이즈 생성기 회로(107)의 제2 상보 신호에 의해 제어된다.
그에 따라, 동일한 상태를 갖는 제1, 제2, 제5 및 제8 스위치는 오프인 반면, 동일한 상태를 갖는 제3, 제4, 제6 및 제7 스위치는 온이며, 그 역의 관계도 가능하다.
도 5의 실시예와 반대로, 도 6의 실시예는 적분 노드(E)에 연결되는 커패시터를 갖는다. 이전에 충전된 커패시터(Ccom1, Ccom2)가 적분 노드(E)에 연결될 때, 이 커패시터의 전하는 커패시터(64)에 전달된다. 이러한 전하 전달 페이즈로 인해, 적분 노드(E) 상의 커패시터의 연결은 적분기 조립체에 영향을 미치지 않는다. 그에 따라, 도 6의 제2 실시예의 동작 수학식은 도 5의 제1 실시예와 관련하여 기재한 동작과 동일하다.
도 5 및 도 6의 2개의 실시예에서, 커패시터(64)로의 전하 전달은 하나 또는 다수의 스위치드 커패시터를 포함하는 회로에 의해 실행된다. 변형으로서, 전류 주입 회로가 도 7에 예시한 바와 같이 전하 전달을 실행하는데 사용될 수 도 있다.
도 7의 전류 주입 회로(105c)는, 스위치(I 9 )가 온일 때 적분 노드(E) 상에서 전류(I g )를 전달하는 전류 생성기(111)를 포함한다.
전류 생성기(111)는 예컨대 PMOS 트랜지스터를 가진 전류 미러 조립체에 의해 형성될 수 도 있다.
스위치(I 9 )는 앞서 기재한 회로와 유사한 페이즈 생성기 회로(107)에 의해 제어된다. 비교 회로(74)가 출력 전압(V OUT )이 실질적으로 참조 전압(VREF)과 동일함을 검출할 때, 전류 생성기(111)는 미리 결정된 시간(T) 동안 적분 노드에 연결된다. 미리 결정된 시간(T)은 페이즈 생성기 회로(107)에서 클로 신호에 의해 레이팅되어(rated), 커패시터(64)에 전달된 전하량을 규정할 수 도 있다. 이전 실시예와 반대로, 커패시터(64)에 전달될 수 있는 전하에 제한은 없으며, 시간(T)을 정확히 규정하는 것이 특히 중요하다.
스위치(I 9 )가 온일 때, 전류 생성기(111)는 적분 노드(E) 상에서 DC 전류를 송신하며, 그에 따라 적분 커패시터(64)의 전하를 변경한다. 적분기 조립체의 출력 전압(V OUT )의 변경은 다음의 수학식에 대응한다:
Figure pct00020
시간(T)과 전류(I g )의 값을 결정함으로써, 적분기 조립체의 출력(V OUT )에서 전압의 원하는 변경(ΔV out )에 도달할 수 있다.
이전처럼, 디바이스(100c)에 의해 적분되는 전류(I)의 최종 값을 획득하기 위해, 출력 전압(V out )을 측정하여, 출력 전압(V out )의 변경(ΔV out )에 의해 곱한 실행된 전하 전달의 횟수에 대응하는 값을 추가하는 것으로 충분하다.
구성요소 공차가 주어진다면, 전압 변경(ΔV out )을 실제로 측정하여 디바이스(100a 내지 100c) 중 하나에 의해 적분되는 전류(I)의 최종 값을 정확히 규정하는 것이 바람직할 수 도 있다.
이러한 측정을 실행하기 위해, 도 8에 예시한 바와 같이, 전류원(112)은 적분 노드(E)에서 연결되어 전류(I c )를 주입할 수 도 있다.
도 9에 예시한 바와 같이, 제1 단계는 스위치(I 11 )를 턴 오프함으로써 전류(I)로부터 CITA를 격리하는 것을 포함한다. 이 시간에, 출력(V out )은 가변적이며, 전류(I)에 의존한다. 리셋 스위치(RAZ)가 그 후 턴 온되어 커패시터(64)를 단락-회로가 되게 하며 출력(V out )을 증폭기(62)의 입력(e + ) 상에 존재하는 전압(VBUS)에 가져가는 반면, 스위치(I 9 및 I 10 )는 오프된다.
고 전압(V1)을 측정하기 위해, 스위치(I 10 )만이 온이 되는 반면, 리셋 신호(RAZ)는 오프가 된다. 전류(I c )의 값은 중요하지 않으며, 비교기(94)의 스위치 스레시홀드를 초과하는 것으로 충분하다. 따라서, 출력 전압(V out )은 비교기(94)의 스위칭 스레시홀드까지 점진적으로 상승한다.
비교기(94)가 스위칭할 때, 전류원(112)은 스위치(I 10 )를 턴 오프함으로써 적분 노드(E)로부터 분리되며, 출력 값(V out )이 측정되어 고 전압(Vl)의 값을 획득한다.
저 전압(V2)을 측정하기 위해, 스위치(I 9 )만이 온이 되는 반면, 리셋 신호(RAZ)는 오프가 된다. 출력 전압(V out )은 전류원(111)의 영향 하에서 비교기(94)의 스위칭 스레시홀드로 하강한다. 변형으로서, 전류원(111)은, 이들 조립체 중 하나의 전압 변경(ΔV out )의 측정 환경에서, 도 5 또는 도 6에 예시한 바와 같이 스위치드 커패시터 회로로 교체될 수 도 있다.
비교기(94)가 스위칭할 때, 전류원(111)은 미리 결정된 시간(T) 동안 스위치(I 9 )를 턴 온함으로써 적분 노드(E)에 연결된다. 스위치(I 9 )가 턴 오프되며 출력 값(V out )이 측정되어 고 전압(V2)의 값을 획득한다.
ΔV out 의 값은 저 전압(V2)에 의해 감소한 고 전압(V1)과의 차이에 의해 측정된다.
다수의 연속 열의 전압 변경의 측정인 경우에, 측정은 모든 열에서 동시에 실행되지 않아야 함을 주목해야 하며, 이는 현재의 인러시(inrush) 변경이 측정을 바꿀 수 도 있기 때문이다. 따라서 각각의 열의 각각의 전압 변경(ΔV out )을 하나씩 측정해야 한다.
궁극적으로, 각각의 독출 회로의 전압 변경(ΔV out )의 값은 적분의 최종 값을 계산하도록 저장된다.
결국, 본 발명으로, 예컨대 볼로미터와 같이, 중요한 장소에서 유래한 전류를 적분하기 위한 검출기는 종래의 판독 회로에 비해 많은 장점을 가지며 특히:
- 예컨대 특정한 로그 응답 시스템과 반대로, 흐름에 따른 신호의 선형성이 유지되면서, CTIA 만의 공칭 전기 동적 범위에서 복사될 수 있는 이미지 부분에 고 감도를 유지하면서 연장된 신 동적 범위로의 액세스;
- (전체 어레이가 1초 내에 판독될 때 횟수에 의해 규정되는) 프레임 주파수가 보통의 표준(예컨대, 60Hz)과 같게 유지된다. 다시 말해, 동적 범위 연장 면에서 종래 기술의 특정 형태에 관한 정보 시간 밀도의 열화는 없다;
- 획득한 신 정보가 신과의 영구적인 시간 부합성 또는 동기로 유지된다. 사실, 미처리(raw) 신호의 형성 후 계산에 의해 오버샘플링 및/또는 처리되어 연장된 동적 범위로 이용 가능한 것으로 고려되는 정보를 획득하는 데이터 흐름을 갖는 모든 검출기나 시스템과 반대로, 신호(V out )의 출력 흐름을 사용하여 시스템이나 관찰자가 이용 가능한 신호의 형성으로부터 신에서의 임의의 이벤트를 분리하는 시간 간격은 프레임 시간을 초과하지 않는다;
- 검출기 사용의 간략화; 사실, 종래 기술에서, 사용자는 관찰한 신 온도 범위에 따라 검출기의 동작점을 일반적으로 스스로 선택해야 한다. 일반적으로, 일반적인 아이디어를 주기 위해, 3개의 상이한 동작점이 포화 없이 동적 범위([-40°C; +1,000°C])를 커버하는데 필요하다;
- 적분 시간의 적응을 기초로 한 기술 분야의 방법과 비교하여, 본 발명은, 적분 주기 동안 줄 효과로 자체-가열에 의해 부과되는 볼로미터의 열적 주기를 변경하지 않는 장점을 제공한다. 그러한 특성은 특히, 작은 신 온도차가 우수한 시간 안정성에 대하여 찾아질 때, 주위 열적 동작 조건에 따라 연속 레벨의 안정성 면에서 특히 유리하다. 이 분야에서 더욱 유행인 펠티에 안정화 모듈(소위 TEC-리스 동작)이 없는 검출기의 가능한 구현의 효율이, 그에 따라 유지된다;
- 종래 기술의 특정 형태에서처럼, 적분 커패시턴스의 반전에 관한 리셋 잡음이 없으며, 이는 신호(V out )가 샘플링되는 시간 이후까지 비어있지 않기 때문이다;
- 또한, 예컨대 연결 스위치의 게이트와 실제 연결에 의해 형성되는 부유 커패시턴스가 적분 커패시터의 정수부를 형성하며 기생 장애를 추가하지 않는다. 출력에서 형성된 신호는 그에 따라 본 발명을 적용함으로써 어떠한 형태의 품질도 손실하지 않는다.

Claims (12)

  1. 적분 기간(T int ) 동안 적분 노드(E) 상에 수신된 전류(I)를 적분하기 위한 디바이스(100a-100c)로서,
    - 2개의 입력(e+, e-)과 하나의 출력(s)을 갖는 연산 증폭기(62)로서, 제1 입력(e+, e-)은 상기 적분 노드(E)에 연결되며, 제2 입력(e+, e-)는 정전압(VBUS)을 갖게 되는, 상기 연산 증폭기(62);
    - 상기 연산 증폭기(62)의 상기 제1 입력(e+, e-)과 상기 출력(s) 사이에 연결되는 적분 커패시터(64)로서, 상기 출력(s)은 상기 적분 커패시터(64)에서의 전하량의 변경에 따라 변하는 출력 전압(V OUT )을 전달하는, 상기 적분 커패시터(64);
    - 상기 출력 전압(V OUT )을 변경하기 위한 회로(105a 내지 105c);
    - 상기 출력 전압(V OUT )이 실질적으로 기준 전압(VREF)과 동일할 때, 상기 적분 기간(T int ) 동안 적어도 한 번 상기 변경 회로(105a 내지 105c)를 트리거하도록 구성되는 비교 회로(74); 및
    - 상기 적분 기간(T int ) 동안 발생한 이러한 트리거의 횟수를 저장하도록 구성되는 저장 회로를 포함하며;
    상기 적분 노드(E) 상에서 수신된 전류는 상기 출력 전압(V OUT )과, 상기 변경 회로(105a 내지 105c)에 의해 유도되는 상기 출력 전압(V OUT )의 상기 변경에 의해 곱해진 상기 트리거의 횟수에 따라 계산되되,
    상기 출력 전압(V OUT )을 변경하기 위한 회로(105a 내지 105c)가 전하 전달 회로에 의해 형성되며, 상기 전하 전달 회로가 상기 적분 노드(E) 상에 연결되며, 상기 비교 회로(74)가 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출할 때, 전하를 상기 적분 커패시터(64)에 전달하도록 구성되는 것을 특징으로 하는, 전류 적분 디바이스.
  2. 청구항 1에 있어서, 상기 변경 회로(105a 내지 105c)는 적어도 하나의 스위치드 커패시터(switched capacitor)(Ccom, Ccom1, Ccom2)를 포함하는 회로에 대응하며,
    - 상기 적어도 하나의 스위치드 커패시터(Ccom, Ccom1, Ccom2)를 충전하기 위한 수단으로서, 상기 비교 회로(74)가, 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출하지 않을 때, 상기 적어도 하나의 스위치드 커패시터(Ccom, Ccom1, Ccom2)를 충전하도록 구성되는 상기 충전 수단; 및
    - 상기 적어도 하나의 스위치드 커패시터(Ccom, Ccom1, Ccom2)를 방전하기 위한 수단으로서, 상기 비교 회로(74)가, 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출할 때, 상기 적분 노드(E) 상에서 상기 적어도 하나의 스위치드 커패시터(Ccom, Ccom1, Ccom2)를 연결하도록 구성되는 상기 방전 수단을 포함하는, 전류 적분 디바이스.
  3. 청구항 2에 있어서, 상기 변경 회로(105a 내지 105c)는 스위치드 커패시터(Ccom)를 포함하는 회로에 대응하며, 상기 변경 회로(105a 내지 105c)는:
    - 상기 스위치드 커패시터(Ccom)의 제1 단자와 저 전압(Vl) 사이에 연결되는 제1 제어 스위치(I 1 );
    - 상기 스위치드 커패시터(Ccom)의 제2 단자와 상기 정전압(VBUS) 사이에 연결되는 제2 제어 스위치(I 2 );
    - 상기 스위치드 커패시터(Ccom)의 제1 단자와 고 전압(Vh) 사이에 연결되는 제3 제어 스위치(I 3 ); 및
    - 상기 스위치드 커패시터(Ccom)의 상기 제2 단자와 상기 적분 노드(E) 사이에 연결되는 제4 제어 스위치(I 4 )를 포함하며;
    상기 제1 및 제2 스위치는, 상기 비교 회로(74)가 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출하지 않을 때, 상기 스위치드 커패시터(Ccom)를 상기 정전압(VBUS)만큼 감소되는 상기 저 전압(Vl)에 대응하는 전압 값으로 충전하도록 제어되며;
    상기 제3 및 제4 스위치는, 상기 비교 회로(74)가 상기 출력 전압(V OUT )이 실질적으로 기준 전압(VREF)과 동일함을 검출할 때, 상기 스위치드 커패시터(Ccom)로부터 상기 적분 커패시터(64)로의 전하 전달을 실행하도록 제어되는, 전류 적분 디바이스.
  4. 청구항 2에 있어서, 상기 변경 회로(105a 내지 105c)는 2개의 스위치드 커패시터(Ccom1, Ccom2)를 포함하는 회로에 대응하며, 상기 변경 회로(105a 내지 105c)는:
    - 제1 스위치드 커패시터(Ccom1)의 제1 단자와 상기 저 전압(Vl) 사이에 연결되는 제1 제어 스위치(I 1 );
    - 상기 제1 스위치드 커패시터(Ccom1)의 제2 단자와 상기 정전압(VBUS) 사이에 연결되는 제2 제어 스위치(I 2 );
    - 상기 제1 스위치드 커패시터(Ccom1)의 상기 제1 단자와 고 전압(Vh) 사이에 연결되는 제3 제어 스위치(I 3 );
    - 상기 제1 스위치드 커패시터(Ccom1)의 상기 제2 단자와 상기 적분 노드(E) 사이에 연결되는 제4 제어 스위치(I 4 );
    - 제2 스위치드 커패시터(Ccom2)의 제1 단자와 상기 고 전압(Vh) 사이에 연결되는 제5 제어 스위치(I 5 );
    - 상기 제2 스위치드 커패시터(Ccom2)의 상기 제1 단자와 상기 저 전압(Vl) 사이에 연결되는 제6 제어 스위치(I 6 );
    - 상기 제2 스위치드 커패시터(Ccom2)의 제2 단자와 상기 정전압(VBUS) 사이에 연결되는 제7 제어 스위치(I 7 ); 및
    - 상기 제2 스위치드 커패시터(Ccom2)의 상기 제2 단자와 상기 적분 노드(E) 사이에 연결되는 제8 제어 스위치(I 8 )를 포함하며;
    상기 제1, 제2, 제5 및 제8 스위치는, 상기 비교 회로(74)가 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출하지 않을 때, 상기 제1 스위치드 커패시터(Ccom1)를 충전하며, 상기 제2 스위치드 커패시터(Ccom2)로부터 상기 적분 커패시터(64)로의 전하 전달을 실행하도록 제어되며;
    상기 제3, 제4, 제6 및 제7 스위치는, 상기 비교 회로(74)가 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출할 때, 상기 제2 스위치드 커패시터(Ccom2)를 충전하며, 상기 제1 스위치드 커패시터(Ccom1)로부터 상기 적분 커패시터(64)로의 전하 전달을 실행하도록 제어되는, 전류 적분 디바이스.
  5. 청구항 4에 있어서, 상기 2개의 스위치드 커패시터(Ccom1, Ccom2)는 실질적으로 동일한 커패시턴스 값을 갖는, 전류 적분 디바이스.
  6. 청구항 3 내지 청구항 5 중 어느 한 항에 있어서, 상기 적분 디바이스는, 고 전압(Vh)의 생성기의 설정 시간보다 긴 설정 시간을 갖는 저 전압(Vl)의 생성기를 포함하는, 전류 적분 디바이스.
  7. 청구항 6에 있어서, 상기 저 전압(Vl)의 생성기와 상기 고 전압(Vh)의 생성기는 다수의 적분 디바이스의 상기 저 전압(Vl)과 상기 고 전압(Vh)을 공급하도록 구성되는, 전류 적분 디바이스.
  8. 청구항 6 또는 청구항 7에 있어서, 상기 저 전압(Vl)의 생성기 및/또는 상기 고 전압(Vh)의 생성기는 상기 저 전압(Vl) 및/또는 상기 고 전압(Vh)을 분리하기 위한 적어도 하나의 트랜지스터를 포함하는, 전류 적분 디바이스.
  9. 청구항 1에 있어서, 상기 변경 회로(105a 내지 105c)는 전류 생성기(111)와, 상기 전류 생성기(111)와 상기 적분 노드(E) 사이에 연결되는 스위치(I 9 )를 포함하는 전류 주입 회로에 대응하며; 상기 스위치(I 9 )는, 상기 비교 회로(74)가 상기 출력 전압(V OUT )이 실질적으로 상기 기준 전압(VREF)과 동일함을 검출할 때 상기 적분 노드(E) 상에서 상기 전류 생성기(111)를 연결하도록, 상기 비교 회로(74)에 의해 제어되는, 전류 적분 디바이스.
  10. 청구항 9에 있어서, 상기 전류 생성기(111)는 전류 미러 조립체에 의해 형성되는, 전류 적분 디바이스.
  11. 전자기 방사선 검출 시스템으로서,
    - 전자기 방사선에 따라 전류를 출력 단자(S)에서 생성하는 검출 요소(14, 22); 및
    - 청구항 1 내지 10 중 어느 한 항에 기재된 디바이스(100a 내지 100c)를 포함하며, 연산 증폭기(62)의 제1 입력 단자가, 검출 요소에 의해 생성되는 전류의 적분을 위해 상기 검출 요소(14, 22)의 출력 단자(S)에 연결되는, 전자기 방사선 검출 시스템.
  12. 청구항 11에 있어서,
    상기 검출 요소는:
    - 기판 위에 현가되는 멤브레인을 갖는 검출 볼로미터(16)와, 전압 설정점에 따라 상기 검출 볼로미터(16) 양단의 전압을 설정하기 위한 바이어스 회로(18)를 포함하는 검출 분기(14);
    - 실질적으로 기판 온도가 되는 보상 볼로미터(24)와, 전압 설정점에 따라 상기 보상 볼로미터(24) 양단의 전압을 설정하기 위한 바이어스 회로(26)를 포함하는 보상 분기(22); 및
    - 상기 검출 볼로미터(16)를 통해 진행하는 전류(i ac )와, 상기 보상 볼로미터(24)를 통해 진행하는 전류(i cm ) 사이의 차이를 형성하여, 적분될 전류를 형성하기 위한 수단을 포함하는, 전자기 방사선 검출 시스템.
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