EP3759814A1 - Dispositif haute dynamique pour l'integration d'un courant electrique - Google Patents

Dispositif haute dynamique pour l'integration d'un courant electrique

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EP3759814A1
EP3759814A1 EP19706685.5A EP19706685A EP3759814A1 EP 3759814 A1 EP3759814 A1 EP 3759814A1 EP 19706685 A EP19706685 A EP 19706685A EP 3759814 A1 EP3759814 A1 EP 3759814A1
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EP
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voltage
circuit
capacitor
integration
switched capacitor
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EP19706685.5A
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Roger Petigny
Patrick Robert
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Lynred SAS
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    • H03F2200/78—A comparator being used in a controlling circuit of an amplifier

Definitions

  • the invention relates to the field of electrical current integration, in particular that of integrators comprising a capacitor connected in feedback on an operational amplifier, and delivering an electric voltage function of the charges received and stored in the capacitor.
  • the invention applies in particular, but not exclusively, to the field of the detection of electromagnetic radiation, and particularly that of the infrared. It applies more specifically to the field of thermal imaging using matrix detectors consisting of a matrix of micro-bolometers, whether it is the conventional imaging intended to form thermal images, or of thermographic imaging to obtain temperature measurements.
  • the invention thus aims in particular at an integrator with a high reading dynamic, that is to say an integrator capable of measuring an electric current corresponding to a small quantity of electrical charges and of measuring an electric current corresponding to a large quantity of charges. electric.
  • the invention aims at the formation of images containing the maximum of useful information, obtained from scenes presenting a high flow dynamics, that is to say characterized by large deviations of energy emitted between the various points of the scene, and more especially a particularly large difference in temperature between "cold" zones and "hot” zones with regard to thermal detectors, of the order of several hundred degrees Celsius .
  • microbolometric type thermal detectors in that they particularly benefit from the advantages provided by the invention.
  • problems expressed in this context apply to any type of device producing electrical charges to be measured.
  • electromagnetic radiation detectors whether detectors operating for example in the visible range, or detectors operating in the infrared or beyond in the so-called Terahertz bands.
  • the invention also benefits from detectors sensitive to electromagnetic waves, such as thermal detectors for example of the bolometric and capacitive type, or coupling antennas for the thermal and Terahertz domains, and so-called quantum detectors, sensitive to corpuscles. electromagnetic energy among which we can mention the detectors operating from the X, UV, visible and infrared bands.
  • the term "detector” may be understood as any system intended to produce an electrical signal in relation to a unitary, linear or two-dimensional distribution of any phenomenon.
  • thermal infrared detectors In the field of so-called “thermal” infrared detectors, it is known to use one-dimensional or two-dimensional matrices of elements sensitive to infrared radiation, capable of operating at ambient temperature, that is to say not requiring cooling at room temperature. very low temperatures, unlike detection devices called “quantum detectors”, which, they require operation at a very low temperature, typically that of liquid nitrogen.
  • a thermal infrared detector traditionally uses the variation of a physical quantity of a suitable material called “thermometric” or “bolometric”, depending on its temperature. Most commonly, this physical quantity is the electrical resistivity of said material which varies greatly with temperature.
  • the unit sensitive elements of the detector, or “bolometers”, usually take the form of membranes, each comprising a layer of thermometric material, and suspended above a substrate, generally made of silicon, via heat resistance support arms. high, the matrix of suspended membranes is usually referred to as the "retina”.
  • These membranes implement, in particular, an absorption function of the incident infrared radiation, a function for converting the power of the radiation absorbed into heating power, and a thermometric function for converting the heating power produced into a variation of the resistivity of the thermometric material.
  • these functions can be implemented by one or more distinct elements.
  • the support arms of the membranes are also conductive and connected to the thermometric layer thereof. It is usually formed in the substrate above which the membranes are suspended, sequential means for addressing and polarizing the thermometric elements of the membranes, and means for forming the electrical signals that can be used in video formats. This substrate and the integrated means are commonly referred to as the "read circuit".
  • a solution generally implemented is the disposition, in the electronic circuit of formation of the signal in relation to the temperature of the imaging bolometers (so named because sensitive to the incident electromagnetic radiation), of a focal plane temperature compensation element (TPF) itself bolometric, that is to say whose electrical behavior follows the temperature of the substrate, but remains substantially insensitive to radiation.
  • TPF focal plane temperature compensation element
  • This result is obtained for example by means of bolometric structures endowed by construction of a low thermal resistance towards the substrate, and / or by masking these structures behind a screen that is opaque to thermal radiation.
  • the implementation of these compensation elements also offers the advantage of eliminating most of the so-called common mode current from imaging bolometers or "active".
  • FIG. 1 is a circuit diagram of a bolometric detector 10 without temperature regulation, or "TECless” detector, of the state of the art, comprising a common mode compensation structure.
  • Figure 2 is an electrical diagram of a circuit implemented to form a readout signal of a bolometer of the common mode compensated detector.
  • TECless detector a circuit implemented to form a readout signal of a bolometer of the common mode compensated detector.
  • Such a detector is for example described in the document: "Uncooled amorphous Silicone technology enhancement for 25mhi pixel pitch achievement"; E. Mottin et al, Infrared Technology and Application XXVIII, SPIE, vol. 4820E.
  • the detector 10 comprises a two-dimensional matrix 12 of identical bolometric detection unit elements 14, or "pixels", each comprising a sensitive resistive bolometer 16 in the form of a membrane suspended above a substrate, as previously described. , and electrical resistance R ac .
  • Each bolometer 16 is connected by one of its terminals to a constant voltage VDET, in particular the ground of the detector 10, and by the other of its terminals to a bias MOS transistor 18 operating in a saturated state, for example an NMOS transistor. , adjusting the voltage V ac across the bolometer 16 by means of a gate control voltage GAC.
  • the pixel 14 also comprises a selection switch 20, connected between the MOS transistor 18 and a node S provided for each column of the matrix 12, and controlled by a control signal Select, allowing the selection of the bolometer 16 for its reading.
  • the transistor 18 and the switch 20 are usually formed in the substrate under the influence of the membrane of the bolometer 16.
  • the elements 16 and 18 form a so-called detection branch.
  • the bolometers 16 are therefore biased in voltage under the same voltage V ac .
  • the gate voltage GAC being constant, the voltage V ac is therefore also constant.
  • the detector 10 also comprises, at the bottom of each column of the matrix 12, a compensation structure 22, also commonly referred to as a "skimming” or “skimming” structure.
  • a compensation structure 22 also commonly referred to as a "skimming” or “skimming” structure.
  • the compensation structure 22 has the function of producing an electric current for partial or total compensation of this component.
  • the structure 22 comprises a compensating bolometer 24, electrical resistance R cm , rendered insensitive to incident radiation from the scene to be observed.
  • the bolometer 24 is constructed using the same thermometric material as the bolometer 16, but has a very low thermal resistance towards the substrate. For example :
  • the resistive elements of the compensation bolometer 24 are made directly in contact with the substrate, or
  • the bolometer 24 comprises a membrane similar to that of the detection bolometers 16 suspended above the substrate by means of structures having a very low thermal resistance, or
  • the compensation bolometer 24 comprises a membrane and support arms substantially identical to those of the detection bolometers 16 and a good thermal conductive material fills the space between the membrane of the bolometer 24 and the substrate.
  • the electrical resistance of the bolometer 24 is thus essentially dictated by the temperature of the substrate, the bolometer 24 is then said "thermalized" to the substrate.
  • the bolometer 24 is connected at one of its terminals to a positive constant voltage VSK, and the compensation structure 22 further comprises a bias MOS transistor 26 operating in a saturated state, of opposite polarity to that of the transistors 18 of the detection 14, for example a PMOS transistor, adjusting the voltage V cm across the bolometer 24 by means of a gate control voltage GCM, and connected between the other terminal of the compensation bolometer 24 and the node S.
  • a bias MOS transistor 26 operating in a saturated state, of opposite polarity to that of the transistors 18 of the detection 14, for example a PMOS transistor, adjusting the voltage V cm across the bolometer 24 by means of a gate control voltage GCM, and connected between the other terminal of the compensation bolometer 24 and the node S.
  • GCM gate control voltage
  • the elements 24 and 26 form a so
  • the value of the common compensation mode current is defined by the value of the resistance R cm of the bolometer 24 and the polarization parameters thereof.
  • the detector 10 also comprises, at the bottom of each column of the matrix 12, an integrator 28 of the CTIA type (for the English expression “Capacitive Trans Impedance Amplifier”) comprising for example an operational amplifier 30 and a single capacitor 32, of capacitance C M fixed, connected between the inverting input and the output of the amplifier 30.
  • the inverting input and the non-inverting input of the latter are also connected respectively to the node S and a positive constant voltage VBUS .
  • the voltage VBUS thus constitutes a reference for the output signals, and is between VDET and VSK.
  • a switch 34, driven by a Reset signal is also provided in parallel capacitor 32, for the discharge thereof.
  • the outputs of CTIA 28 are, for example, connected to sample and hold ( "Sample and Hold") 36 for issuing respective V aut voltages CTIA in multiplexed mode through a multiplexer 38 to one or more amplifier ( s) output series 40. It can also be integrated at the output of the digitization means by analog-to-digital converters (ADCs).
  • sample and Hold "Sample and Hold”
  • ADCs analog-to-digital converters
  • the detector 10 finally comprises a sequencing unit 42 controlling the various switches described above.
  • the matrix 12 is read line by line.
  • the switches 20 of the pixel line 14 are closed and the switches 20 of the other lines are open.
  • the successive reading of all the rows of the matrix 12 constitutes a frame.
  • a current I ac flows in the detection bolometer 16 of the pixel under the effect of its voltage polarization by the MOS transistor 18, and a current I cm flows in the compensation bolometer 24 of the compensation structure under the effect of its voltage bias by the MOS transistor 26.
  • These currents are subtracted from each other at the node S, and the resulting currents difference is integrated by the CTIA 28 during a predetermined integration time TM.
  • the output voltage Vaut of the CTIA 28 thus represents a measurement of the variation of the resistance of the detection bolometer 16 caused by the incident radiation to be detected, since the non-useful part of the current I ac related to the temperature of the substrate is compensated for, less in part, by the current I cm specifically produced to reproduce this non-useful part.
  • a CTIA has an electrical dynamic output, or dynamic "reading", fixed. Below a first quantity of electrical charges received at the input, the CTIA delivers a fixed low voltage, called “low saturation voltage” (V satL ). Similarly, above a second quantity of electrical charges received at the input, the CTIA delivers a fixed high voltage called “high saturation voltage” (VsatH). Relation (1) expresses the linear behavior of the CTIA, when it receives a greater amount of electric charges than the first quantity of electric charges, and lower than the second quantity of electric charges.
  • the reading dynamic is essentially fixed by the value of the capacitance CM of the capacitor 32. In particular, when this capacitance is fixed, that is to say constant in time, the reading dynamic of the CTIA is also fixed.
  • the low saturation voltages VsatL and high VsatH are the limits between which the CTIA provides an output considered to be linear, even though it is generally capable of providing lower or higher voltages. higher than these terminals.
  • the capacitance of the integration capacitor also determines the sensitivity, or more exactly the response (better known as the "responsivity") of the detector.
  • the response of a detector is defined by the variation of the Apply output signal in relation to the variation of the input signal (scene temperature T sc ene) or DVout / dT sc ene.
  • the observable dynamics of the scene, or "scene dynamics" is itself defined by the maximum temperature difference in a scene causing no saturation of the output signals of the CTIAs, or, in other words, the difference between the most high temperature does not induce high saturation of CTIA and the lower temperature does not induce low saturation of CTIA.
  • the sensitivity (response) of a detector is therefore the ability of the detector to detect the details of a scene, whereas the detector's scene dynamics is its ability to transcribe, without distortion, very large temperature variations in a single detector. scene. It is thus difficult to simultaneously optimize these two contradictory quantities with a capacitance of the fixed integration capacitor.
  • EP 3 140 906 it is known from EP 3 140 906 to use a reversal of the integration capacitor during the integration period Ti nt so as to modify the output voltage VOUT and extend the reading dynamics of the CTIA.
  • An exemplary implementation of this document is described with reference to Figure 3 of the state of the art.
  • This figure describes an integration device 60 comprising a CTIA type integrator comprising an operational amplifier 62 and a single capacitor 64, of fixed capacitance O , connected between the inverting input (-) and the output of the amplifier. 62.
  • the non-inverting input (+) of the latter is connected to a positive and constant voltage VBUS and the inverting input (-) is connected to the input or integration node E through which an electric current I flows. to integrate.
  • a switch 66 driven by a signal HDraz, is also provided in parallel with the capacitor 64, for the discharge thereof, and therefore its "reset".
  • the device 60 is completed by a sample-and-hold circuit 68 connected to the output of the operational amplifier 62 for sampling and blocking the voltage V aut at the output of the latter.
  • the device 60 comprises a circuit 70 for automatically extending the reading dynamics of the single CTIA 62, 64.
  • This circuitry 70 comprises:
  • circuit 72 reversing the direction of the connection of the capacitor 64 across the operational amplifier 62 on receipt of a control signal 77D [2: 0];
  • a comparison circuit 74 detecting a switching condition of the capacitor 64 as a function of the voltage V out at the output of the amplifier 62 and generating the control signal HD ⁇ 2: 0];
  • the switching circuit 72 comprises:
  • a first switch 78 driven by a signal HDinv, connected between the inverting input (-) of the amplifier 62 and a first terminal 80 of the capacitor 64;
  • a second switch 82 driven by a signal HDinv, connected between the output 84 of the amplifier 62 and a second terminal 86 of the capacitor 64;
  • a third switch 88 driven by a signal HDinv, connected between the inverting input (-) of the amplifier 62 and the second terminal 86 of the capacitor 64;
  • a fourth switch 90 driven by a signal HDinv, connected between the output 86 of the amplifier 62 and the first terminal 80 of the capacitor 64;
  • phase generator 92 receiving the control signal HD ⁇ 2: 0] and producing the control signals HDinv and HDinv according to it.
  • the HDinv and HDinv signals are in phase opposition. Switching the signal HDinv, and therefore the signal HDinv, therefore causes the inversion of the connection state of the capacitor 64, that is to say its switching.
  • the comparison circuit 74 comprises, for its part:
  • a comparator 94 receiving on a first terminal (+) the voltage V aut at the output of the amplifier 62 and, on a second terminal (-), a reference voltage VREF greater than the voltage VBUS and less than or equal to the voltage V high saturation its tH CTIA.
  • the comparator 94 outputs a voltage S ⁇ mp having a first value when the voltage V aut is lower than the voltage VREF, and having a second value when the voltage V aut is greater than or equal to the voltage VREF.
  • the switching of the voltage S COmp from the first value to the second value means that the voltage V aut is increasing and has just crossed the reference voltage VREF;
  • a bit counter 96 whose counting input is connected to the output of the comparator 94.
  • the integration device 60 comprises an "autozero" circuit 98 connected to the inverting input (-) of the amplifier 62, in order to cancel the offset of the amplifier 62 and the low frequency noise of this in a manner known per se, and for example described in the IEEE Journal of Solid-State Circuits, vol. sc-20, No. 3, June 1985.
  • the signals HDraz and HDinv are activated in the high state by the generator 92.
  • the closing of the switch 66 discharges the capacitor 64, and following this zeroing, the output voltage V out is equal to VBUS. Since the voltage VREF is greater than the voltage VBUS, the output of the comparator 94 is thus set to its lowest value.
  • the autozero system 98 is also implemented.
  • the reset command is then released, the generator 92 triggers the opening of the switch 66 and retains the state of the signals HDinv and HDinv.
  • the opening of the switch 66 thus marks the beginning of the phase of integration of the input current / input, the autozero system 98 is active to subtract the input offset of the amplifier 62 during the entire phase of the current. 'integration.
  • the generator 92 and the switch 66 thus form an initialization circuit of the device which determines the instant of the beginning of the integration period from the falling edge of the RAZ signal to the rising edge of the RAZ signal which marks the final moment of the integration period. Because of the integration, the voltage V out at the output of the amplifier 62 increases from the value VBUS.
  • phase generator 92 switches the control signals HDinv and HDinv respectively on the low state and high state. This results in the switching of the capacitor 64 connections between the amplifier 62 and the autozero circuit 98.
  • the load Q across the CTIA is of inverse polarity to that presented before switching, so that the output of the amplifier 62 is equal to:
  • V out 2. VBUS-VREF (3)
  • the output of the comparator 94 then switches to the low state since the voltage V out is strictly lower than the reference voltage VREF. The switching of the capacitor 64 thus reduces the output of the amplifier 62 to a lower level.
  • the SCOMP output of the comparator 94 changes polarity again and increments the counter 96 again, and so on.
  • the output voltage Vaut (Ti " t ) is sampled and blocked in the sample-and-hold circuit 68 by sending a pulse for the signal FSH while the binary values of the signal HD [2: 0] are also stored in a "latch" type memory stage 76 on reception of the pulse of the same signal FSH.
  • the device 60 thus delivers, at the end of an integration phase, an HD signal SH [2: 0] representing the number of commutations of the capacitor 64 as well as the voltage VoutSH equal to the amplifier output voltage 62 .
  • the equivalent reading dynamics can therefore be increased automatically by the value 2. (2 "). ⁇ VREF -VBUS), or in other words multiplied by 2", where n is the number of bits of the binary counter 96, which can correspond to a much higher dynamic than that of a conventional CTIA, depending on the maximum value of the binary counter used and the value of the reference voltage VREF.
  • This device makes it possible to obtain an automatic and autonomous extension of the reading dynamics of the CTIA as a function of the quantity of electric charges received, without modifying the sensitivity of the signal forming chain, in particular the value of the capacitor and the integration time.
  • the capacitor is switched off without being discharged.
  • the conserved electrical charges define, after switching, a new voltage at the output of the CTIA, lower (when the output voltage is increasing) than the one before switching, from which integration continues.
  • the useful output signal is determined as a function of the number of switches, the decrement (or increment) of voltage produced by a switching, and optionally the output voltage of the CTIA at the end of the integration time.
  • this device has spurious noise during switching of the integration capacitor which are visible on the output voltage.
  • the document WO 2017/135815 proposes an electronic assembly of the "analog-digital converter" type in which the input voltage to be converted can be in a higher voltage range than the voltage range of the converter.
  • the input voltage range can range from -10 to + 10V, while the analog-to-digital converter can only convert between-2.5 and + 2.5V.
  • a charge transfer is realized in a feedback-mounted capacitor on the operational amplifier, so as to change the input voltage when the output voltage of the operational amplifier reaches a threshold value.
  • the assembly of WO 2017/135815 aims to increase the input dynamics of the circuit.
  • the invention aims to increase the dynamic output of the circuit by integrating an input current over an output voltage range greater than the output range available on the operational amplifier.
  • WO 2017/135815 proposes to convert a voltage while the invention aims to integrate a current.
  • the document WO 2017/135815 does not include an integrator assembly but only an amplifier assembly.
  • the technical problem of the invention consists in obtaining a device for integrating an electric current received on an integration node exhibiting an extended reading dynamic without compromising the sensitivity of the system, while limiting the noise in the final signal delivered. .
  • the invention proposes to replace the reversal mechanism of the integration capacitor with a circuit allowing a transfer of charges in the integration capacitor.
  • the invention firstly relates to a device for integrating an electric current received on an integration node during an integration period, said device comprising:
  • an operational amplifier having two inputs and one output; a first input being connected to said integration node and a second input being brought to a constant voltage;
  • an integration capacitor connected between said first input and said output of said operational amplifier; said output delivering an output voltage which varies as a function of the evolution of the quantities of charges in said integration capacitor; a circuit for modifying said output voltage;
  • a comparison circuit configured to trigger said modification circuit at least once during said integration time when said output voltage is substantially equal to a reference voltage
  • a storage circuit configured to store said number of trips occurring during said integration period.
  • Said electric current received on said integration node is calculated as a function of said output voltage as well as said number of trips multiplied by said modification of said output voltage induced by said modification circuit.
  • the invention is characterized in that the circuit for changing the output voltage is provided by a charge transfer circuit, configured to be connected to said integration node and to transfer charges into said integration capacitor when the comparison circuit detects that said output voltage is substantially equal to said reference voltage.
  • the invention makes it possible to use an integration circuit in which the integration capacitor is permanently connected to the operational amplifier. In doing so, the invention makes it possible to limit the noise of the delivered final signal inherent to the multiple switches of the switches.
  • the term “substantially” refers to the measurement uncertainties of the circuit performing the comparison.
  • the modification circuit corresponds to a circuit with at least one switched capacitor comprising:
  • charging means of said at least one switched capacitor configured to charge said at least one switched capacitor when said comparison circuit does not detect that said output voltage is substantially equal to said reference voltage; and means for discharging said at least one switched capacitor configured to connect said at least one switched capacitor to said integration node when said comparison circuit detects that said output voltage is substantially equal to said reference voltage.
  • a switched capacitor circuit is also known as a "switched capacitor circuit".
  • This switched capacitor circuit comprises a switched capacitor charging phase and a switched capacitor charge transfer phase in the integration capacitor. During the capacitor charging phase, this capacitor must be disconnected from the integration node. When transferring loads, the capacitor must be connected to the integration node. In addition, when the charge transfer is performed, the capacitor can be kept connected to the integration node without changing the behavior of the CTIA.
  • this embodiment makes it possible to use the operation of a switched capacitor circuit to efficiently transfer the charges necessary to modify the charges of the integration capacitor and, thus, to modify the output voltage without degrading the behavior of the CTIA. .
  • the modification circuit corresponds to a circuit with a switched capacitor, said modification circuit comprising:
  • a first controlled switch connected between a low voltage and a first terminal of said switched capacitor
  • said first and second switches being controlled when said comparison circuit does not detect that said output voltage is substantially equal to said reference voltage so as to charge said switched capacitor to a voltage value corresponding to said low voltage minus said constant voltage ;
  • said third and fourth switches being controlled when said comparison circuit detects that said output voltage is substantially equal to said reference voltage so as to effect a charge transfer of said switched capacitor in said integration capacitor.
  • This embodiment makes it possible to use a single additional capacitor per integration device to transfer the charges necessary for modifying the output voltage.
  • the CTIA must manage a variation of charges at its input because the connection of the switched capacitor on the integration node modifies the input load of the CTIA compared to the phase in which the switched capacitor is not connected. on the CTIA.
  • the modification circuit corresponds to a circuit with two switched capacitors, said modification circuit comprising:
  • a first controlled switch connected between a low voltage and a first terminal of a first switched capacitor
  • a second controlled switch connected between said constant voltage and a second terminal of said first switched capacitor
  • a third controlled switch connected between a high voltage and said first terminal of said first switched capacitor
  • a fifth controlled switch connected between said high voltage and a first terminal of a second switched capacitor
  • a sixth controlled switch connected between said low voltage and said first terminal of said second switched capacitor
  • said first, second, fifth and eighth switches being controlled when said comparison circuit does not detect that said output voltage is substantially equal to said reference voltage so as to charge said first switched capacitor and to carry out a charge transfer of said second capacitor switched in said integration capacitor;
  • said third, fourth, sixth and seventh switches being controlled when said comparison circuit detects that said output voltage is substantially equal to said reference voltage so as to charge said second switched capacitor and to carry out a charge transfer of said first switched capacitor in said integration capacitor.
  • This embodiment makes it possible to limit the input load variations of the CTIA because the integration node is always connected to one or the other of the switched capacitors.
  • a switched capacitor When a switched capacitor has carried out a charge transfer in the integration capacitor, it remains connected to the integration node while the other switched capacitor is charged to be connected to the integration node during the next transition. . Thus, it is not necessary to disconnect the switched capacitor which has made a charge transfer, which limits the load variations on the CTIA and the high and low voltages.
  • said two switched capacitors have substantially identical capacitance values. This embodiment makes it possible to obtain almost zero charge variations at the input of the CTIA and at the high and low voltages.
  • the high and low voltages must meet different constraints, since the low voltage must charge the switched capacitor whereas the high voltage must allow the transfer of charges from the switched capacitor to the integration capacitor.
  • the integration device comprises a generator of said low voltage having a stabilization time greater than the stabilization time of a generator of said high voltage.
  • the stabilization time of the high voltage generator is as low as possible.
  • the stabilization time of the generator of the low voltage can be higher because the charging time of the switched capacitor is greater than the charge transfer time.
  • said high voltage generator and said low voltage generator are configured to supply said low and high voltages of several integration devices.
  • This embodiment makes it possible to pool the low and high voltage generation circuit for several integration devices, for example in the context of the use of a matrix network comprising rows and columns with shared integration devices. for each column or for each line.
  • said high voltage generator and / or said low voltage generator comprise at least one high voltage and / or low voltage decoupling capacitor.
  • This embodiment makes it possible to improve the stabilization time of the generator by using decoupling capacitors with large values, for example between 10 ⁇ F and 100 ⁇ F.
  • the modification circuit corresponds to a current injection circuit comprising a current generator and a switch connected between said current generator and said integration node; said switch being controlled by said comparing circuit so as to connect said current generator to said integration node when said comparison circuit detects that said output voltage is substantially equal to said reference voltage.
  • a current generator does not modify the complex behavior of an integrator assembly when transferring charges into said integration capacitor.
  • this embodiment makes it possible to use a simple current generator to efficiently transfer the charges necessary to modify the output voltage without degrading the behavior of the CTIA.
  • this embodiment is very simple to implement.
  • the current generator is produced by a current mirror assembly.
  • This embodiment makes it possible to adapt the output impedance of the current generator to limit the disturbances of the CTIA.
  • the subject of the invention is also an electromagnetic radiation detection system comprising:
  • a detection element producing on an output terminal an electric current as a function of the electromagnetic radiation
  • the first input terminal of the operational amplifier being able to be connected to the output terminal of the detection element for integrating the current produced by the detection element .
  • the detection element comprises:
  • a detection branch comprising a detection bolometer having a membrane suspended above a substrate and a bias circuit for adjusting the voltage across the detection bolometer as a function of a voltage setpoint;
  • a compensating branch comprising a compensation bolometer carried substantially at the temperature of the substrate, and a bias circuit for adjusting the voltage across the compensation bolometer as a function of a voltage setpoint; and means for forming the difference between the current flowing through the detection bolometer and the current flowing through the compensation bolometer so as to form the electric current to be integrated.
  • FIG. 1 is a circuit diagram of an infrared bolometric detector of the state of the art comprising CTIA type integrators for measuring the currents produced by the detection elements;
  • FIG. 2 is an electrical diagram illustrating the reading of a sensitive bolometer of the detector of FIG. 1 with the aid of a compensation structure
  • FIG. 3 is an electrical diagram of an optimized electrical current integration device of the state of the art
  • FIG. 4 is a timing diagram illustrating the output signal of the integration stage and the reset signal of the device of FIG. 3;
  • FIG. 5 is an electrical diagram of an electrical current integration device according to a first embodiment of the invention.
  • FIG. 6 is an electrical diagram of an electrical current integration device according to a second embodiment of the invention.
  • Figure 7 is an electrical diagram of an electric power integration device according to a third embodiment of the invention.
  • FIG. 8 is an electrical diagram of the integration device of FIG. 7 in a calibration phase
  • FIG. 9 is a timing diagram illustrating the various signals used to perform the calibration of the integration device of FIG. 7.
  • the invention relates to an integration device having an increased dynamic using the principle described with reference to Figure 3, wherein the reversal of the integration capacitor 64 is replaced by a charge transfer circuit in the integration capacitor 64.
  • FIGS. 5 and 6 illustrate two embodiments in which the charge transfer is obtained by the connection of a charged capacitor on the integration node
  • FIG. 7 illustrates an embodiment in which the charge transfer is obtained by the injection of a current on the integration node E.
  • an integration device 100a comprises a CTIA type integrator comprising an operational amplifier 62 and a capacitor 64, of fixed capacitance C mt , connected between the inverting input e and the output of the amplifier. 62.
  • the non-inverting input e of the latter is connected to a positive and constant voltage VBUS, and the inverting input e is connected to the input or integration node E through which an electric current I to be integrated flows.
  • a reset switch is provided in parallel with the capacitor 64, for the discharge thereof, and therefore its "reset".
  • the device 100a is preferably completed by a sample-and-hold device (not shown) connected to the output of the operational amplifier 62 for sampling and blocking the voltage V aut at the output of the latter.
  • the device 100a is completed by means of automatic extension of the reading dynamics of the only CTIA 62, 64 comprising:
  • a switched capacitor circuit 105a connectable to the integration node E to effect charge transfer in the capacitor 64;
  • a comparison circuit 74 detecting a charge transfer condition in the capacitor 64 as a function of the voltage Vaut at the output of the amplifier 62;
  • phase generator circuit 107 for controlling the switched capacitor circuit 105a in accordance with the comparison circuit
  • the switched capacitor circuit 105a comprises:
  • a first controlled switch h connected between a low voltage VI and a first terminal of the capacitor C com ?
  • a fourth controlled switch U connected between the integration node E and the second terminal of the capacitor C com.
  • the first and second switches are controlled analogously and contrary to the control of the third and fourth switches.
  • the switches are controlled by a non-overlapping phase generator circuit 107.
  • phase generator circuit 107 With the aid of this phase generator circuit 107, the first and second switches, which have the same state, are open, while the third and fourth switches, which have the same state, are closed and vice versa.
  • the comparison circuit 74 comprises a comparator 94 receiving on a first terminal (+) the voltage V aut at the output of the amplifier 62 and, on a second terminal (-) a reference voltage VREF greater than the voltage VBUS and less than or equal to a high saturation voltage V sa tH of CTIA.
  • a binary counter (not shown) is connected to the output of the comparator 94 so as to count the number of times that the output voltage Vaut has reached the reference voltage VREF.
  • the phase generator circuit 107 controls the closing of the third and fourth switches, and the capacitor C CO m is charged to the following value:
  • the comparison circuit 74 sends a signal to the phase generator circuit 107 which controls, for a predetermined duration, the closing of the first and second switches and the opening of the third and fourth switches.
  • the new charge of capacitor C CO m becomes equal to:
  • the output output voltage V out is modified and the amplifier 62 continues to integrate the current I from the new value of its output voltage V aut .
  • the predetermined duration is set so that the charge of the capacitor C CO m can be transferred into the capacitor 64 so as to modify the output voltage V out .
  • the capacitor C CO m is disconnected from the integration node E and the capacitor C CO m is charged.
  • the behavior of the output voltage V aut can therefore be analogous to that described with reference to Figures 4a and 4b, that is to say with several growth phases interspersed by phases of change of the output voltage V aut before the amplifier 62 enters the saturation phase.
  • the output voltage V aut may exhibit a decreasing behavior over time with a punctual increase of the output voltage V out by the switched capacitor circuit 105a before reaching the low saturation voltage of the amplifier 62. .
  • the phase generator circuit 107 controls the switches.
  • other logic circuits may be used to control the switches based on the comparison circuit 74 without changing the invention.
  • a buffer and a logic inverter may be arranged at the output of the comparison circuit 74 to directly control the switches.
  • the device of FIG. 5 has high VH and low VV voltages used by the switched capacitor circuit 105a.
  • the high Vh and low VV voltages can be generated by follower, inverter or any other voltage generating assembly.
  • the two voltage generating assemblies may exhibit different behaviors because the low voltage generator VI is used to charge the capacitor C CO m, while the high voltage generator V H is used during the charge transfer. It is therefore preferable for the high voltage generator Vh to have the lowest possible settling time, unlike the low voltage generator VI, which can charge the capacitor C CO m for a much longer time without reducing the reading dynamics. .
  • the two voltage generating assemblies are configured to supply the low voltages VI and high Vh of all the integration devices of a column.
  • decoupling capacitors are provided on the low voltage VI and high VH when the load of the amplifiers is important.
  • FIG. 6 illustrates a second embodiment of the invention in which the switched capacitor circuit 105b comprises:
  • a first controlled switch h connected between the low voltage VI and the first terminal of a first capacitor C CO mi;
  • a second controlled switch h connected between the constant voltage VBUS and a second terminal of the first capacitor C CO mi; a third controlled switch h connected between the high voltage Vh and the first terminal of the first capacitor C CO mi;
  • a fifth controlled switch h connected between the high voltage Vh and a first terminal of a second capacitor C CO m2;
  • the first, second, fifth and eighth switches are controlled analogously and contrary to the control of the third, fourth, sixth and seventh switches.
  • the first, second, fifth and eighth switches are directly controlled by a first signal of the phase generator circuit 107, while the third, fourth, sixth and seventh switches are controlled by a second complementary signal of the phase generator circuit 107. .
  • first, second, fifth and eighth switches which have the same state, are open while the third, fourth, sixth and seventh switches, which have the same state, are closed and vice versa.
  • the embodiment of FIG. 6 always comprises a capacitor connected to the integration node E.
  • a capacitor C.sub.CO.sub.i mi, C.sub.CO.sub.2 m2 previously charged is connected to the node of FIG. integration E, the charges of this capacitor are transferred to the capacitor 64. Following this phase of charge transfer, the connection of the capacitor on the integration node E has no impact on the integrator assembly.
  • the operating equations of this second embodiment of FIG. 6 are identical to the equations described in relation to the first embodiment of FIG. 5.
  • the charge transfer in the capacitor 64 is performed by a circuit with one or more switched capacitors.
  • a current injection circuit may be used to effect charge transfer, as shown in FIG. 7.
  • the current injection circuit 105c of FIG. 7 comprises a current generator 111 delivering a current I g on the integration node E when a switch 19 is closed.
  • the current generator 111 may be realized by a current mirror arrangement, for example with a PMOS transistor.
  • the switch 19 is controlled by a phase generator circuit 107, similar to the previously described circuit.
  • the comparison circuit 74 detects that the output voltage VOUT is substantially equal to the reference voltage VREF
  • the current generator 111 is connected to the integration node for a predetermined time T.
  • This predetermined time T is clocked by a signal clock in the phase generator circuit 107, and makes it possible to define the quantity of charges transferred in the capacitor 64.
  • the current generator 111 transmits a direct current to the integration node E, thus modifying the charges of the integration capacitor 64.
  • the variation of the output voltage VOUT of the integrator assembly corresponds to the formula next :
  • a current source 112 can be connected to the integration node E to inject a current I c .
  • a first step consists in isolating the CTIA from the current I by opening the switch In.
  • the output V out is variable and depends on the current I.
  • the reset switch Reset is then closed to short-circuit the capacitor 64 and bring the output V out to the voltage VBUS, present on the input e + of the amplifier 62, while the switches b and I 10 are open.
  • the comparator 94 switches, the current source 112 is disconnected from the integration node E by opening the switch ho , and the output value V aut is measured to obtain the value of the high voltage VI.
  • the current source 111 can be replaced by a switched capacitor circuit, such that 5 or 6, as part of a measurement of the voltage variation DV out of one of these arrangements.
  • the current source 111 is connected to the integration node E by closing the switch I 9 for a predetermined time T.
  • the switch I 9 is then opened and the output value V out is measured to get the value of the low voltage V2.
  • AV out is measured by the difference between the high voltage VI reduced by the low voltage V2.
  • a detector for integrating the electric current from a sensitive site for example a bolometer
  • a sensitive site for example a bolometer
  • technical including: access to extended scene dynamics while maintaining a high sensitivity on the part of the image that is transcribable in the nominal electrical dynamics of the CTIA alone, while the linearity of the signal as a function of the flow is maintained unlike some systems logarithmic response for example;
  • the frame frequency (defined by the number of times the whole matrix is read in one second) is kept identical to the usual standards (60Hz for example). In other words, there is no degradation of the information temporal density with respect to some state-of-the-art forms of dynamic extension;
  • the obtained scene information is maintained in temporal coherence, or synchronicity, permanent with the scene.
  • the space of time separating any event on the stage and the formation of the signal usable by the observer or the system using the signal output stream Vaut does not exceed a frame time, unlike all the detectors or systems whose data stream is over-sampled and / or computationally processed after forming the raw signals to obtain the information deemed exploitable with extended dynamic;
  • the invention provides the advantage of not modifying the thermal cycle of the bolometer imposed by the Joule self-heating during the cycle of integration.
  • This characteristic is particularly appreciable as to the stability of the continuous level as a function of ambient thermal operating conditions, in particular when small differences in the temperature of the scene are sought with good temporal stability.
  • the effectiveness of the possible implementation of the detector without Peltier stabilization module (operation called "TEC-less” in English), increasingly common in the field, is therefore retained;
  • parasitic capacitances that represent for example the gates of the connection switches and the connections themselves are an integral part of the integration capacitor and do not add in themselves any interference disturbance.
  • the signal formed at the output therefore does not lose any form of quality as a result of the application of the invention.

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Abstract

Ce dispositif (100a) d'intégration d'un courant électrique (I) reçu sur un nœud d'intégration (E) comporte : - un amplificateur opérationnel (62); - un condensateur d'intégration (64); - un circuit de modification (105a) d'une tension de sortie (V OUT ) de l'amplificateur opérationnel réalisé par un circuit de transfert de charges configuré pour être connecté sur ledit nœud d'intégration et transférer des charges dans ledit condensateur d'intégration; - un circuit de comparaison (74) configuré pour déclencher ledit circuit de modification au moins une fois pendant ladite durée d'intégration (T int ); et - un circuit de mémorisation configuré pour mémoriser ledit nombre de déclenchements survenus pendant ladite durée d'intégration. Le courant électrique reçu est calculé en fonction de ladite tension de sortie ainsi que dudit nombre de déclenchements multiplié par ladite modification de ladite tension de sortie induite par ledit circuit de modification.

Description

DISPOSITIF HAUTE DYNAMIQUE POUR L’INTÉGRATION D’UN COURANT ELECTRIQUE
DOMAINE DE L’INVENTION
L’invention a trait au domaine de l’intégration de courant électrique, notamment celui des intégrateurs comprenant un condensateur connecté en contre-réaction sur un amplificateur opérationnel, et délivrant une tension électrique fonction des charges reçues et stockées dans le condensateur.
L’invention s’applique notamment, mais non exclusivement, au domaine de la détection de rayonnement électromagnétique, et particulièrement celui de l’infrarouge. Elle s’applique plus spécifiquement au domaine de l’imagerie thermique à l’aide de détecteurs matriciels constitués d’une matrice de micro-bolomètres, qu’il s’agisse de l’imagerie classique destinée à former des images thermiques, ou de l’imagerie thermographique destinée à obtenir des mesures de température.
L’invention vise ainsi notamment un intégrateur à haute dynamique de lecture, c’est-à-dire un intégrateur capable de mesurer un courant électrique correspondant à une faible quantité de charges électriques et de mesurer un courant électrique correspondant à une forte quantité de charges électriques.
Notamment, dans le cadre de la détection matricielle, l’invention vise la formation d’images contenant le maximum d’informations utiles, obtenues à partir de scènes présentant une haute dynamique de flux, c'est-à-dire caractérisées par de grands écarts d’énergie émise entre les divers points de la scène, et plus spécialement un écart particulièrement important de température entre zones « froides » et zones « chaudes » en ce qui concerne les détecteurs thermiques, de l’ordre de plusieurs centaines de degrés Celsius.
ETAT DE LA TECHNIQUE
Les développements formulés ci-après s’appuient sur le cas particulier des détecteurs thermiques de type microbolométrique, en ce qu’ils bénéficient particulièrement des avantages procurés par l’invention. Cependant, il convient de préciser que les problématiques exprimées dans ce cadre s’appliquent à tout type de dispositif produisant des charges électriques devant être mesurées. Notamment, ce qui est exposé ci-après s’applique à tous les détecteurs de rayonnement électromagnétique, qu’il s’agisse des détecteurs opérant par exemple dans le domaine visible, ou de détecteurs opérant dans l’infrarouge ou au-delà dans les bandes dites « Terahertz ». De même, l’invention bénéficie aussi bien aux détecteurs sensibles aux ondes électromagnétiques, comme les détecteurs thermiques par exemple de type bolométrique et capacitif, ou à antennes de couplage pour les domaines thermique et Terahertz, qu’aux détecteurs dits quantiques, sensibles aux corpuscules d’énergie électromagnétique parmi lesquels on peut citer les détecteurs opérant dès les bandes X, UV, visible et infrarouge.
Dans le contexte de la présente invention, le terme de « détecteur » peut être entendu comme tout système destiné à produire un signal électrique en relation avec une distribution unitaire, linéaire ou bidimensionnelle d’un phénomène quelconque.
Dans le domaine des détecteurs infrarouges dits « thermiques », il est connu d'utiliser des matrices monodimensionnelles ou bidimensionnelles d’éléments sensibles au rayonnement infrarouge, susceptibles de fonctionner à température ambiante, c'est-à-dire ne nécessitant pas de refroidissement à de très basses températures, contrairement aux dispositifs de détection appelés « détecteurs quantiques », qui eux, nécessitent un fonctionnement à très basse température, typiquement celle de l’azote liquide.
Un détecteur infrarouge thermique utilise traditionnellement la variation d'une grandeur physique d'un matériau approprié dit « thermométrique » ou « bolométrique », en fonction de sa température. Le plus couramment, cette grandeur physique est la résistivité électrique dudit matériau qui varie fortement avec la température. Les éléments sensibles unitaires du détecteur, ou « bolomètres », prennent usuellement la forme de membranes, comprenant chacune une couche en matériau thermométrique, et suspendue au-dessus d’un substrat, généralement réalisé en silicium, via des bras de soutien de résistance thermique élevée, la matrice de membranes suspendues étant usuellement désignée sous le terme de « rétine ». Ces membranes mettent notamment en œuvre une fonction d’absorption du rayonnement infrarouge incident, une fonction de conversion de la puissance du rayonnement absorbé en puissance calorifique, et une fonction thermométrique de conversion de la puissance calorifique produite en une variation de la résistivité du matériau thermométrique, ces fonctions pouvant être mises en œuvre par un ou plusieurs éléments distincts. Par ailleurs, les bras de soutien des membranes sont également conducteurs et connectés à la couche thermométrique de celles-ci. Il est usuellement ménagé dans le substrat au-dessus duquel sont suspendues les membranes, des moyens d’adressage et de polarisation séquentiels des éléments thermométriques des membranes, et des moyens de formation des signaux électriques utilisables en formats vidéo. Ce substrat et les moyens intégrés sont communément désignés par l’expression « circuit de lecture ». Pour compenser la dérive en température du détecteur, une solution généralement mise en œuvre est la disposition, dans le circuit électronique de formation du signal en relation avec la température des bolomètres d’imagerie (ainsi nommés car sensibles au rayonnement électromagnétique incident), d’un élément de compensation de température du plan focal ( TPF) lui-même bolométrique, c'est-à-dire dont le comportement électrique suit la température du substrat, mais reste essentiellement insensible au rayonnement. Ce résultat est obtenu par exemple au moyen de structures bolométriques dotées par construction d’une faible résistance thermique vers le substrat, et/ou en masquant ces structures derrière un écran opaque au rayonnement thermique. La mise en œuvre de ces éléments de compensation offre par ailleurs l’avantage d’éliminer l’essentiel du courant dit de mode commun issu des bolomètres d’imagerie ou « actifs ».
La figure 1 est un schéma électrique d’un détecteur bolométrique 10 sans régulation de température, ou détecteur « TECless », de l’état de la technique, comprenant une structure de compensation du mode commun. La figure 2 est un schéma électrique d’un circuit mis en œuvre pour former un signal de lecture d’un bolomètre du détecteur compensé du mode commun. Un tel détecteur est par exemple décrit dans le document : « Uncooled amorphous Silicon technology enhancement for 25mhi pixel pitch achievement » ; E. Mottin et al, Infrared Technology and Application XXVIII, SPIE, vol. 4820E.
Le détecteur 10 comprend une matrice bidimensionnelle 12 d’éléments unitaires de détection bolométriques 14 identiques, ou « pixels », comprenant chacun un bolomètre résistif sensible 16 sous la forme d’une membrane suspendue au-dessus d’un substrat, tel que décrit précédemment, et de résistance électrique Rac.
Chaque bolomètre 16 est connecté par l’une de ses bornes à une tension constante VDET, notamment la masse du détecteur 10, et par l’autre de ses bornes à un transistor MOS de polarisation 18 fonctionnant en régime saturé, par exemple un transistor NMOS, réglant la tension Vac aux bornes du bolomètre 16 au moyen d’une tension de commande de grille GAC.
Si A désigne le nœud correspondant à la source du MOS 18 et si VA est la tension à ce nœud, qui dépend de la tension de grille GAC, la tension Vac est alors égale à Vac=VA-VDET. Le pixel 14 comprend également un interrupteur de sélection 20, connecté entre le transistor MOS 18 et un nœud S prévu pour chaque colonne de la matrice 12, et piloté par un signal de commande Select, permettant la sélection du bolomètre 16 pour sa lecture. Le transistor 18 et l’interrupteur 20 sont usuellement formés dans le substrat sous l’emprise de la membrane du bolomètre 16. Les éléments 16 et 18 forment une branche dite de détection. Notamment, les pixels étant identiques et la tension VDET d’une part et la tension GAC d’autre part étant identiques pour tous les pixels, les bolomètres 16 sont donc polarisés en tension sous la même tension Vac. En outre, la tension de grille GAC étant constante, la tension Vac est donc également constante.
Le détecteur 10 comporte également, en pied de chaque colonne de la matrice 12, une structure de compensation 22, également usuellement désignée sous le terme de structure « d’ébasage » ou de « skimming ». Comme cela est décrit précédemment, la valeur de la résistance électrique des bolomètres de détection 16 est dictée en grande partie par la température du substrat. Le courant parcourant un bolomètre de détection 16 comporte ainsi une importante composante qui dépend de la température du substrat et est indépendante de la scène observée. La structure de compensation 22 a pour fonction de produire un courant électrique à des fins de compensation partielle ou totale de cette composante.
La structure 22 comporte un bolomètre de compensation 24, de résistance électrique Rcm, rendu insensible au rayonnement incident issu de la scène à observer. Le bolomètre 24 est construit au moyen du même matériau thermométrique que le bolomètre 16, mais présente une très faible résistance thermique vers le substrat. Par exemple :
• les éléments résistifs du bolomètre de compensation 24 sont réalisés directement au contact du substrat, ou
• le bolomètre 24 comporte une membrane similaire à celle des bolomètres de détection 16 suspendue au-dessus du substrat au moyen de structures présentant une résistance thermique très faible, ou encore
• le bolomètre de compensation 24 comprend une membrane et des bras de soutien sensiblement identiques à ceux des bolomètres de détection 16 et un matériau bon conducteur thermique remplit l’espace entre la membrane du bolomètre 24 et le substrat.
La résistance électrique du bolomètre 24 est ainsi essentiellement dictée par la température du substrat, le bolomètre 24 est alors dit « thermalisé » au substrat.
Le bolomètre 24 est connecté à l’une de ses bornes à une tension constante positive VSK, et la structure de compensation 22 comporte en outre un transistor MOS de polarisation 26 fonctionnant en régime saturé, de polarité opposée à celle des transistors 18 des pixels de détection 14, par exemple un transistor PMOS, réglant la tension Vcm aux bornes du bolomètre 24 au moyen d’une tension de commande de grille GCM, et connecté entre l’autre borne du bolomètre de compensation 24 et le nœud S. Si on désigne par B le nœud correspondant au drain du MOS 26 et par VB la tension à ce nœud, la tension Vcm est alors égale à Vcm=VSK-VB. Les éléments 24 et 26 forment une branche dite de compensation commune à chaque colonne.
La valeur du courant de mode commun de compensation est définie par la valeur de la résistance Rcm du bolomètre 24 et des paramètres de polarisation de ce dernier.
Le détecteur 10 comporte également, en pied de chaque colonne de la matrice 12, un intégrateur 28 de type CTIA (pour l’expression anglo-saxonne « Capacitive Trans Impédance Amplifier ») comportant par exemple un amplificateur opérationnel 30 et un unique condensateur 32, de capacité CM fixe, connecté entre l’entrée inverseuse et la sortie de l’amplificateur 30. L’entrée inverseuse et l’entrée non-inverseuse de ce dernier sont par ailleurs connectées respectivement au nœud S et à une tension constante positive VBUS. La tension VBUS constitue ainsi une référence pour les signaux de sortie, et est comprise entre VDET et VSK. Un interrupteur 34, piloté par un signal Reset est également prévu en parallèle du condensateur 32, pour la décharge de celui-ci. Les sorties des CTIA 28 sont, par exemple, connectées à des échantillonneurs-bloqueurs (« Sample and Hold ») 36 respectifs pour la délivrance des tensions Vaut des CTIA en mode multiplexé au moyen d’un multiplexeur 38 vers un ou des amplifïcateur(s) série de sortie 40. Il peut être également intégré en sortie des moyens de numérisation par convertisseurs analogique - numérique ( ADC en anglais).
Le détecteur 10 comprend enfin une unité de séquencement 42 commandant les différents interrupteurs décrits précédemment.
En fonctionnement, la matrice 12 est lue ligne par ligne. Pour lire une ligne de la matrice 12, les interrupteurs 20 de la ligne de pixels 14 sont fermés et les interrupteurs 20 des autres lignes sont ouverts. La lecture successive de l’ensemble des lignes de la matrice 12 constitue une trame.
Pour la lecture d’un bolomètre 16 d’une ligne de la matrice 12 sélectionnée pour la lecture, après une phase de décharge des condensateurs des CTIA en pied de colonne, réalisée par la fermeture des interrupteurs 34 au moyen du signal Reset suivi de leur ouverture, il est ainsi obtenu un circuit tel que représenté sur la figure 2 pour chaque pixel de la ligne en cours de lecture.
Un courant Iac circule dans le bolomètre de détection 16 du pixel sous l’effet de sa polarisation en tension par le transistor MOS 18, et un courant Icm circule dans le bolomètre de compensation 24 de la structure de compensation sous l’effet de sa polarisation en tension par le transistor MOS 26. Ces courants sont soustraits l’un de l’autre au niveau du nœud S, et la différence de courants résultante est intégrée par le CTIA 28 pendant une durée d’intégration prédéterminée TM. La tension de sortie Vaut du CTIA 28 représente ainsi une mesure de la variation de la résistance du bolomètre de détection 16 provoquée par le rayonnement incident à détecter, puisque la partie non utile du courant Iac liée à la température du substrat est compensée, au moins en partie, par le courant Icm spécifiquement produit pour reproduire cette partie non utile.
En supposant que les résistances électriques des bolomètres actifs 16 et de compensation 24 ne sont pas modifiées de manière significative lors de leur polarisation par un phénomène d’auto-échauffement, et que le CTIA 28 ne sature pas, la tension de sortie Vont de l’intégrateur à la fin du temps d’intégration T s’exprime par la relation :
Comme cela est connu en soi, un CTIA a une dynamique électrique de sortie, ou dynamique « de lecture », fixe. En dessous d’une première quantité de charges électriques reçue en entrée, le CTIA délivre une tension basse fixe, dite « tension de saturation basse » ( VsatL ). De même, au-dessus d’une seconde quantité de charges électriques reçue en entrée, le CTIA délivre une tension haute fixe dite « tension de saturation haute » ( VsatH ). La relation (1) exprime le comportement linéaire du CTIA, lorsque celui-ci reçoit une quantité de charges électriques supérieure à la première quantité de charges électrique, et inférieure à la seconde quantité de charges électriques. La dynamique de lecture est essentiellement fixée par la valeur de la capacité CM du condensateur 32. Notamment, lorsque cette capacité est fixe, c’est-à-dire constante dans le temps, la dynamique de lecture du CTIA est également fixe.
Par convention, dans le cadre de l’invention, les tensions de saturation basse VsatL et haute VsatH sont les limites entre lesquelles le CTIA fournit une sortie considérée comme linéaire, même s’il est en général capable de fournir des tensions plus basses ou plus élevées que ces bornes.
Par ailleurs, la capacité du condensateur d’intégration détermine aussi la sensibilité, ou plus exactement la réponse (plus connue sous le terme anglais de « responsivity ») du détecteur. La réponse d’un détecteur est définie par la variation du signal de sortie Vaut en relation avec la variation du signal d’entrée (la température de scène Tscène ), soit dVout/dTscène. La dynamique observable de la scène, ou « dynamique de scène » est quant à elle définie par l’écart maximal de températures dans une scène n’ entraînant aucune saturation des signaux en sortie des CTIA, ou, dit autrement, la différence entre la plus haute température n’induisant pas de saturation haute des CTIA et la plus faible des températures n’induisant pas la saturation basse des CTIA. La sensibilité (réponse) d’un détecteur est par conséquent l’aptitude de ce dernier à détecter les détails d’une scène, alors que la dynamique de scène du détecteur est son aptitude à transcrire sans distorsion de très larges variations de températures dans une scène. Il est ainsi difficile d’optimiser simultanément ces deux grandeurs contradictoires avec une capacité du condensateur d’intégration fixe.
Pour résoudre ce problème, il est connu du document EP 3 140 906 d’utiliser un retournement du condensateur d’intégration pendant la durée d’intégration Tint de sorte à modifier la tension de sortie VOUT et étendre la dynamique de lecture du CTIA. Un exemple d’implémentation de ce document est décrit en référence à la figure 3 de l’état de la technique.
Cette figure décrit un dispositif d’intégration 60 comportant un intégrateur de type CTIA comprenant un amplificateur opérationnel 62 et un unique condensateur 64, de capacité O,,, fixe, connecté entre l’entrée inverseuse (-) et la sortie de l’amplificateur 62. L’entrée non- inverseuse (+) de ce dernier est connectée à une tension positive et constante VBUS et l’entrée inverseuse (-) est connectée au nœud d’entrée ou d’intégration E par lequel circule un courant électrique I à intégrer.
Un interrupteur 66, piloté par un signal HDraz, est également prévu en parallèle du condensateur 64, pour la décharge de celui-ci, et donc sa « remise à zéro ». Le dispositif 60 est complété d’un échantillonneur bloqueur 68 connecté à la sortie de l’amplificateur opérationnel 62 pour échantillonner et bloquer la tension Vaut en sortie de ce dernier.
Outre l’étage intégrateur CTIA, le dispositif 60 comporte une circuiterie 70 d’extension automatique de la dynamique de lecture du seul CTIA 62, 64. Cette circuiterie 70 comprend :
- un circuit 72 inversant le sens de la connexion du condensateur 64 aux bornes de l’amplificateur opérationnel 62 sur réception d’un signal de commande 77D[2:0] ;
un circuit de comparaison 74 détectant une condition de commutation du condensateur 64 en fonction de la tension Vout en sortie de l’amplificateur 62 et générant le signal de commande HD\2:0] ; et
un circuit 76 mémorisant le nombre de commutations du condensateur 64. Le circuit de commutation 72 comprend :
un premier interrupteur 78, piloté par un signal HDinv, connecté entre l’entrée inverseuse (-) de l’amplificateur 62 et une première borne 80 du condensateur 64 ;
un second interrupteur 82, piloté par un signal HDinv, connecté entre la sortie 84 de l’amplificateur 62 et une seconde borne 86 du condensateur 64 ;
un troisième interrupteur 88, piloté par un signal HDinv, connecté entre l’entrée inverseuse (-) de l’amplificateur 62 et la seconde borne 86 du condensateur 64 ;
un quatrième interrupteur 90, piloté par un signal HDinv, connecté entre la sortie 86 de l’amplificateur 62 et la première borne 80 du condensateur 64 ; et
un générateur de phase 92 recevant le signal de commande HD\2:0] et produisant les signaux de commande HDinv et HDinv en fonction de celui-ci.
Notamment, les signaux HDinv et HDinv sont en opposition de phase. Le basculement du signal HDinv, et donc du signal HDinv, provoque par conséquent l’inversion de l’état de connexion du condensateur 64, c’est-à-dire sa commutation.
Le circuit de comparaison 74 comporte, quant à lui :
- un comparateur 94 recevant, sur une première borne (+), la tension Vaut en sortie de l’amplificateur 62 et, sur une seconde borne (-), une tension de référence VREF supérieure à la tension VBUS et inférieure ou égale à la tension de saturation haute VsatH du CTIA. Le comparateur 94 produit en sortie une tension Sœmp ayant une première valeur lorsque la tension Vaut est inférieure à la tension VREF, et ayant une seconde valeur lorsque la tension Vaut est supérieure ou égale à la tension VREF. Notamment, le basculement de la tension SCOmp depuis la première valeur sur la seconde valeur signifie que la tension Vaut est croissante et vient de franchir la tension de référence VREF ;
- un compteur binaire 96, dont l’entrée de comptage est connectée à la sortie du comparateur 94.
Enfin, le dispositif d’intégration 60 comprend un circuit « d’autozéro » 98 connecté sur l’entrée inverseuse (-) de l’amplificateur 62, afin d’annuler l’offset de l’amplificateur 62 et le bruit basse fréquence de celui-ci d’une manière connue en soi, et par exemple décrite dans le document IEEE journal of solid-state circuits, vol sc-20, n°3, juin 1985.
Le fonctionnement du dispositif 60 va à présent être décrit en relation avec les figures 4a et 4b de l’état de la technique.
Avant de commencer une phase d’intégration d’un courant électrique /, les signaux HDraz et HDinv sont activés à l’état haut par le générateur 92. La fermeture de l’interrupteur 66 décharge le condensateur 64, et suite à cette mise à zéro, la tension de sortie Vout est égale à VBUS. La tension VREF étant supérieure à la tension VBUS, la sortie du comparateur 94 est donc réglée à sa valeur la plus faible. Durant cette phase d’initialisation, pendant laquelle le signal HDraz est activé à l’état haut, le système d’autozéro 98 est également mis en œuvre.
La commande RAZ est ensuite relâchée, le générateur 92 déclenche l’ouverture de l’interrupteur 66 et conserve l’état des signaux HDinv et HDinv. L’ouverture de l’interrupteur 66 marque ainsi le début de la phase d’intégration du courant / reçu en entrée, le système d’autozéro 98 est actif pour soustraire l’offset en entrée de l’amplificateur 62 durant toute la phase d’intégration. Le générateur 92 et l’interrupteur 66 forment ainsi un circuit d’initialisation du dispositif qui détermine l’instant du début de la période d’intégration à partir du front descendant du signal RAZ jusqu’au front montant du signal RAZ qui marque l’instant final de la période d’intégration. Du fait de l’intégration, la tension Vout en sortie de l’amplificateur 62 augmente depuis la valeur VBUS.
Lorsque, au cours de le la phase d’intégration, la tension de sortie Vaut atteint ou dépasse la valeur VREF, la sortie SCOMP du comparateur 94 change d’état, lequel propage l’état haut en sortie du comparateur en entrée de l’horloge du compteur binaire 96, ce qui active alors le bit de poids faible HDO à 1. On a alors //D[2:0] = 001.
Le basculement d’un bit du signal / D[2:0] de l’état bas à l’état haut est détecté par le générateur de phase 92. En réponse, ce dernier bascule les signaux de commande HDinv et HDinv respectivement sur l’état bas et l’état haut. Il en résulte la commutation des connexions du condensateur 64 entre l’amplificateur 62 et le circuit autozéro 98.
Au moment où la condition Vout = VREF est remplie, la quantité de charges électriques Q stockée dans le condensateur 64 est égale à :
Q = CM . ( VREF - VBUS) (2)
Après la commutation du condensateur 64, la charge Q aux bornes du CTIA est de polarité inverse par rapport à celle présentée avant la commutation, de sorte que la sortie de l’amplificateur 62 est égale à :
Vout=2. VBUS-VREF (3) La sortie du comparateur 94 bascule alors à l’état bas puisque la tension Vout est strictement inférieure à la tension de référence VREF. La commutation du condensateur 64 ramène ainsi la sortie de l’amplificateur 62 à un niveau plus bas.
Au-delà de cet instant, la phase d’intégration se poursuit, la sortie de l’amplificateur 62 reprenant sa croissance dans la dynamique linéaire de lecture, sans aucune perte d’information.
Si la sortie Vaut de l’amplificateur 62 atteint ou dépasse à nouveau la valeur VREF avant la fin de l’intégration, la sortie SCOMP du comparateur 94 change encore de polarité et incrémente une nouvelle fois le compteur 96, et ainsi de suite.
Une fois la durée d’intégration Tmt écoulée, la tension de sortie Vaut (Ti„t) est échantillonnée et bloquée dans l’échantillonneur-bloqueur 68 par l’envoi d’une impulsion pour le signal FSH tandis que les valeurs binaires du signal HD[ 2:0] sont également stockées dans un étage mémoire de type « latch » 76 sur réception de l’impulsion du même signal FSH. Le dispositif 60 délivre ainsi, à l’issue d’une phase d’intégration, un signal HDSH [2: 0] représentant le nombre de commutations du condensateur 64 ainsi que la tension VoutSH égale à la tension en sortie d’amplificateur 62.
Au final, la tension totale aux charges électriques intégrées par le CTIA 62, 64 pendant la phase d’intégration est donc égale à : yl 1 = VoutSH + 2- conv1Q(HDSH [2: 0]) x ( VREF - VBUS ) (4) où conv10(HDSH[2: 0]) est la conversion en valeur décimale de HDsh [ 2: 0], c’est-à-dire le nombre de commutations du condensateur.
La dynamique de lecture équivalente peut donc être augmentée de manière automatique de la valeur 2. (2"). {VREF -VBUS), ou autrement dit multipliée par 2", où n est le nombre de bits du compteur binaire 96, ce qui peut correspondre à une dynamique beaucoup plus élevée que celle d’un CTIA classique, suivant la valeur maximale du compteur binaire utilisé et la valeur de la tension de référence VREF.
Ce dispositif permet d’obtenir une extension automatique et autonome de la dynamique de lecture du CTIA en fonction de la quantité de charges électriques reçues, sans modification de la sensibilité de la chaîne de formation du signal, en particulier de la valeur du condensateur et du temps d’intégration. Lorsque la tension en sortie du CTIA atteint la tension de référence, le condensateur est commuté sans être déchargé. Les charges électriques conservées définissent, suite à la commutation, une nouvelle tension en sortie du CTIA, inférieure (lorsque la tension de sortie est croissante) à celle avant commutation, à partir de laquelle l’intégration se poursuit. Le signal utile en sortie est déterminé en fonction du nombre de commutations, du décrément (ou incrément) de tension produit par une commutation, et optionnellement de la tension en sortie du CTIA à la fin du temps d’intégration.
Cependant, ce dispositif présente des bruits parasites lors des commutations du condensateur d’intégration qui sont visibles sur la tension de sortie.
Dans un autre domaine technique distinct, le document WO 2017/135815 propose un montage électronique de type « convertisseur analogique numérique » dans lequel la tension d'entrée à convertir peut être comprise dans une plage de tension plus importante que la plage de tension du convertisseur. Par exemple, la plage de tension d'entrée peut être comprise entre - 10 et + 10 V, alors que le convertisseur analogique numérique n'est capable de convertir que des tensions entre - 2,5 et + 2,5 V.
Pour permettre au convertisseur analogique numérique de convertir toute la tension en entrée du montage, un transfert de charges est réalisé dans un condensateur monté en contre-réaction sur l’amplificateur opérationnel, de sorte à changer la tension d’entrée lorsque la tension de sortie de l’amplificateur opérationnel atteint une valeur seuil. En comptant les transferts de charges effectués pour modifier la tension en entrée de l’amplificateur opérationnel, il est possible d'utiliser un convertisseur analogique numérique associé au comptage des transferts de charges pour convertir une grande plage de tension d'entrée en utilisant un convertisseur analogique numérique avec une plus faible plage de fonctionnement.
Ainsi, le montage du document WO 2017/135815 vise à augmenter la dynamique en entrée du circuit. Au contraire, l’invention vise à augmenter la dynamique en sortie du circuit en intégrant un courant d'entrée sur une plage de tension de sortie plus importante que la plage de sortie disponible sur l’amplificateur opérationnel. Outre cette différence majeure, le document WO 2017/135815 propose de convertir une tension alors que l'invention vise à intégrer un courant. Ainsi, le document WO 2017/135815 ne comporte pas un montage intégrateur mais uniquement un montage amplificateur.
Le problème technique de l’invention consiste à obtenir un dispositif d’intégration d’un courant électrique reçu sur un nœud d’intégration présentant une dynamique de lecture étendue sans compromettre la sensibilité du système, tout en limitant le bruit dans le signal final délivré. EXPOSE DE L’INVENTION
Afin de résoudre ce problème, l’invention propose de remplacer le mécanisme de retournement du condensateur d’intégration par un circuit permettant un transfert de charges dans le condensateur d’intégration.
A cet effet, l’invention concerne tout d’abord un dispositif d’intégration d’un courant électrique reçu sur un nœud d’intégration pendant une durée d’intégration, ledit dispositif comportant :
un amplificateur opérationnel présentant deux entrées et une sortie ; une première entrée étant connectée audit nœud d’intégration et une seconde entrée étant portée à une tension constante ;
un condensateur d’intégration connecté entre ladite première entrée et ladite sortie dudit amplificateur opérationnel ; ladite sortie délivrant une tension de sortie qui varie en fonction de l’évolution des quantités de charges dans ledit condensateur d’intégration ; un circuit de modification de ladite tension de sortie ;
un circuit de comparaison configuré pour déclencher ledit circuit de modification au moins une fois pendant ladite durée d’intégration lorsque ladite tension de sortie est sensiblement égale à une tension de référence ; et
un circuit de mémorisation configuré pour mémoriser ledit nombre de déclenchements survenus pendant ladite durée d’intégration.
Ledit courant électrique reçu sur ledit nœud d’intégration est calculé en fonction de ladite tension de sortie ainsi que dudit nombre de déclenchements multiplié par ladite modification de ladite tension de sortie induite par ledit circuit de modification.
L’invention se caractérise en ce que le circuit de modification de la tension de sortie est réalisé par un circuit de transfert de charges, configuré pour être connecté sur ledit nœud d’intégration et pour transférer des charges dans ledit condensateur d’intégration lorsque le circuit de comparaison détecte que ladite tension de sortie est sensiblement égale à ladite tension de référence.
L’injection de charges dans ledit condensateur d’intégration permet de modifier la tension de sortie, et ainsi, d’étendre la dynamique de lecture sans compromettre la sensibilité du système, tout en limitant le bruit dans le signal final délivré.
En outre, contrairement à l’état de la technique dans lequel le condensateur d’intégration est retourné par des interrupteurs commandés, l’invention permet d’utiliser un circuit d’intégration dans lequel le condensateur d’intégration est connecté en permanence à l’amplificateur opérationnel. Ce faisant, l’invention permet de limiter les bruits du signal final délivré inhérents aux multiples commutations des interrupteurs.
Selon l’invention, dans la caractéristique selon laquelle le circuit de comparaison détecte que ladite tension de sortie est sensiblement égale à ladite tension de référence, le terme « sensiblement » fait référence aux incertitudes de mesure du circuit réalisant la comparaison.
Selon un mode de réalisation, le circuit de modification correspond à un circuit à au moins un condensateur commuté comportant :
des moyens de charge dudit au moins un condensateur commuté configurés pour charger ledit au moins un condensateur commuté lorsque ledit circuit de comparaison ne détecte pas que ladite tension de sortie est sensiblement égale à ladite tension de référence ; et des moyens de décharge dudit au moins un condensateur commuté configurés pour connecter ledit au moins un condensateur commuté sur ledit nœud d’intégration lorsque ledit circuit de comparaison détecte que ladite tension de sortie est sensiblement égale à ladite tension de référence.
Contre toute attente, les inventeurs ont constaté qu’un simple circuit à condensateur commuté ne modifie pas le comportement complexe d’un montage intégrateur lors du transfert de charges dans le condensateur d’intégration. Un circuit à condensateur commuté est également connu sous le terme « circuit à capacité commutée ». Ce circuit à condensateur commuté comporte une phase de charge du condensateur commuté et une phase de transfert des charges du condensateur commuté dans le condensateur d’intégration. Lors de la phase de charge du condensateur, ce condensateur doit être déconnecté du nœud d’intégration. Lors du transfert de charges, le condensateur doit être connecté sur le nœud d’intégration. En outre, lorsque le transfert de charges est réalisé, le condensateur peut être maintenu connecté sur le nœud d’intégration sans changer le comportement du CTIA.
Ainsi, ce mode de réalisation permet d’utiliser le fonctionnement d’un circuit à condensateur commuté pour transférer efficacement les charges nécessaires pour modifier les charges du condensateur d’intégration et, ainsi, pour modifier la tension de sortie sans dégrader le comportement du CTIA.
Selon un mode de réalisation, le circuit de modification correspond à un circuit à un condensateur commuté, ledit circuit de modification comportant :
un premier interrupteur commandé connecté entre une tension basse et une première borne dudit condensateur commuté ;
un second interrupteur commandé connecté entre ladite tension constante et une seconde borne dudit condensateur commuté ; un troisième interrupteur commandé connecté entre une tension haute et ladite première borne dudit condensateur commuté ; et
un quatrième interrupteur commandé connecté entre ledit nœud d’intégration et ladite seconde borne dudit condensateur commuté ;
lesdits premier et second interrupteurs étant commandés lorsque ledit circuit de comparaison ne détecte pas que ladite tension de sortie est sensiblement égale à ladite tension de référence de sorte à charger ledit condensateur commuté à une valeur de tension correspondant à ladite tension basse diminuée de ladite tension constante ;
lesdits troisième et quatrième interrupteurs étant commandés lorsque ledit circuit de comparaison détecte que ladite tension de sortie est sensiblement égale à ladite tension de référence de sorte à réaliser un transfert de charges dudit condensateur commuté dans ledit condensateur d’intégration.
Ce mode de réalisation permet d’utiliser un seul condensateur supplémentaire par dispositif d’intégration pour transférer les charges nécessaires à la modification de la tension de sortie.
Dans ce mode de réalisation, le CTIA doit gérer une variation de charges à son entrée car la connexion du condensateur commuté sur le nœud d’intégration modifie la charge en entrée du CTIA comparativement à la phase dans laquelle le condensateur commuté n’est pas connecté sur le CTIA.
Pour résoudre ce problème, selon un mode de réalisation, le circuit de modification correspond à un circuit à deux condensateurs commutés, ledit circuit de modification comportant :
un premier interrupteur commandé connecté entre une tension basse et une première borne d’un premier condensateur commuté ;
un second interrupteur commandé connecté entre ladite tension constante et une seconde borne dudit premier condensateur commuté ;
un troisième interrupteur commandé connecté entre une tension haute et ladite première borne dudit premier condensateur commuté ;
un quatrième interrupteur commandé connecté entre ledit nœud d’intégration et ladite seconde borne dudit premier condensateur commuté ;
un cinquième interrupteur commandé connecté entre ladite tension haute et une première borne d’un second condensateur commuté ;
un sixième interrupteur commandé connecté entre ladite tension basse et ladite première borne dudit second condensateur commuté ;
un septième interrupteur commandé connecté entre ladite tension constante et une seconde borne dudit second condensateur commuté ; et un huitième interrupteur commandé connecté entre ledit nœud d’intégration et ladite seconde borne dudit second condensateur commuté ;
lesdits premier, second, cinquième et huitième interrupteurs étant commandés lorsque ledit circuit de comparaison ne détecte pas que ladite tension de sortie est sensiblement égale à ladite tension de référence de sorte à charger ledit premier condensateur commuté et à réaliser un transfert de charges dudit second condensateur commuté dans ledit condensateur d’intégration;
lesdits troisième, quatrième, sixième et septième interrupteurs étant commandés lorsque ledit circuit de comparaison détecte que ladite tension de sortie est sensiblement égale à ladite tension de référence de sorte à charger ledit second condensateur commuté et à réaliser un transfert de charges dudit premier condensateur commuté dans ledit condensateur d’intégration.
Ce mode de réalisation permet de limiter les variations de charge en entrée du CTIA car le nœud d’intégration est toujours connecté à l’un ou l’autre des condensateurs commutés.
Lorsqu’un condensateur commuté a réalisé un transfert de charges dans le condensateur d’intégration, il reste connecté sur le nœud d’intégration pendant que l’autre condensateur commuté est chargé pour être connecté sur le nœud d’intégration lors de la prochaine transition. Ainsi, il n’est pas nécessaire de déconnecter le condensateur commuté qui a réalisé un transfert de charges, ce qui limite les variations de charge sur le CTIA et sur les tensions haute et basse.
Selon un mode de réalisation, lesdits deux condensateurs commutés présentent des valeurs de capacité sensiblement identiques. Ce mode de réalisation permet d’obtenir des variations de charges quasi nulles en entrée du CTIA et sur les tensions haute et basse.
En ce qui concerne les tensions haute et basse, elles doivent répondre à des contraintes distinctes, car la tension basse doit charger le condensateur commuté alors que la tension haute doit permettre le transfert de charges du condensateur commuté sur le condensateur d’intégration.
Selon un mode de réalisation, le dispositif d’intégration comporte un générateur de ladite tension basse comportant un temps de stabilisation supérieur au temps de stabilisation d’un générateur de ladite tension haute. Pour permettre un transfert de charges efficace, il est préférable que le temps de stabilisation du générateur de la tension haute soit le plus faible possible. Au contraire, le temps de stabilisation du générateur de la tension basse peut être plus élevé car le temps de charge du condensateur commuté est plus important que le temps de transfert de charges.
Selon un mode de réalisation, ledit générateur de la tension haute et ledit générateur de la tension basse sont configurés pour alimenter lesdites tensions basse et haute de plusieurs dispositifs d’intégration.
Ce mode de réalisation permet de mutualiser le circuit de génération des tensions basse et haute pour plusieurs dispositifs d’intégration, par exemple dans le cadre de l’utilisation d’un réseau matriciel comportant des lignes et des colonnes avec des dispositifs d’intégration mutualisés pour chaque colonne ou pour chaque ligne.
Selon un mode de réalisation, ledit générateur de la tension haute et/ou ledit générateur de la tension basse comportent au moins un condensateur de découplage de la tension haute et/ou de la tension basse.
Ce mode de réalisation permet d’améliorer le temps de stabilisation du générateur en utilisant des condensateurs de découplage avec des valeurs importantes, par exemple comprises entre lOpF et lOOpF.
Selon un mode de réalisation, le circuit de modification correspond à un circuit d’injection de courant comportant un générateur de courant et un interrupteur connecté entre ledit générateur de courant et ledit nœud d’intégration ; ledit interrupteur étant commandé par ledit circuit de comparaison de sorte à connecter ledit générateur de courant sur ledit nœud d’intégration lorsque ledit circuit de comparaison détecte que ladite tension de sortie est sensiblement égale à ladite tension de référence.
Contre toute attente, les inventeurs ont constaté qu’un générateur de courant ne modifie pas le comportement complexe d’un montage intégrateur lors du transfert de charges dans ledit condensateur d’intégration.
Ainsi, ce mode de réalisation permet d’utiliser un simple générateur de courant pour transférer efficacement les charges nécessaires pour modifier la tension de sortie sans dégrader le comportement du CTIA. En outre, par rapport à un circuit à condensateur commuté, ce mode de réalisation est très simple à implémenter.
Selon un mode de réalisation, le générateur de courant est réalisé par un montage en miroir de courant.
Ce mode de réalisation permet d’adapter l’impédance de sortie du générateur de courant pour limiter les perturbations du CTIA.
L’invention a également pour objet un système de détection de rayonnement électromagnétique comprenant :
- un élément de détection produisant sur une borne de sortie un courant électrique en fonction du rayonnement électromagnétique ; et
- un dispositif du type décrit ci-dessus, la première borne d’entrée de l’amplificateur opérationnel étant apte à être connectée à la borne de sortie de l’élément de détection pour l’intégration du courant produit par l’élément de détection.
Notamment, l’élément de détection comprend :
une branche de détection, comprenant un bolomètre de détection ayant une membrane suspendue au-dessus d’un substrat et un circuit de polarisation pour régler la tension aux bornes du bolomètre de détection en fonction d’une consigne de tension ;
une branche de compensation, comprenant un bolomètre de compensation porté sensiblement à la température du substrat, et un circuit de polarisation pour régler la tension aux bornes du bolomètre de compensation en fonction d’une consigne de tension ; et des moyens pour former la différence entre le courant parcourant le bolomètre de détection et le courant parcourant le bolomètre de compensation de manière à former le courant électrique à intégrer.
BREVE DESCRIPTION DES FIGURES
L’invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d’exemple, et réalisée en relation avec les dessins annexés, dans lesquels des références identiques désignent des éléments identiques ou analogues, et dans lesquels : la figure 1 est un schéma électrique d’un détecteur bolométrique infrarouge de l’état de la technique comportant des intégrateurs de type CTIA pour la mesure des courants produits par les éléments de détection ;
la figure 2 est un schéma électrique illustrant la lecture d’un bolomètre sensible du détecteur de la figure 1 à l’aide d’une structure de compensation ; la figure 3 est un schéma électrique d’un dispositif d’intégration de courant électrique optimisé de l’état de la technique ;
la figure 4 est un chronogramme illustrant le signal de sortie de l’étage d’intégration et le signal de remise à zéro du dispositif de la figure 3 ;
la figure 5 est un schéma électrique d’un dispositif d’intégration de courant électrique selon un premier mode de réalisation de l’invention ;
la figure 6 est un schéma électrique d’un dispositif d’intégration de courant électrique selon un second mode de réalisation de l’invention ;
la figure 7 est un schéma électrique d’un dispositif d’intégration de courant électrique selon un troisième mode de réalisation de l’invention ;
la figure 8 est un schéma électrique du dispositif d’intégration de la figure 7 dans une phase de calibration ;
la figure 9 est un chronogramme illustrant les différents signaux utilisés pour réaliser la calibration du dispositif d’intégration de la figure 7.
DESCRIPTION DETAILLEE DE L’INVENTION
L’invention concerne un dispositif d’intégration présentant une dynamique augmentée en utilisant le principe décrit en référence à la figure 3, dans lequel le renversement du condensateur d’intégration 64 est remplacé par un circuit de transfert de charges dans le condensateur d’intégration 64.
Les figures 5 et 6 illustrent deux modes de réalisation dans lesquels le transfert de charges est obtenu par la connexion d’un condensateur chargé sur le nœud d’intégration, alors que la figure 7 illustre un mode de réalisation dans lequel le transfert de charges est obtenu par l’injection d’un courant sur le nœud d’intégration E.
Dans le cas de la figure 5, un dispositif d’intégration 100a comporte un intégrateur de type CTIA comprenant un amplificateur opérationnel 62 et un condensateur 64, de capacité Cmt fixe, connecté entre l’entrée inverseuse e et la sortie de l’amplificateur 62. L’entrée non- inverseuse e de ce dernier est connectée à une tension positive et constante VBUS, et l’entrée inverseuse e- est connectée au nœud d’entrée ou d’intégration E par lequel circule un courant électrique I à intégrer. Un interrupteur RAZ est prévu en parallèle du condensateur 64, pour la décharge de celui-ci, et donc sa « remise à zéro ».
Le dispositif 100a est préférentiellement complété d’un échantillonneur bloqueur (non représenté), connecté à la sortie de l’amplificateur opérationnel 62 pour échantillonner et bloquer la tension Vaut en sortie de ce dernier. Outre l’étage intégrateur CTIA, le dispositif 100a est complété par des moyens d’extension automatique de la dynamique de lecture du seul CTIA 62, 64 comportant :
un circuit à condensateur commuté 105a pouvant être connecté sur le nœud d’intégration E pour réaliser un transfert de charges dans le condensateur 64 ;
un circuit de comparaison 74 détectant une condition de transfert de charges dans le condensateur 64 en fonction de la tension Vaut en sortie de l’amplificateur 62 ;
un circuit générateur de phases 107 permettant de commander le circuit à condensateur commuté 105a en fonction du circuit de comparaison ; et
- un circuit, non représenté, mémorisant le nombre d’injections sur le nœud d’intégration E.
Le circuit à condensateur commuté 105a comprend :
un condensateur C com ?
un premier interrupteur commandé h connecté entre une tension basse VI et une première borne du condensateur C com ?
un second interrupteur commandé h connecté entre une tension constante VBUS et une seconde borne du condensateur C com ?
un troisième interrupteur commandé h connecté entre une tension haute Vh et la première borne du condensateur CCOm ; et
un quatrième interrupteur commandé U connecté entre le nœud d’intégration E et la seconde borne du condensateur C com·
Les premier et second interrupteurs sont commandés de manière analogue et contraire à la commande des troisième et quatrième interrupteurs. Par exemple, tel qu’illustré sur la figure 6, les interrupteurs sont commandés par un circuit générateur de phases 107 non recouvrantes.
A l’aide de ce circuit générateur de phases 107, les premier et second interrupteurs, qui présentent le même état, sont ouverts, alors que les troisième et quatrième interrupteurs, qui présentent le même état, sont fermés et vice versa.
De préférence, le circuit de comparaison 74 comporte un comparateur 94 recevant sur une première borne (+) la tension Vaut en sortie de l’amplificateur 62 et, sur une seconde borne (-) une tension de référence VREF supérieure à la tension VBUS et inférieure ou égale à une tension de saturation haute VsatH du CTIA. Un compteur binaire (non représenté), est connecté à la sortie du comparateur 94 de sorte à compter le nombre de fois que la tension de sortie Vaut ateint la tension de référence VREF. Tant que la tension de sortie Vout est inférieure à la tension de référence VREF, le circuit générateur de phases 107 commande la fermeture des troisième et quatrième interrupteurs, et le condensateur CCOm se charge à la valeur suivante :
Qinit = Ccom (VI - VBUS)
Lorsque la tension de sortie Vaut est égale à la tension de référence VREF, le circuit de comparaison 74 émet un signal au circuit générateur de phases 107 qui commande, pendant une durée prédéterminée, la fermeture des premier et second interrupteurs et l’ouverture des troisième et quatrième interrupteurs. La nouvelle charge du condensateur CCOm devient égale à :
Q final = CCOm (Vh - VBUS)
Ce faisant, la fermeture des premier et second interrupteurs et l’ouverture des troisième et quatrième interrupteurs induisent une variation de charges dans le condensateur Ccom correspondant à l’équation suivante :
AQ = Qfïnal - Qinit = CCOm (Vh - VI)
Cette variation de charge est transmise par l’amplificateur 62 CTIA dans le condensateur d’intégration 64. En sortie de l’amplificateur 62, la variation AVout de la tension de sortie Vaut suit la relation :
D Vout= - Ccom / Cint . (Vh - VI)
En réglant la valeur des tensions haute Vh et basse VI et la valeur de la capacité du condensateur CCOm, il est possible de paramétrer la variation de la tension de sortie Vaut afin que la tension de sortie Vaut soit toujours contenue entre les valeurs de saturation de l’amplificateur 62.
Ainsi, avant que l’amplificateur 62 n’entre dans la phase de saturation, la tension de sortie de sortie Vout est modifiée et l’amplificateur 62 continue à intégrer le courant I à partir de la nouvelle valeur de sa tension de sortie Vaut.
Pour obtenir la valeur finale du courant I intégré par le dispositif 100a, il suffit de mesurer la tension de sortie Vout et d’ajouter une valeur correspondant au nombre de transferts de charges réalisés multiplié par la variation AVout de la tension de sortie Vaut.
La durée prédéterminée est définie de sorte que la charge du condensateur CCOm puisse être transférée dans le condensateur 64 de sorte à modifier la tension de sortie Vout. Suite à cette phase de transfert de charges, le condensateur CCOm est déconnecté du nœud d’intégration E et le condensateur CCOm se charge. Le comportement de la tension de sortie Vaut peut donc être analogue à celui décrit en référence aux figures 4a et 4b, c’est-à-dire avec plusieurs phases de croissance entrecoupées par des phases de modification de la tension de sortie Vaut avant que l’amplificateur 62 entre dans la phase de saturation. En variante, la tension de sortie Vaut peut présenter un comportement décroissant au cours du temps avec une augmentation ponctuelle de la tension de sortie Vout par le circuit à condensateur commuté 105a avant d’atteindre la tension de saturation basse de l’amplificateur 62.
Dans l’exemple de la figure 5, le circuit générateur de phases 107 commande les interrupteurs. En variante, d’autres circuits logiques peuvent être utilisés pour commander les interrupteurs en fonction du circuit de comparaison 74 sans changer l’invention. Par exemple, un buffer et un inverseur logique peuvent être disposés en sortie du circuit de comparaison 74 pour commander directement les interrupteurs.
Le dispositif de la figure 5 présente des tensions haute Vh et basse VI, utilisées par le circuit à condensateur commuté 105a.
Les tensions haute Vh et basse VI peuvent être générées par des montages suiveur, inverseur ou tout autre montage générateur de tension. Les deux montages générateurs de tension peuvent présenter des comportements différents car le générateur de la tension basse VI est utilisé pour charger le condensateur CCOm, alors que le générateur de la tension haute Vh est utilisé lors du transfert des charges. Il est donc préférable que le générateur de la tension haute Vh présente un temps de stabilisation le plus faible possible, contrairement au générateur de la tension basse VI qui peut charger le condensateur CCOm pendant un temps beaucoup plus long sans réduire la dynamique de lecture.
Dans le cadre d’un système global, plusieurs dispositifs d’intégration peuvent être utilisés en parallèle dans un réseau matriciel comportant des lignes et des colonnes.
De préférence, les deux montages générateurs de tension sont configurés pour alimenter les tensions basse VI et haute Vh de l’ensemble des dispositifs d’intégration d’une colonne. De préférence, des condensateurs de découplage sont prévus sur les tensions basse VI et haute Vh lorsque la charge des amplificateurs est importante.
La figure 6 illustre un second mode de réalisation de l’invention dans lequel le circuit à condensateur commuté 105b comprend :
deux condensateurs CCOmi , CCOm2 de valeur sensiblement identique ;
un premier interrupteur commandé h connecté entre la tension basse VI et la première borne d’un premier condensateur CCOmi ;
un second interrupteur commandé h connecté entre la tension constante VBUS et une seconde borne du premier condensateur CCOmi ; un troisième interrupteur commandé h connecté entre la tension haute Vh et la première borne du premier condensateur CCOmi ;
un quatrième interrupteur commandé U connecté entre le nœud d’intégration E et la seconde borne du premier condensateur CCOmi ;
un cinquième interrupteur commandé h connecté entre la tension haute Vh et une première borne d’un second condensateur CCOm2 ;
un sixième interrupteur commandé L·, connecté entre la tension basse VI et la première borne du second condensateur CCOm2 ;
un septième interrupteur commandé b connecté entre la tension constante VBUS et une seconde borne du second condensateur CCOm2 ; et
un huitième interrupteur commandé h connecté entre le nœud d’intégration E et la seconde borne du second condensateur CCOm2.
Les premier, second, cinquième et huitième interrupteurs sont commandés de manière analogue et contraire à la commande des troisième, quatrième, sixième et septième interrupteurs.
Par exemple, les premier, second, cinquième et huitième interrupteurs sont commandés directement par un premier signal du circuit générateur de phases 107, alors que les troisième, quatrième, sixième et septième interrupteurs sont commandés par un second signal complémentaire du circuit générateur de phases 107.
Ainsi, les premier, second, cinquième et huitième interrupteurs, qui présentent le même état, sont ouverts alors que les troisième, quatrième, sixième et septième interrupteurs, qui présentent le même état, sont fermés et vice versa.
Contrairement au mode de réalisation de la figure 5, le mode de réalisation de la figure 6 comporte toujours un condensateur connecté sur le nœud d’intégration E. Lorsqu’un condensateur CCOmi , CCOm2 préalablement chargée est connecté au nœud d’intégration E, les charges de ce condensateur sont transférées au condensateur 64. Suite à cette phase de transfert de charges, la connexion du condensateur sur le nœud d’intégration E n’a pas d’impact sur le montage intégrateur. Ainsi, les équations de fonctionnement de ce second mode de réalisation de la figure 6 sont identiques aux équations décrites en relation avec la premier mode de réalisation de la figure 5.
Dans ces deux modes de réalisation des figures 5 et 6, le transfert de charges dans le condensateur 64 est réalisé par un circuit à une ou plusieurs condensateurs commutés. En variante, un circuit d’injection de courant peut être utilisé pour réaliser le transfert de charges, tel qu’illustré sur la figure 7. Le circuit d’injection de courant 105c de la figure 7 comporte un générateur de courant 111 délivrant un courant Ig sur le nœud d’intégration E lorsqu’un interrupteur 19 est fermé.
Le générateur de courant 111 peut être réalisé par un montage à miroir de courant, par exemple avec un transistor PMOS.
L’interrupteur 19 est commandé par un circuit générateur de phases 107, analogue au circuit précédemment décrit. Lorsque le circuit de comparaison 74 détecte que la tension de sortie VOUT est sensiblement égale à la tension de référence VREF, le générateur de courant 111 est connecté au nœud d’intégration pendant un temps prédéterminé T. Ce temps prédéterminé T est cadencé par un signal d’horloge dans le circuit générateur de phases 107, et permet de définir la quantité de charges transférées dans le condensateur 64. Contrairement aux modes de réalisation précédents, il n’y a pas de limite aux charges pouvant être transférées dans le condensateur 64 et il est particulièrement important de définir précisément ce temps T.
Lorsque l’interrupteur 19 est fermé, le générateur de courant 111 transmet un courant continu sur le nœud d’intégration E, modifiant ainsi les charges du condensateur d’intégration 64. La variation de tension en sortie VOUT du montage intégrateur correspond à la formule suivante :
AVout = Ig .T / Ont
En déterminant les valeurs du temps T et du courant Ig ü est donc possible d’atteindre une variation de tension A Vo t recherchée en sortie Vout du montage intégrateur.
De la même manière que précédemment, pour obtenir la valeur finale du courant /, intégré par le dispositif 100c, il suffît de mesurer la tension de sortie Vout et d’ajouter une valeur correspondant au nombre de transferts de charges réalisés multiplié par la variation AVout de la tension de sortie Vaut.
Compte tenu des tolérances de composants, il peut être recherché de mesurer pratiquement cette variation de tension AVout pour définir avec précision la valeur finale du courant /, intégré par l’un des dispositifs 100a-100c.
Pour réaliser cette mesure, tel qu’illustré sur la figure 8, une source de courant 112 peut être connectée sur le nœud d’intégration E pour injecter un courant Ic.
Tel qu’illustré sur la figure 9, une première étape consiste à isoler le CTIA du courant I en ouvrant l’interrupteur In. A cet instant, la sortie Vout est variable et dépend du courant I. L’interrupteur de remise à zéro RAZ est ensuite fermé pour court-circuiter le condensateur 64 et amener la sortie Vout vers la tension VBUS, présente sur l’entrée e+ de l’amplificateur 62, alors que les interrupteurs b et I10 sont ouverts.
Pour mesurer la tension haute VI, seul l’interrupteur I10 est fermé alors que le signal de remise à zéro RAZ est ouvert. La valeur du courant Ic importe peu, il suffît de dépasser le seuil de commutation du comparateur 94. Ainsi, la tension de sortie Vaut monte progressivement jusqu’au seuil de commutateur du comparateur 94.
Lorsque le comparateur 94 commute, la source de courant 112 est déconnectée du nœud d’intégration E en ouvrant l’interrupteur ho, et la valeur de sortie Vaut est mesurée pour obtenir la valeur de la tension haute VI.
Pour mesurer la tension basse V2, seul l’interrupteur I9 est fermé alors que le signal de remise à zéro RAZ est ouvert. Ainsi, la tension de sortie Vaut descend progressivement jusqu’au seuil de commutation du comparateur 94 sous l’effet de la source de courant 111. En variante, la source de courant 111 peut être remplacée par un circuit à condensateur commuté, tel qu’illustré sur les figures 5 ou 6, dans le cadre d’une mesure de la variation de tension D Vout de l’un de ces montages.
Lorsque le comparateur 94 commute, la source de courant 111 est connectée au nœud d’intégration E en fermant l’interrupteur I9 pendant un temps prédéterminé T. L’interrupteur I9 est ensuite ouvert et la valeur de sortie Vout est mesurée pour obtenir la valeur de la tension basse V2.
La valeur de A Vout est mesurée par la différence entre la tension haute VI diminuée de la tension basse V2.
Dans le cas d’une mesure des variations de tension AVout de plusieurs colonnes successives, il est à noter que la mesure ne devrait pas être réalisée simultanément sur toutes les colonnes, car les variations de l’appel de courant peuvent fausser les mesures. Il est donc nécessaire de mesurer chaque variation de tension AVout de chaque colonne l’une après l’autre.
Pour finir, la valeur de la variation de tension AVout de chaque circuit de lecture est sauvegardée pour calculer la valeur finale de l’intégration.
Il s’ensuit qu’avec la présente invention, un détecteur pour intégrer le courant électrique issu d’un site sensible, par exemple un bolomètre, présente un certain nombre d’avantages par rapport aux circuits de lecture de l’état antérieur de la technique, notamment : l’accès à une dynamique de scène étendue tout en conservant une grande sensibilité sur la partie de l’image qui est transcriptible dans la dynamique électrique nominale du CTIA seule, tandis que la linéarité du signal en fonction du flux est conservée contrairement à certains systèmes à réponse logarithmique par exemple ;
la fréquence trame (définie par le nombre de fois où l’ensemble de la matrice est lue en l’espace d’une seconde) est conservée à l’identique par rapport aux standards habituels (60Hz par exemple). En d’autres termes, il n’y a pas de dégradation de la densité temporelle d’informations par rapport à certaines formes de l’état de l’art en matière d’extension de dynamique ;
l’information de scène obtenue est maintenue en cohérence temporelle, ou synchronicité, permanente avec la scène. En effet, l’espace de temps séparant un évènement quelconque sur la scène et la formation du signal exploitable par l’observateur ou le système exploitant le flux de sortie des signaux Vaut, n’excède pas un temps trame, contrairement à tous les détecteurs ou systèmes, dont le flux de données est sur-échantillonné ou/et traité par calcul après formation des signaux bruts afin d’obtenir l’information réputée exploitable à dynamique étendue ;
- une simplification de l’utilisation du détecteur ; en effet, dans l’état de la technique, l’utilisateur doit généralement lui-même choisir le point de fonctionnement du détecteur en fonction de la gamme des températures de scène observée. En général, pour donner un ordre d’idée, trois points de fonctionnement différents sont nécessaires pour couvrir la dynamique [-40°C ; +1000 °C] sans saturation ;
- par rapport aux méthodes du domaine technique basées sur l’adaptation du temps d’intégration, l’invention procure l’avantage de ne pas modifier le cycle thermique du bolomètre imposé par l’auto-échauffement par effet Joule pendant le cycle d’intégration. Cette caractéristique est particulièrement appréciable quant à la stabilité du niveau continu en fonction des conditions thermiques opératoires ambiantes, en particulier lorsque de petites différences de température de scène sont recherchées avec une bonne stabilité temporelle. L’efficacité de la mise en œuvre éventuelle du détecteur sans module de stabilisation Peltier (opération dite « TEC-less » en anglais), de plus en plus courante dans le domaine, est donc conservée ;
il n’y a pas de bruit de réinitialisation à zéro lors de l’inversion du condensateur d’intégration, comme dans certaines formes de l’art antérieur, car cette dernière n’est jamais vidée, jusqu’après l’instant où le signal Vaut est échantillonné ;
- par ailleurs, les capacités parasites que représentent par exemple les grilles des interrupteurs de connexion et les connexions elles-mêmes font partie intégrante du condensateur d’intégration et n’ajoutent en elles-mêmes aucune perturbation parasite. Le signal formé en sortie ne perd donc aucune forme de qualité par suite de l’application de l’invention.

Claims

REVENDICATIONS
1. Dispositif (l00a-l00c) d’intégration d’un courant électrique ( 1) reçu sur un nœud d’intégration (E) pendant une durée d’intégration (Tint), ledit dispositif (100a- 100c) comportant :
un amplificateur opérationnel (62) présentant deux entrées (e+, e_) et une sortie (s) ; une première entrée (e+, e_) étant connectée audit nœud d’intégration (E) et une seconde entrée (e+, e_) étant portée à une tension constante ( VBUS) ;
un condensateur d’intégration (64) connecté entre ladite première entrée (e+, e_) et ladite sortie (s) de l’amplificateur opérationnel (62) ; ladite sortie (s) délivrant une tension de sortie (VOUT) qui varie en fonction de l’évolution des quantités de charges dans ledit condensateur d’intégration (64) ;
un circuit de modification (l05a-l05c) de ladite tension de sortie (Four); un circuit de comparaison (74) configuré pour déclencher ledit circuit de modification (105a- 105c) au moins une fois pendant ladite durée d’intégration (T„>) lorsque ladite tension de sortie (VOUT) est sensiblement égale à une tension de référence ( VREF) ; et
un circuit de mémorisation configuré pour mémoriser ledit nombre de déclenchements survenus pendant ladite durée d’intégration (TΊ1I) ;
ledit courant électrique reçu sur le nœud d’intégration (E) étant calculé en fonction de ladite tension de sortie (Four) ainsi que dudit nombre de déclenchements multiplié par ladite modification de ladite tension de sortie (Four) induite par ledit circuit de modification (l05a-l05c) ;
caractérisé en ce que ledit circuit de modification (105 a- 105 c) de ladite tension de sortie (Four) est réalisé par un circuit de transfert de charges configuré pour être connecté sur ledit nœud d’intégration (E) et pour transférer des charges dans ledit condensateur d’intégration (64) lorsque ledit circuit de comparaison (74) détecte que ladite tension de sortie (Four) est sensiblement égale à ladite tension de référence (VREF).
2. Dispositif d’intégration d’un courant électrique selon la revendication 1, dans lequel le circuit de modification (l05a-l05c) correspond à un circuit à au moins un condensateur commuté (C corn, Ccoml , CCom2) comportant :
des moyens de charge dudit au moins un condensateur commuté (C com, Ccoml , CCom2) configurés pour charger ledit au moins un condensateur commuté (CCOm, Ccomi , CCom2) lorsque le circuit de comparaison (74) ne détecte pas que ladite tension de sortie (Four) est sensiblement égale à ladite tension de référence (VREF) ; et des moyens de décharge dudit au moins un condensateur commuté (C com, Ccoml , CCom2) configurés pour connecter ledit au moins un condensateur commuté (CCOm, Ccomi , CCom2) sur le nœud d’intégration (E) lorsque ledit circuit de comparaison (74) détecte que ladite tension de sortie (VOUT) est sensiblement égale à ladite tension de référence ( VREF ).
3. Dispositif d’intégration d’un courant électrique selon la revendication 2, dans lequel le circuit de modification (l05a-l05c) correspond à un circuit à un condensateur commuté (Ccom), ledit circuit de modification (l05a-l05c) comportant :
un premier interrupteur commandé (h) connecté entre une tension basse ( VI) et une première borne dudit condensateur commuté (CCOm) ;
un second interrupteur commandé (h) connecté entre ladite tension constante ( VBUS) et une seconde borne dudit condensateur commuté (CCOm) ;
un troisième interrupteur commandé (h) connecté entre une tension haute ( Vh ) et ladite première borne dudit condensateur commuté (CCOm) ; et
un quatrième interrupteur commandé (U) connecté entre ledit nœud d’intégration (E) et ladite seconde borne dudit condensateur commuté (CCOm) ;
lesdits premier et second interrupteurs étant commandés lorsque le circuit de comparaison (74) ne détecte pas que ladite tension de sortie (VOUT) est sensiblement égale à ladite tension de référence (VREF) de sorte à charger ledit condensateur commuté (CCOm) à une valeur de tension correspondant à ladite tension basse (VI) diminuée de ladite tension constante (VBUS) ;
lesdits troisième et quatrième interrupteurs étant commandés lorsque ledit circuit de comparaison (74) détecte que ladite tension de sortie (VOUT) est sensiblement égale à ladite tension de référence (VREF) de sorte à réaliser un transfert de charges dudit condensateur commuté (CCOm) dans ledit condensateur d’intégration (64).
4. Dispositif d’intégration d’un courant électrique selon la revendication 2, dans lequel le circuit de modification (l05a-l05c) correspond à un circuit à deux condensateurs commutés (CCOmi , CCOm2), ledit circuit de modification (105 a- 105 c) comportant :
un premier interrupteur commandé (h) connecté entre une tension basse (VI) et une première borne d’un premier condensateur commuté (CCOmi) ;
un second interrupteur commandé (h) connecté entre ladite tension constante (VBUS) et une seconde borne dudit premier condensateur commuté
(Ccoml) ,
un troisième interrupteur commandé (h) connecté entre une tension haute (Vh) et ladite première borne dudit premier condensateur commuté (CCOmi) ; un quatrième interrupteur commandé (U) connecté entre ledit nœud d’intégration ( E) et ladite seconde borne dudit premier condensateur commuté (Ccoml) ,
un cinquième interrupteur commandé (/ ) connecté entre ladite tension haute ( Vh ) et une première borne d’un second condensateur commuté (CCOm2) ;
un sixième interrupteur commandé il·,) connecté entre ladite tension basse (VI) et ladite première borne dudit second condensateur commuté (CCOm2) ;
un septième interrupteur commandé (b) connecté entre ladite tension constante ( VBUS) et une seconde borne dudit second condensateur commuté
(Ccom2) , St
un huitième interrupteur commandé (h) connecté entre ledit nœud d’intégration (E) et ladite seconde borne dudit second condensateur commuté (CCOm2) ;
lesdits premier, second, cinquième et huitième interrupteurs étant commandés lorsque le circuit de comparaison (74) ne détecte pas que ladite tension de sortie (VOUT) est sensiblement égale à ladite tension de référence ( VREF) de sorte à charger ledit premier condensateur commuté (CCOmi) et à réaliser un transfert de charges dudit second condensateur commuté (CCOm2) dans ledit condensateur d’intégration (64);
lesdits troisième, quatrième, sixième et septième interrupteurs étant commandés lorsque le circuit de comparaison (74) détecte que ladite tension de sortie (VOUT) est sensiblement égale à ladite tension de référence (VREF) de sorte à charger ledit second condensateur commuté (CCOm2) et à réaliser un transfert de charges dudit premier condensateur commuté (CCOmi) dans ledit condensateur d’intégration (64).
5. Dispositif d’intégration d’un courant électrique selon la revendication 4, dans lequel lesdits deux condensateurs commutés (CCOmi, CCOm2) présentent des valeurs de capacité sensiblement identiques.
6. Dispositif d’intégration d’un courant électrique selon l’une des revendications 3 à 5, dans lequel ledit dispositif d’intégration comporte un générateur de la tension basse (VI) comportant un temps de stabilisation supérieur au temps de stabilisation d’un générateur de la tension haute (Vh).
7. Dispositif d’intégration d’un courant électrique selon la revendication 6, dans lequel, ledit générateur de la tension basse (VI) et ledit générateur de la tension haute (Vh) sont configurés pour alimenter lesdites tensions basse (VI) et haute (Vh) de plusieurs dispositifs d’intégration.
8. Dispositif d’intégration d’un courant électrique selon la revendication 6 ou 7, dans lequel ledit générateur de la tension basse (VI) et/ou ledit générateur de la tension haute ( Vh ) comportent au moins un condensateur de découplage de la tension basse (VI) et/ou de la tension haute (Vh).
9. Dispositif d’intégration d’un courant électrique selon la revendication 1, dans lequel le circuit de modification (l05a-l05c) correspond à un circuit d’injection de courant comportant un générateur de courant (111) et un interrupteur (Ig) connecté entre ledit générateur de courant (111) et ledit nœud d’intégration (E) ; ledit interrupteur (Ig) étant commandé par le circuit de comparaison (74) de sorte à connecter ledit générateur de courant (111) sur ledit nœud d’intégration (E) lorsque ledit circuit de comparaison (74) détecte que ladite tension de sortie (VOUT) est sensiblement égale à ladite tension de référence (VREF).
10. Dispositif d’intégration d’un courant électrique selon la revendication 9, dans lequel ledit générateur de courant (111) est réalisé par un montage en miroir de courant.
11. Système de détection de rayonnement électromagnétique comprenant :
un élément de détection (14, 22) produisant sur une borne de sortie (S) un courant électrique en fonction du rayonnement électromagnétique ; et
un dispositif (100a- 100c) selon l’une quelconque des revendications précédentes, la première entrée de l’amplificateur opérationnel (62) étant connectée à la borne (S) de sortie de l’élément de détection (14, 22) pour l’intégration du courant produit par l’élément de détection.
12. Système de détection de rayonnement électromagnétique selon la revendication 11, caractérisé en ce que l’élément de détection comprend :
une branche de détection (14), comprenant un bolomètre de détection (16) ayant une membrane suspendue au-dessus d’un substrat et un circuit de polarisation (18) pour régler la tension aux bornes du bolomètre de détection (16) en fonction d’une consigne de tension ;
une branche de compensation (22), comprenant un bolomètre de compensation (24) porté sensiblement à la température du substrat, et un circuit de polarisation (26) pour régler la tension aux bornes du bolomètre de compensation (24) en fonction d’une consigne de tension ; et
des moyens pour former la différence entre le courant iac parcourant le bolomètre de détection (16) et le courant icm parcourant le bolomètre de compensation (24) de manière à former le courant électrique à intégrer.
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