KR20200120580A - 칩 안테나 모듈 및 이를 포함하는 전자기기 - Google Patents

Abstract

본 발명의 일 실시 예에 따른 칩 안테나 모듈은, 제1 유전층; 제1 유전층의 하면 상에 배치된 솔더층; 제1 유전층의 상면 상에 배치되고 관통홀을 가지는 제1 패치 안테나 패턴; 제1 패치 안테나 패턴의 상측에 이격 배치되고 제1 패치 안테나 패턴보다 더 작은 제2 패치 안테나 패턴; 제1 유전층의 하면에서부터 제1 유전층을 관통하도록 배치되고 제1 패치 안테나 패턴에 전기적으로 연결된 제1 피드비아; 제1 유전층의 하면에서부터 제1 유전층과 상기 제1 패치 안테나 패턴의 관통홀을 관통하도록 배치되고 제2 패치 안테나 패턴에 전기적으로 연결된 제2 피드비아; 및 제1 유전층의 하면에서부터 제1 유전층을 관통하도록 배치되고 제1 패치 안테나 패턴에 전기적으로 연결되고 제2 피드비아를 둘러싸도록 배열된 복수의 차폐비아; 를 포함한다.

Description

칩 안테나 모듈 및 이를 포함하는 전자기기{Chip antenna module and electronic device including thereof}

본 발명은 칩 안테나 모듈 및 이를 포함하는 전자기기에 관한 것이다.

이동통신의 데이터 트래픽(Data Traffic)은 매년 비약적으로 증가하는 추세이다. 이러한 비약적인 데이터를 무선망에서 실시간으로 지원해 주고자 활발한 기술 개발이 진행 중에 있다. 예를 들어, IoT(Internet of Thing) 기반 데이터의 컨텐츠화, AR(Augmented Reality), VR(Virtual Reality), SNS와 결합한 라이브 VR/AR, 자율 주행, 싱크뷰 (Sync View, 초소형 카메라 이용해 사용자 시점 실시간 영상 전송) 등의 애플리케이션(Application)들은 대용량의 데이터를 주고 받을 수 있게 지원하는 통신(예: 5G 통신, mmWave 통신 등)을 필요로 한다.

따라서, 최근 5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신이 활발하게 연구되고 있으며, 이를 원활히 구현하는 칩 안테나 모듈의 상용화/표준화를 위한 연구도 활발히 진행되고 있다.

높은 주파수 대역(예: 24GHz, 28GHz, 36GHz, 39GHz, 60GHz 등)의 RF 신호는 전달되는 과정에서 쉽게 흡수되고 손실로 이어지므로, 통신의 품질은 급격하게 떨어질 수 있다. 따라서, 높은 주파수 대역의 통신을 위한 안테나는 기존 안테나 기술과는 다른 기술적 접근법이 필요하게 되며, 안테나 이득(Gain) 확보, 안테나와 RFIC의 일체화, EIRP(Effective Isotropic Radiated Power) 확보 등을 위한 별도의 전력 증폭기 등 특수한 기술 개발을 요구할 수 있다.

등록특허공보 제10-1572037호

본 발명은 서로 다른 복수의 주파수 대역에 대한 송수신 수단을 제공하면서도 안테나 성능을 향상시키거나 쉽게 소형화될 수 있는 칩 안테나 모듈 및 이를 포함하는 전자기기를 제공한다.

본 발명의 일 실시 예에 따른 칩 안테나 모듈은, 제1 유전층; 상기 제1 유전층의 하면 상에 배치된 솔더층; 상기 제1 유전층의 상면 상에 배치되고 관통홀을 가지는 제1 패치 안테나 패턴; 상기 제1 패치 안테나 패턴의 상측에 이격 배치되고 상기 제1 패치 안테나 패턴보다 더 작은 제2 패치 안테나 패턴; 상기 제1 유전층의 하면에서부터 상기 제1 유전층을 관통하도록 배치되고 상기 제1 패치 안테나 패턴에 전기적으로 연결된 제1 피드비아; 상기 제1 유전층의 하면에서부터 상기 제1 유전층과 상기 제1 패치 안테나 패턴의 관통홀을 관통하도록 배치되고 상기 제2 패치 안테나 패턴에 전기적으로 연결된 제2 피드비아; 및 상기 제1 유전층의 하면에서부터 상기 제1 유전층을 관통하도록 배치되고 상기 제1 패치 안테나 패턴에 전기적으로 연결되고 상기 제2 피드비아를 둘러싸도록 배열된 복수의 차폐비아; 를 포함한다.

본 발명의 일 실시 예에 따른 전자기기는, 상기 칩 안테나 모듈; 상기 칩 안테나 모듈의 솔더층이 전기적으로 연결되는 상면을 제공하는 연결 부재; 및 상기 연결 부재의 하면에 전기적으로 연결되는 IC; 를 포함한다.

본 발명의 일 실시 예에 따른 칩 안테나 모듈 및 이를 포함하는 전자기기는, 서로 다른 복수의 주파수 대역에 대한 송수신 수단을 제공하면서도 안테나 성능(예: 이득, 대역폭, 지향성(directivity), 송수신율 등)을 향상시키거나 쉽게 소형화될 수 있다.

도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 나타낸 측면도이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 나타낸 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 칩 안테나 모듈에 배치된 차폐비아를 나타낸 사시도이다.
도 4는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 솔더층(140a)의 다앙한 형태를 예시한 평면도이다.
도 5a는 본 발명의 일 실시 예에 따른 복수의 칩 안테나 모듈의 배열을 나타낸 사시도이다.
도 5b는 도 5a의 복수의 칩 안테나 모듈이 일체화된 통합형 칩 안테나 모듈을 나타낸 사시도이다.
도 6a는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 하측에 배치된 연결 부재에 포함된 엔드파이어 안테나를 나타낸 평면도이다.
도 6b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 하측에 배치된 연결 부재에 배치된 엔드파이어 안테나를 나타낸 평면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 제조 방법을 예시한 도면이다.
도 7d는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 유전층에서의 패치 안테나 패턴의 배치공간을 형성하는 과정을 예시한 도면이다.
도 8a는 본 발명의 일 실시 예에 따른 전자기기에 포함된 연결부재의 제1 그라운드 플레인을 나타낸 평면도이다.
도 8b는 도 8a의 제1 그라운드 플레인의 하측의 피드라인을 나타낸 평면도이다.
도 8c는 도 8b의 피드라인의 하측의 배선비아와 제2 그라운드 플레인을 나타낸 평면도이다.
도 8d는 도 8c의 제2 그라운드 플레인의 하측의 IC 배치 영역과 엔드파이어 안테나를 나타낸 평면도이다.
도 9a 내지 도 9b는 도 8a 내지 도 8d가 도시하는 부분과 그 하측의 구조를 예시한 측면도이다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 포함하는 전자기기를 예시한 평면도이다.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1a는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 나타낸 측면도이고, 도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 나타낸 사시도이고, 도 3은 본 발명의 일 실시 예에 따른 칩 안테나 모듈에 배치된 차폐비아를 나타낸 사시도이다.

도 1a, 도 2a, 도 2b 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은, 제1 패치 안테나 패턴(111a) 및 제2 패치 안테나 패턴(112a)을 포함함으로써 서로 다른 복수의 주파수 대역에 대한 송수신 수단을 제공할 수 있으며, 커플링 패치 패턴(115a)을 더 포함함으로써 제2 패치 안테나 패턴(112a)에 대응되는 주파수 대역폭을 넓힐 수 있다. 여기서, 커플링 패치 패턴(115a)은 대역폭 설계 조건에 따라 생략될 수 있다.

또한, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은, 제1 피드비아(121a, 121b) 및 제2 피드비아(122a, 122b)을 포함하고, 제1 그라운드 플레인(201a) 상에 배치될 수 있다.

제1 패치 안테나 패턴(111a)은 제1 피드비아(121a, 121b)의 일단에 전기적으로 연결된다. 이에 따라, 제1 패치 안테나 패턴(111a)은 제1 피드비아(121a, 121b)로부터 제1 주파수 대역(예: 28GHz)의 제1 RF(Radio Frequency) 신호를 제공받아서 송신하거나 제1 RF 신호를 수신하여 제1 피드비아(121a, 121b)로 제공할 수 있다.

제2 패치 안테나 패턴(112a)은 제2 피드비아(122a, 122b)의 일단에 전기적으로 연결된다. 이에 따라, 제2 패치 안테나 패턴(112a)은 제2 피드비아(122a, 122b)로부터 제2 주파수 대역(예: 39GHz)의 제2 RF(Radio Frequency) 신호를 제공받아서 송신하거나 제2 RF 신호를 수신하여 제2 피드비아(122a, 122b)로 제공할 수 있다.

제1 및 제2 패치 안테나 패턴(111a, 112a)은 각각 제1 및 제2 주파수 대역에 대해 공진하여 제1 및 제2 신호에 대응되는 에너지를 집중적으로 수용하여 외부로 방사할 수 있다.

제1 그라운드 플레인(201a)은 제1 및 제2 패치 안테나 패턴(111a, 112a)가 방사하는 제1 및 제2 RF 신호 중 제1 그라운드 플레인(201a)을 향하여 방사되는 제1 및 제2 RF 신호를 반사(reflect)할 수 있으므로, 제1 및 제2 패치 안테나 패턴(111a, 112a)의 방사패턴을 특정 방향(예: z방향)으로 집중시킬 수 있다. 이에 따라, 제1 및 제2 패치 안테나 패턴(111a, 112a)의 이득(gain)은 향상될 수 있다.

제1 및 제2 패치 안테나 패턴(111a, 112a)의 공진은 제1 및 제2 패치 안테나 패턴(111a, 112a)과 그 주변의 구조에 대응되는 인덕턴스와 캐패시턴스의 조합에 따른 공진 주파수에 기반하여 발생할 수 있다.

제1 및 제2 패치 안테나 패턴(111a, 112a) 각각의 상면 및/또는 하면의 크기는 상기 공진 주파수에 영향을 줄 수 있다. 즉, 제1 및 제2 패치 안테나 패턴(111a, 112a) 각각의 상면 및/또는 하면의 크기는 상기 제1 및 제2 주파수 각각에 대응되는 제1 및 제2 파장에 종속적일 수 있다. 만약 제1 주파수가 제2 주파수보다 더 낮을 경우, 제1 패치 안테나 패턴(111a)은 제2 패치 안테나 패턴(112a)보다 더 클 수 있다.

또한, 제1 및 제2 패치 안테나 패턴(111a, 112a)의 적어도 일부분은 상하방향(예: z방향)으로 오버랩될 수 있다. 이에 따라, 칩 안테나 모듈(100a)의 수평방향(예: x방향 및/또는 y방향) 크기는 크게 감소할 수 있으므로, 칩 안테나 모듈(100a)은 전반적으로 쉽게 소형화될 수 있다.

제1 및 제2 피드비아(121a, 121b, 122a, 122b)는 제1 그라운드 플레인(201a)의 적어도 하나의 관통홀을 관통하도록 배치된다. 이에 따라, 제1 및 제2 피드비아(121a, 121b, 122a, 122b)의 일단은 제1 그라운드 플레인(201a)의 상측에 위치하고 제1 및 제2 피드비아(121a, 121b, 122a, 122b)의 타단은 제1 그라운드 플레인(201a)의 하측에 위치한다. 여기서, 제1 및 제2 피드비아(121a, 121b, 122a, 122b)의 타단은 부품 실장 면 상에 실장된 IC(Integrated Circuit)에 전기적으로 연결됨으로써, 제1 및 제2 RF 신호를 IC로 제공하거나 IC로부터 제공받을 수 있다. 제1 및 제2 패치 안테나 패턴(111a, 112a)과 IC 사이의 전자기적 격리도는 제1 그라운드 플레인(201a)에 의해 향상될 수 있다.

제1 피드비아(121a, 121b)는 서로 편파인 제1-1 RF 신호와 제1-2 RF 신호가 각각 통과하는 제1-1 피드비아 및 제1-2 피드비아를 포함할 수 있으며, 제2 피드비아(122a, 122b)는 서로 편파인 제2-1 RF 신호와 제2-2 RF 신호가 각각 통과하는 제2-1 피드비아 및 제2-2 피드비아를 포함할 수 있다.

즉, 제1 및 제2 패치 안테나 패턴(111a, 112a) 각각은 복수의 RF 신호를 송수신할 수 있으며, 복수의 RF 신호는 서로 다른 데이터가 실린 복수의 캐리어 신호일 수 있으므로, 제1 및 제2 패치 안테나 패턴(111a, 112a) 각각의 데이터 송수신율은 복수의 RF 신호의 송수신에 따라 2배 향상될 수 있다.

예를 들어, 제1-1 RF 신호와 제1-2 RF 신호는 서로 다른 위상(예: 90도 또는 180도 위상차)을 가져서 서로에 대한 간섭을 줄일 수 있으며, 제2-1 RF 신호와 제2-2 RF 신호는 서로 다른 위상(예: 90도 또는 180도 위상차)을 가져서 서로에 대한 간섭을 줄일 수 있다.

예를 들어, 제1-1 RF 신호와 제2-1 RF 신호는 전파방향(예: z방향)에 수직이며 서로 수직인 x방향 및 y방향에 대해 각각 전계와 자계를 형성하고, 제1-2 RF 신호와 제2-2 RF 신호는 x방향 및 y방향에 대해 각각 자계와 전계를 형성함으로써, RF 신호 간의 편파를 구현할 수 있다. 제1 및 제2 패치 안테나 패턴(111a, 112a)에서 제1-1 RF 신호와 제2-1 RF 신호에 대응되는 표면전류와 제1-2 RF 신호와 제2-2 RF 신호에 대응되는 표면전류는 서로 수직을 이루도록 흐를 수 있다.

따라서, 제1-1 피드비아 및 제2-1 피드비아는 제1 및 제2 패치 안테나 패턴(111a, 112a)에서 일방향(예: x방향) 가장자리에 인접하여 연결될 수 있으며, 제1-2 피드비아 및 제2-2 피드비아는 제1 및 제2 패치 안테나 패턴(111a, 112a)에서 타방향(예: y방향) 가장자리에 인접하여 연결될 수 있으나, 구체적 연결 지점은 설계에 따라 달라질 수 있다.

제1 및 제2 RF 신호의 칩 안테나 모듈(100a) 내에서의 에너지 손실은 제1 및 제2 패치 안테나 패턴(111a, 112a)부터 IC까지의 전기적 길이가 짧을수록 감소할 수 있다. 제1 및 제2 패치 안테나 패턴(111a, 112a)과 IC 사이의 상하방향(예: z방향) 길이가 상대적으로 짧으므로, 제1 및 제2 피드비아(121a, 121b, 122a, 122b)는 제1 및 제2 패치 안테나 패턴(111a, 112a)과 IC 사이의 전기적 거리를 쉽게 줄일 수 있다.

제1 및 제2 패치 안테나 패턴(111a, 112a)의 적어도 일부분이 오버랩될 경우, 제2 피드비아(122a, 122b)는 제2 패치 안테나 패턴(112a)에 전기적으로 연결되기 위해 제1 패치 안테나 패턴(111a)을 관통하도록 배치될 수 있다.

이에 따라, 제1 및 제2 RF 신호의 칩 안테나 모듈(100a) 내에서의 전송 에너지 손실은 감소할 수 있으며, 제1 및 제2 패치 안테나 패턴(111a, 112a)에서의 제1 및 제2 피드비아(121a, 121b, 122a, 122b)의 연결 지점은 더욱 자유롭게 설계될 수 있다.

여기서, 제1 및 제2 피드비아(121a, 121b, 122a, 122b)의 연결 지점은 제1 및 제2 RF 신호 관점에서의 전송선로 임피던스에 영향을 줄 수 있다. 전송선로 임피던스는 특정 임피던스(예: 50옴)에 가까이 매칭될수록 제1 및 제2 RF 신호의 제공 과정에서의 반사현상을 줄일 수 있으므로, 제1 및 제2 피드비아(121a, 121b, 122a, 122b)의 연결 지점의 설계 자유도가 높을 경우, 제1 및 제2 패치 안테나 패턴(111a, 112a)의 이득(gain)은 더욱 쉽게 향상될 수 있다.

그러나, 제2 피드비아(122a, 122b)는 제1 패치 안테나 패턴(111a)을 관통하도록 배치됨에 따라 제1 패치 안테나 패턴(111a)에 집중된 제1 RF 신호의 방사에 영향을 받을 수 있다. 이에 따라, 제1 및 제2 RF 신호 사이의 전자기적 격리도는 열화될 수 있다. 상기 전자기적 격리도는 제1 및 제2 패치 안테나 패턴(111a, 112a) 각각의 이득의 열화를 야기할 수 있다.

따라서, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은, 제1 패치 안테나 패턴(111a) 및 제2 패치 안테나 패턴(112a)를 포함하고, 제2 피드비아(122a, 122b)를 둘러싸는 복수의 차폐비아(130a)를 더 포함할 수 있다.

복수의 차폐비아(130a)는 제1 패치 안테나 패턴(111a)와 제1 그라운드 플레인(201a) 사이를 전기적으로 연결시키도록 배치될 수 있다. 이에 따라, 제1 패치 안테나 패턴(111a)에서 방사되는 제1 RF 신호 중 제2 피드비아(122a, 122b)를 향하여 방사되는 제1 RF 신호는 복수의 차폐비아(130a)에 의해 반사될 수 있으므로, 제1 및 제2 RF 신호 사이의 전자기적 격리도는 개선될 수 있으며, 제1 및 제2 패치 안테나 패턴(111a, 112a) 각각의 이득은 향상될 수 있다.

여기서, 복수의 차폐비아(130a)의 개수와 폭은 특별히 한정되지 않는다. 복수의 차폐비아(130a) 사이 공간의 간격이 특정 길이(예: 제1 RF 신호의 제1 파장에 종속적인 길이)보다 짧을 경우, 제1 RF 신호는 복수의 차폐비아(130a) 사이 공간을 실질적으로 통과하지 못할 수 있다. 이에 따라, 제1 및 제2 RF 신호 사이의 전자기적 격리도는 더욱 개선될 수 있다.

제2 피드비아(122a, 122b)가 복수의 제2 피드비아로 구성될 경우, 복수의 차폐비아(130a)는 복수의 제2 피드비아를 각각 둘러싸도록 배열될 수 있다.

이에 따라, 제2 피드비아(122a, 122b) 사이의 전자기적 격리도는 더욱 향상될 수 있으므로, 제2 패치 안테나 패턴(112a)에서의 제2-1 RF 신호와 제2-2 RF 신호 사이의 전자기적 격리도는 더욱 향상될 수 있으며, 제2 패치 안테나 패턴(112a)의 전반적인 이득은 더욱 향상될 수 있다.

제1 피드비아(121a, 121b)는 제1 패치 안테나 패턴(111a)의 중심에서부터 제1 방향으로 치우쳐져 위치하고, 제2 피드비아(122a, 122b)는 제1 피드비아(121a, 121b)보다 제1 패치 안테나 패턴(111a)의 중심에 더 가까이 위치할 수 있다.

복수의 차폐비아(130a)가 제1 패치 안테나 패턴(111a)에 전기적으로 연결되므로, 제1 패치 안테나 패턴(111a)의 표면전류는 제1 피드비아(121a, 121b)의 연결 지점에서부터 복수의 차폐비아(130a)의 연결 지점까지 흐를 수 있다. 따라서, 제1 패치 안테나 패턴(111a)의 표면전류는 제1 패치 안테나 패턴(111a)의 가장자리에 더 집중될 수 있으므로, 제1 패치 안테나 패턴(111a)의 RF 신호는 제2 패치 안테나 패턴(112a)을 더 잘 피하여 z방향으로 원격 송수신될 수 있다. 즉, 제2 패치 안테나 패턴(112a)이 제1 패치 안테나 패턴(111a)의 방사를 방해하는 현상은 더욱 감소할 수 있으며, 제1 패치 안테나 패턴(111a)의 이득은 더욱 향상될 수 있다.

또한, 도 1a를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은, 제1 유전층(151a)과 제3 유전층(151b) 중 적어도 하나와 제2 유전층(152a)을 더 포함하며, 연결 부재(200) 상에 실장될 수 있다. 예를 들어, 연결 부재(200)는 제1 그라운드 플레인(201a), 배선 그라운드 플레인(202a), 제2 그라운드 플레인(203a) 및 IC 그라운드 플레인(204a) 중 적어도 일부를 포함하는 적층 구조를 가질 수 있으며, 인쇄회로기판(PCB)으로 구현될 수 있다.

본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)과 연결 부재(200)는 서로 별도로 제조될 수 있으며, 각각 제조된 후에 서로에 대해 물리적으로 결합될 수 있다.

따라서, 제1 유전층(151a)과 제3 유전층(151b)와 제2 유전층(152a)은 연결 부재(200)의 절연층의 특성(예: 유전율, 유전정접, 내구성 등)과 다른 특성을 보다 쉽게 가질 수 있다. 따라서, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은 보다 개선된 사이즈 대비 안테나 특성(예: 이득, 대역폭, 지향성 등)을 쉽게 가질 수 있으며, 연결 부재(200)는 보다 개선된 피드라인, 피드비아의 배선 성능(예: 적층수 대비 뒤틀림 강도, 낮은 유전율 등)을 쉽게 가질 수 있다.

제1 유전층(151a)과 제3 유전층(151b)은 제2 유전층(152a)보다 높은 유전율을 가지는 물질로 구성될 수 있다. 예를 들어, 제1 유전층(151a)과 제3 유전층(151b)은 저온 동시 소성 세라믹(Low temperature co-fired ceramic, LTCC)과 같은 세라믹 계열의 물질이나 글래스(glass) 계열의 물질과 같이 상대적으로 높은 유전율을 가지는 물질로 구성될 수 있으며, 마그네슘(Mg), 실리콘(Si), 알루미늄(Al), 칼슘(Ca), 및 티타늄(Ti) 중 적어도 하나를 더 함유함으로써 더 높은 유전율이나 더 강한 내구성을 가지도록 구성될 수 있다. 예를 들어, 제1 유전층(151a)과 제3 유전층(151b)은 Mg2Si04, MgAlO4, CaTiO3를 포함할 수 있다.

제1 유전층(151a)의 하면은 솔더층(140a)의 배치공간을 제공할 수 있다. 솔더층(140a)은 연결 부재(200)의 상면 상에 실장됨으로써 연결 부재(200)에 물리적으로 결합될 수 있다.

예를 들어, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은 솔더층(140a)이 연결 부재(200)의 상면에 배치된 제2 솔더층(180a)에 오버랩되도록 배치될 수 있다. 제2 솔더층(180a)은 연결 부재(200)의 주변비아(185a)에 연결됨으로써 연결 부재(200)에 대한 강한 결합력을 가질 수 있다. 예를 들어, 주변비아(185a)는 제2 솔더층(180a)과 제1 그라운드 플레인의 사이를 연결시키도록 구성될 수 있다.

솔더층(140a)과 제2 솔더층(180a)은 주석(Sn)과 같은 용융점이 낮은 물질 기반의 솔더 페이스트(paste)에 의해 결합될 수 있다. 상기 솔더 페이스트는 솔더 페이스트의 용융점보다 높은 온도에서 솔더층(140a)과 제2 솔더층(180a) 사이에 삽입될 수 있으며, 온도가 낮아짐에 따라 전기연결구조체(160a)로 구성될 수 있다. 즉, 전기연결구조체(160a)는 솔더층(140a)과 제2 솔더층(180a) 사이를 전기적으로 연결시킬 수 있다.

예를 들어, 솔더층(140a)과 제2 솔더층(180a) 사이의 결합 효율성을 향상시키기 위해, 솔더층(140a)과 제2 솔더층(180a)의 표면은 니켈 도금층과 주석 도금층의 적층 구조를 이룰 수 있으나, 이에 한정되지 않는다. 즉, 솔더층(140a)과 제2 솔더층(180a)의 적어도 일부분은 도금 과정에 의해 형성될 수 있으며, 제1 유전층(151a)은 솔더층(140a)의 도금 과정에 적합한 특성(예: 고온에 대한 신뢰성)을 가지도록 구성될 수 있다.

또한, 제1 유전층(151a)의 하면은 제1 및 제2 피드비아(121a, 121b, 122a, 122b) 및 복수의 차폐비아(130a)의 인출 공간을 제공할 수 있다.

따라서, 제1 및 제2 피드비아(121a, 121b, 122a, 122b) 및 복수의 차폐비아(130a) 각각의 하단에는 상대적으로 낮은 용융점을 가지거나 상대적으로 큰 수평방향 폭을 가지는 전기연결구조체(160a)가 연결될 수 있다. 예를 들어, 제1 전기연결구조체는 솔더볼(solder ball), 핀(pin), 랜드(land), 패드(pad) 중 적어도 하나로 구성될 수 있으며, 설계에 따라 솔더층(140a)와 유사한 형태를 가질 수 있다.

제1 유전층(151a)의 상면은 제1 패치 안테나 패턴(111a)의 배치공간을 제공할 수 있다.

제3 유전층(151b)의 하면은 제2 패치 안테나 패턴(112a)의 배치공간을 제공할 수 있다.

제3 유전층(151b)의 상면은 커플링 패치 패턴(115a)의 배치공간을 제공할 수 있으며, 설계에 따라 봉합재(encapsulant)에 의해 봉합될 수 있다.

제2 유전층(152a)은 제1 유전층(151a)의 상면 상이나 제3 유전층(151b)의 하면 상에 배치될 수 있으며, 제1 유전층(151a)의 유전율이나 제3 유전층(151b)의 유전율보다 낮은 유전율을 가질 수 있다.

제2 유전층(152a)은 폴리머(polymer)와 같이 연결 부재(200)의 절연층보다도 더 낮은 유전율을 가지도록 구성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제2 유전층(152a)은 세라믹(ceramic)으로 구성되거나, LCP(Liquid Crystal Polymer)나 폴리이미드와 같이 높은 유연성을 가지도록 구성되거나, 높은 강도나 높은 접착성을 가지는 에폭시(epoxy) 수지로 구성되거나, 테플론(Teflon)과 같이 높은 내구성을 가지도록 구성되거나 프리프레그(prepreg)과 같이 연결 부재(200)에 대한 높은 호환성을 가지도록 구성될 수 있다.

칩 안테나 모듈(100a)에서 송수신되는 RF 신호는 제1 유전층(151a), 제3 유전층(151b) 및 제2 유전층(152a)을 투과할 때 제1 유전층(151a), 제3 유전층(151b) 및 제2 유전층(152a)의 유전율에 기반한 파장을 가질 수 있다. 즉, RF 신호의 칩 안테나 모듈(100a)에서의 유효 파장은 제1 유전층(151a), 제3 유전층(151b)의 높은 유전율에 따라 짧아질 수 있다. 칩 안테나 모듈(100a)의 전반적인 사이즈는 RF 신호의 유효 파장의 길이에 대해 높은 상관관계를 가지므로, 칩 안테나 모듈(100a)은 높은 유전율의 제1 유전층(151a) 및/또는 제3 유전층(151b)를 포함함으로써, 안테나 성능의 실질적 열화 없이도 축소된 사이즈를 가질 수 있다.

칩 안테나 모듈(100a)의 전반적인 사이즈는 제1 그라운드 플레인(201a)의 단위 사이즈 당 칩 안테나 모듈(100a)의 배열 개수에 대응될 수 있다. 즉, 복수의 칩 안테나 모듈(100a)의 전반적인 이득 및/또는 지향성은 칩 안테나 모듈(100a)의 사이즈가 작을수록 쉽게 향상될 수 있다.

한편, 제2 유전층(152a)은 상대적으로 낮은 유전율을 가지므로, 제2 유전층(152a)에서의 RF 신호의 파장은 길 수 있다.

제2 유전층(152a)과 제1 유전층(151a) 사이의 제1 경계면과, 제2 유전층(152a)과 제3 유전층(151b) 사이의 제2 경계면은 각각 RF 신호에 대한 경계조건(boundary condition)으로 작용할 수 있다.

제1 유전층(151a) 및/또는 제3 유전층(151b)와 제2 유전층(152a) 간의 유전율 차이로 인해, 상기 경계조건을 통과하는 RF 신호의 전파 방향은 굴절될 수 있다. RF 신호의 굴절 정도는 상기 유전율 차이가 클수록 클 수 있다.

낮은 유전율을 가지는 제2 유전층(152a)이 높은 유전율을 가지는 제1 유전층(151a)과 제3 유전층(151b)의 사이에 배치되므로, 제1 및 제2 RF 신호 각각의 송수신 방향은 z방향으로 더 집중될 수 있다.

제1 패치 안테나 패턴(111a)의 상면에서 방사되는 제1 RF 신호는 낮은 유전율의 매질에서 높은 유전율의 매질로 향하므로, 제1 RF 신호의 수평방향 벡터성분은 짧아질 수 있다. 따라서, 제1 패치 안테나 패턴(111a)의 방사방향은 z방향으로 더 집중될 수 있다. 이에 따라, 제1 패치 안테나 패턴(111a)의 이득은 향상될 수 있다.

또한, 상기 제1 RF 신호는 제2 유전층(152a)에서 상대적으로 더 긴 수평방향 벡터성분을 가지므로, 제2 패치 안테나 패턴(112a)을 더 잘 피하여 z방향으로 방사될 수 있다. 이에 따라, 제2 패치 안테나 패턴(112a)이 제1 패치 안테나 패턴(111a)의 방사를 방해하는 현상은 더욱 감소할 수 있으며, 제1 패치 안테나 패턴(111a)의 이득은 더욱 향상될 수 있다.

제2 패치 안테나 패턴(112a)의 하면에서 방사되는 제2 RF 신호는 제1 그라운드 플레인(201a) 및/또는 제1 패치 안테나 패턴(111a)의 반사(reflect)에 의해 z방향으로 전파될 수 있는데, 상기 제2 RF 신호는 낮은 유전율의 매질에서 높은 유전율의 매질로 향함에 따라 z방향으로 더욱 집중될 수 있다. 이에 따라, 제2 패치 안테나 패턴(112a)의 이득은 향상될 수 있다.

결국, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a)은 제1 RF 신호의 이득과 제2 RF 신호의 이득을 모두 향상시킬 수 있다.

한편, 제2 유전층(152a)의 두께는 제1 유전층(151a)의 두께보다 얇을 수 있다. 이에 따라, 제2 유전층(152a)의 상대적으로 낮은 유전율은 제1 및 제2 RF 신호의 원격 송수신 방향을 더욱 z방향으로 집중시킬 수 있다.

제3 유전층(151b)의 두께는 제2 유전층(152a)의 두께보다 두껍고 제1 유전층(151a)의 두께보다 얇을 수 있다. 이에 따라, 제2 패치 안테나 패턴(112a)이 커플링 패치 패턴(115a)을 경유하여 제1 패치 안테나 패턴(111a)으로 전자기적 간섭을 일으키는 현상은 더욱 억제될 수 있다.

도 1b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 나타낸 측면도이다.

도 1b를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나 모듈은, 제2 유전층(152b)과 공동(air cavity, 152c)을 더 포함할 수 있다.

예를 들어, 제2 유전층(152b)은 설계에 따라 공동(152c)을 둘러싸도록 구성될 수 있으며, 제1 유전층(151a)과 제3 유전층(151b) 사이를 물리적으로 지지할 수 있다.

이에 따라, 제1 및 제2 패치 안테나 패턴(111a, 112a) 사이의 유전율은 제2 유전층(152b)의 유전율보다 더욱 낮아질 수 있으며, 제1 및 제2 RF 신호은 제1 유전층(151a)과 공동(152c) 사이의 더 큰 유전율 차이에 따라 제1 유전층(151a)과 공동(152c) 사이의 경계면에서 더욱 효율적으로 굴절될 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 이득은 더욱 향상될 수 있다.

도 4는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 솔더층(140a)의 다앙한 형태를 예시한 평면도이다.

도 4를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100e)의 솔더층(140a)는 직선 막대의 형태를 가질 수 있으며, 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100f)의 솔더층(140a)는 칩 안테나 모듈(100e)의 외곽을 둘러싸는 가이드 링의 형태를 가질 수 있다.

솔더층(140a)의 연결 부재에 대한 결합력은 솔더층(140a)의 크기가 클수록 강할 수 있다. 따라서, 솔더층(140a)의 형태는 본 발명의 일 실시 예에 따른 칩 안테나 모듈(100a, 100e, 100f)의 특성(예: 총 배열 개수, 패치 안테나 패턴의 총 개수, 비아의 총 개수 등)에 기반하여 결정될 수 있다.

도 5a는 본 발명의 일 실시 예에 따른 복수의 칩 안테나 모듈의 배열을 나타낸 사시도이다.

도 5a를 참조하면, 본 발명의 일 실시 예에 따른 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)은 [1 X n]의 구조로 배열될 수 있다. 여기서, n은 자연수이다.

복수의 칩 안테나 모듈(100a, 100b, 100c, 100d) 사이의 공간은 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)의 각각의 유전체보다 낮은 유전율인 공기로 구성되거나 봉합재로 구성될 수 있다.

복수의 칩 안테나 모듈(100a, 100b, 100c, 100d) 각각의 측면은 RF 신호에 대한 경계조건으로 작용할 수 있다. 따라서, 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)이 서로 이격되어 배열될 경우, 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)의 서로에 대한 전자기적 격리도는 향상될 수 있다.

도 5b는 도 5a의 복수의 칩 안테나 모듈이 일체화된 통합형 칩 안테나 모듈을 나타낸 사시도이다.

도 5b를 참조하면, 본 발명의 일 실시 예에 따른 통합형 칩 안테나 모듈(100abcd)은 도 1a 내지 도 5a에 도시된 복수의 칩 안테나 모듈이 일체화된 구조를 가질 수 있다.

즉, 제1 유전층은 설계에 따라 복수의 제1 패치 안테나 패턴 각각에 오버랩되는 단일 제1 유전층으로 구성될 수 있다. 상기 복수의 제1 패치 안테나 패턴은 복수의 커플링 패치 패턴(115a, 115b, 115c, 115d)에 z방향으로 오버랩되도록 통합형 칩 안테나 모듈(100abcd)에 나란히 배열될 수 있다.

이에 따라, 본 발명의 일 실시 예에 따른 통합형 칩 안테나 모듈(100abcd)의 전반적인 사이즈는 감소될 수 있다.

복수의 제1 피드비아가 서로에게 줄 수 있는 전자기적 간섭은 전술한 복수의 차폐비아에 의해 감소할 수 있다. 따라서, 본 발명의 일 실시 예에 따른 통합형 칩 안테나 모듈(100abcd)은 더욱 축소된 사이즈를 가지면서도 사이즈 축소에 따른 안테나 성능의 열화를 방지할 수 있다.

도 6a는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 하측에 배치된 연결 부재에 포함된 엔드파이어 안테나를 나타낸 평면도이다.

도 6a를 참조하면, 연결 부재(200)는 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)에 평행하게 배열된 복수의 엔드파이어 안테나(ef1, ef2, ef3, ef4)를 포함할 수 있으며, 수평방향(예: x방향 및/또는 y방향)으로 RF 신호의 방사패턴을 형성할 수 있다.

복수의 엔드파이어 안테나(ef1, ef2, ef3, ef4)는 각각 복수의 엔드파이어 안테나 패턴(210a) 및 피드라인(220a)을 포함하고, 디렉터 패턴(215a)을 더 포함할 수 있다.

복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)은 제1 피드비아를 둘러싸도록 배열된 복수의 차폐비아를 포함하므로, 엔드파이어 안테나(ef1, ef2, ef3, ef4)에 대한 전자기적 격리도를 향상시킬 수 있다. 이에 따라, 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)의 이득은 더욱 향상될 수 있다.

도 6b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 하측에 배치된 연결 부재에 배치된 엔드파이어 안테나를 나타낸 평면도이다.

도 6b을 참조하면, 연결 부재(200)는 복수의 칩 안테나 모듈(100a, 100b, 100c, 100d)에 평행하게 배열된 복수의 엔드파이어 안테나(ef5, ef6, ef7, ef8)를 포함할 수 있으므로, 수평방향으로 RF 신호의 방사패턴을 형성할 수 있다.

복수의 엔드파이어 안테나(ef5, ef6, ef7, ef8)는 각각 방사체(431)와 유전체(432)를 포함할 수 있다.

도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 제조 방법을 예시한 도면이다.

도 7a를 참조하면, 제1 유전층(151a)과 제3 유전층(151b)은 마련될 수 있으며, 관통홀(TH)은 제1 유전층(151a)에 형성될 수 있으며, 도전성 페이스트는 관통홀(TH)에 도포 또는 충진됨으로써 제1 및 제2 피드비아(121a, 122a) 및 복수의 차폐비아(130a)로 구성될 수 있다.

도 7b를 참조하면, 제1 패치 안테나 패턴(111a)은 제1 유전층(151a)의 상면 상에 도전성 페이스트 상태로 인쇄되어 건조됨으로써 구성될 수 있으며, 제2 패치 안테나 패턴(112a)은 제3 유전층(151b)의 하면 상에 도전성 페이스트 상태로 인쇄되어 건조됨으로써 구성될 수 있으며, 커플링 패치 패턴(115a)은 제3 유전층(151b)의 상면 상에 도전성 페이스트 상태로 인쇄되어 건조됨으로써 구성될 수 있으며, 솔더층(140a)은 제1 유전층(151a)의 하면 상에 도전성 페이스트 상태로 인쇄되어 건조됨으로써 구성될 수 있다. 이후, 제2 유전층(152a)은 제1 유전층(151a)의 상면 상에 형성될 수 있으며, 제3 유전층(151b)은 제2 유전층(152a) 상에 압착될 수 있다.

도 7c를 참조하면, 복수의 제1 패치 안테나 패턴(111a)과 솔더층(140a)은 하나의 제1 유전층(151a)에 형성될 수 있으며, 제1 유전층(151a)은 절단(cut1, cut2)될 수 있다. 이에 따라, 복수의 칩 안테나 모듈은 동시에 제조될 수 있다.

도 7d는 본 발명의 일 실시 예에 따른 칩 안테나 모듈의 유전층에서의 패치 안테나 패턴의 배치공간을 형성하는 과정을 예시한 도면이다.

도 7d를 참조하면, 제3 유전층(151b)의 상면 및/또는 하면은 홈을 가질 수 있다. 상기 홈은 정밀도를 위해 레이저 가공으로 형성될 수 있으나, 이에 한정되지 않는다.

제2 패치 안테나 패턴(112a) 및/또는 커플링 패치 패턴(115a)은 제3 유전층(151b)의 홈에 인쇄 및 건조될 수 있다. 설계에 따라, 상기 홈은 제1 유전층에도 형성될 수 있다.

이에 따라, 제1 패치 안테나 패턴, 제2 패치 안테나 패턴(112a) 및/또는 커플링 패치 패턴(115a)의 공정 편차는 더욱 작아질 수 있으며, 제1 패치 안테나 패턴, 제2 패치 안테나 패턴(112a) 및/또는 커플링 패치 패턴(115a) 사이의 이격 거리는 더욱 정밀하게 최적화될 수 있으므로, 안테나 성능(예: 이득, 대역폭)의 신뢰도는 더욱 높아질 수 있다.

도 8a는 본 발명의 일 실시 예에 따른 전자기기에 포함된 연결 부재의 제1 그라운드 플레인을 나타낸 평면도이고, 도 8b는 도 8a의 제1 그라운드 플레인의 하측의 피드라인을 나타낸 평면도이고, 도 8c는 도 8b의 피드라인의 하측의 배선비아와 제2 그라운드 플레인을 나타낸 평면도이고, 도 8d는 도 8c의 제2 그라운드 플레인의 하측의 IC 배치 영역과 엔드파이어 안테나를 나타낸 평면도이다.

도 8a 내지 도 8d를 참조하면, 피드비아(120a)는 전술한 제1 및 제2 피드비아에 종합적으로 대응되며, 패치 안테나 패턴(110a)은 전술한 제1 및 제2 패치 안테나 패턴에 종합적으로 대응되며, 본 발명의 일 실시 예에 따른 복수의 칩 안테나 모듈은 수평방향(예: x방향 및/또는 y방향)으로 배열될 수 있다.

도 8a를 참조하면, 제1 그라운드 플레인(201a)은 피드비아(120a)가 통과하는 관통홀을 가질 수 있으며, 패치 안테나 패턴(110a)과 피드라인 사이를 전자기적으로 차폐시킬 수 있다. 주변비아(185a)는 상측(예: z방향)을 향하여 연장될 수 있으며, 전술한 제2 솔더층에 연결될 수 있다.

도 8b를 참조하면, 배선 그라운드 플레인(202a)은 엔드파이어 안테나 피드라인(220a)의 적어도 일부분과 피드라인(221a)을 각각 둘러쌀 수 있다. 엔드파이어 안테나 피드라인(220a)은 제2 배선비아(232a)에 전기적으로 연결될 수 있으며, 피드라인(221a)은 제1 배선비아(231a)에 전기적으로 연결될 수 있다. 배선 그라운드 플레인(202a)은 엔드파이어 안테나 피드라인(220a)과 피드라인(221a) 사이를 전자기적으로 차폐시킬 수 있다. 엔드파이어 안테나 피드라인(220a)의 일단은 제2 피드비아(211a)에 연결될 수 있다.

도 8c를 참조하면, 제2 그라운드 플레인(203a)은 제1 배선비아(231a)와 제2 배선비아(232a)가 각각 통과하는 복수의 관통홀을 가질 수 있으며, 커플링 그라운드 패턴(235a)을 가질 수 있다. 제2 그라운드 플레인(203a)은 피드라인과 IC 사이를 전자기적으로 차폐시킬 수 있다.

도 8d를 참조하면, IC 그라운드 플레인(204a)은 제1 배선비아(231a)와 제2 배선비아(232a)가 각각 통과하는 복수의 관통홀을 가질 수 있다. IC(310a)는 IC 그라운드 플레인(204a)의 하측에 배치될 수 있으며, 제1 배선비아(231a)와 제2 배선비아(232a)에 전기적으로 연결될 수 있다. 엔드파이어 안테나 패턴(210a)과 디렉터 패턴(215a)은 IC 그라운드 플레인(204a)과 실질적으로 동일한 높이에 배치될 수 있다.

IC 그라운드 플레인(204a)은 IC(310a)의 회로 및/또는 수동부품에서 사용되는 그라운드를 IC(310a) 및/또는 수동부품으로 제공할 수 있다. 설계에 따라, IC 그라운드 플레인(204a)은 IC(310a) 및/또는 수동부품에서 사용되는 전원 및 신호의 전달경로를 제공할 수 있다. 따라서, IC 그라운드 플레인(204a)은 IC 및/또는 수동부품에 전기적으로 연결될 수 있다.

한편, 배선 그라운드 플레인(202a), 제2 그라운드 플레인(203a) 및 IC 그라운드 플레인(204a)은 캐비티(cavity)를 제공하도록 함몰된 형태를 가질 수 있다. 이에 따라, 엔드파이어 안테나 패턴(210a)은 더욱 IC 그라운드 플레인(204a)에 가까이 배치될 수 있다.

한편, 배선 그라운드 플레인(202a), 제2 그라운드 플레인(203a) 및 IC 그라운드 플레인(204a)의 상하관계와 형태는 설계에 따라 달라질 수 있다.

도 9a 내지 도 9b는 도 8a 내지 도 8d가 도시하는 부분과 그 하측의 구조를 예시한 측면도이다.

도 9a를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나 모듈은, 연결 부재(200), IC(310), 접착 부재(320), 전기연결구조체(330), 봉합재(340), 수동부품(350) 및 코어 부재(410) 중 적어도 일부를 포함할 수 있다.

연결 부재(200)는 도 1a 내지 도 7c를 참조하여 전술한 연결 부재와 유사한 구조를 가질 수 있다.

IC(310)는 전술한 IC와 동일하며, 연결 부재(200)의 하측에 배치될 수 있다. 상기 IC(310)는 연결 부재(200)의 배선에 전기적으로 연결되어 RF 신호를 전달하거나 전달받을 수 있으며, 연결 부재(200)의 그라운드 플레인에 전기적으로 연결되어 그라운드를 제공받을 수 있다. 예를 들어, IC(310)는 주파수 변환, 증폭, 필터링, 위상제어 및 전원생성 중 적어도 일부를 수행하여 변환된 신호를 생성할 수 있다.

접착 부재(320)는 IC(310)와 연결 부재(200)를 서로 접착시킬 수 있다.

전기연결구조체(330)는 IC(310)와 연결 부재(200)를 전기적으로 연결시킬 수 있다. 예를 들어, 전기연결구조체(330)는 솔더볼(solder ball), 핀(pin), 랜드(land), 패드(pad)과 같은 구조를 가질 수 있다. 전기연결구조체(330)는 연결 부재(200)의 배선과 그라운드 플레인보다 낮은 용융점을 가져서 상기 낮은 용융점을 이용한 소정의 공정을 통해 IC(310)와 연결 부재(200)를 전기적으로 연결시킬 수 있다.

봉합재(340)는 IC(310)의 적어도 일부를 봉합할 수 있으며, IC(310)의 방열성능과 충격 보호성능을 향상시킬 수 있다. 예를 들어, 봉합재(340)는 PIE(Photo Imageable Encapsulant), ABF (Ajinomoto Build-up Film), 에폭시몰딩컴파운드(epoxy molding compound, EMC) 등으로 구현될 수 있다.

수동부품(350)은 연결 부재(200)의 하면 상에 배치될 수 있으며, 전기연결구조체(330)를 통해 연결 부재(200)의 배선 및/또는 그라운드 플레인에 전기적으로 연결될 수 있다. 예를 들어, 수동부품(350)은 캐패시터(예: Multi Layer Ceramic Capacitor(MLCC))나 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다.

코어 부재(410)는 연결 부재(200)의 하측에 배치될 수 있으며, 외부로부터 IF(intermediate frequency) 신호 또는 기저대역(base band) 신호를 전달받아 IC(310)로 전달하거나 IC(310)로부터 IF 신호 또는 기저대역 신호를 전달받아 외부로 전달하도록 연결 부재(200)에 전기적으로 연결될 수 있다. 여기서, RF 신호의 주파수(예: 24GHz, 28GHz, 36GHz, 39GHz, 60GHz)는 IF 신호(예: 2GHz, 5GHz, 10GHz 등)의 주파수보다 크다.

예를 들어, 코어 부재(410)는 연결 부재(200)의 IC 그라운드 플레인에 포함될 수 있는 배선을 통해 IF 신호 또는 기저대역 신호를 IC(310)로 전달하거나 IC(310)로부터 전달받을 수 있다. 연결 부재(200)의 제1 그라운드 플레인이 IC 그라운드 플레인과 배선의 사이에 배치되므로, 칩 안테나 모듈 내에서 IF 신호 또는 기저대역 신호와 RF 신호는 전기적으로 격리될 수 있다.

도 9b를 참조하면, 본 발명의 일 실시 예에 따른 칩 안테나 모듈은, 차폐 부재(360), 커넥터(420) 및 칩 안테나(430) 중 적어도 일부를 포함할 수 있다.

차폐 부재(360)는 연결 부재(200)의 하측에 배치되어 연결 부재(200)와 함께 IC(310)를 가두도록 배치될 수 있다. 예를 들어, 차폐 부재(360)는 IC(310)와 수동부품(350)을 함께 커버(예: conformal shield)하거나 각각 커버(예: compartment shield)하도록 배치될 수 있다. 예를 들어, 차폐 부재(360)는 일면이 개방된 육면체의 형태를 가지고, 연결 부재(200)와의 결합을 통해 육면체의 수용공간을 가질 수 있다. 차폐 부재(360)는 구리와 같이 높은 전도도의 물질로 구현되어 짧은 스킨뎁스(skin depth)를 가질 수 있으며, 연결 부재(200)의 그라운드 플레인에 전기적으로 연결될 수 있다. 따라서, 차폐 부재(360)는 IC(310)와 수동부품(350)이 받을 수 있는 전자기적 노이즈를 줄일 수 있다.

커넥터(420)는 케이블(예: 동축케이블, 연성PCB)의 접속구조를 가질 수 있으며, 연결 부재(200)의 IC 그라운드 플레인에 전기적으로 연결될 수 있으며, 전술한 코어 부재(410)과 유사한 역할을 수행할 수 있다. 즉, 상기 커넥터(420)는 케이블로부터 IF 신호, 기저대역 신호 및/또는 전원을 제공받거나 IF 신호 및/또는 기저대역 신호를 케이블로 제공할 수 있다.

칩 엔드파이어 안테나(430)는 본 발명의 일 실시 예에 따른 칩 안테나 모듈에 보조하여 RF 신호를 송신 또는 수신할 수 있다. 예를 들어, 칩 엔드파이어 안테나(430)는 절연층보다 큰 유전율을 가지는 유전체 블록과, 상기 유전체 블록의 양면에 배치되는 복수의 전극을 포함할 수 있다. 상기 복수의 전극 중 하나는 연결 부재(200)의 배선에 전기적으로 연결될 수 있으며, 다른 하나는 연결 부재(200)의 그라운드 플레인에 전기적으로 연결될 수 있다.

도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 칩 안테나 모듈을 포함하는 전자기기를 예시한 평면도이다.

도 10a를 참조하면, 패치 안테나 패턴(100g)을 포함하는 칩 안테나 모듈은 전자기기(700g)의 세트 기판(600g) 상에서 전자기기(700g)의 측면 경계에 인접하여 배치될 수 있다.

전자기기(700g)는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있으나, 이에 한정되지 않는다.

상기 세트 기판(600g) 상에는 통신모듈(610g) 및 기저대역 회로(620g)가 더 배치될 수 있다. 상기 칩 안테나 모듈은 동축케이블(630g)을 통해 통신모듈(610g) 및/또는 기저대역 회로(620g)에 전기적으로 연결될 수 있다.

통신모듈(610g)은 디지털 신호처리를 수행하도록 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 중 적어도 일부를 포함할 수 있다.

기저대역 회로(620g)는 아날로그-디지털 변환, 아날로그 신호에 대한 증폭, 필터링 및 주파수 변환을 수행하여 베이스 신호를 생성할 수 있다. 상기 기저대역 회로(620g)로부터 입출력되는 베이스 신호는 케이블을 통해 칩 안테나 모듈로 전달될 수 있다.

예를 들어, 상기 베이스 신호는 전기연결구조체와 코어 비아와 배선을 통해 IC로 전달될 수 있다. 상기 IC는 상기 베이스 신호를 밀리미터웨이브(mmWave) 대역의 RF 신호로 변환할 수 있다.

도 10b를 참조하면, 패치 안테나 패턴(100i)을 각각 포함하는 복수의 칩 안테나 모듈 및 안테나 모듈은 전자기기(700i)의 세트 기판(600i) 상에서 다각형의 전자기기(700i)의 변의 중심에 각각 인접하여 배치될 수 있으며, 상기 세트 기판(600i) 상에는 통신모듈(610i) 및 기저대역 회로(620i)가 더 배치될 수 있다. 상기 칩 안테나 모듈 및 안테나 모듈은 동축케이블(630i)을 통해 통신모듈(610i) 및/또는 기저대역 회로(620i)에 전기적으로 연결될 수 있다.

한편, 도 10a 및 도 10b를 참조하면, 유전층(1140g)은 본 발명의 일 실시 예에 따른 칩 안테나 모듈 내에서 패턴, 비아, 플레인, 스트립, 라인, 전기연결구조체가 배치되지 않은 영역에 채워질 수 있다.

예를 들어, 유전층(1140g)은 FR4, LCP(Liquid Crystal Polymer), LTCC(Low Temperature Co-fired Ceramic), 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), 감광성 절연(Photo Imagable Dielectric: PID) 수지, 일반 동박 적층판(Copper Clad Laminate, CCL) 또는 글래스나 세라믹 (ceramic) 계열의 절연재 등으로 구현될 수 있다.

한편, 본 명세서에 개진된 패턴, 비아, 플레인, 스트립, 라인, 전기연결구조체는, 금속 재료(예: 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질)를 포함할 수 있으며, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 도금 방법에 따라 형성될 수 있으나, 이에 한정되지 않는다.

한편, 본 명세서에 개진된 RF 신호는 Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들에 따른 형식을 가질 수 있으나, 이에 한정되지 않는다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

100a, 100b, 100c, 100d, 100e: 칩 안테나 모듈
111a: 제1 패치 안테나 패턴(patch antenna pattern)
112a: 제2 패치 안테나 패턴
115a: 커플링 패치 패턴(coupling patch pattern)
121a, 121b: 제1 피드비아(feed via)
122a, 122b: 제2 피드비아
130a: 복수의 차폐비아(shielding via)
140a: 솔더층(solder layer)
151a: 제1 유전층(dielectric layer)
151b: 제3 유전층
152a, 152b: 제2 유전층
152c: 공동(air cavity)
160a: 전기연결구조체(electrical connection structure)
180a: 제2 솔더층
185a: 주변비아(peripheral via)
200: 연결 부재(connection member)
201a: 제1 그라운드 플레인(ground plane)
202a: 배선 그라운드 플레인
203a: 제2 그라운드 플레인
204a: IC 그라운드 플레인
221a: 피드라인
310: IC(Integrated Circuit)
ef1, ef2, ef3, ef4, ef5, ef6, ef7, ef8: 엔드파이어 안테나(endfire antenna)

Claims (1)

1. 제1 유전층;
   상기 제1 유전층의 하면 상에 배치된 솔더층;
   상기 제1 유전층의 상면 상에 배치되고 관통홀을 가지는 제1 패치 안테나 패턴;
   상기 제1 패치 안테나 패턴의 상측에 이격 배치되고 상기 제1 패치 안테나 패턴보다 더 작은 제2 패치 안테나 패턴;
   상기 제1 유전층의 하면에서부터 상기 제1 유전층을 관통하도록 배치되고 상기 제1 패치 안테나 패턴에 전기적으로 연결된 제1 피드비아;
   상기 제1 유전층의 하면에서부터 상기 제1 유전층과 상기 제1 패치 안테나 패턴의 관통홀을 관통하도록 배치되고 상기 제2 패치 안테나 패턴에 전기적으로 연결된 제2 피드비아; 및
   상기 제1 유전층의 하면에서부터 상기 제1 유전층을 관통하도록 배치되고 상기 제1 패치 안테나 패턴에 전기적으로 연결되고 상기 제2 피드비아를 둘러싸도록 배열된 복수의 차폐비아; 를 포함하는 칩 안테나 모듈.

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