KR20200114583A - 전압 온-오프 검출기 및 이를 포함하는 전자 소자 - Google Patents

전압 온-오프 검출기 및 이를 포함하는 전자 소자 Download PDF

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KR20200114583A
KR20200114583A KR1020190036586A KR20190036586A KR20200114583A KR 20200114583 A KR20200114583 A KR 20200114583A KR 1020190036586 A KR1020190036586 A KR 1020190036586A KR 20190036586 A KR20190036586 A KR 20190036586A KR 20200114583 A KR20200114583 A KR 20200114583A
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장준태
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주식회사 디비하이텍
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Abstract

실시 예는 제1 전원과 제3 전원 신호를 제공하는 제3 전원 사이에 접속되고, 제2 전원 신호가 입력되는 입력단을 포함하는 인버터, 제2 전원 신호가 제공되는 제1 게이트, 및 제3 전원과 제1 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 트랜지스터, 제3 전원 신호가 제공되는 제2 게이트, 및 제2 전원 신호가 제공되는 제2 전원과 제1 노드 사이에 접속되는 제2 소스 및 제2 드레인을 포함하는 제2 트랜지스터, 및 인버터의 출력단과 접속되는 입력단을 포함하고 인버터의 출력에 기초하여 제1 전원의 제1 전압과 상기 제1 노드의 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 증폭기를 포함한다.

Description

전압 온-오프 검출기 및 이를 포함하는 전자 소자{A DETECTOR FOR DETECTING A VOLTAGE ON-OFF STATE AND AN ELECTRONIC DEVICE INCLDUING THE SAME}
실시 예는 전압 온-오프 검출기 및 이를 포함하는 전자 소자에 관한 것이다.
전자 소자의 입출력 회로는 전자 장치의 내부 회로와 전자 장치 밖의 외부 회로 간의 전기적 인터페이스로 기능할 수 있다. 전자 장치의 입출력 회로는 내부 회로와 외부 회로 간의 전압 신호를 송신 또는 수신할 수 있다.
멀티 파워를 사용하는 전자 소자에 있어서, 저전력 파워 디지인을 고려해야 한다. 예컨대, 전자 소자의 사용되지 않는 회로 또는 블록의 정적 누설(Static Leakage)을 없애기 위하여 사용되지 않는 회로 또는 블록에 제공되는 파워를 오프시킴으로써 원천적으로 전력 소모를 줄일 수 있다.
전자 소자의 내부 회로로부터 논리 신호를 받아 외부 회로로 출력하는 입출력 회로에서 내부 회로의 구동 전력이 오프될 때, 큰 사이즈로 설계된 입출력 회로의 드라이버의 제어 신호가 언노운(Unknown) 상태가 되어 큰 누설 전류가 발생될 수 있고, 이로 인하여 전력 소모가 증가될 수 있으며, 전자 소자의 신뢰성(Reliability)이 저하되고 및 수명(Lifetime)이 단축될 수 있으며, 전자 소자들 간의 통신 오류가 발생될 수 있다.
실시 예는 전력 소모를 줄이고, 응답 속도가 빠른 신뢰성 있는 검출 신호를 발생할 수 있는 전압 온-오프 검출기 및 이를 포함하는 전자 소자를 제공한다.
실시 예에 따른 전압 온-오프 검출기는 제1 전원과 제3 전원 신호를 제공하는 제3 전원 사이에 접속되고, 제2 전원 신호가 입력되는 입력단을 포함하는 인버터; 상기 제2 전원 신호가 제공되는 제1 게이트, 및 상기 제3 전원과 제1 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 트랜지스터; 상기 제3 전원 신호가 제공되는 제2 게이트, 및 상기 제2 전원 신호가 제공되는 제2 전원과 상기 제1 노드 사이에 접속되는 제2 소스 및 제2 드레인을 포함하는 제2 트랜지스터; 및 상기 인버터의 출력단과 접속되는 입력단을 포함하고, 상기 인버터의 출력에 기초하여 상기 제1 전원의 제1 전압과 상기 제1 노드의 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 증폭기를 포함할 수 있다.
상기 인버터는 게이트, 드레인, 및 상기 제1 전압이 제공되는 소스를 포함하는 제1 NMOS 트랜지스터; 및 상기 제1 NMOS 트랜지스터의 상기 게이트와 접속되는 게이트, 및 상기 제1 NMOS 트랜지스터의 드레인과 상기 제1 노드 사이에 접속되는 소스와 드레인을 포함하고, 상기 제1 NMOS 트랜지스터의 상기 게이트와 제1 PMOS 트랜지스터의 상기 게이트의 접속 노드에는 상기 제2 전압 신호가 제공될 수 있다.
상기 증폭기는 게이트, 드레인, 및 상기 제1 전압이 제공되는 소스를 포함하는 제2 NMOS 트랜지스터; 및 상기 제2 NMOS 트랜지스터의 상기 게이트와 접속되는 게이트, 및 상기 제2 NMOS 트랜지스터의 상기 드레인에 접속되는 드레인, 및 상기 제1 노드에 접속되는 소스를 포함하는 제2 PMOS 트랜지스터를 포함하고, 상기 증폭기의 상기 입력단은 상기 제2 NMOS 트랜지스터의 상기 게이트와 상기 제2 PMOS 트랜지스터의 상기 게이트가 접속되는 노드일 수 있다.
상기 전압 온-오프 증폭기는 상기 증폭기의 출력을 버퍼링하고, 버퍼링한 결과에 따른 검출 신호를 출력하는 버퍼를 더 포함할 수 있다.
상기 전압 온-오프 검출기는 상기 증폭기의 출력에 기초하여 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제1 CMOS 인버터; 및 상기 제1 CMOS 인버터의 출력에 기초하여, 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제2 CMOS 인버터를 더 포함할 수 있다.
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 PMOS 트랜지스터일 수 있다.
상기 제1 전압은 접지 전압일 수 있다.
제2 전압은 상기 제1 전압보다 크고, 제3 전압은 상기 제2 전압보다 작고, 상기 제2 전압은 상기 제2 전압 신호의 최고 전압이고, 상기 제3 전압은 상기 제3 전압 신호의 최고 전압일 수 있다.
상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 노드와 접속되는 벌크(bulk)를 포함할 수 있다.
다른 실시 예에 따른 전압 온-오프 검출기는 제1 전원과 제3 전원 신호를 제공하는 제3 전원 사이에 접속되고, 제2 전원 신호가 입력되는 입력단을 포함하는 제1 인버터; 상기 제2 전원 신호가 제공되는 제1 게이트, 및 상기 제3 전원과 제1 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 트랜지스터; 상기 제3 전원 신호가 제공되는 제2 게이트, 및 상기 제2 전원 신호가 제공되는 제2 전원과 상기 제1 노드 사이에 접속되는 제2 소스 및 제2 드레인을 포함하는 제2 트랜지스터; 상기 인버터의 출력단과 접속되는 입력단을 포함하고, 상기 인버터의 출력에 기초하여 상기 제1 전원의 제1 전압과 상기 제1 노드의 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 증폭기; 상기 증폭기의 출력에 기초하여 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제2 인버터; 및 상기 제2 인버터의 출력에 기초하여, 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 갖는 검출 신호를 출력하는 제3 인버터를 포함할 수 있다.
상기 제1 전압은 접지 전압이고, 상기 제3 전원 신호의 최고 전압은 상기 제1 전압보다 크고, 상기 제2 전원 신호의 최고 전압은 상기 제3 전원 신호의 최고 전압보다 클 수 있다.
실시 예에 따른 전자 소자는 데이터 및 제어 신호를 출력하는 내부 회로; 상기 데이터, 상기 제어 신호, 및 검출 신호를 논리 연산하고, 논리 연산된 결과에 따른 제1 로직 신호, 및 제2 로직 신호를 생성하는 입출력 제어부; PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 로직 신호들에 기초하여 풀 다운 또는 풀 업 동작을 수행하는 드라이버; 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 접속 노드와 연결되는 입출력 터미널; 및 상기 검출 신호를 출력하는 전압 온-오프 검출기를 포함하고, 상기 전압 온-오프 검출기는 상술한 실시 예들 중 어느 하나일 수 있다.
실시 예는 전력 소모를 줄이고, 응답 속도가 빠른 신뢰성 있는 검출 신호를 발생할 수 있다.
도 1은 실시 예에 따른 전자 소자의 구성도를 나타낸다.
도 2는 도 1에 도시된 전압 온-오프 검출기의 일 실시 예를 나타낸다.
도 3은 제1 내지 제4 노드들의 전압들, 검출 신호, 및 전압 온-오프 검출기에 흐르는 전류에 대한 시뮬레이션 결과를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 전자 소자(100)의 구성도를 나타낸다.
도 1을 참조하면, 전자 소자(100)는 내부 회로(110), 입출력 제어부(120), 입출력 회로(130), 및 전압 온-오프 검출기(310)를 포함한다.
또한 전자 소자(100)는 내부 회로(110), 입출력 제어부(120), 및 입출력 회로(130), 및 전압 온-오프 검출기(310)에 사용되는 전원을 제공하는 전압 제공부(320)를 포함할 수 있다.
예컨대, 전압 제공부(320)는 전압 범위가 서로 다른 복수의 전압들을 제공하는 멀티 전압 발생기일 수 있다.
예컨대, 전압 제공부(320)는 제1 전압 신호(DVSS)를 제공하는 제1 전원, 제2 전압 신호(DVDD)를 제공하는 제2 전원, 및 제3 전압 신호(Vcore)를 제공하는 제3 전원을 포함할 수 있으며, 제1 전압 신호(DVSS), 제2 전압 신호(DVDD) 및 제3 전압 신호(Vcore)를 제공 또는 발생할 수 있다.
또는 예컨대, 전압 제공부(320)는 제3 전압 신호(Vcore), 및 제1 전압 신호(DVSS), 및 제2 전압 신호(DVDD)를 생성할 수 있다.
제1 전압 신호(DVSS)의 전압은 "제1 전압(예컨대, 0[V])" 또는 접지 전압일 수 있다.
제2 전압 신호(DVDD)의 온 상태의 전압은 "제2 전압"일 수 있다. 예컨대, 제2 전압은 제2 전압 신호(DVDD)의 최고 전압일 수 있다. 제3 전압 신호(Vcore)의 온 상태일 때의 전압은 "제3 전압"일 수 있다. 예컨대, 제3 전압은 제3 전압 신호(Vcore)의 최고 전압일 수 있다.
예컨대, 제2 전압(예컨대, 3.3[V]) 및 제3 전압(예컨대, 1.2[V])은 제1 전압(예컨대, 0[V])보다 크고, 제2 전압은 제3 전압보다 클 수 있다.
내부 회로(110)는 데이터(DATA), 및 제어 신호(CON)를 입출력 제어부(120)로 제공한다.
예컨대, 내부 회로(110)는 데이터(DATA)를 증폭하고, 증폭된 결과를 입출력 제어부(120)로 출력하는 제1 증폭기(101), 및 제어 신호(CON)를 증폭하고 증폭된 결과를 입출력 제어부(120)로 출력하는 제2 증폭기(102)를 포함할 수 있다.
예컨대, 제1 및 제2 증폭기들(101, 102) 각각은 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.
또한 내부 회로(110)는 입출력 회로(130)로부터 제공되는 신호(Y)를 수신하고, 수신된 결과를 증폭하여 출력하는 제3 증폭기(103)를 포함할 수 있다.
예컨대, 제3 증폭기(103)는 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.
입출력 제어부(120)는 내부 회로(110)로부터 제공된 데이터(DATA)와 제어 신호(CON), 및 전압 온-오프 검출기(310)로부터 제공되는 검출 신호(VS2)에 기초하여, 입출력 회로(130)의 드라이버(210)의 구동을 제어하는 제1 및 제2 로직 신호들(S1, S2)을 생성한다.
예컨대, 입출력 제어부(120)는 수신된 데이터(DATA), 제어 신호(CON), 및 검출 신호(VS2)를 논리 연산하고, 논리 연산된 결과에 따라 생성되는 제1 및 제2 논리 신호들(S1,S2)을 입출력 회로(130)에 제공할 수 있다.
입출력 제어부(120)는 제1 논리 게이트(121), 제1 인버터(122), 제2 논리 게이트(123), 제3 논리 게이트(124), 제4 논리 게이트(125), 및 제5 논리 게이트(126)를 포함할 수 있다.
제1 논리 게이트(121)는 제어 신호(CON) 및 전압 온-오프 검출기(310)로부터 제공되는 검출 신호(PS)를 논리 연산하고, 논리 연산된 결과에 따른 제1 논리 신호를 출력한다.
예컨대, 제1 논리 게이트(121)는 NAND 게이트일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제어 신호(CON)는 반전되어 제1 논리 게이트(121)의 제공될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제2 증폭기(102)의 출력단과 제1 논리 게이트(121)의 어느 한 입력단 사이에 인버터가 접속될 수도 있다.
제1 인버터(122)는 제1 논리 신호를 반전시키고, 반전된 제1 논리 신호를 출력한다.
제2 논리 게이트(123)는 데이터(DATA)와 제1 인버터(111)의 출력을 논리 연산하고, 논리 연산된 결과에 따른 제2 논리 신호를 출력한다.
예컨대, 제2 논리 게이트(123)는 AND 게이트일 수 있으나, 이에 한정되는 것은 아니다.
제3 논리 게이트(124)는 데이터(DATA)와 제1 논리 신호를 논리 연산하고 논리 연산한 결과에 따른 제3 논리 신호를 출력한다.
예컨대, 제3 논리 게이트(124)는 OR 게이트일 수 있으나, 이에 한정되는 것은 아니다.
제4 논리 게이트(125)는 제1 및 제2 입력 단자들을 구비하고, 제1 및 제2 입력 단자들 각각으로 입력된 제2 논리 신호를 논리 연산하고, 논리 연산된 결과에 따라 제1 로직 신호(S1)를 생성한다.
예컨대, 제4 논리 게이트(125)는 NAND 게이트일 수 있으나, 이에 한정되는 것은 아니다.
제5 논리 게이트(126)는 제3 입력 단자 및 제4 입력 단자들을 구비하고, 제3 및 제4 입력 단자들 각각으로 입력된 제3 논리 신호를 논리 연산하고, 논리 연산된 결과에 따라 제2 로직 신호(S2)를 생성한다.
예컨대, 제5 논리 게이트(126)는 NOR 게이트일 수 있으나, 이에 한정되는 것은 아니다.
입출력 회로(130)는 입출력 터미널(201), 및 드라이버(210)를 포함할 수 있다. 입출력 터미널(201)은 패드(PAD)로 대체하여 사용될 수 있다.
드라이버(210)는 제1 및 제2 로직 신호들(S1, S2)에 기초하여, 제1 전압 신호(DVSS, 예컨대, 0[V]), 또는 제2 전압 신호(DVDD, 예컨대, 3,3[V])를 출력하는 출력 노드(OUT)를 포함하고, 출력 노드(OUT)는 입출력 터미널(210)에 연결된다.
예컨대, 제2 전압 신호(DVDD)의 제2 전압은 제1 전압 신호(DVSS)의 제1 전압보다 클 수 있다. 그리고 예컨대, 제3 전압 신호(Vcore)의 전압 범위는 제1 전압 신호(DVSS)의 제1 전압보다 크거나 같고 제2 전압 신호(DVDD)의 제2 전압보다 작을 수 있다.
드라이버(210)는 제1 및 제2 로직 신호들(S1, S2)에 응답하여 풀 업(pull-up) 또는 풀 다운(pull-down) 동작을 수행할 수 있고, 풀 업 전압인 제2 전압 또는 풀 다운 전압인 제1 전압을 출력 노드(OUT)를 통하여 출력할 수 있다.
드라이버(210)는 PMOS 트랜지스터(211), 및 NMOS 트랜지스터(212)를 포함할 수 있다.
PMOS 트랜지스터(211)는 제1 로직 신호(S1)가 제공되는 게이트, 제2 전압 신호(DVDD)가 제공되는 소스, 및 입출력 터미널(210)에 연결되는 드레인을 포함할 수 있다.
NMOS 트랜지스터(212)는 제2 로직 신호(S2)가 제공되는 게이트, 제1 전압 신호(DVSS)가 제공되는 소스, 및 입출력 터미널(201)과 PMOS 트랜지스터(211)의 접속 노드에 연결되는 드레인을 포함할 수 있다.
출력 노드(OUT)는 PMOS 트랜지스터(211)의 드레인과 NMOS 트랜지스터(212)의 드레인이 서로 접속하는 노드일 수 있다.
전압 온-오프 검출기(310)는 전압 발생부(320)로부터 제공되는 제2 전압 신호(DVDD)의 전압이 온 상태인지 오프 상태인지를 검출하고, 검출된 결과에 따른 검출 신호(VS2)를 출력한다.
"제2 전압 신호(DVDD)의 전압이 온 상태"라 함은 전압 발생부(320)가 제공하는 제2 전압 신호(DVDD)의 전압이 제2 전압(예컨대, 3.3[V])인 것을 의미하며, 제2 전압 신호(DVDD)의 전압이 "오프 상태"라 함은 제2 전압 신호(DVDD)의 전압이 제1 전압 또는 접지 전압(예컨대, 0[V])인 것을 의미할 수 있다.
예컨대, 제3 전압 신호(Vcore)가 온 상태에서, 전압 온-오프 검출기(310)가 전압 제공부(320)가 제공하는 제2 전압 신호(DVDD)의 전압이 온(ON) 상태인 것을 감지한 때에는, 제1 레벨(예컨대, high level)을 갖는 검출 신호(VS2)를 출력할 수 있고, 검출 신호(VS2)에 기초한 입출력 제어부(120)의 논리 연산 결과에 의하여 입출력 터미널(201)을 통하여 전자 소자(100)는 양방향 입출력 동작을 수행할 수 있다.
또한 전압 온-오프 검출기(310)가 제2 전압 신호(DVDD)의 전압이 오프(off)된 상태인 것을 감지한 때에는 제2 레벨(예컨대, low level)을 갖는 검출 신호(VS2)을 출력할 수 있고, 제2 레벨의 검출 신호(VS2)에 기초하는 입출력 제어부(120)의 논리 연산 결과에 의하여 드라이버(210)를 턴 오프시키고, 입출력 터미널(201)을 하이 임피던스(high impedance)가 되게 할 수 있다. 또한 제2 전압 신호(DVDD)의 전압이 오프된 상태일 때에는 입출력 터미널(201)에서 입력 경로의 로직 상태가 하이 상태 또는 로우 상태로 분명하게 구분될 수 있으므로, 누설 전류의 발생이 억제 또는 방지될 수 있다.
도 2는 도 1의 전압 온-오프 검출기(310)의 일 실시 예를 나타내고, 도 3은 제1 내지 제4 노드들의 전압들, 검출 신호, 및 전압 온-오프 검출기에 흐르는 전류에 대한 시뮬레이션 결과를 나타낸다.
전압 온-오프 검출기(310)는 "전압 검출기", "파워 온-오프 검출기"로 대체하여 표현될 수 있다.
도 2를 참조하면, 전압 온-오프 검출기(310)는 제2 전압 신호(DVDD)의 전압이 온(on) 상태인지 또는 오프(off) 상태인지를 검출하고, 검출된 결과에 따른 검출 신호(VS2)를 출력할 수 있다.
전압 온-오프 검출기(310)는 검출 회로(301), 증폭 회로(302), 및 버퍼(303)를 포함할 수 있다.
검출 회로(301)는 제1 PMOS 트랜지스터(MP8)과 제1 NMOS 트랜지스터(MN6)을 포함하는 인버터(31), 제1 트랜지스터(MP9), 및 제2 트랜지스터(MP10)을 포함할 수 있다.
인버터(31)는 CMOS 인버터를 포함할 수 있으나, 이에 한정되는 것은 아니다.
인버터(31)는 제1 전압 신호(DVSS)를 제공하는 제1 전원과 제3 전압 신호(Vcore)를 제공하는 제3 전원 사이에 접속되고, 제2 전압 신호(DVDD)가 입력되는 입력단을 포함할 수 있다.
인버터(31)는 제2 전압 신호(DVDD)에 기초하여 제1 전압으로 풀 다운하거나 제3 전압으로 풀 업하는 전압을 갖는 신호를 출력할 수 있다.
인버터(31)는 게이트, 드레인, 및 제1 전압 신호(DVSS)가 제공되는 소스를 포함하는 제1 NMOS 트랜지스터(MN6) 및 제1 NMOS 트랜지스터(MN6)의 게이트와 접속되는 게이트, 및 제1 NMOS 트랜지스터(MN6)의 드레인과 제3 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터(MP8)를 포함할 수 있다.
제2 전압 신호(DVDD)는 제1 NMOS 트랜지스터(MN6)의 게이트와 제1 PMOS 트랜지스터(MP8)의 게이트가 접속되는 노드로 입력될 수 있다. 예컨대, 제1 PMOS 트랜지스터(MP8)의 소스에는 제3 전압 신호(Vcore)가 제공될 수 있다.
제1 트랜지스터(MP9)는 제2 전원에 접속되는 제1 게이트, 및 제1 노드(N1)와 제3 전원 사이에 접속되는 제1 소스와 제1 드레인을 포함할 수 있다. 예컨대, 제1 트랜지스터(MP9)는 제2 전원에 접속되는 제1 게이트, 제3 전원에 접속되는 제1 소스, 및 제1 노드(N1)에 접속되는 제1 드레인을 포함할 수 있다.
예컨대, 제1 게이트에는 제2 전압 신호(DVDD)가 제공될 수 있고, 제1 소스에는 제3 전압 신호(Vcore)가 제공될 수 있다. 예컨대, 제1 트랜지스터(MP9)는 PMOS 트랜지스터일 수 있다.
또한 제1 트랜지스터(MP9)는 제1 노드(N1)에 연결 또는 접속된 제1 벌크(bulk)(또는 제1 바디(body)) 또는 제1 벌크 노드(또는 바디 노드)를 포함할 수 있다.
또한 인버터(31)의 제1 PMOS 트랜지스터(MP8)는 제1 노드(N1)에 접속된 제2 벌크(또는 제2 바디) 또는 제2 벌크 노드(또는 제2 바디 노드)를 포함할 수 있다.
제2 트랜지스터(MP10)는 제3 전원에 접속되는 제2 게이트, 제2 전원에 접속되는 제2 소스, 제1 노드(N1)에 접속되는 제2 드레인을 포함할 수 있다. 예컨대, 제3 전압 신호(Vcore)는 제2 게이트에 제공될 수 있고, 제2 전압 신호(DVDD)는 제2 소스에 제공될 수 있다. 제2 트랜지스터(MP10)는 제1 노드(N1)에 연결 또는 접속된 제3 벌크(또는 제3 바디) 또는 제3 벌크 노드(또는 제3 바디 노드)를 포함할 수 있다.
예컨대, 제1 노드(N1)는 제1 트랜지스터(MP9)의 드레인과 제2 트랜지스터(MP10)의 드레인이 서로 접속하는 노드일 수 있다.
증폭 회로(302)는 인버터(31)의 출력을 증폭할 수 있다.
예컨대, 증폭 회로(302)는 인버터(31)의 출력에 기초하여 제1 노드(N1)의 전압으로 풀 업되거나 제1 전압 신호(DVSS)의 제1 전압(예컨대, 0[V])으로 폴 다운하는 전압을 출력할 수 있다.
예컨대, 증폭 회로(302)는 인버터(31)의 출력단과 접속되는 입력단을 포함하고, 인버터(31)의 출력단으로부터 제공되는 출력에 기초하여 제1 노드(N1)의 제1 노드 전압으로 풀 업되거나 제1 전압으로 풀 다운되는 전압을 출력하는 증폭기(32)를 포함할 수 있다.
예컨대, 증폭기(32)는 제2 NMOS 트랜지스터(MN7) 및 제2 PMOS 트랜지스터(MP11)를 포함할 수 있다.
예컨대, 제2 NMOS 트랜지스터(MN7)는 게이트, 드레인, 및 제1 전압 신호(DVSS)가 제공되는 소스를 포함할 수 있다.
예컨대, 제2 PMOS 트랜지스터(MP11)는 제2 NMOS 트랜지스터(MN7)의 게이트와 접속되는 게이트, 및 제2 NMOS 트랜지스터(MN7)의 드레인과 제1 노드(N1) 사이에 접속되는 소스와 드레인을 포함할 수 있다.
제2 PMOS 트랜지스터(MP11)는 제1 노드(N1)에 연결 또는 접속된 벌크(또는 바디) 또는 벌크 노드(또는 바디 노드)를 포함할 수 있다.
예컨대, 증폭기(32)의 입력단은 제2 NMOS 트랜지스터(MN7)의 게이트와 제2 PMOS 트랜지스터(MP11)의 게이트가 접속되는 노드일 수 있고, 증폭기(32)의 출력단은 제2 NMOS 트랜지스터(MN7)의 드레인과 제2 PMOS 트랜지스터(MP11)의 드레인이 접속되는 노드일 수 있다.
버퍼(303)는 증폭기(32)의 출력을 버퍼링하고, 버퍼링된 결과를 출력할 수 있다. 버퍼(303)의 출력은 검출 신호(VS2)가 될 수 있다. 다른 실시 예에서 버퍼(303)는 생략될 수 있고, 이 경우에는 증폭기(32)의 출력이 검출 신호(VS2)가 될 수 있다.
버퍼(303)는 증폭기(32)의 출력에 기초하여 제1 전압 신호(DVSS)의 제1 전압과 제1 노드(N1)의 제1 노드 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제1 CMOS 인버터(33), 및 제1 CMOS 인버터(33)의 출력에 기초하여, 제1 전압과 제1 노드 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제2 CMOS 인버터(34)를 포함할 수 있다.
제1 CMOS 인버터(33)는 NMOS 트랜지스터(NM8)와 PMOS 트랜지스터(MP12)를 포함할 수 있고, 제2 CMOS 트랜지스터(34)는 NMOS 트랜지스터(NM9)와 PMOS 트랜지스터(MP13)를 포함할 수 있다. 또한 제1 및 제2 CMOS 인버터들(33, 34) 각각의 PMOS 트랜지스터(MP12, MP13)은 제1 노드(N1)에 연결 또는 접속된 벌크(또는 바디) 또는 벌크 노드(또는 바디 노드)를 포함할 수 있다.
예컨대, 제1 트랜지스터(MP9), 및 제2 트랜지스터(MP10) 각각은 PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다.
제1 노드(N1)는 인버터(31)의 제1 PMOS 트랜지스터(MP8), 제1 및 제2 트랜지스터(MP9, MP10), 증폭기(32)의 제2 PMOS 트랜지스터(MP11), 및 버터(303)의 PMOS 트랜지스터들(MP12, MP13) 각각의 소스에 접속될 수 있다.
전압 온-오프 검출기(310)의 동작은 다음과 같다.
제1 트랜지스터(MP9)와 제2 트랜지스터(M10)은 제2 전압 신호(DVDD)의 전압과 제3 전압 신호(Vcore)의 전압을 비교하고, 비교 결과 더 큰 전압을 제1 노드(N1)로 출력하는 비교기 역할을 할 수 있다.
즉 제1 및 제2 트랜지스터들(M9, M10)에 의하여 제1 노드(N1)의 전압은 제2 전압 신호(DVDD)와 제3 전압 신호(Vcore)의 전압 상태에 따라 달라질 수 있다.
예컨대, 제2 전압 신호(DVDD)의 전압이 제3 전압 신호(Vcore)의 전압보다 작을 때, 제1 노드(N1)의 전압은 제3 전압 신호(Vcore)의 전압이 될 수 있다.
또한 예컨대, 제2 전압 신호(DVDD)의 전압이 제3 전압 신호(Vcore)의 전압보다 크거나 같을 때에는, 제1 노드(N1)의 전압은 제2 전압 신호(DVDD)의 전압이 될 수 있다.
제2 전압 신호(DVDD)의 전압이 제1 전압(예컨대, 0[V])에서 제2 전압(예컨대, 3.3[V])까지 상승하는 제1 구간에서 각 노드(A1,A2,A3)와 검출 신호(VS2)의 전압 변화는 다음과 같다.
제2 전압 신호(DVDD)의 전압이 트랜지스터(예컨대, MN6)의 문턱 전압보다 작을 때에는 트랜지스터(MN6)가 턴 온되지 않으므로 제2 및 제4 노드(A1, A3)의 전압은 제3 전원 신호(Vcore)의 제3 전압을 유지하고, 제3 노드(A2)의 전압은 제1 전압을 유지하고, 제4 노드(A3)의 전압은 제3 전원 신호의 제3 전압을 유지하고, 검출 신호(VS2)의 전압은 제2 전압 신호(DVDD)의 전압을 따라 증가하지 않고 제1 전압을 유지할 수 있다.
또한 제2 전압 신호(DVDD)의 전압이 트랜지스터(예컨대, MN6)의 문턱 전압 이상이고 제3 전원 신호(Vcore)의 제3 전압보다 작을 때, 인버터(31)의 제1 PMOS 트랜지스터(MP8)는 점차 턴 오프되고, 인버터(32)의 제1 NMPOS 트랜지스터는 점차 턴 온됨에 따라 제2 노드(A1)의 전압은 제3 전압에서 제1 전압으로 하강하고, 제3 노드(A2)의 전압은 제1 전압에서 제3 전압으로 상승되어 제3 전압을 유지하고, 제4 노드(A3)의 전압은 제3 전압에서 제1 전압으로 하강하고, 검출 신호(VS2)의 전압은 제1 전압에서 제3 전압으로 상승되어 제3 전압을 유지할 수 있다.
또한 제2 전압 신호(DVDD)의 전압이 제3 전원 신호(Vcore)의 제3 전압보다 크거가 같을 때에는, 제2 노드(A1)의 전압은 제1 전압을 유지하고, 제3 노드(A2)의 전압은 제2 전압 신호의 전압을 따라서 변화되고, 제4 노드(A3)의 전압은 제1 전압을 유지하고, 검출 신호(VS2)의 전압은 제2 전압 신호의 전압을 따라서 변화될 수 있다.
제2 전압 신호(DVDD)의 전압이 제2 전압(예컨대, 3.3[V])에서 제1 전압(예컨대, 0[V])까지 하강하는 제2 구간에서의 각 노드(A1,A2,A3)와 검출 신호(VS2)의 전압 변화는 제1 구간의 역순과 같을 수 있다.
실시 예에 따른 전압 온-오프 검출기(310)는 제2 전압 신호(DVDD)의 전압이 트랜지스터(예컨대, MN6)의 문턱 전압미만일 때, 제1 전압(예컨대, 0[V])을 갖는 검출 신호(VS2)를 명확하게 출력할 수 있어 검출 신호(VS2)의 신뢰성을 확보할 수 있다.
또한 제2 전압 신호(DVDD)의 전압이 트랜지스터(MN6)의 문턱 전압 이상이고 제3 전압보다 작을 때에는 검출 신호(VS2)의 전압이 빠르게 제3 전압으로 상승되기 때문에, 검출 신호(VS2)의 응답 속도가 향상될 수 있다.
또한 검출 신호(VS2)의 전압이 제1 전압에서 제3 전압으로 천이(transition)되는 것이 제2 전압 신호(DVDD)의 전압이 트랜지스터(MN6)의 문턱 전압 이상이고 제3 전압보다 작은 전압 구간에서 이루어지기 때문에 전압 온-오프 검출기(310)에서의 전력 소모가 감소될 수 있다.
또한 검출 신호(VS2)의 전압이 제3 전압에서 제1 전압으로 천이(transition)되는 것이 제2 전압 신호(DVDD)의 전압이 트랜지스터(MN6)의 문턱 전압보다 작아질 때 이루어지기 때문에 전압 온-오프 검출기(310)에서의 전력 소모가 감소될 수 있다.
도 3의 I11는 증폭기(32), 제1 CMOS 인버터(33), 및 제1 CMOS 인버터(33)에 흐르는 전류의 합을 나타내고, 도 3의 I12는 인버터(31), 증폭기(32), 제1 CMOS 인버터(33), 및 제1 CMOS 인버터(33)에 흐르는 전류의 합을 나타낸다. 도 3에서 I11은 2.45E23[A]이고, I12는 1.59[pA]로 매우 적은 값을 나타내므로, 실시 예에 따른 전압 온-오프 검출기(310)의 전력 소모는 감소될 수 있다.
또한 제2 전압 신호(DVDD)의 전압과 제3 전압 신호(Vcore)의 전압이 동일한 전압 조건에서도 전압 온-오프 검출기(310)에 의한 전압 상태의 검출이 가능하다. 또한 실시 예는 제2 전압 신호와 제3 전압 신호의 온 또는 오프의 순서와 무관하게 누설 전류를 억제 또는 방지할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 내부 회로 120: 입출력 제어부
130: 입출력 회로 210: 드라이버
310: 전압 온-오프 검출기 320: 전압 제공부.

Claims (20)

  1. 제1 전원과 제3 전원 신호를 제공하는 제3 전원 사이에 접속되고, 제2 전원 신호가 입력되는 입력단을 포함하는 인버터;
    상기 제2 전원 신호가 제공되는 제1 게이트, 및 상기 제3 전원과 제1 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 트랜지스터;
    상기 제3 전원 신호가 제공되는 제2 게이트, 및 상기 제2 전원 신호가 제공되는 제2 전원과 상기 제1 노드 사이에 접속되는 제2 소스 및 제2 드레인을 포함하는 제2 트랜지스터; 및
    상기 인버터의 출력단과 접속되는 입력단을 포함하고, 상기 인버터의 출력에 기초하여 상기 제1 전원의 제1 전압과 상기 제1 노드의 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 증폭기를 포함하는 전압 온-오프 검출기.
  2. 제1항에 있어서,
    상기 인버터는,
    게이트, 드레인, 및 상기 제1 전압이 제공되는 소스를 포함하는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터의 상기 게이트와 접속되는 게이트, 및 상기 제1 NMOS 트랜지스터의 드레인과 상기 제1 노드 사이에 접속되는 소스와 드레인을 포함하고,
    상기 제1 NMOS 트랜지스터의 상기 게이트와 제1 PMOS 트랜지스터의 상기 게이트의 접속 노드에는 상기 제2 전압 신호가 제공되는 전압 온-오프 검출기.
  3. 제2항에 있어서,
    상기 증폭기는,
    게이트, 드레인, 및 상기 제1 전압이 제공되는 소스를 포함하는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 상기 게이트와 접속되는 게이트, 및 상기 제2 NMOS 트랜지스터의 상기 드레인에 접속되는 드레인, 및 상기 제1 노드에 접속되는 소스를 포함하는 제2 PMOS 트랜지스터를 포함하고,
    상기 증폭기의 상기 입력단은 상기 제2 NMOS 트랜지스터의 상기 게이트와 상기 제2 PMOS 트랜지스터의 상기 게이트가 접속되는 노드인 전압 온-오프 검출기.
  4. 제1항에 있어서,
    상기 증폭기의 출력을 버퍼링하고, 버퍼링한 결과에 따른 검출 신호를 출력하는 버퍼를 더 포함하는 전압 온-오프 검출기.
  5. 제3항에 있어서,
    상기 증폭기의 출력에 기초하여 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제1 CMOS 인버터; 및
    상기 제1 CMOS 인버터의 출력에 기초하여, 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제2 CMOS 인버터를 더 포함하는 전압 온-오프 검출기.
  6. 제1항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 PMOS 트랜지스터인 전압 온-오프 검출기.
  7. 제5항에 있어서,
    상기 제1 전압은 접지 전압인 전압 온-오프 검출기.
  8. 제7항에 있어서,
    제2 전압은 상기 제1 전압보다 크고, 제3 전압은 상기 제2 전압보다 작고,
    상기 제2 전압은 상기 제2 전압 신호의 최고 전압이고, 상기 제3 전압은 상기 제3 전압 신호의 최고 전압인 전압 온-오프 검출기.
  9. 제6항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 노드와 접속되는 벌크(bulk)를 포함하는 전압 온-오프 검출기.
  10. 제1 전원과 제3 전원 신호를 제공하는 제3 전원 사이에 접속되고, 제2 전원 신호가 입력되는 입력단을 포함하는 제1 인버터;
    상기 제2 전원 신호가 제공되는 제1 게이트, 및 상기 제3 전원과 제1 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 트랜지스터;
    상기 제3 전원 신호가 제공되는 제2 게이트, 및 상기 제2 전원 신호가 제공되는 제2 전원과 상기 제1 노드 사이에 접속되는 제2 소스 및 제2 드레인을 포함하는 제2 트랜지스터;
    상기 인버터의 출력단과 접속되는 입력단을 포함하고, 상기 인버터의 출력에 기초하여 상기 제1 전원의 제1 전압과 상기 제1 노드의 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 증폭기;
    상기 증폭기의 출력에 기초하여 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제2 인버터; 및
    상기 제2 인버터의 출력에 기초하여, 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 갖는 검출 신호를 출력하는 제3 인버터를 포함하는 전압 온-오프 검출기.
  11. 제10항에 있어서,
    상기 제1 전압은 접지 전압이고,
    상기 제3 전원 신호의 최고 전압은 상기 제1 전압보다 크고, 상기 제2 전원 신호의 최고 전압은 상기 제3 전원 신호의 최고 전압보다 큰 전원 온-오프 검출기.
  12. 데이터 및 제어 신호를 출력하는 내부 회로;
    상기 데이터, 상기 제어 신호, 및 검출 신호를 논리 연산하고, 논리 연산된 결과에 따른 제1 로직 신호, 및 제2 로직 신호를 생성하는 입출력 제어부;
    PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 로직 신호들에 기초하여 풀 다운 또는 풀 업 동작을 수행하는 드라이버;
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 접속 노드와 연결되는 입출력 터미널; 및
    상기 검출 신호를 출력하는 전압 온-오프 검출기를 포함하고,
    상기 전압 온-오프 검출기는,
    제1 전원과 제3 전원 신호를 제공하는 제3 전원 사이에 접속되고, 제2 전원 신호가 입력되는 입력단을 포함하는 인버터;
    상기 제2 전원 신호가 제공되는 제1 게이트, 및 상기 제3 전원과 제1 노드 사이에 접속되는 제1 소스와 제1 드레인을 포함하는 제1 트랜지스터;
    상기 제3 전원 신호가 제공되는 제2 게이트, 및 상기 제2 전원 신호가 제공되는 제2 전원과 상기 제1 노드 사이에 접속되는 제2 소스 및 제2 드레인을 포함하는 제2 트랜지스터;
    상기 인버터의 출력단과 접속되는 입력단을 포함하고, 상기 인버터의 출력에 기초하여 상기 제1 전원의 제1 전압과 상기 제1 노드의 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 증폭기를 포함하는 전자 소자.
  13. 제12항에 있어서,
    상기 인버터는,
    게이트, 드레인, 및 상기 제1 전압이 제공되는 소스를 포함하는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터의 상기 게이트와 접속되는 게이트, 및 상기 제1 NMOS 트랜지스터의 드레인과 상기 제1 노드 사이에 접속되는 소스와 드레인을 포함하고,
    상기 제1 NMOS 트랜지스터의 상기 게이트와 제1 PMOS 트랜지스터의 상기 게이트의 접속 노드에는 상기 제2 전압 신호가 제공되는 전자 소자.
  14. 제13항에 있어서,
    상기 증폭기는,
    게이트, 드레인, 및 상기 제1 전압이 제공되는 소스를 포함하는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 상기 게이트와 접속되는 게이트, 및 상기 제2 NMOS 트랜지스터의 상기 드레인에 접속되는 드레인, 및 상기 제1 노드에 접속되는 소스를 포함하는 제2 PMOS 트랜지스터를 포함하고,
    상기 증폭기의 상기 입력단은 상기 제2 NMOS 트랜지스터의 상기 게이트와 상기 제2 PMOS 트랜지스터의 상기 게이트가 접속되는 노드인 전자 소자.
  15. 제12항에 있어서,
    상기 증폭기의 출력을 버퍼링하고, 버퍼링한 결과에 따른 검출 신호를 출력하는 버퍼를 더 포함하는 전자 소자.
  16. 제14항에 있어서,
    상기 증폭기의 출력에 기초하여 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제1 CMOS 인버터; 및
    상기 제1 CMOS 인버터의 출력에 기초하여, 상기 제1 전압과 상기 제1 노드의 상기 전압 사이를 풀 업 또는 풀 다운하는 전압을 출력하는 제2 CMOS 인버터를 더 포함하는 전자 소자.
  17. 제12항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 PMOS 트랜지스터인 전자 소자.
  18. 제14항에 있어서,
    상기 제1 전압은 접지 전압인 전자 소자.
  19. 제18항에 있어서,
    제2 전압은 상기 제1 전압보다 크고, 제3 전압은 상기 제2 전압보다 작고,
    상기 제2 전압은 상기 제2 전압 신호의 최고 전압이고, 상기 제3 전압은 상기 제3 전압 신호의 최고 전압인 전자 소자.
  20. 제17항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 노드와 접속되는 벌크(bulk)를 포함하는 전자 소자.
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