KR20200103586A - 수직 전계 효과 트랜지스터의 실리콘 핀 영역을 선택적으로 증가시키는 방법 - Google Patents

수직 전계 효과 트랜지스터의 실리콘 핀 영역을 선택적으로 증가시키는 방법 Download PDF

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Abstract

반도체 소자는 각각 채널 영역 및 상기 채널 영역 상의 팽창된 영역을 포함하는 복수의 핀들, 상기 복수의 핀들 사이의 복수의 하부 소스/드레인 에피택셜층 및 상기 각각의 복수의 하부 소스/드레인 에피택셜층 상의 복수의 하부 스페이서, 상기 각 채널 영역의 일부를 덮는 게이트, 상기 복수의 핀들과 상기 복수의 게이트들 사이에 존재하는 복수의 산화물 층, 및 상기 각 복수의 핀들의 상기 팽창된 영역을 덮는 복수의 상부 소스/드레인을 포함한다.

Description

수직 전계 효과 트랜지스터의 실리콘 핀 영역을 선택적으로 증가시키는 방법 {METHOD FOR SELECTIVELY INCREASING SILICON FIN AREA FOR VERTICAL FIELD EFFECT TRANSISTORS}
본 명세서에 개시된 발명은 비휘발성 메모리 익스프레스(NVMe: Non-Volatile Memory Express) 시스템에 관한 것으로, 보다 구체적으로 비휘발성 메모리 익스프레스 기반 가상머신-하이퍼바이저(VM-Hypervisor: Virtual Machine-Hypervisor) 플랫폼을 위한 프레임워크에 관한 것이다.
CMOS 소자의 트렌드는 소형화이다. 그러나, 크기를 축소하면 일반적으로 디바이스의 성능이 저하된다. 평면형 CMOS 소자의 문제를 해결하기 위해, 수직형 소자가 개발되었다. 수직형 구조는 소자의 밀도를 증가시킬 수 있으며, 성능을 향상시킬 수 있다. 예를 들어, 핀 전계 효과 트랜지스터(fin field effect transistors; finFETs)가 개발되었다. 핀펫은 평면형 CMOS 소자보다 더 나은 정전기적 또는 단채널효과(short channel effect; SCE) 제어를 가질 수 있다. 밀도 및 실효 이미터 폭(effective emitter width; Weff) 효율은 게이트 길이(gate length; Lg)와 독립적이며, 수직형 소자에 더 완화된 게이트 길이를 허용한다. 따라서, 핀펫 소자는 더 작은 스케일에서 평면형 CMOS 소자를 대체하고 있다.
그러나 여전히 수직형 소자의 성능은 더 향상될 것이 요구된다. 게이트 길이를 변화시키는 것 이외에 성능을 향상시키는 메커니즘은 이러한 소자의 특정 레이아웃 내에서 밀집된 밀도로 인해 제한된다. 따라서, 수직형 소자의 구조에 대한 연구가 진행중이다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 핀의 부피를 선택적으로 팽창시키는 방법 및 시스템을 제공하는데 있다.
본 개시의 일 실시예에 따른 반도체 소자는 각각 채널 영역 및 상기 채널 영역 상의 팽창된 영역을 포함하는 복수의 핀들, 상기 복수의 핀들 사이의 복수의 하부 소스/드레인 에피택셜층 및 상기 각각의 복수의 하부 소스/드레인 에피택셜층 상의 복수의 하부 스페이서, 상기 각 채널 영역의 일부를 덮는 게이트, 상기 복수의 핀들과 상기 복수의 게이트들 사이에 존재하는 복수의 산화물 층, 및 상기 각 복수의 핀들의 상기 팽창된 영역을 덮는 복수의 상부 소스/드레인을 포함할 수 있다.
본 개시의 실시예들에 따르면, 각각의 핀의 일부 영역을 덮는 마스크를 형성하여 어닐링을 수행함으로써, 핀의 부피를 선택적으로 증가시킬 수 있다.
도 1은 반도체 소자에서 핀 구조의 일부분의 부피를 선택적으로 증가시키는 방법의 일 실시예를 도시하는 플로우 차트이다.
도 2a 및 도 2b는 제조 동안의 핀 구조의 일 실시예의 일부분을 도시한다.
도 3a 및 도 3b는 제조 동안의 핀 구조의 다른 실시예의 일부분을 도시한다.
도 4는 반도체 소자에 팽창된 채널 부피를 갖는 핀펫을 제공하는 방법의 일 실시예를 나타내는 플로우 차트이다.
도 5a 내지 도 7은 제조 동안의 핀펫을 포함하는 반도체 소자의 일 실시예의 일부분을 도시한다.
도 8은 반도체 소자에서 팽창된 상부 소스/드레인 부피를 갖는 핀펫을 제공하는 방법의 일 실시예를 나타내는 플로우 차트이다.
도 9 내지 도 12는 제조 동안의 핀펫을 포함하는 반도체 소자의 일 실시예의 일부를 도시한다.
본 발명의 실시예들은 핀펫의 형성에 관한 것이다. 다음의 설명은 당해 분야의 통상의 기술자가 본 발명을 제작하고 사용할 수 있도록 제시되며, 특허 출원 및 그 요구사항의 맥락에서 제공된다. 본 발명의 실시예들에 대한 다양한 수정 및 여기에서 설명된 일반적인 원리들과 특징들은 쉽게 명백해질 것이다. 본 발명의 실시예들은 주로 특정 실시에서 제공되는 특정 방법 및 시스템의 측면에서 설명된다. 그러나, 방법 및 시스템은 다른 구현에서 효과적으로 동작 할 것이다.
"예시적인 실시예", "일 실시예" 및 "또 다른 실시예"와 같은 문구들은 동일하거나 상이한 실시 예뿐만 아니라 복수의 실시 예들을 지칭할 수 있다. 실시 예들은 특정 구성 요소들을 갖는 시스템들 및/또는 장치들과 관련하여 설명될 것이다. 그러나, 시스템들 및/또는 장치들은 도시된 것들보다 많거나 적은 구성 요소들을 포함할 수 있고, 구성 요소들의 배열 및 유형의 변형들이 본 발명의 범위를 벗어나지 않을 수 있다. 예시적인 실시 예들은 또한 일정한 단계들을 갖는 특정 방법들의 맥락에서 설명될 것이다. 그러나, 방법 및 시스템은 예시적인 실시 예들과 모순되지 않는 상이한 단계들 및/또는 추가적인 단계들 및 상이한 순서들의 단계들을 갖는 다른 방법들에 대해 효과적으로 동작한다. 따라서, 본 발명은 도시 된 실시예들에 한정되는 것이 아니라, 본 명세서에서 설명된 원리들 및 특징들과 일치하는 가장 넓은 범위에 따를 것이다.
본 발명을 설명하는 맥락에서(특히 이하의 청구범위의 문맥에서) 단수형태 용어 및 유사한 지시어의 사용은 본 명세서에서 다르게 지시하거나 문맥상 명백히 모순되는 것이 아닌 한 단수 및 복수를 포괄하는 것으로 해석되어야 한다. 용어 "포함하는", "갖는", "구비하는" 및 "함유하는"은 다른 언급이 없는 한 개방형 용어 (즉, "포함하지만 이에 국한되지 않는 것"을 의미함)로 해석되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에 제공된 임의의 모든 예들의 사용, 또는 예시적인 용어의 사용은 달리 명시되지 않는 한 본 발명을 보다 잘 나타내기 위한 것이며, 본 발명의 범위를 제한하지 않는다는 점에 유의해야 한다. 또한, 달리 정의되지 않는 한, 일반적으로 사용되는 사전에 정의된 모든 용어는 확대 해석되지 않는다.
반도체 소자를 제공하는 방법이 설명된다. 상기 방법은 복수의 핀을 제공한다. 상기 복수의 핀들 각각의 제1 부분은 마스크로 덮인다. 상기 복수의 핀들 각각의 제2 부분은 상기 마스크에 의해 노출된다. 상기 방법은 또한 수소 등의 부피가 증가하는 분위기에서 어닐링을 수행한다. 어닐링은 100? 보다 크고 600? 이하인 어닐링 온도에서 수행된다. 상기 핀들 각각의 제2 부분은 어닐링 동안 노출되어, 상기 제2 부분이 부피 팽창을 겪는다.
도 1은 반도체 소자에서의 구성 요소, 즉 핀펫(finFETs)에 대해 선택적으로 확장된 부피를 갖는 핀 구조를 제공하는 방법(100)의 일 실시예를 도시하는 플로우 차트이다. 단순화를 위해, 일부 단계는 생략되거나 다른 순서 및/또는 조합으로 수행될 수 있다. 일부 단계는 하위 단계를 포함할 수 있다. 또한, 상기 방법(100)은 반도체 소자를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 예를 들어, 상기 방법은 핀에 대한 반도체가 제공된 후에 시작될 수 있다. 도 2a 내지 도 2b 및 도 3a 내지 도 3b는 방법(100)을 이용하여 핀 구조를 형성하는 동안의 반도체 소자(200) 및 반도체 소자(200A)의 일 실시예들의 일부를 각각 도시한다. 단순화를 위해, 모든 구성 요소가 도 2a 내지 도 3b에 도시되는 것은 아니며, 도 2a 내지 도 3b는 실제 크기의 비율이 아니다. 또한, 특정 층(들)의 두께 또는 형상은 설명을 위해 과장될 수 있다. 상기 방법(100)은 반도체 소자(200) 및 반도체 소자(200A)와 관련하여 설명된다. 그러나, 다른 반도체 소자에 상기 방법(100)의 사용이 제한되는 것은 아니다.
상기 반도체 소자의 핀은 단계(102)를 통하여 부피-증가 어닐링을 위해 제조되고 준비된다. 단계(102)에서의 상기 핀의 형성은 실리콘과 같은 반도체 층 상에 얇은 하드 마스크를 제공하는 것을 포함한다. 상기 하드 마스크는 상기 핀을 형성하는 실리콘 층의 일부분을 덮으며, 제거되는 실리콘 층의 일부분을 노출시킨다. 상기 실리콘 층으로부터 핀을 규정하는 에칭이 수행될 수 있다. 또한, 단계(102)는 부피-증가 어닐링에 대해서 핀의 원하는 부분이 노출되도록 한다. 따라서, 부피가 증가되는 핀의 일부를 노출시키는 어닐링 마스크가 또한 제공된다. 상기 어닐링 마스크는 부피 팽창을 원하지 않는 핀의 일부를 덮는다. 일 실시예에서, 상기 어닐링 마스크는 핀을 형성하는데 사용되는 하드 마스크의 일부를 포함한다. 이러한 실시예에서, 핀의 상부는 부피-증가 어닐링으로부터 보호되는 것이 바람직하다. 다른 실시예에서, 상기 하드 마스크는 제거되며, 상기 하드 마스크는 상기 어닐링 마스크의 일부가 아니다. 이러한 실시예에서, 핀의 상부는 부피가 증가되는 것이 바람직하다. 스페이서 층 또는 다른 마스크 층과 같은 다른 구조는 마스크를 어닐링하는 단계의 전체 또는 일부를 형성할 수 있다.
도 2a 및 도 3a는 단계(102) 이후의 반도체 소자(200) 및 반도체 소자(200A)를 각각 도시한다. 도 2a를 참조하면, 상기 핀(210)은 반도체 층(201)으로 형성된다. 상술한 바와 같이, 상기 반도체 층(201)은 실리콘(Si)일 수 있다. 상기 반도체 소자(200)는 채널의 부피가 증가되는 것이 바람직하다. 결과적으로, 상기 핀의 측벽은 외측으로 만곡되어 각 핀(210)에 대해 볼록한 단면을 제공하는 것이 바람직하다. 그러나, 각 핀의 상면은 실질적으로 변하지 않고 유지되는 것이 바람직하다. 결과적으로, 마스크(220)는 상기 핀(210)의 측벽을 노출시킨다. 일 실시예에서, 상기 마스크(220)는 하부의 반도체 층(201)으로부터 핀(210)을 규정하는데 사용된다. 유사하게, 도 3a는 반도체 층(201)으로부터 형성된 핀(210A)을 도시한다. 그러나, 상기 반도체 소자(200A)는 상부 소스 및/또는 드레인(소스/드레인) 부근에서 핀 부피가 증가되는 것이 바람직하다. 상기 채널의 폭은 실질적으로 변하지 않고 유지되는 것이 바람직하다. 따라서, 마스크(220A)는 핀(210A)의 측벽의 대부분을 덮지만, 핀(210A)의 상부를 노출시킨다.
상기 마스크(220) 및 마스크(220A)가 존재하는 동안, 상기 반도체 소자(200) 및 반도체 소자(200A)는 단계(104)를 통하여 부피-증가 분위기에서 어닐링된다. 실리콘 핀(210) 및 실리콘 핀(210A)에 대한 상기 부피-증가 분위기는 수소 분위기이다. 이러한 어닐링은 핀(210) 및 핀(210A)의 원하는 부분이 부피 팽창을 겪도록 수행된다. 예를 들어, 상기 어닐링은 수소 분위기에서 수행되는 것 외에, 100? 보다 크고 600? 이하인 온도에서 이루어질 수 있다. 일 실시예에서, 상기 어닐링 온도는 적어도 200? 이상이고 500? 이하이다. 상기 어닐링은 적어도 10초 이상이고 500초 이하의 어닐링 시간 동안 이루어질 수 있다. 일 실시예에서, 상기 어닐링 시간은 적어도 20초이상 400초 이하이다. 그 결과, 핀(210) 및 핀(210A)의 노출된 부분이 팽창한다.
도 2b 및 도 3b는 단계(104)가 수행된 후의 반도체 소자(200) 및 반도체 소자(200A)를 각각 도시한다. 도 2b를 참조하면, 핀(210')의 측면은 어닐링에 노출되었다. 측벽의 원래 위치는 점선으로 표시되어 있다. 따라서, 핀(210')의 측벽은 외측으로 팽창되어 있다. 결과적으로, 상기 핀(210')은 채널 영역에서 볼록한 단면을 갖는다. 상기 핀(210')의 부피가 증가하기 때문에, 상기 채널의 폭은 증가한다. 도 3b를 참조하면, 핀(210A')의 상부가 어닐링에 노출되었다. 상기 핀(210A')의 상부의 원래 위치는 점선으로 표시되어 있다. 따라서, 상기 핀(210A')의 상부는 부피 팽창을 겪었다. 결과적으로, 상기 핀(210A')은 상부 소스/드레인에 대해 더 큰 부피를 갖는다. 수소 어닐링이 알려져 있지만, 이러한 어닐링은 실리콘 소자의 표면 조도(surface roughness)를 완화시키는 데에만 이용되었다. 단계(104)에서 수행된 어닐링과 대조적으로, 이러한 어닐링은 핀(210/210A)과 같이 어닐링되는 구조체의 부피를 증가시키지 않을 수 있다. 다르게 말하면, 단계(104)에서의 어닐링은 핀(210/210A)의 원하는 부분의 크기가 확장되도록 수행된다.
상기 방법(100)을 사용하여, 상기 핀(210) 및 핀(210A)의 기하학적 구조가 조정될 수 있다. 핀(210) 및 핀(210A)의 일부를 수소 어닐링에 선택적으로 노출시킴으로써, 상기 핀(210) 및 핀(210A)의 일부의 부피가 선택적으로 증가될 수 있다. 도시된 실시예에서, 상기 핀(210')의 채널은 폭이 증가될 수 있다. 유사하게, 상기 핀(210A')의 상부는 크기가 증가될 수 있다. 결과적으로, 상기 핀(210A')은 상부 소스/드레인에 대해 더 큰 부피를 갖는다. 다른 실시예에서, 핀의 다른 영역 및/또는 추가 영역이 어닐링에 노출될 수 있다. 이러한 다른 영역 및/또는 추가 영역의 부피가 증가될 수 있다. 따라서, 상기 핀(210/210A)의 기하학적 구조는 반도체 소자(200/200A)의 제조 또는 포토 리소그래피(photolithography)를 크게 변경시키지 않고 조정될 수 있다.
도 4는 반도체 소자에 팽창된 채널 부피를 갖는 핀펫을 제공하는 방법(120)의 일 실시예를 도시하는 플로우 차트이다. 단순화를 위해, 일부 단계를 하위 단계를 포함할 수 있고, 생략될 수 있으며, 다른 순서 및/또는 조합에 의해 수행될 수 있다. 또한, 상기 방법(120)은 반도체 소자를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 도 5a 내지 도 7은 방법(120)을 이용하여 핀펫을 제조하는 동안의 반도체 소자(250)의 일 실시예의 일부를 도시한다. 단순화를 위해, 모든 구성 요소가 도 5a 내지 도 7에 도시되는 것은 아니며, 도 5a 내지 도 7은 실제 크기의 비율이 아니다. 예를 들어, 핀들 보다 먼저 형성될 수 있는 다양한 구조물은 도시되지 않았다. 또한, 특정 층(들)의 두께 또는 형상은 설명을 위해 과장될 수 있다. 명확성을 위해, 형성되는 트랜지스터 영역 내의 구조만이 도시된다. 상기 방법(120)은 반도체 소자(250)와 관련하여 설명된다. 그러나, 다른 반도체 소자에 상기 방법(120)의 사용이 제한되는 것은 아니다.
핀은 단계(122)를 통해 실리콘 층으로부터 제공된다. 예를 들어, 유전체 하드 마스크는 아래에 놓인 실리콘 층 상에서 제조될 수 있다. 상기 하드 마스크 내의 개구부는 제거될 실리콘의 영역에 대응한다. 상기 실리콘 층이 식각되어 핀이 남는다. 하부 소스/드레인 영역은 단계(124)를 통해 형성된다. 일 실시예에서, 단계(124)는 소스/드레인 영역에 대해 실리콘게르마늄(SiGe)과 같은 에피텍셜 층(expitaxial layer)을 성장시키는 단계를 포함한다. 단계(126)는 상기 핀 상에서 원하는 높이를 갖는 유전체 층을 형성하는 단계를 포함한다.
도 5a 및 도 5b는 각각 단계(126)가 수행된 이후의 반도체 소자(250)의 단면도 및 사시도이다. 핀(260)은 아래에 놓인 실리콘 층(251)으로부터 형성된다. 하드 마스크(252)는 상기 실리콘 층(251)으로부터 상기 핀(260)을 규정하는데 사용된다. 소스/드레인 영역(262) 및 하부 스페이서(264)도 제조된다.
상기 반도체 소자(250)는 단계(128)를 통해 채널 영역의 부피가 증가하도록 수소 분위기 내에서 어닐링된다. 일 실시예에서, 단계(128)는 적어도 200? 이상 500? 이하의 어닐링 온도에서, 적어도 20초 이상 400초 이하 동안 반도체 소자(250)를 어닐링하는 단계를 포함한다. 일 실시예에서, 어닐링 온도는 적어도 250? 이상일 수 있다. 일 실시예에서, 어닐링 시간은 적어도 30초 이상 300초 이하일 수 있다. 도시된 실시예에서, 단계(128)는 단계(124) 및 단계(126) 이후에 수행된다. 다른 실시예에서, 단계(128)는 단계(126) 이전에 또는 단계(124) 및 단계(126) 이전에 수행될 수 있다.
도 6a 및 도 6b는 단계(128)가 수행된 이후의 반도체 소자(250)의 단면도 및 사시도이다. 도 6a에서, 하부 스페이서(264) 상의 측벽의 원래 위치는 점선으로 표시되어 있다. 상기 마스크(252)에 의해 덮힌 핀(260')의 일부, 상기 소스/드레인 영역(262) 및 상기 하부 스페이서(264)는 부피가 현저하게 변하지 않았다. 수소 어닐링에 의해, 노출된 실리콘 핀(260')의 일부는 부피가 팽창하여 외측으로 만곡되었다. 이는 핀(260')의 채널 영역에서의 부피 증가를 가져온다. 또한, 도 6b에 알 수 있는 바와 같이, 상기 핀(260')의 외측 영역은 중심 영역보다 부피가 더 커지는 경향이 있다.
이어서, 핀펫의 제조가 계속된다. 단계(130)를 통해 산화물 및 전도성 게이트층이 제공된다. 예를 들어, 계면 산화물층 및 게이트 산화물층이 단계(130)에서 제공될 수 있다. 또한, 메탈 게이트가 증착될 수 있다. 상기 산화물 및 게이트층은 단계(132)를 통해 원하는 형상으로 패터닝된다. 상기 핀(260')에 대한 상부 스페이서층은 단계(134)를 통해 제공된다. 상기 상부 소스 및/또는 드레인 영역은 또한 단계(136)를 통해 제공된다. 일 실시예에서, 단계(136)는 에피택셜 소스/드레인층을 형성하는 단계를 포함한다. 절연체가 단계(138)를 통해 상기 반도체 소자(250) 상에 증착될 수 있다. 상기 상부 소스/드레인과 하부 소스/드레인에 대한 콘택(contacts)은 단계(140)를 통해 형성된다. 추가적인 유전체가 단계(142)를 통해 증착될 수 있다. 상기 반도체 소자(250)의 제조는 단계(144)를 통해 완료될 수 있다.
도 7은 제조가 완료된 이후의 반도체 소자(250)의 일부를 도시한다. 따라서, 3개의 핀펫(280)이 도시되어 있다. 각 핀펫(280)은 팽창된 채널 영역을 갖는 핀(260'), 소스/드레인(262), 하부 스페이서(264), 계면 산화물(266), 게이트 산화물(270), 메탈 게이트(272), 상부 스페이서(274) 및 상부 소스/드레인(276)을 포함한다.
상기 방법(120) 및 반도체 소자(250)는 방법(100) 및 반도체 소자(200)의 이점을 공유한다. 상기 방법(120)을 사용하여, 상기 핀(260')의 일부의 부피가 선택적으로 증가되었다. 특히, 핀펫(280) 내의 상기 핀(260')의 채널 영역이 팽창되어있다. 따라서, 핀펫(280)의 기하학적 구조는 핀(260') 사이의 간격 또는 핀펫(280)을 제조하는 방법(120)을 크게 변화시키지 않고 조정될 수 있다.
도 8은 반도체 소자 내에 확장된 채널 부피를 갖는 핀펫을 제공하는 방법(150)의 일 실시예를 도시하는 플로우 차트이다. 단순화를 위해, 일부 단계는 생략될 수 있으며, 하위 단계를 포함할수 있고, 다른 순서 및/또는 조합으로 수행될 수 있다. 또한, 상기 방법(150)은 반도체 소자를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 도 9 내지 도 13은 방법(150)을 이용하여 핀펫을 형성하는 동안의 반도체 소자(250A)의 일 실시예들의 일부를 각각 도시한다. 단순화를 위해, 모든 구성 요소가 도 9 내지 도 13에 도시되는 것은 아니며, 도 9 내지 도 13은 실제 크기의 비율이 아니다. 예를 들어, 핀들 보다 먼저 형성될 수 있는 다양한 구조물은 도시되지 않았다. 또한, 특정 층(들)의 두께 또는 형상은 설명을 위해 과장될 수 있다. 명확성을 위해, 형성되는 트랜지스터 영역 내의 구조만이 도시된다. 상기 방법(150)은 반도체 소자(250A)와 관련하여 설명된다. 그러나, 다른 반도체 소자에 상기 방법(150)의 사용이 제한되는 것은 아니다.
핀은 단계(152)를 통해 실리콘 층으로부터 제공된다. 예를 들어, 유전체 하드 마스크는 아래에 놓인 실리콘 층 상에서 제조될 수 있다. 상기 하드 마스크 내의 개구부는 제거될 실리콘의 영역에 대응한다. 상기 실리콘 층이 식각되어 핀이 남는다. 하부 소스/드레인 영역은 단계(154)를 통해 형성된다. 일 실시예에서, 단계(154)는 소스/드레인 영역에 대해 실리콘게르마늄(SiGe)과 같은 에피텍셜 층(expitaxial layer)을 성장시키는 단계를 포함한다. 단계(152) 및 단계(154)는 방법(120)의 단계(122) 및 단계(124)와 유사하다.
도 9는 단계(154)가 수행된 이후의 반도체 소자(250A)를 도시한다. 따라서 핀(260A)이 아래에 놓인 실리콘 층(251)으로부터 형성되었다. 상기 하드 마스크(252)는 실리콘 층(251)으로부터 상기 핀(260A)을 규정하는데 사용된다. 소스/드레인 영역(262) 및 하부 스페이서(264) 또한 제조되었다.
상기 핀(260A)을 형성하는데 사용된 상기 하드 마스크(252)는 단계(156)를 통해 제거된다. 이 단계는 이하에서 설명되는 어닐링 동안 상기 핀(260A)의 상면이 노출될 수 있도록 수행된다. 하부 스페이서는 단계(158)를 통해 증착된다.
단계(160)를 통해 하부 스페이서(264A)가 리세스 되어 상부 핀(260A)의 상부를 노출시킨다. 도 10은 단계(160)가 수행된 이후의 반도체 소자(250A)를 도시한다. 따라서, 유전체 층(264A)이 증착되고 그 높이가 감소되어 원하는 양의 핀(260A)이 유전체 층(264A)의 상부 표면 위로 돌출되도록 한다.
상기 반도체 소자(250A)는 단계(162)를 통해, 상기 핀(260A)의 상부의 부피가 증가하도록 수소 분위기 내에서 어닐링된다. 일 실시예에서, 단계(162)는 적어도 200? 이상 500? 이하의 어닐링 온도에서, 적어도 20초 이상 400초 이하 동안 반도체 소자(250A)를 어닐링하는 단계를 포함한다. 일 실시예에서, 어닐링 온도는 적어도 250? 이상일 수 있다. 일 실시예에서, 어닐링 시간은 적어도 30초 이상 300초 이하일 수 있다.
도 11은 단계(162)가 수행된 이후의 반도체 소자(250A)의 단면도이다. 상기 하부 스페이서(264A) 상의 상기 핀(260A')의 측벽 및 상부의 원래 위치는 점선으로 표시되어 있다. 소스/드레인 영역(262) 및 하부 스페이서(264A)에 의해 덮힌 상기 핀(260A')의 일부는 부피가 현저하게 변하지 않았다. 수소 어닐링 때문에, 상기 실리콘 핀(260A')의 노출된 부분은 부피가 팽창하고 외측으로 만곡되었다. 이 볼록한 형상은 상기 핀(260A')의 상부 영역의 부피 증가를 가져온다.
이어서, 핀펫의 제조가 계속된다. 상기 하부 스페이서(264A)는 최종 소자에서 원하는 것보다 두껍다. 따라서, 상기 하부 스페이서(264A)는 단계(164)를 통해 더욱 리세스된다. 산화물층 및 전도성 게이트는 단계(166)를 통해 제공된다. 예를 들어, 계면 산화물층 및 게이트 산화물이 단계(166)를 통해 제공될 수 있다. 또한, 메탈 게이트가 증착될 수 있다. 산화물 및 게이트층은 반도체 소자(250)와 유사한 방식에 의해 원하는 형상으로 패터닝된다. 그러나, 산화물층 및 게이트 층은 목표 길이를 만족하도록 상기 핀(260A')의 상부에서 제거되는 것이 바람직하다. 따라서 이러한 층들이 단계(168)를 통해 리세스된다. 상기 핀(260A')의 상부 스페이서는 단계(170)를 통해 제공된다. 상부 소스 및/또는 드레인 영역은 단계(172)를 통해 제공된다. 일 실시예에서, 단계(172)는 에피택셜 소스/드레인층을 형성하는 단계를 포함한다. 절연체는 단계(174)를 통해, 반도체 소자(250A) 상에 증착될 수 있다. 상부 소스/드레인 및 하부 소스/드레인에 대한 콘택(contacts)은 단계(176)를 통해 형성된다. 추가적인 유전체가 단계(178)를 통해 증착될 수 있다. 반도체 소자(250A)의 제조는 단계(180)를 통해 완료될 수 있다.
도 12는 제조가 완료된 이후의 반도체 소자(250A)의 일부를 도시한다. 따라서, 3개의 핀펫(280A)이 도시되어 있다. 각 핀펫(280A)은 팽창된 소스/드레인 영역을 갖는 핀(260A'), 소스/드레인(262), 하부 스페이서(264A'), 계면 산화물(266A), 게이트 산화물(270A), 메탈 게이트(272A), 상부 스페이서(274A) 및 상부 소스/드레인(276A)을 포함한다. 상기 하부 스페이서(264A')는 단계(164)를 통해 두께가 감소되었다. 또한, 상기 계면 산화물(266A) 및 게이트 산화물(270A) 뿐만 아니라 상기 메탈 게이트(272A)는 상기 핀(260A)의 상부를 노출시킨다.
상기 방법(150) 및 반도체 소자(250A)는 방법(100) 및 반도체 소자(200)의 이점을 공유한다. 상기 방법(150)을 사용하여, 상기 핀(260A')의 일부의 부피가 선택적으로 증가된다. 특히, 핀펫(280A)내의 상기 핀(260A')의 상부 소스/드레인 영역이 팽창되어있다. 이는 단계(172)의 상부 소스/드레인 프로세스에 대해 더 큰 부피를 제공한다. 결과적으로, 기생 저항(parasitic resistance)이 감소될 수 있다. 따라서, 핀펫(180A)의 성능이 더 향상될 수 있다.
반도체 소자에서 핀의 부피를 선택적으로 팽창시키는 방법 및 시스템이 설명되었다. 상기 방법 및 시스템은 도시된 일 실시예에 따라 설명되었으며, 당해 분야의 통상의 기술자는 실시예에 대한 변형이 있음을 쉽게 인식할 것이며, 임의의 변형은 상기 방법 및 시스템의 사상 및 범위 내에 있을 것이다. 따라서, 첨부된 청구항의 사상 및 범위를 벗어나지 않고도 당해 분야의 통상의 기술자에 의해 많은 수정이 이루어 질 수 있다.

Claims (3)

  1. 각각 채널 영역 및 상기 채널 영역 상의 팽창된 영역을 포함하는 복수의 핀들;
    상기 복수의 핀들 사이의 복수의 하부 소스/드레인 에피택셜층 및 상기 각각의 복수의 하부 소스/드레인 에피택셜층 상의 복수의 하부 스페이서;
    상기 각 채널 영역의 일부를 덮는 게이트들;
    상기 복수의 핀들과 상기 복수의 게이트들 사이에 존재하는 복수의 산화물 층; 및
    상기 각 복수의 핀들의 상기 팽창된 영역을 덮는 복수의 상부 소스/드레인을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 상부 소스/드레인 하부의 상부 스페이서를 더 포함하며,
    상기 상부 스페이서 및 상기 상부 소스/드레인은 상기 각 복수의 핀들의 상기 팽창된 영역을 덮는 반도체 소자.
  3. 제1항에 있어서,
    상기 팽창된 영역은 볼록한 단면을 가지며,
    상기 각 팽창된 영역은 상기 각 채널 영역의 폭보다 큰 폭을 갖는 반도체 소자.
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