KR20200093081A - 스테어케이스 구조물을 형성하는 방법 및 관련 스테어케이스 구조물 및 반도체 디바이스 구조물 - Google Patents

스테어케이스 구조물을 형성하는 방법 및 관련 스테어케이스 구조물 및 반도체 디바이스 구조물 Download PDF

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Abstract

스테어케이스 구조물을 형성하는 방법. 상기 방법은 티어 위에 패터닝된 하드마스크를 형성하는 단계를 포함한다. 최상부 티어의 노출된 부분이 제거되어 최상부 스테어를 형성할 수 있다. 제1 라이너 물질이 패터닝된 하드마스크 및 최상부 티어 위에 형성되고, 제1 라이너 물질의 일부분이 제거되어 제1 라이너를 형성하고 아래 놓인 티어를 노출시킬 수 있다. 아래 놓인 티어의 노출된 부분이 제거되어 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 제2 라이너 물질은 패터닝 하드마스크, 제1 라이너, 및 제2 라이너 위에 형성된다. 제2 라이너 물질의 일부분이 제거되어 제2 라이너를 형성하고 또 다른 아래 놓인 티어를 노출시킬 수 있다. 또 다른 아래 놓인 티어의 노출된 부분이 제거되어 또 다른 아래 놓인 스테어를 형성할 수 있다. 패터닝된 하드마스크가 제거된다. 스테어케이스 구조물 및 반도체 디바이스 구조물이 또한 개시된다.

Description

스테어케이스 구조물을 형성하는 방법 및 관련 스테어케이스 구조물 및 반도체 디바이스 구조물
우선권 주장
본 출원은 2017년12월29일자 미국 특허 출원 번호 15/858,072, "METHODS OF FORMING STAIRCASE STRUCTURES"의 출원일의 이익을 주장한다.
기술 분야
본 명세서에 개시된 실시예는 반도체 디바이스 구조물의 스테어케이스 구조물을 형성하는 방법을 포함하는 반도체 제조와 관련된다. 더 구체적으로, 본 개시의 실시예는 스테어케이스 구조물의 스테어의 개선된 에지 배치, 스테어의 개선된 랜딩 배치 균일성, 및 스테어를 형성하는 개선된 제어를 갖는 스테어케이스(staircase) 구조물을 형성하는 방법 및 관련된 스테어케이스 구조물 및 반도체 디바이스 구조물과 관련된다.
반도체 산업의 지속적인 목표가 메모리 디바이스, 가령, 비휘발성 메모리 디바이스(가령, NAND 플래시 메모리 디바이스)의 메모리 밀도(가령, 메모리 다이당 메모리 셀의 수)를 증가시키는 것이었다. 비휘발성 메모리 디바이스에서 메모리 밀도를 증가시키는 한 가지 방식은 수직 메모리 어레이("3차원(3D) 메모리 어레이"라고도 지칭됨) 아키텍처를 구현하는 것이다. 종래의 수직 메모리 어레이는 반복되는 전도성 구조물/절연성 구조물(가령, 티어) 내 개구부를 통해 뻗어 있는 트랜지스터/메모리-셀 필라를 포함하며, 여기서, 전도성 구조물은 제어 게이트로서 기능한다. 반도체 필라 및 전도성 구조물의 각각의 정션에서 전도성 구조물(가령, 워드 라인 플레이트, 제어 게이트 플레이트) 및 절연성 구조물의 티어가 수직 적층된다. 이러한 구성에 의해, 트랜지스터의 종래의 평면형(가령, 2차원) 배열을 갖는 구조에 비교할 때, 다이 상에 상향으로(가령, 종방향으로, 수직으로) 어레이를 구축함으로써, 더 많은 개수의 트랜지스터가 다이의 단위 면적에 위치할 수 있다.
종래의 수직 메모리 어레이가 전도성 구조물과 액세스 라인(가령, 워드 라인) 간 전기적 연결을 포함하여, 수직 메모리 어레이 내 메모리 셀이 쓰기, 읽기, 또는 소거 동작을 위해 고유하게 선택되게 할 수 있다. 이러한 전기적 연결을 형성하는 하나의 방법이, 전도성 구조물의 티어의 측방으로 오프셋된 에지(가령, 측방 단부)에서 일련의 이른바 "스테어(stair)"를 갖는 이른바 "스테어케이스(staircase)" 구조물을 형성하는 단계를 포함한다. 개별 스테어가 전도성 구조물로 전기적 액세스를 제공하기 위해 접속 구조물이 위치될 수 있는 전도성 구조물의 접속 영역을 정의한다. 스테어케이스 구조물을 형성하는 다양한 프로세스가 개발되었으며, 가령, 반복적으로 포토레지스트 물질을 트림하고 트림된 포토레지스트 물질을 통해 전도성 구조물의 노출된 영역을 에칭하여, 티어의 측방 단부에서 스테어를 형성하는 것을 포함한다. 이 공정은 트림-에칭-트림 공정으로 지칭된다. 트림-에칭-트림 공정이 교대하는 전도성 구조물 및 절연성 구조물로 복수의 스테어형 계단을 생성하며, 스테어케이스 구조물을 도출한다. 티어의 측방 단부, 가령, 주변 에지를 패터닝함으로써, 계단형 프로파일이 형성된다. 트림-에칭-트림 공정은 실시되는 복수의 트림 동작 및 에칭 동작을 견디기 위해 포토레지스트 물질이 충분한 두께로 증착될 것을 요구한다. 스테어케이스 구조물 내 스테어의 수가 증가함에 따라, 이에 따라 포토레지스트 물질의 두께가 증가되어 복수의 트림 동작 및 에칭 동작에 대한 충분한 마진(margin)을 제공할 수 있다. 그러나 포토레지스트 물질의 증가된 두께가 스테어의 형성과 연관된 위치 및 치수 오차를 증가시킨다. 포토레지스트 물질의 증가된 두께는 또한 전도성 구조물/절연성 구조물의 에지 배치 및 선폭 거칠기(LWR: line width roughness)에서 문제를 야기한다.
얕은 전도성 구조물과 깊은 전도성 구조물 모두에게 전기적 연결을 제공하기 위해, 전도성 구조물과 절연성 구조물을 통해 상이한 깊이를 갖는 개구부가 형성된다. 전도성 구조물이 상이한 깊이로 위치하기 때문에, 개별 스테어를 접속(가령, 랜드 온)하기 위해 다양한 깊이로 개구부가 형성된다. 개구부가 희망 깊이까지로 형성됨을 보장하기 위해, 깊은 전도성 구조물까지 개구부를 형성하기 위해 에칭 공정이 실시된다. 그러나 에칭 공정의 시간 양 및 그 밖의 다른 조건이 얕은 전도성 구조물까지의 개구부가 아래 놓인 전도성 구조물 내로의 과다에칭(가령, 관통하여 펀칭)될 가능성을 증가시킨다. 이러한 개구부에 차후 형성되는 접속 구조물이 신뢰할만하지 않게 전도성 구조물 상에 안착되며, 이는 디바이스, 가령, 스테어케이스 구조물의 장애를 야기한다.
본 명세서에 개시된 실시예는 스테어케이스 구조물을 형성하는 방법과 관련된다. 상기 방법은 티어 위에 패터닝된 하드마스크를 형성하는 단계를 포함한다. 최상부 티어의 노출된 부분이 제거되어 최상부 티어 내 최상부 스테어를 형성할 수 있다. 제1 라이너 물질이 패터닝된 하드마스크 및 최상부 티어 위에 컨포멀하게 형성되며, 제1 라이너 물질의 일부분이 제거되어 패터닝된 하드마스크 및 최상부 티어의 측벽 상에 제1 라이너를 형성하고 아래 놓인 티어를 노출시킬 수 있다. 아래 놓인 티어의 노출된 부분이 제거되어 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 제2 라이너 물질은 패터닝 하드마스크, 제1 라이너, 및 제2 라이너 위에 컨포멀하게 형성된다. 제2 라이너 물질의 일부분이 제거되어 제1 라이너 및 아래 놓인 티어의 측벽 상에 제2 라이너를 형성하며 또 다른 아래 놓인 티어를 노출시킬 수 있다. 또 다른 아래 놓인 티어의 노출된 부분이 제거되어 또 다른 아래 놓인 티어에 또 다른 아래 놓인 스테어를 형성할 수 있다. 패터닝된 하드마스크 및 제1 라이너 및 제2 라이너의 적어도 일부분이 제거된다.
본 명세서에 개시된 추가 실시예가, 패터닝된 하드마스크 및 최상부 스테어를 포함하는 최상부 티어에 측방으로 인접한 제1 라이너를 형성하는 것을 포함하는 스테어케이스 구조물을 형성하는 방법과 관련된다. 제1 라이너는 아래 놓인 티어에 아래 놓인 스테어를 형성하기 위해 마스크로서 사용되고 제2 라이너는 제1 라이너 및 아래 놓인 티어에 횡방향으로 인접하게 형성된다. 제2 라이너가 마스크로서 사용되어 또 다른 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 패터닝된 하드마스크 및 제1 라이너 및 제2 라이너의 적어도 일부분이 제거된다.
본 명세서에 개시된 또 다른 실시예는 스테어케이스 구조물을 형성하는 방법과 관련된다. 상기 방법은 티어 위에 패터닝된 하드마스크를 형성하는 단계 및 패터닝된 하드마스크 위에 제1 라이너 물질을 형성하는 단계를 포함한다. 제1 라이너 물질의 일부분이 제거되어 패터닝된 하드마스크의 측벽 상에 제1 라이너를 형성하고 최상부 티어를 노출할 수 있다. 최상부 티어의 노출된 부분이 제거되어 최상부 티어에 최상부 스테어를 형성할 수 있고 제2 라이너 물질이 패터닝된 하드마스크, 제1 라이너, 및 최상부 티어 위에 형성된다. 제2 라이너 물질의 일부분이 제거되어 패터닝된 하드마스크, 제1 라이너, 및 최상부 티어의 측벽 상에 제2 라이너를 형성하며 아래 놓인 티어를 노출시킬 수 있다. 아래 놓인 티어의 노출된 부분이 제거되어 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 제3 라이너 물질이 패터닝된 하드마스크, 제1 라이너, 제2 라이너, 및 아래 놓인 티어 위에 형성되며 제3 라이너 물질의 일부분이 제거되어 제1 라이너 및 아래 놓인 티어의 측벽 상의 제3 라이너를 형성하고 또 다른 아래 놓인 티어를 노출할 수 있다. 또 다른 아래 놓인 티어의 노출된 부분이 제거되어 또 다른 아래 놓인 티어에 또 다른 아래 놓인 스테어를 형성할 수 있고, 패터닝된 하드마스크가 제거된다.
본 명세서에 개시된 또 다른 실시예가 티어를 포함하는 스테어케이스 구조물과 관련되며, 티어가 계단형 프로파일을 포함한다. 충전 물질이 티어의 대향하는 측부 사이에 있으며, 충전 물질은 적어도 세 개의 부분을 포함한다.
본 명세서에 개시된 또 다른 실시예는 스테어스텝 구조물을 포함하는 반도체 디바이스 구조물과 관련된다. 스테어스텝 구조물은 교대하는 절연성 레벨과 전도성 레벨 또는 교대하는 절연성 레벨 및 니트라이드 물질의 대향하는 티어를 포함하며, 대향하는 티어가 계단형 프로파일을 포함한다. 충전 물질이 대향하는 티어들 사이의 밸리(valley) 내에 있고 적어도 세 개의 부분을 포함한다.
도면은 요소를 식별하기 위해 유사한 도면 부호를 이용할 수 있다.　 도면 부호 뒤의 문자, 가령, "10a"가 텍스트가 이 특정 도면 부호를 갖는 요소를 특정하게 지칭함을 나타낸다. 뒤 따르는 문자 없는 텍스트 내 도면 부호, 가령, "10"이 이 도면 부호를 포함하는 도면 내 임의의 또는 모든 요소를 지칭할 수 있다(가령, 텍스트 내 "10"이 도면 내 도면 부호 "10", "10a", 및/또는 "10b"를 지칭할 수 있다).
도 1-11b는 개시의 실시예에 따라 스테어케이스 구조물의 제조 공정을 보여주는 횡단면도이다.
도 12는 개시의 실시예에 따라 스테어케이스 구조물을 포함하는 반도체 디바이스 구조물의 부분 절단 투시도이다.
최종 스테어케이스 구조물 및 상기 스테어케이스 구조물을 포함하는 반도체 디바이스 구조물로서 스테어케이스 구조물을 형성하는 방법이 기재된다. 기판 상의 교대하는 전도성 구조물(가령, 전도성 레벨) 및 절연성 구조물(가령, 절연성 레벨, 유전체 레벨)의 스택 상에 연속되는(가령, 반복되는, 교대하는) 형성(가령, 증착) 동작 및 제거(가령, 에칭) 동작을 실시함으로써, 스테어케이스 구조물이 형성된다. 스테어 구조물을 형성하기 위해, 하드마스크는 스택 위에 형성되고 패터닝되어 개구부를 형성할 수 있다. 개구부의 폭은 최종적으로 스테어케이스 구조물에 형성될 가장 넓은 치수에 대응한다. 라이너 물질이 하드마스크 위에 그리고 개구부 내에 연속적으로 스테어케이스 구조물에 형성될 스테어의 희망 트레드 폭에 대응하는 두께로 형성된다. 하드마스크 위에 그리고 개구부 내부의 라이너 물질의 수평 부분이 제거되어, 하드마스크에 인접하게 수직으로 뻗어 있는 라이너를 형성할 수 있다. 라이너가 스테어케이스 구조물의 스테어를 형성하기 위해 사용된 에칭 공정에서 마스크로서 사용된다. 반복적으로 라이너를 형성하고 라이너를 마스크로서 이용해 스테어를 형성함으로써, 종래의 트림-에칭-트림 공정에 의해 형성된 스테어케이스 구조물에 비교해서 스테어케이스 구조물이 개선된 에지 배치, 개선된 랜딩 배치 균일성, 및 더 미세한 제어를 보인다. 본 개시의 실시예에 의해 형성된 스테어는 종래의 기법에 의해 형성된 스테어에 비교해서 개선된 선폭 거칠기(LWR)를 또한 보여준다.
다음의 기재는 특정 세부사항, 가령, 물질 유형, 물질 두께, 및 공정 조건을 제공하여, 본 명세서에 기재된 실시예의 완전한 기재를 제공할 수 있다. 그러나, 해당 분야의 통상의 기술자라면, 본 명세서에 개시된 실시예가 이들 특정 상세사항을 이용하지 않고 실시될 수 있음을 이해할 것이다. 실제로, 실시예는 반도체 산업에서 채용된 종래의 제조 기법과 조합하여 실시될 수 있다. 덧붙여, 본 명세서에 제공된 기재가 반도체 구조물의 완전한 기재 또는 반도체 디바이스 구조물을 제작하기 위한 완전한 공정 흐름을 형성하지 않고 이하에서 기재되는 구조물은 완전한 반도체 디바이스 구조물을 형성하지 않는다. 본 명세서에 기재된 실시예를 이해하기에 필요한 공정 동작 및 구조물만 이하에서 상세히 기재된다. 완전한 반도체 디바이스 구조물을 형성하기 위한 추가 동작이 종래의 기법에 의해 수행될 수 있다.
본 명세서에 제공된 도면이 설명 목적만 가지며, 임의의 특정 물질, 구성요소, 구조, 디바이스, 또는 시스템의 실제 모습을 의미하지는 않는다. 예를 들어, 제조 기법 및/또는 공차의 결과로서 도면에 도시된 형태의 변형이 예상될 것이다. 따라서, 본 명세서에 기재된 실시예는 도시된 특정 형태 또는 영역으로 한정되는 것으로 해석되지 않아야 하며, 예를 들어, 제조로부터 야기되는 형태의 편차를 포함한다. 예를 들어, 박스-형태로 도시되거나 기재된 영역이 거친 및/또는 비선형 특징부를 가질 수 있고, 둥글게 도시되거나 기재된 영역이 일부 거친 및/또는 선형 특징부를 포함할 수 있다. 덧붙여, 도시된 모난 각이 둥글 수 있으며, 그 반대로 가능할 수 있다. 따라서, 도면에 도시된 영역은 개략적인 것이며, 그 형태는 영역의 정확한 형태를 도시하려는 것이 아니며 본 청구항의 범위를 한정하지 않는다. 도면은 반드시 축척대로 그려진 것은 아니다. 덧붙여, 도면들 간 공통되는 요소들은 동일한 숫자 부호를 가질 수 있다.
본 명세서에서 사용될 때, "수직", "종방향", "수평", 및 "횡방향"이라는 용어는 구조물의 주요 평면을 기준으로 하는 것이며 반드시 지구의 중력장에 의해 정의되는 것은 아니다. "수평" 또는 "횡방향"은 구조물의 주요 평면에 실질적으로 평행인 방향이며, "수직" 또는 "종방향"은 구조물의 주요 평면에 실질적으로 수직인 방향이다. 구조물의 주요 평면은 구조물의 다른 표면에 비교해서 비교적 넓은 영역을 갖는 구조물의 표면에 의해 정의된다.
본 명세서에서 사용될 때, 공간 상대적 용어, 가령, "밑에(beneath)", "아래에(below)", "하부(lower)", "하부(bottom)", "위에(above)", "상부(upper)", "상부(top)", "전면(front)", "후면(rear)", "좌(left)", "우(right)" 등이 도면에 도시된 또 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하기 위한 기재의 편의를 위해 사용될 수 있다. 달리 특정되지 않는 한, 공간 상대적 용어는 도면에 도시된 배향에 추가로 물질의 상이한 배향을 포함하는 것으로 의도된다. 예를 들어, 도면 내 물질이 반전되는 경우, 타 요소 또는 특징부의 "아래에" 또는 "밑에" 또는 "의 하부 상에" 있는 것으로 기재된 요소가 상기 타 요소 또는 특징부의 "위에" 또는 "의 상부 상에"배향될 것이다. 따라서 용어 "아래에"는 해당 분야의 통상의 기술자에게 자명할, 용어가 사용되는 맥락에 따라 위와 아래의 배향을 모두 포함할 수 있다. 물질은 그 밖의 다른 방식으로 배향될 수 있으며(가령, 90도 회전, 반전, 뒤집힘) 본 명세서에서 사용되는 공간 상대적 기술어가 이에 따라 해석된다.
본 명세서에서 사용될 때, 맥락상 달리 언급되지 않는 한, 단수 형 "a", "an", 및 "the"가 복수형태까지 포함하는 것으로 의도된다.
본 명세서에서 사용될 때, "및/또는"은 연관된 나열 항목 중 임의의 것 및 하나 이상의 것의 모든 조합을 포함한다.
본 명세서에서 사용될 때, 용어 "구성된(configured)"은 구조물 및 장치 중 하나 이상의 동작을 지정된 방식으로 촉진시키는 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 크기, 형태, 물질 조성, 및 배열을 지칭한다.
본 명세서에서 사용될 때, 용어 "선택적으로 에칭 가능한(selectively etchable)"은 다른 물질의 에칭 율보다 적어도 약 2배(2x) 더 큰, 가령, 다른 물질의 에칭 율보다 약 5배(5x), 약 10배(10x), 약 20배(20x), 또는 약 40배(40x) 더 큰 에칭 율을 갖는 물질을 의미하고 포함한다.
본 명세서에서 사용될 때, 용어 "스테어케이스 구조물(staircase structure)"은 계단형 프로파일을 보여주는 티어를 갖는 반도체 구조물을 의미하고 이를 포함한다. 티어(tier)는 기판 상에 교대하는 절연성 레벨(가령, 옥사이드 레벨, 옥사이드 물질)과 니트라이드 물질을 포함한다. 또는, 티어는 기판 상에 교대하는 절연성 레벨(가령, 옥사이드 레벨, 옥사이드 물질)과 전도성 레벨(가령, 전도성 물질)을 포함한다. 티어의 주변 영역이 스테어케이스 구조물의 스테어에 대응하며 스테어 구조물의 계단형 프로파일을 제공한다.
본 명세서에서 사용될 때, 특정 파라미터, 속성, 또는 조건과 관련된 용어 "실질적으로"는 해당 분야의 통상의 기술자가 특정 파라미터, 속성, 또는 조건이 분산, 가령, 허용 가능한 제작 공차 내에서 충족됨을 이해할 정도까지를 의미하고 포함한다. 예를 들면, 실질적으로 충족되는 특정 파라미터, 속성, 또는 조건에 따라서, 파라미터, 속성 또는 조건은 적어도 90.0% 충족, 적어도 95.0% 충족, 적어도 99.0% 충족 또는 심지어 적어도 99.9% 충족될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 추가 물질이 형성되는 기본 물질 또는 구성을 의미하고 포함한다. 기판은 반도체 기판, 지지 구조물 상의 기본 반도체 층, 금속 전극, 또는 하나 이상의 물질, 구조물, 또는 영역이 형성된 반도체 기판일 수 있다. 반도체 구조물 상의 물질은, 비제한적으로, 반전도성 물질, 절연성 물질, 전도성 물질 등을 포함할 수 있다. 물질 중 하나 이상은 열적으로 민감할 수 있다. 기판은 종래의 실리콘 기판 또는 반전도성 물질의 층을 포함하는 그 밖의 다른 벌크 기판일 수 있다. 본 명세서에서 사용될 때, 용어 "벌크 기판"은 실리콘 웨이퍼뿐만 아니라 실리콘-온-절연체("SOI") 기판, 가령, 실리콘-온-사파이어("SOS") 기판 및 실리콘-온-글래스("SOG") 기판, 기본 반도체 토대 상의 실리콘의 에피택시 층, 및 그 밖의 다른 반도체 또는 광전자 물질, 가령, 실리콘-게르마늄, 게르마늄, 갈륨 아르세나이드, 갈륨 니트라이드, 및 인듐 포스파이드까지 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다.
본 명세서에서 스테어케이스 구조물 제조 공정 및 결과적 스테어케이스 구조물을 참조하여 사용될 때, 용어 "티어(tier)"는 하나의 절연성 레벨(가령, 옥사이드 레벨, 옥사이드 물질) 및 하나의 니트라이드 물질을 총칭하거나, 하나의 절연성 레벨(가령, 옥사이드 레벨, 옥사이드 물질) 및 하나의 전도성 레벨(가령, 전도성 물질)을 총칭한다. 티어는 니트라이드 물질 위에 있는 절연성 레벨, 절연성 레벨 위에 있는 니트라이드 물질, 전도성 레벨 위에 있는 절연성 레벨, 또는 절연성 레벨 위에 있는 전도성 레벨을 포함할 수 있다.
본 명세서에서 스테어케이스 구조물 제조 공정 및 결과적 스테어케이스 구조물을 참조하여 사용될 때, 용어 "트레드 폭(tread width)"은 스테어케이스 구조물의 대향하는 측부를 향하는 방향에서 측정된 스테어케이스 구조물의 개별 스테어의 수평 치수를 의미하고 지칭하며, 용어 "라이저 높이(riser height)"는 스테어케이스 구조물의 개별 스테어의 수직 치수를 의미하고 지칭한다.
도 1에 도시된 바와 같이, 스테어케이스 구조물(122, 122')(도 10a 및 10b)이 형성될 반도체 구조물(100)은 기판(102), 및 기판(102) 위에 티어(110)로 배열되는 교대하는 전도성 레벨(106)과 절연성 레벨(108)을 포함한다. 전도성 레벨(106) 및 절연성 레벨(108)이 서로에 대해 선택적으로 에칭 가능하도록 전도성 레벨(106) 및 절연성 레벨(108)의 물질이 선택될 수 있다. 도면 및 관련 기재의 명확성 및 이해 편의를 위해, 도 1은 전도성 레벨(106a-106d) 및 절연성 레벨(108a-108d)의 4개의 티어(110a-110d)를 도시한다. 제1 티어(110a)는 제1 전도성 레벨(106a) 및 상기 제1 전도성 레벨(106a) 위의 제1 절연성 레벨(108a)을 포함하고; 제2 티어(110b)는 제1 티어(110a) 위에 놓이고, 제2 전도성 레벨(106b) 및 상기 제2 전도성 레벨(106b) 위의 절연성 레벨(108b)을 포함하고; 제3 티어(110c)는 제2 티어(110b) 위에 놓이고, 제3 전도성 레벨(106c) 및 상기 제3 전도성 레벨(106c) 위의 제3 절연성 레벨(108c)을 포함하고; 제4 티어(110d)는 제3 티어(110c) 위에 놓이고, 제4 전도성 레벨(106d) 및 상기 제4 전도성 레벨(106d) 위의 제4 절연성 레벨(108d)을 포함한다. 그러나, 반도체 구조물(100)은 상이한 개수의 티어(110)를 포함할 수 있다. 예를 들어, 추가 실시예에서, 반도체 구조물(100)은 전도성 레벨(106) 및 절연성 레벨(108)의 4개 초과의 티어(110)(가령, 10개 이상의 티어(110), 25개 이상의 티어(110), 50개 이상의 티어(110), 100개 이상의 티어(110), 500개 이상의 티어(110), 또는 1000개 이상의 티어(110))를 포함하거나, 전도성 레벨(106) 및 절연성 레벨(108)의 4개 미만의 티어(110)(가령, 3개의 티어(110) 또는 2개의 티어(110))를 포함할 수 있다.
도 1의 반도체 구조물(100)은, 대안적으로, 전도성 레벨(106) 대신에 니트라이드 물질을 포함할 수 있다. 니트라이드 물질은 이른바 "대체 게이트(replacement gate)" 공정에서, 공정의 후반 스테이지에서의 전도성 물질로 대체되어, 전도성 레벨(106)을 형성할 수 있다. 대체 게이트 공정의 세부 사항은 해당 업계에 공지되어 있으므로 본 명세서에서 상세하게 기재되지 않는다.
전도성 레벨(106)은 적어도 하나의 전도성 물질, 가령, 금속(가령, 텅스텐, 티타늄, 몰리브덴, 니오븀, 바나듐, 하프늄, 탄탈럼, 크로뮴, 지르코늄, 철, 루테늄, 오스뮴, 코발트, 로듐, 이리듐, 니켈, 팔라듐, 백금, 구리, 은, 금, 알루미늄), 금속 합금(가령, 코발트계 합금, 철계 합금, 니켈계 합금, 철 및 니켈계 합금, 코발트 및 니켈계 합금, 철 및 코발트계 합금, 코발트 및 니켈 및 철계 합금, 알루미늄계 합금, 구리계 합금, 마그네슘계 합금, 티타늄계 합금, 강, 저탄소 강, 스테인리스 강), 전도성 금속-함유 물질(가령, 전도성 금속 니트라이드, 전도성 금속 실리사이드, 전도성 금속 카바이드, 전도성 금속 옥사이드), 전도성-도핑된 게르마늄, 전도성-도핑된 실리콘 게르마늄), 또는 이들의 조합으로 형성되고 이들을 포함할 수 있다. 하나의 실시예에서, 전도성 레벨(106)은 폴리실리콘으로 형성된다. 전도성 레벨(106)은, 예를 들어, 적어도 두 개의 상이한 전도성 물질의 스택으로 형성되고 이들을 포함할 수 있다. 전도성 레벨(106)은 각각 실질적으로 평면일 수 있고, 각각 독립적으로 임의의 적합한 원하는 두께를 나타낼 수 있다. 전도성 레벨(106) 각각의 두께는 약 1 ㎚ 내지 약 1000 ㎚, 예컨대, 약 1 ㎚ 내지 약 500 ㎚, 약 10 ㎚ 내지 약 500 ㎚, 또는 약 10 ㎚ 내지 약 250 ㎚의 범위일 수 있다. 하나의 실시예에서, 전도성 레벨(106)의 두께는 약 10 ㎚ 내지 약 100 ㎚의 범위이다.
전도성 레벨(106) 각각은 서로 실질적으로 동일하거나(예를 들어, 실질적으로 동일한 물질 조성, 평균 입자 크기, 물질 분포, 크기 및 형상을 나타냄), 또는 전도성 레벨(106) 중 적어도 하나는 전도성 레벨(106) 중 다른 적어도 하나와 상이할 수 있다(예를 들어, 상이한 물질 조성, 상이한 평균 입자 크기, 상이한 물질 분포, 상이한 크기 및 상이한 형상 중 하나 이상을 나타냄). 비제한적인 예로서, 제1 전도성 레벨(106a), 제2 전도성 레벨(106b), 제3 전도성 레벨(106c), 제4 전도성 레벨(106d) 및 제5 전도성 레벨(106e) 각각은 실질적으로 동일한 물질 조성, 물질 분포 및 두께를 나타낼 수 있다. 일부 실시예에서, 전도성 레벨(106) 각각은 전도성 레벨(106)의 다른 것과 실질적으로 동일하다.
절연성 레벨(108)은 적어도 하나의 절연성 물질, 가령, 옥사이드 물질(가령, 실리콘 디옥사이드, 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리, 플루오로실리케이트 유리, 티타늄 디옥사이드, 지르코늄 디옥사이드, 하프늄 디옥사이드, 탄탈럼 옥사이드, 마그네슘 옥사이드, 알루미늄 옥사이드, 또는 이들의 조합), 니트라이드 물질(가령, 실리콘 니트라이드), 옥시니트라이드 물질(가령, 실리콘 옥시니트라이드), 비정질 탄소, 또는 이들의 조합으로 형성되고 이들을 포함할 수 있다. 하나의 실시예에서, 절연성 레벨(108)은 실리콘 옥사이드, 가령, 실리콘 디옥사이드로부터 형성된다. 절연성 레벨(108)은 또한 예를 들어, 적어도 두 개의 상이한 절연 물질의 스택(가령, 라미네이트)로 더 형성되고 이를 포함할 수 있다. 절연성 레벨(108)은 각각 실질적으로 평면일 수 있고, 각각 독립적으로 임의의 희망 두께를 나타낼 수 있다. 절연성 레벨(108) 각각의 두께는 약 1 ㎚ 내지 약 1000 ㎚, 예컨대, 약 1 ㎚ 내지 약 500 ㎚, 약 10 ㎚ 내지 약 500 ㎚, 또는 약 10 ㎚ 내지 약 250 ㎚의 범위일 수 있다. 하나의 실시예에서, 절연성 레벨(108)의 두께는 약 10 ㎚ 내지 약 100 ㎚의 범위이다.
절연성 레벨(108) 각각은 서로 실질적으로 동일하거나(예를 들어, 실질적으로 동일한 물질 조성, 물질 분포, 크기 및 형상을 나타냄), 절연성 레벨(108) 중 적어도 하나가 절연성 레벨(108)의 적어도 다른 하나와 상이할 수 있다(가령, 상이한 물질 조성, 상이한 물질 분포, 상이한 크기, 및 상이한 형상 중 하나 이상을 나타냄). 비제한적 예를 들면, 제1 절연성 레벨(108a), 제2 절연성 레벨(108b), 제3 절연성 레벨(108c), 제4 절연성 레벨(108d), 및 제5 절연성 레벨(108e)이 실질적으로 동일한 물질 조성, 물질 분포, 및 두께를 보일 수 있다. 일부 실시예에서, 절연성 레벨(108) 각각은 다른 절연성 레벨(108) 각각과 실질적으로 동일하다.
전도성 레벨(106)과 절연성 레벨(108)은 전도성 레벨(106) 중 하나로부터 시작하여 기판(102) 상에 교번하는 순서로 배열된다. 그러나, 전도성 레벨(106)과 절연성 레벨(108)은 상이한 시퀀스로, 가령, 절연성 레벨(108) 중 하나로 시작하는 것으로 배열될 수 있다. 따라서, 대안으로 티어(110) 각각은 하나의 절연성 레벨(108) 상에 또는 위에 하나의 전도성 레벨(106)을 포함할 수 있다. 이러한 구성을 갖는 반도체 디바이스 구조물을 채용한 반도체 디바이스(가령, 수직 메모리 디바이스, 가령, 3D NAND 플래시 메모리 디바이스, 크로스포인트 메모리 디바이스, 가령, 3D 크로스포인트 메모리 디바이스)는, 도 1에 도시된 전도성 레벨(106) 및 절연성 레벨(108)의 배열을 채용하는 반도체 디바이스에 비교할 때, 기능 또는 동작 측면에서 차이점이 거의 또는 전혀 없을 수 있다.
기판(102), 전도성 레벨(106) 및 절연성 레벨(108)은 각각 종래의 공정, 비제한적 예를 들면, 물리적 기상 증착("PVD"), 화학 기상 증착("CVD"), 원자 층 증착("ALD") 및/또는 스핀-코팅을 이용해 독립적으로 형성될 수 있다. PVD는, 비제한적으로, 스퍼터링, 증발증착, 전구체 스핀 코팅/소성(calcination) 및 이온화된 PVD를 포함한다. 이러한 공정은 해당 분야에 공지되어 있으므로 본 명세서에 상세히 기재되지 않는다.
전도성 레벨(106) 및 절연성 레벨(108)을 형성한 후, 도 2에 도시된 바와 같이, 하드마스크 물질이 티어(110) 위에 형성되고 패터닝되어 하드 마스크(114) 내 개구부(112)를 형성할 수 있다. 간략화를 위해, 기판(102), 전도성 레벨(106) 및 절연성 레벨(108)은 도 2-11b에 개별적으로 도시되어 있지 않다. 하드마스크 물질은 종래 기법에 의해 티어(110) 위에 형성된다. 개구부(112)를 형성하기 위해, 포토레지스트(도시되지 않음)가 하드 마스크 물질 위에 형성되고 종래 기술에 의해 패터닝되며, 이 패턴은 하드마스크 물질로 전사된다. 하드마스크(114) 내 개구부(112)는 본 명세서에 상세히 기재되지 않는 종래의 포토리소그래피 기법에 의해 형성된다. 하드마스크(114) 내 개구부(112)는 스테어케이스 구조물(122, 122')(도 10a 및 10b 참조) 내에서 가장 넓은 치수에 대응하는 폭(W1)을 가지며, 이때, 티어(110) 내에 차후-형성된 개구부(112a-112c)(도 3, 7, 9 참조)가 개구부(112)의 폭보다 작은 폭을 가진다.
하드마스크(114)는 우수한 경도 특성, 에칭 조건에 대한 우수한 저항성 및 우수한 에칭 선택비를 나타내는 물질로 형성될 수 있다. 하드마스크(114)는 계단(116)의 형성 후에 하드마스크(114)의 일부가 남아있는 스테어(116)(도 3, 7, 9 참조)를 형성하는데 사용된 에칭 조건에 대해 충분히 저항성이 있을 수 있다. 하드마스크(114)는 스테어(116)의 형성 동안 아래 놓인 물질을 보호하기 위해 충분한 두께로 형성된다. 하드마스크(114)의 두께는 형성될 스테어(116)의 수 및 하드마스크(114)로서 사용되는 물질에 따라 선택될 수 있다. 하드마스크(114)는 기판(102)의 물질 및 티어(110)의 물질에 대해 선택적으로 에칭 가능할 수 있다. 단지 예시로서, 하드마스크(114)는 스핀-온 하드마스크 물질, 유기 실록산 물질, 탄소계 물질, 탄소-실리콘 물질, 니트라이드 물질, 가령, 실리콘 니트라이드 또는 티타늄 니트라이드, 금속 물질, 또는 금속 옥사이드 물질일 수 있다.
도 3에 도시된 바와 같이, 하드마스크(114) 내 개구부(112)를 통해 노출된 제4 티어(110d)의 일부가 제거되어, 하드마스크(114) 내 패턴을 제4 티어(110d)로 전사하고 제4 티어(110d)에 개구부(112a)를 형성한다. 개구부(112a)는 폭(W1) 및 깊이(D1)를 가진다. 제4 티어(110d) 내 개구부(112a)의 깊이(D1)는 결국 형성될 스테어(116)의 라이저 높이에 실질적으로 대응한다. 제4 티어(110d) 내 개구부(112a)는 하나 이상의 제거 작용에 의해 형성될 수 있다. 제4 티어(110d)의 전도성 레벨(106d) 및 절연성 레벨(108d)의 희망 부분은 개별적인 제거 작용 또는 단일 제거 작용에 의해 제거될 수 있다. 예를 들어, 전도성 레벨(106d) 및 절연성 레벨(108d)의 희망 부분은 전도성 레벨(106d) 및 절연성 레벨(108d)의 물질을 이방성 에칭함으로써 제거될 수 있다. 단지 예시로서, 전도성 레벨(106d) 및 절연성 레벨(108d)의 희망 부분은 이방성, 건식 에칭 작용에 의해 제거될 수 있다. 제4 티어(110d)에 개구부(112a)를 형성하기 위한 에칭 화학 및 에칭 조건은 전도성 레벨(106d) 및 절연성 레벨(108d)을 위해 사용되는 물질에 따라 해당 분야의 통상의 기술자에 의해 결정될 수 있다. 개구부(112a)의 형성은 스테어케이스 구조물(122)의 각각의 대면 측부 상에 최상부 스테어(116a)를 생성한다.
제4 티어(110d)에 개구부(112a)를 형성한 후, 제1 라이너 물질(118)은 도 4에 도시된 바와 같이 하드마스크(114) 및 개구부(112a)에 의해 형성된 노출된 표면 위에 형성된다. 제1 라이너 물질(118)은 하드마스크(114)의 수평 표면 및 수직 표면 및 개구부(112a)를 형성하는 제4 티어(110d)의 수평 표면 및 수직 표면 위에 형성될 수 있다. 제1 라이너 물질(118)은 희망 두께로 하드마스크(114) 위에 그리고 개구부(112a) 내에 컨포멀하게 형성될 수 있다. 제1 라이너 물질(118)은 ALD, CVD(예를 들어, 플라스마 강화 CVD), 확산 기반 증착 또는 다른 컨포멀 증착 기술에 의해 형성될 수 있다. 제1 라이너 물질(118)의 두께는 형성될 스테어(116b)의 트레드 폭(W2)에 대응한다. 제1 라이너 물질(118)은 약 10 ㎚ 내지 약 1,000 ㎚, 예컨대, 약 10 ㎚ 내지 약 100 ㎚, 약 20 ㎚ 내지 약 90 ㎚, 약 30 ㎚ 내지 약 80 ㎚, 약 40 ㎚ 내지 약 70 ㎚, 또는 약 50 ㎚ 내지 약 60 ㎚의 두께로 형성될 수 있다.
제1 라이너 물질(118)은 티어(110)의 물질, 하드마스크(114)의 물질, 및 기판(102)의 물질 중 적어도 하나에 대해 선택적으로 에칭 가능한 물질로 형성될 수 있다. 제1 라이너 물질(118)은 높은 순응도 및 평활도를 보일 수 있다. 제1 라이너 물질(118)의 물질은 선택적으로 후속 라이너를 형성하는 데 사용되는 물질에 대해 선택적으로 에칭 가능할 수 있다. 단지 예시로서, 제1 라이너 물질(118)은 실리콘 옥사이드, 실리콘 니트라이드, 또는 금속 옥사이드, 가령, 알루미늄 옥사이드일 수 있다. 제1 라이너 물질(118)은 상업적으로 이용 가능할 수 있다. 도펀트, 가령, 붕소, 인, 비소 또는 알루미늄 옥사이드가 실리콘 옥사이드로 혼입되어 희망 에칭 선택비를 획득할 수 있다. 대안적으로, 희망 에칭 선택비는 상이한 품질의 실리콘 옥사이드 또는 상이한 결정 구조를 갖는 실리콘 옥사이드를 사용함으로써 획득될 수 있다.
대안으로, 도 5에 도시된 바와 같이, 최상부 스테어(116a)는 하드마스크(114) 및 하드마스크(114) 내 개구부(112)를 통해 노출된 제4 티어(110d)의 일부분 위에 제1 라이너 물질(118)을 형성함으로써, 생성될 수 있다. 도 6에 도시된 바와 같이, 제1 라이너 물질(118)의 수직 부분이 하드마스크(114)의 수직 표면 상에 유지되는 동안 하드마스크(114) 위에 위치된 제1 라이너 물질(118)의 수평 부분 및 제4 티어(110d) 위에 위치하는 제1 라이너 물질(118)의 수평 부분이 제거되어, 제1 라이너(118')를 형성할 수 있다. 단지 예시로서, 제1 라이너 물질(118)의 수평 부분은 예컨대 건식 에칭 공정에 의해, 지향적으로 제거될 수 있다. 제1 라이너 물질(118)의 제거는 또한 하드마스크(114)의 일부를 제거하여 제4 티어(110d)에 최상부 스테어(116a)를 형성할 수 있다. 제1 라이너(118')는 하드마스크(114)의 측벽뿐만 아니라 제3 티어(110c)의 수평 표면의 일부분 위에 위치된다. 제1 라이너(118')는 하드마스크(114)에 횡방향으로 인접한다. 하드마스크(114) 및 제1 라이너(118')가 이하에서 기재된 것과 유사한 방식으로 스테어(116b)를 형성하기 위한 마스크로서 사용된다. 후속 라이너 물질은 이하에서 기재된 것과 유사하게 형성되며 이하에서 기재된 것과 유사한 방식으로 추가 스테어를 형성하기 위해 사용된다.
도 7에 도시된 바와 같이, 제1 라이너 물질(118)의 일부분이 제거되어 제1 라이너(118")를 형성할 수 있다. 하드마스크(114) 위에 위치된 제1 라이너 물질(118)의 수평 부분 및 제4 티어(110d)에 인접하게 위치된 제1 라이너 물질(118)의 수평 부분은 제거될 수 있고, 반면에 제1 라이너 물질(118)의 수직 부분은 하드마스크(114) 및 제4 티어(110d)의 수직 표면 상에 유지된다. 단지 예시로서, 제1 라이너 물질(118)의 수평 부분은 예컨대 건식 에칭 공정에 의해, 지향적으로 제거될 수 있다. 제1 라이너 물질(118)의 제거는 또한 하드마스크(114)의 일부를 제거할 수 있다. 제1 라이너 물질(118)의 희망 부분은 에칭 조건, 가령, 에칭 화학, 에칭 시간, 및 에칭 전력을 적절하게 선택함으로써 제거될 수 있다. 에칭 화학은 제1 라이너 물질(118)로서 사용된 물질 및 하드마스크(114)로서 사용된 물질에 따라 선택될 수 있다. 제1 라이너(118")는 하드마스크(114)의 측벽 및 제4 티어(110d)의 측벽 상에 그리고 제3 티어(110c)의 수평면의 일부 위에 위치된다. 제1 라이너(118")는 하드마스크(114) 및 제4 티어(110d)에 횡방향으로 인접하다. 제1 라이너(118")의 상부 표면은 하드마스크(114)의 상부 표면과 동일 평면 상에 있고, 제1 라이너(118")의 하부 표면은 제4 티어(110d)의 하부 표면과 동일 평면 상에 있다. 제1 라이너(118")의 두께는 형성될 스테어(116b)의 폭(W2)에 대응한다.
도 9에 도시된 바와 같이, 하드마스크(114) 및 제1 라이너(118")는 제3 티어(110c)의 노출된 부분을 제거함으로써 스테어(116b)를 형성하기 위한 마스크로서 사용된다. 제3 티어(110c)의 노출된 부분은 하드마스크(114) 및 제1 라이너(118")에 의해 덮이지 않은 제3 티어(110c)의 부분이다. 제3 티어(110c)의 노출된 부분을 제거하는 것은 폭(W3)을 갖는 제3 티어(110c)에 개구부(112b)를 형성한다. 개구부(112b)의 형성은 스테어케이스 구조물(122)의 더 깊은(즉, 덜 얕은) 스테어(116b)의 형성에 대응한다. 제3 티어(110c) 내 개구부(112b)의 폭(W3)은 제1 라이너(118")의 두께(W2)의 두 배만큼 제4 티어(110d) 내 개구부(112a)의 폭(W1)보다 작다. 제3 티어(110c) 내 개구부(112b)의 깊이(D1)는 스테어(116b)의 높이에 실질적으로 대응한다. 제3 티어(110c) 내 개구부(112b)는 제3 티어(110c)에 대해 앞서 기재된 바와 같은 하나 이상의 제거 작용에 의해 형성될 수 있다. 제3 티어(110c)에 개구부(112b)를 형성하기 위한 에칭 화학 및 에칭 조건은 전도성 레벨(106c) 및 절연성 레벨(108c)에 대해 사용되는 물질에 따라 해당 분야의 통상의 기술자에 의해 선택될 수 있다.
도 8에 도시된 바와 같이, 제2 라이너 물질(120)은 하드마스크(114) 위에, 제1 라이너(118") 위에 그리고 제3 티어(110c) 내 개구부(112b)에 의해 형성된 노출된 표면 위에 형성될 수 있다. 제2 라이너 물질(120)은 하드마스크(114)의 수평 표면, 제1 라이너(118")의 수평 및 수직 표면 위에, 및 제3 티어(110c)에 개구부(112b)를 형성하는 제3 티어(110c)의 수평 표면 및 수직 표면 위에 형성될 수 있다. 제2 라이너 물질(120)은 제1 라이너 물질(118)에 대해 기재된 바와 같이 희망 두께로 하드마스크(114) 위에 그리고 개구부(112b) 내에 컨포멀하게 형성될 수 있다. 제2 라이너 물질(120)의 두께는 형성될 스테어(116c)의 트레드 폭(W2)에 대응하고 제1 라이너 물질(118)에 대해 앞서 기재된 범위 내에 있다.
제2 라이너 물질(120)은 티어(110)의 물질, 제1 라이너 물질(118) 또는 차후-형성된 라이너 물질의 물질 중 적어도 하나에 대해 선택적으로 에칭 가능할 수 있다. 제2 라이너 물질(120)은 제1 라이너 물질(118)에 대해 앞서 기재된 물질들 중 하나로 형성될 수 있다. 제1 라이너 물질(118) 및 제2 라이너 물질(120)은 동일한 물질 또는 상이한 물질로 형성될 수 있다.
제2 라이너 물질(120)의 일부는 도 9에 도시된 바와 같이 제거되어 제2 라이너(120')를 형성할 수 있다. 하드마스크(114) 및 제1 라이너(118") 위에 위치된 제2 라이너 물질(120)의 수평 부분 및 제3 티어(110c)에 인접하게 위치된 제2 라이너 물질(120)의 수평 부분은 제거될 수 있고, 반면 제2 라이너 물질(120)의 수직 부분은 제1 라이너(118") 및 제3 티어(110c)의 수직 표면 상에 유지된다. 제2 라이너 물질(120)의 제거는 또한 하드마스크(114)의 일부를 제거할 수 있다. 제2 라이너(120')는 제1 라이너(118")의 측벽, 제3 티어(110c)의 측벽, 및 제2 티어(110b)의 수평 표면의 일부 상에 위치된다. 제2 라이너(120')는 제1 라이너(118") 및 제3 티어(110c)에 횡방향으로 인접한다. 제2 라이너(120')의 상부 표면은 하드마스크(114)의 상부 표면 및 제1 라이너(118")의 상부 표면과 실질적으로 동일 평면 상에 있고, 제2 라이너(120')의 하부 표면은 제3 티어(110c)의 하부 표면과 실질적으로 동일 평면 상에 있다. 제2 라이너(120')의 두께는 스테어(116c)의 트레드 폭(W2)에 대응한다.
도 9에 도시 된 바와 같이, 하드마스크(114), 제1 라이너(118") 및 제2 라이너(120')는 제2 티어(110b)의 노출된 부분을 제거함으로써 스테어(116c)를 형성하기 위한 마스크로서 사용된다. 제2 티어(110b)의 노출된 부분은 하드마스크(114), 제1 라이너(118") 및 제2 라이너(120')에 의해 덮이지 않은 제2 티어(110b)의 부분이다. 제2 티어(110b)의 노출된 부분을 제거하는 것은 폭(W4)을 갖는 제2 티어 물질(120) 내 개구부(112c)를 형성한다. 개구부(112c)의 형성은 스테어케이스 구조물(122)의 훨씬 더 깊은(즉, 훨씬 덜 얕은) 스테어(116c)의 형성에 대응한다. 제2 티어(110b) 내 개구부(112c)의 폭(W4)은 제1 라이너(118")의 두께(W2)의 두 배만큼 그리고 제2 라이너(120')의 두께의 두 배만큼 제4 티어(110d) 내 개구부(112a)의 폭(W1)보다 작다. 제2 티어(110b) 내 개구부(112c)의 깊이(D1)는 스테어(116c)의 라이저 높이에 실질적으로 대응한다. 제2 티어(110b) 내 개구부(112c)는 제4 티어(110d)에 대해 앞서 기재된 바와 같이 하나 이상의 제거 작용에 의해 형성될 수 있다.
제1 라이너(118") 및 제2 라이너(120'), 및 임의의 차후 형성된 라이너가 약 1 ㎛ 내지 약 15 ㎛, 가령, 약 2 ㎛ 내지 약 12 ㎛, 약 3 ㎛ 내지 약 11 ㎛, 약 5 ㎛ 내지 약 15 ㎛, 또는 약 1 ㎛ 내지 약 10 ㎛의 길이를 가질 수 있다. 아래에 더 상세히 설명될 바와 같이, 라이너(118", 120')의 길이는 차후 형성될 접속 구조물의 길이에 대응한다.
가장 깊은 스테어(예를 들어, 도 9의 스테어(116c))가 형성된 후, 하드마스크(114), 제1 라이너(118") 및 제2 라이너(120')가 제거되어 스테어케이스 구조물(122)를 형성할 수 있다. 도 10a는 세 개의 스테어(116a-116c)를 갖는 스테어케이스 구조물(122) 및 스테어케이스 구조물(122)의 대향하는 측부 사이에 위치하며 제1 라이너(118") 및 제2 라이너(120')가 이전에 위치했던 갭(124)(가령, 밸리)을 도시한다. 이 실시예에서, 제1 및 제2 라이너(118", 120')는 희생성이다. 스테어(116a-116c) 각각은 제1 및 제2 라이너(118", 120')의 두께에 대응하는 트레드 폭(W2) 및 개구부(112a-112c)의 깊이(D1)에 대응하는 라이저 높이를 가진다. 스테어케이스 구조물(122)이 계단형 프로파일을 갖기 때문에, 갭(124)의 폭은 가장 깊은 스테어(116c)에서의 W4에서 가장 얕은 계단(116a)에서의 W1까지의 범위일 수 있다. 하드마스크(114), 제1 라이너(118') 및 제2 라이너(120')는 하나 이상의 에칭 공정, 가령, 습식 에칭 프로세스 또는 이방성, 건식 에칭 공정에 의해 제거될 수 있다. 갭(124)은 이하에서 기재된 바와 같이 유전체 물질로 차후 충전된다.
본 개시의 실시예에 의해 형성된 스테어(116b, 116c)의 트레드 폭(W2)은 제1 라이너 물질(118) 및 제2 라이너 물질(120)이 형성되는 두께에 의해 결정되기 때문에, 스테어(116b, 116c)는 종래의 트림-에칭-트림 공정에 의해 형성되는 스테어보다 더 작은 트레드 폭을 가진다. 종래 기술에 의해 형성된 스테어의 트레드 폭은 포토리소그래피/에칭 기법의 분해능에 의해 제한되며, 반면에 본 개시의 실시예에 의해 형성된 스테어(116b, 116c)의 트레드 폭(W2)은 제1 라이너 물질(118) 및 제2 라이너 물질(120)이 형성되는 두께에 의해 결정된다. 물질의 증착은 물질의 에칭보다 더 제어 가능하기 때문에, 스테어(116b, 116c)는 개선된 에지 배치 및 스테어 트레드 폭에서의 개선된 균일성을 가진다. 스테어(116b, 116c)의 에지 배치에서의 오차는 라이너(118', 120')가 형성되는 두께에 따라 달라진다. 라이너(118', 120')의 두께가 제어 가능하기 때문에, 에지 배치에서의 오차가 낮아진다. 스테어(116b, 116c)의 더 작은 트레드 폭은 스테어케이스 구조물(122)의 풋프린트가 종래 기법에 의해 형성된 스테어케이스 구조물의 풋프린트보다 작을 수 있게 한다. 또한, 종래의 트림-에칭-트림 공정에 의해 형성된 스테어케이스 구조물에서, 스테어의 에지 배치에서의 오차가 누적되고 기판에 대해 더 원위에 형성된 스테어에서 증가한다.
스테어(116a-116c)가 도 10a에 실질적으로 동일한 높이를 갖는 것으로 도시되어 있지만, 스테어(116a-116c)는 상이한 깊이의 개구부(112a, 112b, 112c)를 형성함으로써 상이한 높이를 가질 수 있다. 다시 말해서, 개구부(112a, 112b, 112c) 각각의 깊이는 상이할 수 있다. 도 10a에 도시된 바와 같이, 스테어(116a-116c)는 실질적으로 동일한 트레드 폭(W2)을 가진다. 그러나, 상이한 트레드 폭을 갖는 스테어(116a-116c)가 바람직한 경우, 제1 라이너 물질(118)과 제2 라이너 물질(120)이 상이한 두께로 형성될 수 있다. 스테어(116a-116c)는 점진적 트레드 폭을 가질 수 있는데, 이때 기판(102)에 근위일수록 스테어의 트레드 폭이 작고 기판(102)에 원위일수록 스테어의 트레드 폭이 크다. 단지 예시로서, 최상부 스테어(116a)는 최하부 스테어(116c)보다 더 넓은 트레드 폭을 가질 수 있다.
본 개시의 실시예에 의해 형성된 스테어(116a-116c)는 종래의 트림-에칭-트림 공정에 의해 형성된 스테어에 비교해서 개선된 선폭 거칠기(LWR)를 또한 보여준다. 제1 라이너 물질(118) 및 제2 라이너 물질(120)은 높은 순응도 및 높은 평활도로 형성되고 라이너(118", 120')가 하드마스크(114)의 측벽을 보호하기 때문에, 스테어(116a-116c)를 형성하는 물질(예를 들어, 티어(110)의 전도성 레벨(106) 및 절연성 레벨(108))이 이에 따라 개선된 LWR을 가진다. 라이너(118", 120')의 평활한 측벽은 대응하는 평활도를 갖는 스테어(116a-116c)를 형성한다.
대안으로, 제1 라이너(118'") 및 제2 라이너(120")의 일부분은 스테어케이스 구조물(122')에 남아 있을 수 있다. 도 10b에 도시된 바와 같이, 하드마스크(114) 및 제1 라이너(118") 및 제2 라이너(120')의 일부분이 제거되어, 제1 라이너(118'") 및 제2 라이너(120")를 포함하는 스테어케이스 구조물(122')을 형성할 수 있다. 스테어케이스 구조물(122')은 또한 이하에서 기재될 바와 같이 차후 충전될 갭(124')(예를 들어, 밸리)을 포함할 수 있다. 제1 라이너(118'") 및 제2 라이너(120")의 존재는 스테어케이스 구조물(122')을 포함하는 반도체 디바이스의 성능에 무시할 만한 영향을 나타낼 수 있다. 스테어케이스 구조물(122'), 제1 라이너(118'") 및 제2 라이너(120")의 상부 표면은 서로 실질적으로 동일 평면 상에 있을 수 있다. 갭(124')은 제1 라이너(118'") 및 제2 라이너(120")의 나머지 부분으로 인해 실질적으로 균일한 폭을 가진다. 도 10b에 도시된 바와 같이, 갭(124')의 폭은 W4이다.
도 11a 및 도 11b에 도시된 바와 같이, 갭(124, 124')은 이른바 "갭-충전(gap-fill)" 공정에 의해 유전체 물질(126)(예를 들어, 옥사이드 물질)로 충전된다. 유전체 물질(126)은 라이너(118', 120')로서 사용되는 물질에 따라 선택될 수 있다. 도 11a에서, 갭(124)은 유전체 물질(126)로 충전되고 유전체 물질(126)는, 가령, 화학 기계적 평탄화(CMP) 공정에 의해 평탄화되어 스테어케이스 구조물(122)를 포함하는 반도체 구조물(100')을 형성한다.
제1 라이너(118'") 및 제2 라이너(120")가 갭(124')을 부분적으로 충전하는 도 11b에서, 유전체 물질(126)은 갭(124')의 나머지를 충전하는 데 사용될 수 있다. 유전체 물질(126)은 제1 라이너(118'") 및 제2 라이너(120")의 물질과 호환될 수 있다. 따라서, 갭(124')은, 충전되면, 물질의 적어도 세 개의 부분: 제1 라이너(118'"), 제2 라이너(120") 및 유전체 물질(126)을 포함한다. 추가 라이너가 형성되는 경우 추가 물질이 갭(124')을 충전하는 데 사용될 수 있다. 단지 예시로서, 갭(124')은 제1 라이너(118'") 및 제2 라이너(120")의 물질이 실리콘 옥사이드 물질일 때 실리콘 옥사이드 물질로 충전될 수 있다. 갭(124') 내의 실리콘 옥사이드 물질은 동일하거나 상이할 수 있다. 갭(124')을 충전한 후, 유전체 물질은, 가령, 화학 기계적 평탄화(CMP) 공정에 의해 평탄화되어, 스테어케이스 구조물(122')를 포함하는 반도체 구조물(100")을 형성할 수 있다. 갭(124')은 제1 라이너(118'") 및 제2 라이너(120")를 포함하기 때문에, 도 11a의 갭(124)을 충전하거나 종래의 트림-에칭-트림 공정에 형성된 대응하는 갭을 충전하는 데 사용되는 부피에 비교해서 더 작은 부피의 유전체 물질(126)이 사용되어 갭(124')을 충전할 수 있다. 갭(124) 내 유전체 물질(126)의 큰 부피는 후속 공정 동안, 유전체 물질(126) 내에서 수축, 박리 및 응력을 초래할 수 있다. 그러나, 갭(124')에 사용된 부피가 더 작기 때문에, 스테어케이스 구조물(122')에서의 수축, 박리 및 응력은 스테어케이스 구조물(122) 및 종래의 트림-에칭-트림 공정에 의해 형성되는 스테어케이스 구조물에서와 비교해서 감소된다. 따라서, 본 개시 내용의 실시예에 따른 방법은 갭(124')을 채울 때 증가된 유연성을 제공한다.
따라서, 스테어케이스 구조물을 형성하는 방법이 개시된다. 상기 방법은 티어 위에 패터닝된 하드마스크를 형성하는 단계를 포함한다. 최상부 티어의 노출된 부분이 제거되어 최상부 티어 내 최상부 스테어를 형성할 수 있다. 제1 라이너 물질이 패터닝된 하드마스크 및 최상부 티어 위에 컨포멀하게 형성되며, 제1 라이너 물질의 일부분이 제거되어 패터닝된 하드마스크 및 최상부 티어의 측벽 상에 제1 라이너를 형성하고 아래 놓인 티어를 노출시킬 수 있다. 아래 놓인 티어의 노출된 부분이 제거되어 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 제2 라이너 물질은 패터닝 하드마스크, 제1 라이너, 및 제2 라이너 위에 컨포멀하게 형성된다. 제2 라이너 물질의 일부분이 제거되어 제1 라이너 및 아래 놓인 티어의 측벽 상에 제2 라이너를 형성하며, 또 다른 아래 놓인 티어를 노출시킬 수 있다. 또 다른 아래 놓인 티어의 노출된 부분이 제거되어 또 다른 아래 놓인 티어에 또 다른 아래 놓인 스테어를 형성할 수 있다. 패터닝된 하드마스크 및 제1 라이너 및 제2 라이너의 적어도 일부분이 제거된다.
따라서, 스테어케이스 구조물을 형성하는 또 다른 방법이 개시된다. 이 방법은 패터닝된 하드마스크 및 최상부 티어에 횡방향으로 인접한 제1 라이너를 형성하는 단계를 포함하며, 최상부 티어는 최상부 스테어를 포함한다. 제1 라이너는 기본 티어에서 기본 스테어를 형성하기 위한 마스크로서 사용된다. 제2 라이너는 제1 라이너 및 아래 놓인 티어에 횡방향으로 인접하게 형성된다. 제2 라이너가 마스크로서 사용되어 또 다른 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 패터닝된 하드마스크 및 제1 라이너 및 제2 라이너의 적어도 일부분이 제거된다.
따라서, 스테어케이스 구조물을 형성하는 또 다른 방법이 개시된다. 상기 방법은 티어 위에 패터닝된 하드마스크를 형성하는 단계 및 패터닝된 하드마스크 위에 제1 라이너 물질을 형성하는 단계를 포함한다. 제1 라이너 물질의 일부분이 제거되어 패터닝된 하드마스크의 측벽 상에 제1 라이너를 형성하고 최상부 티어를 노출할 수 있다. 최상부 티어의 노출된 부분이 제거되어 최상부 티어에 최상부 스테어를 형성할 수 있고 제2 라이너 물질이 패터닝된 하드마스크, 제1 라이너, 및 최상부 티어 위에 형성된다. 제2 라이너 물질의 일부분이 제거되어 패터닝된 하드마스크, 제1 라이너, 및 최상부 티어의 측벽 상에 제2 라이너를 형성하며 아래 놓인 티어를 노출시킬 수 있다. 아래 놓인 티어의 노출된 부분이 제거되어 아래 놓인 티어에 아래 놓인 스테어를 형성할 수 있다. 제3 라이너 물질이 패터닝된 하드마스크, 제1 라이너, 제2 라이너, 및 아래 놓인 티어 위에 형성되며 제3 라이너 물질의 일부분이 제거되어 제1 라이너 및 아래 놓인 티어의 측벽 상의 제3 라이너를 형성하고 또 다른 아래 놓인 티어를 노출할 수 있다. 또 다른 아래 놓인 티어의 노출된 부분이 제거되어 또 다른 아래 놓인 티어에 또 다른 아래 놓인 스테어를 형성할 수 있고, 패터닝된 하드마스크가 제거된다.
따라서, 스테어케이스 구조물이 개시된다. 스테어케이스 구조물은 티어를 포함하며, 티어는 계단형 프로파일을 포함한다. 충전 물질이 티어의 대향하는 측부 사이에 있으며, 충전 물질은 적어도 세 개의 부분을 포함한다.
스테어케이스 구조물(122, 122')을 제조하기 위한 추가적인 공정 동작은 본 명세서에서 상세히 기재되지 않는 종래의 기법에 의해 실시될 수 있다.
도 11a 및 11b의 반도체 구조물(100', 100")은 세 개의 스테어(116a-116c)를 포함하지만, 앞서 기재된 것과 유사한 방식으로 추가 라이너(118', 120')의 형성(가령, 증착) 동작 및 티어(110)의 노출된 부분의 제거(가령, 에칭) 동작을 반복함으로써, 추가 스테어(116)가 형성될 수 있다. 추가 라이너(118', 120')가 약 1 ㎛ 내지 약 15 ㎛, 가령, 약 2 ㎛ 내지 약 12 ㎛, 약 3 ㎛ 내지 약 11 ㎛, 약 5 ㎛ 내지 약 15 ㎛, 또는 약 1 ㎛ 내지 약 10 ㎛의 범위 내 깊이를 가질 수 있다. 형성된 추가 라이너(118', 120')의 수는 형성될 스테어(116)의 수에 따라 달라진다. 형성(예를 들어, 증착) 동작 및 제거(예를 들어, 에칭) 동작을 원하는 횟수만큼 반복함으로써, 원하는 개수의 스테어(116)가 형성될 수 있다. 형성된 스테어(116)의 개수는, 원하는 개수의 스테어(116)를 형성하기 위해 사용되는 에칭 조건을 견디기에 충분한 두께로 형성되어야 하는 하드마스크(114)의 두께에 의해 영향 받을 수 있다. 단지 예시로서, 본 개시의 실시예에 의해 2개의 스테어(116) 내지 64개의 스테어(116), 가령, 4개의 스테어(116) 내지 32개의 스테어(116), 6개의 스테어(116) 내지 32개의 스테어(116), 10개의 스테어(116) 내지 32개의 스테어(116), 또는 12개의 스테어(116) 내지 32개의 스테어(116)가 형성될 수 있다. 한 번에, 2개의 스테어(116) 내지 12개의 스테어(116)가 형성될 수 있다. 12개보다 많은 스테어(116)가 형성될 경우, 종래의 기법에 의해 촙(chop)이 실시되어, 하부 데크의 티어(110) 내 추가 스테어(116)를 형성할 수 있다. 따라서, 연속적인 티어(110)의 라이너(118', 120')의 형성(가령, 증착) 동작 및 제거(가령, 에칭) 동작에 의해 스테어케이스 구조물(122, 122')이 형성될 수 있고, 이때, 라이너(118', 120')가 형성되고 라이너(118', 120')를 마스트로서 이용해 티어(110)의 일부분이 제거된다.
반복적인 형성(예를 들어, 증착) 동작 및 제거(예를 들어, 에칭) 동작을 실시함으로써, 종래의 트림-에칭-트림 공정에 의해 요구되는 바와 같이 티어(110) 위에 더 큰 두께로 포토레지스트 물질을 형성할 필요 없이, 스테어케이스 구조물(122, 122')은 형성될 수 있다. 또한, 라이너(118', 120')는 고도로 제어 가능한 컨포멀 증착 기법에 의해 형성되기 때문에, 스테어(116)의 폭은 종래의 트림-에칭-트림 공정에 의해 형성되는 스테어의 폭보다 작을 수 있다. 본 개시의 실시예에 따른 스테어(116)를 형성하는 제어 가능한 공정은 결함을 감소시킴으로써 스테어케이스 구조물(122, 122')을 포함하는 반도체 장치 구조물의 수율을 향상시킨다.
스테어(116)는 티어(110)의 전도성 레벨(106)에 대한 전기적 액세스를 제공하기 위해 접속 구조물(도시되지 않음)이 위치되는 접속 영역을 형성한다. 적어도 하나의 접속 구조물이 스테어(116) 각각 상에 형성되고 티어(110)의 전도성 레벨(106)로 연결, 가령, 직접 옴 연결 또는 간접 연결(가령, 전기적으로 연결된 또 다른 구조물을 통해 연결)될 수 있다. 접속 구조물은 형성되고 본 명세서에 상세히 기재되지 않는 종래 기법에 의해 전도성 레벨(106)에 연결될 수 있다. 접속 구조물은 종래 기술에 알려진 라우팅 구조물 및 적어도 하나의 스트링 드라이버 디바이스에 연결(가령, 부착, 연결)될 수 있다.
스테어케이스 구조물(122')에서, 제1 라이너(118") 및 제2 라이너(120')의 일부가 제거(가령, 에칭)되어, 제1 라이너(118") 및 제2 라이너(120')를 통해 접속 홀(도시되지 않음)을 형성할 수 있다. 접속 홀은 전도성 물질로 충전되어, 티어(110)의 전도성 레벨(106)에 연결된 접속 구조물(도시되지 않음)을 형성한다. 티어(110)의 전도성 레벨(106)이 상이한 깊이로 위치되기 때문에, 제1 라이너(118")와 제2 라이너(120')는 상이한 길이를 가진다. 제1 라이너(118") 및 제2 라이너(120')의 물질은 단일 에칭 화학 및 에칭 조건을 이용하여 상이한 속도로 에칭 가능하도록 선택될 수 있다. 제1 라이너 물질(118) 및 제2 라이너 물질(120)을 적절히 선택함으로써, 접속 홀은 제1 라이너(118") 및 제2 라이너(120')를 통해 실질적으로 동시에 형성될 수 있다. 단지 예시로서, 제1 라이너(118")의 길이는 제2 라이너(120')의 길이보다 짧기 때문에, 제1 라이너(118")의 물질은 더 느린 에칭 율로 에칭 가능하도록 선택되고 제2 라이너(120')는 더 빠른 에칭 율로 에칭 가능하도록 선택된다. 제1 라이너(118") 및 제2 라이너(120')의 물질을 적절하게 선택함으로써, 접속 홀은 동일한 에칭 화학 및 동일한 에칭 조건을 사용하여 실질적으로 동시에 티어(110)의 전도성 레벨(106) 상에 놓인다. 예를 들어, 상이한 농도의 도펀트를 가져 상이한 에칭 선택비를 제공하는 것을 제외하고, 실리콘 옥사이드 물질이 제1 라이너(118") 및 제2 라이너(120')로서 사용될 수 있다. 대안으로, 제1 라이너(118") 및 제2 라이너(120')의 물질은 상이한 에칭 선택비를 제공하기 위해 상이한 품질의 실리콘 옥사이드 물질을 포함할 수 있다. 실질적으로 동시에 접속 홀을 형성함으로써, 접속 홀을 전도성 레벨(106) 상에 원하는 레벨로 놓기 위해 어떠한 에칭 저지 물질도 필요하지 않다. 접속 구조물은 제1 라이너(118") 및 제2 라이너(120')의 접속 홀에서 형성될 수 있다.
스테어케이스 구조물들(122, 122')의 접속 구조물은 스테어케이스 구조물(122, 122')을 포함하는 반도체 디바이스 구조물의 구성요소들(도시되지 않음)을 서로 전기적으로 연결할 수 있다. 반도체 디바이스 구조물의 구성요소는 서로 직렬로 연결된 메모리 셀의 수직 스트링, 데이터 라인(가령, 비트 라인), 소스 티어, 액세스 라인, 제1 선택 게이트(가령, 상부 선택 게이트, 드레인 선택 게이트(SGD)), 선택 라인, 제2 선택 게이트(가령, 하부 선택 게이트, 소스 선택 게이트(SGS)), 및 추가 접속 구조물을 포함할 수 있다. 메모리 셀의 수직 스트링은 전도성 라인 및 티어(110)에 수직으로 및 직교하여 뻗어 있고 접속 구조물이 구성요소들을 서로 전기적으로 연결할 수 있다. 예를 들어, 선택 라인은 제1 선택 게이트에 연결될 수 있고, 액세스 라인은 티어(110)에 연결될 수 있다. 반도체 디바이스 구조물은, 스트링 드라이버 회로, 패스 게이트(pass gate), 게이트를 선택하기 위한 회로, 전도성 라인(가령, 데이터 라인, 액세스 라인)을 선택하기 위한 회로, 신호를 증폭하기 위한 회로, 및 신호를 감지하기 위한 회로 중 하나 이상을 포함할 수 있는 제어 유닛을 더 포함할 수 있다. 제어 유닛은 예를 들어 데이터 라인, 소스 티어, 액세스 라인, 제1 선택 게이트 및 제2 선택 게이트에 전기적으로 연결될 수 있다. 추가 공정은 스테어케이스 구조물(122, 122')을 포함하는 반도체 디바이스 구조물을 형성하는 역할을 하며 여기서는 상세히 설명되지 않는다.
도 12는 본 개시의 실시예에 따른, 반도체 디바이스(200)의 일부(예를 들어, 수직 메모리 디바이스, 가령, 3D NAND 플래시 메모리 디바이스)의 부분 절단 투시도이다. 반도체 디바이스(200)는 액세스 라인(206)을 전도성 레벨(106)(가령, 전도성 층, 전도성 플레이트 등)로 연결하기 위한 접속 영역을 형성하기 위한 스테어케이스 구조물(122, 122')을 포함한다. 반도체 디바이스(200)는 서로 직렬 연결된 메모리 셀(203)의 수직 스트링(201)을 포함할 수 있다. 수직 스트링(201)은 전도성 레벨 (106) 및 티어(110), 가령, 데이터 라인(202), 소스 티어(204), 전도성 레벨(106), 액세스 라인(206), 제1 선택 게이트(208)(가령, 상부 선택 게이트, 드레인 선택 게이트(SGD), 선택 라인(209), 및 제2 선택 게이트(210)(가령, 하부 선택 게이트, 소스 선택 게이트(SGS))에 수직이며 직교로 뻗어 있을 수 있다.
수직 전도성 접속부(211)는 도시된 바와 같이 구성요소들을 서로 전기적으로 연결할 수 있다. 예를 들어, 선택 라인(209)은 제1 선택 게이트(208)에 전기적으로 연결될 수 있고 액세스 라인(206)은 전도성 레벨들(106)에 전기적으로 연결될 수 있다. 반도체 디바이스(200)는 스트링 드라이버 회로, 패스 게이트, 게이트를 선택하기 위한 회로, 전도성 라인을 선택하기 위한 회로(가령, 데이터 라인(202), 액세스 라인(206) 등), 신호를 증폭하기 위한 회로 및 신호를 감지하기 위한 회로 중 적어도 하나를 포함할 수 있는 메모리 어레이 아래에 위치된 제어 유닛(212)을 더 포함할 수 있다. 제어 유닛(212)은 예를 들어 데이터 라인(202), 소스 티어(204), 액세스 라인(206), 제1 선택 게이트(208) 및 제2 선택 게이트(210)에 전기적으로 연결될 수 있다.
제1 선택 게이트(208)는 제1 방향(x)으로(가령, 도 10의 관점에서 좌 및 우로) 수평으로 뻗어 있을 수 있고 수직 스트링(201)의 제1 단부(가령, 상부 단부)에서 메모리 셀(203)의 수직 스트링(201)의 각각의 제1 그룹에 연결될 수 있다. 제2 선택 게이트(210)는 실질적으로 평면 구성으로 형성될 수 있고 메모리 셀(203)의 수직 스트링(201)의 제2 대향 단부(가령, 하부 단부)에서 수직 스트링(201)에 연결될 수 있다.
데이터 라인(202)(예를 들어, 비트 라인)은 제1 선택 게이트(208)가 뻗어 있는 제1 방향과 비스듬한(가령, 수직인) 제2 방향 y(가령, 도 12의 관점에서 상하로)으로 수평으로 뻗어 있을 수 있다. 데이터 라인(202)은 수직 스트링(201)의 제1 단부(가령, 상부 단부)에서 수직 스트링(201)의 각자의 제2 그룹에 연결될 수 있다. 각자의 제2 선택 게이트(208)에 연결된 수직 스트링(201)의 제1 그룹이 특정 수직 스트링(201)을 각자의 데이터 라인(202)에 연결된 수직 스트링(201)의 제2 그룹과 공유할 수 있다. 따라서, 특정 수직 스트링(201)은 특정 제1 선택 게이트(208)와 특정 데이터 라인(202)의 교차점에서 선택될 수 있다.
전도성 레벨(106)(예를 들어, 워드 라인 플레이트)은 각자의 수평 평면으로 뻗어 있을 수 있다. 전도성 레벨(106)은 수직으로 적층될 수 있어서, 각각의 전도성 레벨(106)은 메모리 셀(203)의 모든 수직 스트링(201)에 연결되고, 메모리 셀(203)의 수직 스트링(201)은 전도성 레벨(106)의 스택을 통해 수직으로 벋어 있을 수 있다. 전도성 레벨(106)은 전도성 레벨(106)이 연결되는 메모리 셀(203)의 제어 게이트에 연결되거나 이를 형성할 수 있다. 각각의 전도성 레벨(106)은 메모리 셀(203)의 특정 수직 스트링(201)의 하나의 메모리 셀(203)에 연결될 수 있다.
제1 선택 게이트(208) 및 제2 선택 게이트(210)는 특정 데이터 라인(202)과 소스 티어(204) 사이에서 메모리 셀(203)의 특정 수직 스트링(201)을 선택하도록 동작할 수 있다. 따라서, 특정 메모리 셀(203)에 연결된 적절한 제1 선택 게이트(208), 제2 선택 게이트(210), 및 전도성 레벨(106)의 동작(가령, 선택)에 의해 특정 메모리 셀(203)이 선택되고 데이터 라인(202)에 전기적으로 연결될 수 있다.
스테어케이스 구조물(122, 122')은 수직 전도성 접속부(211)를 통해 액세스 라인(206)과 전도성 레벨(106) 사이에 전기적 연결을 제공하도록 구성될 수 있다. 다시 말해서, 전도성 레벨(106)의 특정 레벨이 특정 전도성 레벨(106)과 전기적으로 통신하는 각자의 수직 전도성 접속부(211)와 전기적으로 통신하는 액세스 라인(206)을 통해 선택될 수 있다.
따라서, 반도체 디바이스 구조물이 개시된다. 반도체 디바이스 구조물은 교대하는 절연성 레벨 및 전도성 레벨 또는 교대하는 절연성 레벨 및 니트라이드 물질의 대향하는 티어를 포함하는 스테어스텝 구조물을 포함하며, 대향하는 티어는 계단형 프로파일을 포함한다. 충전 물질이 대향하는 티어들 사이의 밸리(valley) 내에 있고 적어도 세 개의 부분을 포함한다.
형성(예를 들어, 증착) 동작 및 제거(예를 들어, 에칭) 동작은 단일 툴 또는 상이한 툴의 챔버에서 실시될 수 있다. 일부 실시예에서, 툴은 제1 및 제2 라이너 물질(118, 120)을 컨포멀하게 형성하고, 라이너 물질의 일부를 제거하여 라이너(118", 120')를 형성하고, 티어(110)의 일부를 제거하여 스테어(116)를 형성하도록 구성된다. 라이너 물질(118, 120), 라이너(118", 120') 및 스테어(116)는 단일 툴이 동일한 챔버에서 증착과 에칭 동작 모두를 수행할 수 있다는 점에서 인 시추(in situ)로 형성된다. 툴은 라이너 물질(118, 120) 또는 라이너 물질(118, 120)의 전구체 물질을 도입하고, 라이너 물질(118, 120)의 일부 및 티어(110)의 일부를 제거하는 데 사용되는 에칭 화학을 도입하도록 구성될 수 있다. 단일 툴 챔버에서 형성(예를 들어, 증착) 동작 및 제거(예를 들어, 에칭) 동작을 실시함으로써, 스테어케이스 구조물(122, 122')은 종래의 트림-에칭-트림 공정에 의한 경우보다 저렴하고 빠르게 형성될 수 있다. 본 개시의 실시예의 형성(예를 들어, 증착) 동작 및 제거(예를 들어, 에칭) 동작을 수행하기 위해 기존의 툴이 이용될 수 있다. 다른 실시예에서, 하나의 툴은 라이너 물질(118, 120)을 컨포멀하게 형성하도록 구성되고 또 다른 툴이 라이너(118", 120') 및 스테어(116)을 형성하도록 구성된다.
상기 실시예는 플로팅 게이트 공정에 의해 형성된 3D NAND 플래시 메모리 디바이스를 기재하고 도시하지만, 본 개시의 실시예는 또한 대체 게이트 공정에 의해 3D NAND 플래시 메모리 디바이스를 형성하는 데도 사용될 수 있으며, 여기서 니트라이드 물질이 전도성 레벨(106)의 전도성 물질 대신 존재한다. 도 1의 반도체 구조물(100)은, 따라서, 전도성 레벨(106)을 대신하여, 니트라이드 물질을 포함할 수 있다. 니트라이드 물질은 차후 이른바 "대체 게이트(replacement gate)" 공정에서 공정의 후반 스테이지에서의 전도성 물질로 대체되어, 전도성 레벨(106)을 형성할 수 있다. 대체 게이트 공정의 세부 사항은 해당 업계에 공지되어 있으므로 본 명세서에서 상세하게 기재되지 않는다. 따라서, 3D 플로팅 게이트 NAND 플래시 메모리 디바이스 또는 3D 대체 게이트 NAND 플래시 메모리 디바이스는 본 개시의 실시예에 의해 형성될 수 있다.
하나 이상의 스테어케이스 구조물(122, 122')을 포함하는 추가 3D 반도체 디바이스 구조물, 가령, 3D DRAM 디바이스 또는 3D 크로스포인트 메모리 디바이스가 또한 본 개시의 실시예에 의해 형성될 수 있다. 본 개시의 실시예는 또한 다른 3D 반도체 디바이스 구조물을 형성하는 데 사용될 수 있으며, 상이한 깊이의 깊은 개구부(가령, 높은 종횡비 개구부)가 교대하는 전도성 레벨(106)과 절연성 레벨(108)의 스택을 갖는 반도체 구조물에서 형성될 것이다. 저전압 반도체 디바이스 구조물은 또한 본 개시의 실시예에 의해 형성될 수 있다. 상세하게 기재되지 않은 스테어케이스 구조물(122, 122')을 포함하는 완전한 반도체 디바이스 구조물을 형성하도록 추가적인 공정 동작이 실시될 수 있다.
특정 실시예가 도면과 관련하여 설명되었지만, 해당 분야의 통상의 기술자라면 본 개시에 포함된 실시예가 본 명세서에 명시적으로 도시되고 기재된 실시예에 한정되지 않음을 알 것이다. 오히려, 본 명세서에 기재된 실시예에 대한 많은 추가, 삭제 및 수정은 본 개시, 가령, 법적 등가물을 포함하여 이하에 청구항에 의해 포함되는 실시예의 범위 내에서 이뤄질 수 있다. 또한, 하나의 개시된 실시예로부터의 특징은 여전히 본 개시의 범위 내에 포함되는 한 또 다른 개시된 실시예의 특징과 결합될 수 있다.

Claims (32)

  1. 스테어케이스 구조물을 형성하는 방법으로서,
    티어 위에 패터닝된 하드마스크를 형성하는 단계,
    최상부 티어의 노출된 부분을 제거하여 최상부 티어에 최상부 스테어를 형성하는 단계,
    패터닝된 하드마스크 및 최상부 티어 위에 제1 라이너 물질을 형성하는 단계,
    제1 라이너 물질의 일부분을 제거하여, 패터닝된 하드마스크 및 최상부 티어의 측벽 상에 제1 라이너를 형성하고 아래 놓인 티어를 노출시키는 단계,
    아래 놓인 티어의 노출된 부분을 제거하여 아래 놓인 티어에 아래 놓인 스테어를 형성하는 단계,
    패터닝된 하드마스크, 제1 라이너, 및 아래 놓인 티어 위에 제2 라이너 물질을 형성하는 단계,
    제2 라이너 물질의 일부분을 제거하여 제1 라이너 및 아래 놓인 티어의 측벽 상에 제2 라이너를 형성하고 다른 아래 놓인 티어를 노출시키는 단계,
    다른 아래 놓인 티어의 노출된 부분을 제거하여 상기 다른 아래 놓인 티어에 다른 아래 놓인 스테어를 형성하는 단계, 및
    패터닝된 하드마스크를 제거하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 최상부 티어의 노출된 부분을 제거하여 최상부 스테어를 형성하는 단계는 최상부 티어에 개구부를 형성하는 단계를 포함하며, 상기 개구부는 스테어케이스 구조물의 가장 넓은 개구부 치수를 포함하는, 방법.
  3. 제1항에 있어서, 패터닝된 하드마스크 및 최상부 티어 위에 제1 라이너 물질을 형성하는 단계는 아래 놓인 스테어의 트레드 폭(tread width)에 대응하는 깊이로 제1 라이너 물질을 형성하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 제1 라이너 물질의 일부분을 제거하여 제1 라이너를 형성하는 단계는 제1 라이너 물질의 수평 부분을 제거하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 아래 놓인 티어의 노출된 부분을 제거하여 아래 놓인 티어에 아래 놓인 스테어를 형성하는 단계는 패터닝된 하드마스크 및 제1 라이너를 마스크로서 이용하여 아래 놓인 스테어를 형성하는 단계를 포함하는, 방법.
  6. 제1항에 있어서, 패터닝된 하드마스크, 제1 라이너, 및 아래 놓인 티어 위에 제2 라이너 물질을 형성하는 단계는 다른 아래 놓인 스테어의 트레드 폭에 대응하는 두께로 제2 라이너 물질을 형성하는 단계를 포함하는, 방법.
  7. 제1항에 있어서, 제2 라이너 물질의 일부분을 제거하여 제2 라이너를 형성하는 단계는 제2 라이너 물질의 수평 부분을 제거하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 다른 아래 놓인 티어의 노출된 부분을 제거하여 다른 아래 놓인 티어에 다른 아래 놓인 스테어를 형성하는 단계는 패터닝된 하드마스크, 제1 라이너, 및 제2 라이너를 마스크로서 이용해 다른 아래 놓인 스테어를 형성하는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 패터닝된 하드마스크를 제거하는 단계는 교대하는 전도성 레벨과 절연성 레벨의 티어들 사이에 갭(gap)을 형성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 갭을 유전체 물질로 충전하는 단계를 더 포함하는, 방법.
  11. 제9항에 있어서, 교대하는 전도성 레벨과 절연성 레벨의 티어들 사이에 갭을 형성하는 단계는 제1 라이너 및 제2 라이너의 적어도 일부분을 포함하는 갭을 형성하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 제1 라이너 및 제2 라이너를 통과하는 접속 홀(contact hole)을 실질적으로 동시에 형성하는 단계를 더 포함하는, 방법.
  13. 제1항에 있어서, 패터닝된 하드마스크를 제거하는 단계는 패터닝된 하드마스크 및 제1 라이너와 제2 라이너 모두를 제거하는 단계를 포함하는, 방법.
  14. 제1항에 있어서, 스테어케이스 구조물의 최상부 스테어, 아래 놓인 스테어, 및 다른 아래 놓인 스테어 상에 접속 구조물을 형성하는 단계를 더 포함하는, 방법.
  15. 제1항에 있어서, 제1 라이너 물질을 형성하는 단계, 제1 라이너 물질의 일부분을 제거하여 제1 라이너를 형성하는 단계, 아래 놓인 티어의 노출된 부분을 제거하는 단계, 제2 라이너 물질을 형성하는 단계, 제2 라이너 물질의 일부분을 제거하는 단계, 및 다른 아래 놓인 티어의 노출된 부분을 제거하는 단계는 단일 툴로 동작들을 실시하는 단계를 포함하는, 방법.
  16. 제1항에 있어서, 패터닝된 하드마스크 및 최상부 티어 위에 제1 라이너 물질을 형성하는 단계 및 패터닝된 하드마스크 위에 제2 라이너 물질을 형성하는 단계는 제1 라이너 물질 및 제2 라이너 물질을 컨포멀하게 형성하는 단계를 포함하는, 방법.
  17. 제1항에 있어서, 패터닝된 하드마스크를 제거하는 단계는 패터닝된 하드마스크 및 제1 라이너 및 제2 라이너의 적어도 일부분을 제거하는 단계를 포함하는, 방법.
  18. 제1항에 있어서, 티어 위에 패터닝된 하드마스크를 형성하는 단계는 교대하는 전도성 레벨과 절연성 레벨의 티어 위에 패터닝된 하드마스크를 형성하는 단계를 포함하는, 방법.
  19. 제1항에 있어서, 티어 위에 패터닝된 하드마스크를 형성하는 단계는 교대하는 니트라이드 물질과 절연성 레벨의 티어 위에 패터닝된 하드마스크를 형성하는 단계를 포함하는, 방법.
  20. 스테어케이스 구조물을 형성하는 방법으로서,
    패터닝된 하드마스크 및 최상부 티어에 횡방향으로 인접하게 제1 라이너를 형성하는 단계 - 최상부 티어는 최상부 스테어를 포함함 - ,
    제1 라이너를 마스크로서 이용하여 아래 놓인 티어에 아래 놓인 스테어를 형성하는 단계,
    제1 라이너 및 아래 놓인 티어에 횡방향으로 인접하게 제2 라이너를 형성하는 단계,
    제2 라이너를 마스크로서 이용하여 다른 아래 놓인 티어에 다른 아래 놓인 스테어를 형성하는 단계, 및
    패터닝된 하드마스크 및 제1 라이너 및 제2 라이너의 적어도 일부분을 제거하는 단계를 포함하는, 방법.
  21. 제20항에 있어서, 제1 라이너를 형성하는 단계 및 제2 라이너를 형성하는 단계는 실리콘 옥사이드, 실리콘 니트라이드, 및 금속 옥사이드로 구성된 군 중에서 독립적으로 선택된 물질로부터 제1 라이너 및 제2 라이너를 형성하는 단계를 포함하는, 방법.
  22. 제20항에 있어서, 제1 라이너를 형성하는 단계 및 제2 라이너를 형성하는 단계는 제1 라이너 및 제2 라이너를 동일한 물질로부터 형성하는 단계를 포함하는, 방법.
  23. 제20항에 있어서, 제1 라이너를 형성하는 단계 및 제2 라이너를 형성하는 단계는 제1 라이너와 제2 라이너를 상이한 물질로부터 형성하는 단계를 포함하는, 방법.
  24. 제23항에 있어서, 제1 라이너를 형성하는 단계 및 제2 라이너를 형성하는 단계는 상이한 에칭 율을 보이도록 제제된 제1 라이너와 제2 라이너의 물질을 선택하는 단계를 포함하는, 방법.
  25. 제24항에 있어서, 제1 라이너 및 제2 라이너를 관통하는 접속 홀을 실질적으로 동시에 형성하는 단계를 더 포함하는, 방법.
  26. 제20항에 있어서, 제1 라이너를 마스크로서 이용하여 아래 놓인 스테어를 형성하는 단계는 제1 라이너의 폭에 대응하는 트레드 폭을 갖는 아래 놓인 스테어를 형성하는 단계를 포함하는, 방법.
  27. 제20항에 있어서, 제2 라이너를 마스크로서 이용하여 다른 아래 놓인 스테어를 형성하는 단계는 제2 라이너의 폭에 대응하는 트레드 폭을 갖는 다른 아래 놓인 스테어를 형성하는 단계를 포함하는, 방법.
  28. 교대하는 절연성 레벨과 전도성 레벨 또는 교대하는 절연선 레벨과 니트라이드 물질의 대향하는 티어 - 티어는 계단형 프로파일을 포함함 - , 및
    대향하는 티어들 사이의 충전 물질 - 충전 물질은 적어도 세 개의 부분을 포함함 - 을 포함하는,
    스테어케이스 구조물.
  29. 제28항에 있어서, 충전 물질은 유전체 물질의 적어도 세 개의 부분을 포함하는, 스테어케이스 구조물.
  30. 제28항에 있어서, 충전 물질은 실리콘 옥사이드 물질의 적어도 세 개의 부분을 포함하는, 스테어케이스 구조물.
  31. 교대하는 절연성 레벨과 전도성 레벨의 대향하는 티어 - 대향하는 티어는 계단형 프로파일을 포함함 - 와 대향하는 티어들 사이의 밸리 내 충전 물질 - 충전 물질은 적어도 세 개의 부분을 포함함 - 을 포함하는 스테어스텝 구조물을 포함하는,
    반도체 디바이스 구조물.
  32. 스테어케이스 구조물을 형성하는 방법으로서,
    티어 위에 패터닝된 하드마스크를 형성하는 단계,
    패터닝된 하드마스크 위에 제1 라이너 물질을 형성하는 단계,
    제1 라이너 물질의 일부분을 제거하여 패터닝된 하드마스크의 측벽 상에 제1 라이너를 형성하고 최상부 티어를 노출하는 단계,
    최상부 티어의 노출된 부분을 제거하여 최상부 티어에 최상부 스테어를 형성하는 단계,
    패터닝된 하드마스크, 제1 라이너, 및 최상부 티어 위에 제2 라이너 물질을 형성하는 단계,
    제2 라이너 물질의 일부분을 제거하여 패터닝된 하드마스크, 제1 라이너, 및 최상부 티어의 측벽 상에 제2 라이너를 형성하고 아래 놓인 티어를 노출하는 단계,
    아래 놓인 티어의 노출된 부분을 제거하여 아래 놓인 티어에 아래 놓인 스테어를 형성하는 단계,
    패터닝된 하드마스크, 제1 라이너, 제2 라이너, 및 아래 놓인 티어 위에 제3 라이너 물질을 형성하는 단계,
    제3 라이너 물질의 일부분을 제거하여 제1 라이너 및 아래 놓인 티어의 측벽 상에 제3 라이너를 형성하고 다른 아래 놓인 티어를 노출시키는 단계,
    다른 아래 놓인 티어의 노출된 부분을 제거하여 다른 아래 놓인 티어에서 다른 아래 놓인 스테어를 형성하는 단계, 및
    패터닝된 하드마스크를 제거하는 단계
    를 포함하는, 방법.
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