KR20200085685A - 반도체 소자 제조 방법 - Google Patents
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Abstract
반도체 소자 제조 방법이 제공된다. 상기 반도체 소자 제조 방법은 기판 상에, 복수의 몰드 절연층 및 복수의 희생층들이 교대로 적층되는 몰드 구조체를 형성하고, 몰드 구조체를 관통하는 수직 채널 홀을 형성하고, 수직 채널 홀의 측면을 따라 6nm 내지 9nm 범위의 수직 희생막을 형성하고, 수직 희생막의 두께 방향으로 수직 희생막의 일부를 균일하게 식각하여, 트리밍된 수직 희생막을 형성하고, 트리밍된 수직 희생막을 블로킹 유전막으로 변환시키고, 블로킹 유전막 상에, 수직 채널 홀의 측벽을 따라 연장되는 반도체 채널막을 형성하는 것을 포함한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것이다.
일반적으로 수직 구조 메모리(3D Memory)에서 메모리를 수직으로 관통하는 수직 구조체를 형성시 수직 구조체를 위한 홀 형성 공정은 필수적이다. 수직 구조 메모리의 적층되는 층마다 폴리머 물질의 증착 정도의 차이가 있고, 이러한 차이에 의해 홀 형성시 상기 홀을 따라 층과 층 사이에 크랙 혹은 치핑(Chipping)과 같은 빈공간이 형성될 수 있다.
상기 빈공간을 포함하는 홀을 포함하면서 수직 구조체를 형성하면, 수직 구조체에 대한 메모리 동작시 전계 제어에 문제가 발생할 수 있고, 이러한 문제는 수직 구조 메모리의 신뢰성 열화를 야기할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 치핑(Chipping) 영역을 채워 반도체 소자의 신뢰성을 향상시키는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 제조 방법은 기판 상에, 복수의 몰드 절연층 및 복수의 희생층들이 교대로 적층되는 몰드 구조체를 형성하고, 몰드 구조체를 관통하는 수직 채널 홀을 형성하고, 수직 채널 홀의 측면을 따라 6nm 내지 9nm 범위의 수직 희생막을 형성하고, 수직 희생막의 두께 방향으로 수직 희생막의 일부를 균일하게 식각하여, 트리밍된 수직 희생막을 형성하고, 트리밍된 수직 희생막을 블로킹 유전막으로 변환시키고, 블로킹 유전막 상에, 수직 채널 홀의 측벽을 따라 연장되는 반도체 채널막을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 소자 제조 방법은 기판 상에, 희생층 및 희생층과 접촉하는 몰드 절연층 순으로 적층되는 몰드 구조체를 형성하고, 몰드 구조체를 관통하는 수직 채널 홀을 형성하여, 희생층과 몰드 절연층 사이에 치핑(Chipping) 영역을 형성하고, 치핑 영역을 채우고, 수직 채널 홀의 측면을 따라 수직 희생막을 형성하고, 수직 희생막의 두께 방향으로 수직 희생막의 일부를 균일하게 식각하여, 트리밍된 수직 희생막을 형성하고, 트리밍된 수직 희생막에 이온주입공정을 수행하여, 수직 채널 홀의 측벽을 따라 블로킹 유전막을 형성하는 것을 포함하고, 희생층과 수직 희생막은 동일한 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 반도체 메모리 장치는 기판 상에 복수의 층간 절연막과 복수의 도전 패드가 기판과 수직한 방향으로 교대로 적층되는 적층 구조체, 적층 구조체를 관통하는 채널 홀, 채널 홀의 측벽을 따라 연장되는 채널 구조체 및 채널 구조체와 복수의 도전 패드 사이에 배치되고, 채널 홀의 측벽을 따라 연장되는 블로킹 유전막을 포함하고, 도전 패드의 두께는 블로킹 유전막에 인접할 수록 두꺼워진다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 적층 구조체 중 하나의 적층 구조체를 나타내는 평면도이다.
도 5은 도 4의 A-A'를 절단한 단면도이다.
도 6은 도 5의 R 영역을 확대한 확대도이다.
도 7 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 적층 구조체 중 하나의 적층 구조체를 나타내는 평면도이다.
도 5은 도 4의 A-A'를 절단한 단면도이다.
도 6은 도 5의 R 영역을 확대한 확대도이다.
도 7 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 20의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20)와 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(37)은 로우 디코더(33), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다. 도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 적층 구조체(ST)를 포함할 수 있다.
셀 적층 구조체(ST)는 주변 로직 구조체(PS) 상에 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 적층 구조체(ST)는 평면적 관점에서 오버랩될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 COP(Cell Over Peri) 구조를 가질 수 있다. 다만, 본원의 기술적 사상은 COP 구조에 한정되지 않고, 도 2와 달리 주변 로직 구조체(PS)가 평면적 관점에서 오버랩되지 않을 수도 있다.
예를 들어, 셀 어레이 구조체(CS)는 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 주변 로직 구조체(PS)는 도 1의 주변 회로(30)를 포함할 수 있다.
셀 적층 구조체(ST)는 주변 로직 구조체(PS) 상에 배치되는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 3을 참고하면, 몇몇 실시예들에 따른 메모리 셀 블록은 공통 소오스 라인(CSL), 복수의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀들(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 4은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 적층 구조체 중 하나의 적층 구조체를 나타내는 평면도이다. 도 5은 도 4의 A-A'를 절단한 단면도이다. 도 6은 도 5의 R 영역을 확대한 확대도이다.
셀 적층 구조체(ST)는 셀 영역(CR)과, 셀 영역(CR)로부터 제1 방향(D1)으로 연장되는 제1 셀 연장 영역(CER1)을 포함할 수 있다. 또한, 셀 적층 구조체(ST)는 셀 영역(CR)으로부터 제2 방향(D2)으로 연장되는 제2 셀 연장 영역(CER2)을 포함할 수 있다.
복수의 전극 분리 영역(170, ESR)은 셀 적층 구조체(ST)에 배치될 수 있다. 각각의 전극 분리 영역(170)은 제2 방향(D2)으로 연장될 수 있다. 인접하는 전극 분리 영역(170) 사이에, 셀적층 구조체(ST)를 관통하는 복수의 수직 구조체들(130, VS)이 배치될 수 있다. 전극 분리 영역(170) 및 수직 구조체들(130)의 구체적 설명은 후술한다.
셀 적층 구조체(ST)는 제3 방향(D3)으로 적층된 금속층인 복수의 전극 패드(157) 및 몰드 절연층(115)을 포함할 수 있다. 전극 패드(157)는 상기 몰드 절연층들(115) 사이에 배치될 수 있다. 상기 몰드 절연층들(115) 및 상기 전극 패드(157)는 상기 기판(101) 상에 교대로 그리고 반복적으로 적층될 수 있다.
상기 전극 패드(157)는 선택 게이트 전극들(157s, 157g) 및 메모리 셀 게이트 전극들(157w)을 포함할 수 있다. 상기 선택 게이트 전극들(157s, 157g) 중 최하위의 선택 게이트 전극(157g)은 도 3에서 설명한 접지 선택 트랜지스터(GST)의 접지 선택 라인(ground select line; GSL) 일 수 있고, 마찬가지로 최상위의 선택 게이트 전극(157s)은 스트링 선택 트랜지스터들(SST1, SST2)의 스트링 선택 게이트 전극 또는 스트링 선택 라인들(SSL1, SSL2) 일 수 있다.
상기 메모리 셀 게이트 전극들(157w)은 상기 최상위 선택 게이트 전극(157s)과 상기 최하위 선택 게이트 전극(157g) 사이에 배치될 수 있다. 상기 메모리 셀 게이트 전극들(157w)은 메모리 셀 블록들의 워드 라인들(WL)일 수 있다. 상기 메모리 셀 게이트 전극들(157w)은 상기 기판(101)에 수직한 제3 방향(D3)으로 서로 이격되어 배열될 수 있다.
상기 몰드 절연층들(115)은 상기 최하위 선택 게이트 전극(157g)과 상기 기판(101) 사이의 제1 하부 몰드 절연층(118L), 상기 최하위 선택 게이트 전극(157g)과 상기 셀 게이트 전극들(157w) 중 최하위의 셀 게이트 전극 사이의 제2 하부 층간 절연층(118U), 상기 셀 게이트 전극들(157w) 사이 및 상기 셀 게이트 전극들(157w) 중 최상위 셀 게이트 전극과 상기 최상위 선택 게이트 전극(157s) 사이의 중간 몰드 절연층(116), 상기 최상위 선택 게이트 전극(157s) 상의 상부 몰드 절연층(117U)을 포함할 수 있다. 상기 제1 하부 몰드 절연층(118L)은 상기 각각의 중간 몰드 절연층들(116)보다 얇을 수 있다. 상기 제2 하부 몰드 절연층(118U) 및 상기 상부 몰드 절연층(117)은 상기 각각의 중간 몰드 절연층들(116)보다 두꺼울 수 있다.
상기 셀 적층 구조체(ST)를 관통하는 채널 홀(CH, 도 8 참조) 내에 수직 구조체(130)가 배치될 수 있다. 즉, 상기 수직 구조체(130)는 상기 셀 적층 구조체(ST)를 관통할 수 있다. 상기 채널 홀(CH)은 하부 영역으로 갈수록 폭이 좁아지는 형태일 수 있다.
상기 수직 구조체(130)는 상기 기판(101)의 상면에 채널막의 기능을 수행하는 수직하게 연장되는 반도체층(135) 및 상기 반도체층(135)과 상기 셀 적층 구조체(ST) 사이의 유전 구조체(131)를 포함할 수 있다.
상기 유전 구조체(131)는 상기 채널 홀(CH) 내에 순차적으로 형성된 제1 유전체층(132), 제2 유전체층(133), 및 제3 유전체층(134)을 포함할 수 있다. 상기 제2 유전체층(133)은 상기 제1 및 제3 유전체층들(132, 134) 사이에 배치될 수 있다. 상기 제2 유전체층(133)은 상기 제1 및 제3 유전체층들(132, 134)과 접촉할 수 있다. 상기 제3 유전체층(134)은 상기 반도체층(135)과 접촉할 수 있다. 상기 제1 유전체층(132)은 장벽 유전체층 또는 블록킹 유전체층일 수 있다. 상기 제1 유전체층(132)은 예를 들어 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체층(133)은 전하 저장층일 수 있다. 상기 제2 유전체층(133)은 전하 트랩층(charge trap layer)일 수 있다. 상기 제2 유전체층(133)은 실리콘 질화물, 실리콘 산질화물, 실리콘이 풍부한 실리콘 산화물 등을 포함할 수 있다. 상기 제3 유전체층(134)은 터널 산화층일 수 있다. 상기 제3 유전체층(134)은 실리콘 산화물 또는 실리콘 산화물 계열의 유전체로 형성될 수 있다.
상기 수직 구조체(130)는 충진 절연층(136) 및 상기 충진 절연층(136) 상의 도전 패드(139)를 더 포함할 수 있다. 상기 충진 절연층(136)은 상기 반도체층(135) 상에 배치되고, 상기 반도체층(135)과 접촉할 수 있다. 상기 충진 절연층(136)은 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 도전 패드(139)는 도전성 물질, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 채널 홀(CH) 내에 반도체 패턴(138)이 배치될 수 있다. 상기 반도체 패턴(138)은 상기 수직 구조체(130) 아래에 배치될 수 있다. 상기 반도체 패턴(138)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 이용하여 상기 기판(101)으로부터 성장된 에피택시얼층일 수 있다. 상기 반도체 패턴(138)은 상기 반도체층(135) 아래에 배치되고, 상기 반도체층(135)과 접촉할 수 있다. 상기 반도체 패턴(138)과 상기 최하위 선택 게이트 전극(157g) 사이에 절연층(158)이 배치될 수 있다. 상기 절연층(158)은 상기 반도체 패턴(138)과 접촉할 수 있다. 상기 절연층(158)은 실리콘 산화물로 형성될 수 있다.
상기 전극 패드(157)와 상기 몰드 절연층들(115) 사이에 개재되면서 상기 전극 패드(157)와 상기 유전 구조체(131) 사이로 연장되는 제4 유전체층들(154)이 배치될 수 있다. 상기 제4 유전체층(154)은 상기 제1 유전체층(132)과 함께 블로킹 유전체를 구성할 수 있다. 또는, 상기 제1 유전체층(132)은 장벽 유전체일 수 있고, 상기 제4 유전체층(154)은 블로킹 유전체일 수 있다.
상기 제4 유전체층(154)은 제3 방향(D3)을 기준으로 서로 대향하는 상면(154a) 및 하면(154b)을 포함할 수 있고, 특히 상면(154a)은 접촉하는 제1 유전체층(132)에 인접할수록, 상기 기판(101)으로부터 멀어지는 제3 방향(D3)으로 휘어지는 제1 부분(154a1)을 포함할 수 있다. 그리고 제1 유전체층(132)에 접촉하는 제4 유전체층(154)의 측벽 전체는 채널 홀(CH)을 따라 평평할 수 있다.
상기 제4 유전체층(154)은 고유전(high-k dielectric) 물질로 형성될 수 있다. 상기 고유전 물질은 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 상기 제4 유전체층(154)은 결정화된 알루미늄 산화물로 형성될 수 있다.
전극 패드(157) 또한 제3 방향(D3)을 기준으로 서로 대향하는 상면(157a) 및 하면(157b)을 포함할 수 있고, 특히 상면(157a)은 접촉하는 제4 유전체층(154)에 인접할수록, 상기 기판(101)으로부터 멀어지는 제3 방향(D3)으로 휘어지는 제2 부분(157a1)을 포함할 수 있다. 이에 따라 전극 패드(157)는 제4 유전체층(154)에 인접할수록 전극 패드(157)의 두께는 두꺼워지고, 제4 유전체층(154)에 접촉하는 측벽의 두께(Wa)는 제4 유전체층(154)에 접촉하지 않는 전극 패드(157)의 두께(Wb)보다 클 수 있다. 그리고 제4 유전체층(154)에 접촉하는 전극 패드(157)의 측벽 전체는 채널 홀(CH)을 따라 평평할 수 있다.
전극 패드(157)는 제1 금속층(155) 및 제2 금속층(156)을 포함할 수 있다. 제1 금속층(155)의 두께는 제2 금속층(156)의 두께에 비해 얇을 수 있고, 제4 유전체층(154)을 따라 균일하게 적층될 수 있다.
도면에서 전극 패드(157)가 제1 금속층(155) 및 제2 금속층(156)을 포함하는 복수의 금속층으로 도시되어있지만, 금속층의 개수는 실시예에 따라 달라질 수 있고, 단층을 포함할 수 있다.
제1 금속층(155) 및 제2 금속층(156)은 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있지만, 본원 발명은 상기 예시들에 제한되지 않는다.
상기 기판(101) 상에 전극 분리 영역(170, ESR)이 배치될 수 있다. 전극 분리 영역(170)은 절연성 스페이서(172), 불순물 영역(175) 및 분리 패턴(178)을 포함할 수 있다.
분리 패턴(178)은 상기 제1 상부 절연층(140), 및 상기 셀 적층 구조체(ST)를 수직으로 절단할 수 있다. 일 예에서, 상기 분리 패턴(178)은 도전성 물질로 형성될 수 있다. 상기 셀 적층 구조체(ST)와 상기 분리 패턴(178) 사이에 절연성 스페이서(172)가 배치될 수 있다.
상기 분리 패턴(178) 아래의 상기 기판(101) 내에 불순물 영역(175)이 배치될 수 있다. 상기 불순물 영역(175)은 상기 불순물 영역(175)에 인접하는 상기 기판(101)과 다른 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(175)은 N형의 도전형을 가질 수 있고, 상기 불순물 영역(175)에 인접하는 상기 기판(101)은 P형의 도전형을 가질 수 있다.
상기 불순물 영역(175) 및 상기 도전 패드(139)는 동일한 도전형을 가질 수 있다. 예를 들어, 상기 불순물 영역(175) 및 상기 도전 패드(139)는 N형의 도전형을 가질 수 있다. 상기 도전 패드(139)는 드레인 영역일 수 있고, 상기 불순물 영역(175)은 소스 영역일 수 있다.
상기 셀 적층 구조체(ST)를 관통하는 상기 수직 구조체(130)는 복수 개가 배치될 수 있다. 예를 들어, 상기 수직 구조체(130)는 상기 분리 패턴(178)을 따라 지그재그 형태로 배열될 수 있다.
상기 제1 상부 절연층(140) 및 상기 분리 패턴(178) 상에 제2 상부 절연층(181)이 배치될 수 있다. 상기 제1 및 제2 상부 절연층들(140, 181)을 관통하며 상기 수직 구조체(130)의 상기 도전 패드(139)와 전기적으로 연결될 수 있는 콘택 플러그(184)가 배치될 수 있다. 상기 제2 상부 절연층(181) 상에 상기 콘택 플러그(184)와 전기적으로 연결되는 비트 라인(187)이 배치될 수 있다. 상기 비트 라인(187)은 도 3의 비트 라인들(BL0-BL2)에 대응될 수 있다.
도 7 내지 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9는 도 8의 R1 영역을 확대한 확대도이다. 도 7 내지 도 9을 참조하면, 기판(101)을 준비할 수 있다. 상기 기판(101)은 반도체 기판일 수 있다. 상기 기판(101) 상에 교대로 그리고 반복적으로 적층되는 몰드 절연층들(115) 및 희생층들(113)을 형성할 수 있다. 상기 몰드 절연층들(115)과 상기 희생층들(113)은 몰드 구조체(STa)를 구성할 수 있다. 상기 몰드 절연층들(115)은 상기 희생층들(113)과 식각 선택성(etch selectivity)을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰드 절연층들(115)은 실리콘 산화물로 형성될 수 있고, 상기 희생층들(113)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 절연층들(115)은 제1 하부 몰드 절연층(118L), 상기 제1 하부 몰드 절연층(118L) 상의 제2 하부 몰드 절연층(118U), 상기 제2 하부 몰드 절연층(118U) 상의 복수의 중간 몰드 절연층들(117), 및 상기 중간 몰드 절연층들(116)상의 상부 몰드 절연층(117)을 포함할 수 있다.
상기 제1 하부 몰드 절연층(118L)은 상기 각각의 중간 몰드 절연층들(116)보다 얇을 수 있다. 상기 제2 하부 몰드 절연층(118U)은 상기 각각의 중간 몰드 절연층들(116)보다 두꺼울 수 있다. 상기 상부 몰드 절연층(117)은 상기 각각의 중간 몰드 절연층들(116)보다 두꺼울 수 있다. 상기 희생층들(13)은 실질적으로 동일한 두께로 형성될 수 있다.
상기 몰드 구조체(STa)를 관통하는 즉, 상기 몰드 절연층들(115) 및 상기 희생층들(113)을 관통하는 채널 홀(CH)을 형성할 수 있다. 상기 채널 홀(CH)은 복수 개가 형성될 수 있으며, 상기 기판(101)을 노출시킬 수 있다. 상기 채널 홀 (CH)은 상기 몰드 절연층들(115) 및 상기 희생층들(113)을 관통하면서 상기 기판(101) 내로 연장될 수 있다. 상기 채널 홀(CH)은 상부 폭이 하부 폭 보다 클 수 있다.
채널 홀 형성시, 채널 홀 (CH)의 측벽을 따라 희생층들(113)과 몰드 절연층들(115) 사이에서 희생층들(113) 및 몰드 절연층들(115)의 일부가 식각된 치핑 영역(Chipping, C)가 발생할 수 있다. 상기 몰드 절연층(115)은 상기 치핑 영역(C) 상부에 위치하고, 상기 희생층(113)은 상기 치핑 영역(C) 하부에 위치할 수 있다.
몇몇 실시예에 따른 치핑 영역(C)은 제3 방향(D3)으로 형성되는 치핑 폭(Wc), 제1 방향(D1)방향으로 형성되는 치핑 깊이(Dc)에 따라 정의될 수 있고, 실시예에 따라 채널 홀(CH) 형성시 치핑 폭(Wc)은 3nm 내지 4.6nm 범위에 있고, 치핑 깊이(Dc)는 3nm 내지 4.6nm 범위에 있을 수 있다. 다만, 상기 수치 범위는 본원의 기술적 사상을 제한하지 않는다.
상기 기판(101)을 시드층으로 이용하여 선택적 에피택셜 성장(SEG) 공정을 진행하여, 상기 채널 홀(CH)의 하부 영역 내에 반도체 패턴(138)을 형성할 수 있다. 상기 반도체 패턴(138)은 실리콘 에피택시얼층일 수 있다. 상기 반도체 패턴(138)의 상부면은 상기 제2 하부 몰드 절연층(118U)의 하부면 보다 높으며 상기 제2 하부 몰드 절연층(118U)의 상부면 보다 낮을 수 있다. 다만, 상기 제2 하부 몰드 절연층(118U)과 반도체 패턴(138)의 위치 관계는 본원 발명의 기술적 사상을 제한하지 않는다.
도 11은 도 10의 R1 영역을 확대한 확대도이다. 도 10 및 도 11을 참조하면, 상부 몰드 절연층(117)의 상부면, 채널 홀(CH)의 측벽 및 반도체 패턴(138)의 상부면을 따라 수직 희생막(132a)을 형성할 수 있다. 수직 희생막(132a)은 희생층(113)과 동일한 물질을 포함할 수 있고 실리콘 질화물로 형성될 수 있으나 본원의 기술적 사상은 이에 제한되지 않는다.
상기 수직 희생막(132a)은 ALD(Atomic Layer Deposition) 방식으로 컨포멀하게 상부 몰드 절연층(117)의 상부면, 채널 홀(CH)의 측벽 및 반도체 패턴(138)의 상부면을 따라 형성될 수 있다. 상기 도 10의 공정에 따라 상기 수직 희생막(132a)은 도 9의 치핑 영역(Chipping)을 채울 수 있다.
균일하게 상기 수직 희생막(132a)은 치핑 영역(C)에 의해 상면에 빈 공간(132V)이 발생할 수 있다. 다만, 빈 공간(132V)은 치핑 영역(C)의 공간보다 좁을 수 있고, 실시예에 따라 채널 홀(CH)의 측벽을 기준으로 하는 수직 희생막(132a)의 두께(W_132a)에 따라 빈 공간(132V)이 발생하지 않을 수 있다.
도 10의 치핑 영역(C)의 치핑 폭(Wc) 및 치핑 깊이(Dc)가 3nm 내지 4.6nm 범위 내에 있다면, 수직 희생막(132a)의 두께(W_132a)가 6nm 내지 9nm 범위 내에 있도록 수직 희생막(132a)을 증착하여 빈 공간(132V)이 발생하지 않거나 혹은 빈 공간(132V)이 치핑 영역(C)의 공간보다 매우 작게 할 수 있다.
도 13은 도 12의 R1 영역을 확대한 확대도이다. 도 12 및 도 13을 참조하면, 수직 희생막(132a)의 상면을 균일하게 식각하여 트리밍된 수직 희생막(132T)을 형성할 수 있다. 트리밍된 수직 희생막(132T)의 상면은 채널 홀(CH)이 연장되는 방향으로 연장될 수 있으며, 평평한 면을 포함할 수 있다. 수직 희생막(132a)은 빈 공간을 포함하지 않을 수 있다.
채널 홀(CH)의 측벽을 기준으로 하는 트리밍된 수직 희생막(132T)의 두께(W_132T)가 2nm 내지 3nm 범위에 있을 수 있도록 도 9 및 도 10의 수직 희생막(132a)을 3nm 내지 6nm 범위로 수직 희생막(132a)의 두께 방향으로 균일하게 식각할 수 있다.
도 15는 도 14의 R1 영역을 확대한 확대도이다. 도 14 및 도 15을 참조하면, 수직 희생막(132T)의 두께 방향으로 산화 공정을 수행할 수 있고, 상기 산화 공정은 ISSG(In-Situ Steam Generation) 공정, 습식 산화(wet oxidation) 공정, 열 라디칼 산화(thermal radical oxidation) 공정 또는 플라즈마 산화(plasma oxidation) 공정에 의해 수행되는 것이 바람직하다.
도 14 및 도 15와 같이 이온주입공정의 일 예시인 ISSG 공정을 수행하여 제1 유전체층(132)을 형성할 수 있다. 상기 이온주입공정에서 주입되는 불순물 이온은 산소 이온(O+)일 수 있으며, 이에 따라 제1 유전체층(132)은 실리콘 산화막을 포함할 수 있다. 제1 유전체층(132)의 상면과 희생층(113) 및 몰드 절연층(115)과 접촉하는 하면은 모두 평평할 수 있다.
상기 이온 주입 공정에 따라 제1 유전체층(132)과 희생층(113)은 분리될 수 있고, 희생층(113)은 상기 기판(101)으로부터 멀어지는 제3 방향(D3)으로 휘어지는 상면을 포함할 수 있다.
도 16을 참조하면, 상기 제1 유전체층(132) 및 상기 반도체 패턴(138)을 갖는 상기 기판(101) 상에 제2 유전체층(133), 제3 유전체층(134), 반도체층(135) 및 충진 절연층(136)을 순차적으로 형성할 수 있다.
도시되지 않았지만, 상기 채널 홀(CH) 내의 제3 유전체층(134)상에 희생 스페이서층을 형성한 후, 희생 스페이서층를 식각 마스크로 이용하여 상기 제1 내지 제3 유전체층들(132, 133, 134)을 이방성 식각하여 상기 반도체 패턴(138)을 노출시킬 수 있다.
희생 스페이서층을 제거하고, 반도체층(135)을 형성할 수 있다. 상기 반도체층(135)은 상기 반도체 패턴(138)과 연결될 수 있다. 희생 스페이서층(2을 제거할 때, 상기 반도체 패턴(138)의 상부가 부분적으로 식각되어 리세스 영역이 형성될 수 있다. 이 경우, 상기 리세스 영역 내에도 상기 반도체층(135)이 채워질 수 있다. 일 실시예에서, 희생 스페이서층가 제거되지 않고, 반도체층(135)이 형성될 수 있다.
상기 반도체층(135) 상에 상기 채널 홀(CH)을 부분적으로 채우는 충진 절연층(136)을 형성하고, 상기 채널 홀(CH)의 나머지 부분을 채우며 상기 반도체층(135)에 접촉하는 도전 패드(139)를 형성할 수 있다. 상기 제1 내지 제3 유전체층들(132, 133, 134)은 유전 구조체(131)를 구성할 수 있다. 상기 도전 패드(139), 상기 반도체층(135), 상기 충진 절연층(136) 및 상기 유전 구조체(131)는 수직 구조체(130)를 구성할 수 있다.
도 17을 참조하면, 상기 수직 구조체(130) 및 상기 상부 몰드 절연층(177)을 덮는 제1 상부 절연층(140)을 형성할수 있다. 상기 제1 상부 절연층(140), 상기 몰드 절연층들(115) 및 상기 희생층들(113)을 수직으로 절단하는 분리 트렌치(152)를 형성할 수 있다. 이어서, 상기 분리 트렌치(152)에 의해 노출되는 상기 희생층들(113)을 선택적으로 제거하여 게이트 리세스인 측면 개구부들(151)을 형성할 수 있다. 예를 들어, 상기 희생층들(113)이 실리콘 질화막이고, 상기 몰드 절연층들(115)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 등방적인 식각 공정을 수행하여 풀백 공정을 수행할 수 있다.
상기 측면 개구부들(151)은 상기 분리 트렌치(152)로부터 몰드 절연층들(115) 사이로 수평적으로 연장되는 부분과, 제1 유전체층(132)에 인접하여 상기 기판(101)으로부터 멀어지는 제3 방향(D3)으로 휘어지는 상면을 포함할 수 있다.
상기 수직 구조체들(130)의 측벽 일부분 및 상기 반도체 패턴(138)의 측벽 일부분을 노출할 수 있다. 산화 공정을 수행하여 측면 개구부(151)에 의해 노출된 상기 반도체 패턴(138)의 측벽에 절연층(158)을 형성할 수 있다.
도 18을 참조하면, 상기 측면 개구부들(151)을 따라 제4 유전체층(154)을 형성할 수 있다. 측면 개구부들(151)의 구조에 따라 제4 유전체층(154)의 상면(154a)은 기판(101)으로부터 멀어지는 제3 방향(D3)으로 휘어지는 제1 부분(154a1, 도 6 참조)을 포함할 수 있다.
도시되지 않았지만, 제4 유전체층(154)은 비정질의 금속 산화막(metal oxide film)의 예비 유전체층을 형성한 후에 상기 예비 유전체층에 열처리를 수행하여 제4 유전체층(154)을 형성할 수 있다. 상기 열처리는 불활성 가스 분위기에서 스파이크 급속 열처리하는 방식으로 수행될 수 있다.
도 19를 참조하면, 상기 측면 개구부들(151) 내에 상기 제4 유전체층(154)을 덮는 제1 금속층(155) 및 상기 제1 금속층(156)을 덮으며 게이트 리세스에 해당하는 상기 측면 개구부들(151)을 채우 전극 패드(157)를 형성할 수 있다.
또한, 전극 패드(157) 사이에 분리 패턴(178)을 형성할 수 있다. 상기 분리 패턴(178)을 형성하는 것은 상기 분리 트렌치(도 18의 152) 내의 제1 및 제2 금속층(155, 156)의 일부를 제거하는 것과 제4 유전체층(154)의 일부를 제거하는 것을 포함할 수 있다.
상기 분리 트렌치(152)의 측벽 상에 절연성 스페이서(172)를 형성할 수 있다. 이온 주입 공정을 진행하여, 상기 분리 트렌치(152) 아래의 상기 기판(101) 내에 불순물 영역(175)을 형성할 수 있다. 상기 불순물 영역(175)은 N형의 도전형으로 형성될 수 있다. 상기 분리 트렌치(152)를 채우는 도전성 물질을 증착하고, 평탄화 공정을 수행하여 분리 패턴(178)을 형성할 수 있다. 상기 분리 패턴(178)은 도전성 물질, 예를 들어 금속 질화물, 금속 실리사이드 또는 금속 중 어느 하나 또는 이들의 조합으로 형성될 수 있다
본원 발명의 몇몇 실시예에 따른 반도체 메모리 장치 및 반도체 소자 제조 방법에 의해 제조된 반도체 소자들은 전극 패드(157)와 유전 구조체(131)의 접촉면 내에 휘어지는 부분이 없고 상기 접촉면이 평평하기 때문에, 전극 패드(157)를 통해 유전 구조체(131)에 대하여 전계를 발생시킬 때 전극 패드(157)와 유전 구조체(131)의 접촉면을 따라 일정한 크기 및 일방향성을 갖는 전계를 발생시킬 수 있다. 따라서 상기 접촉면의 휘어지는 부분에 대한 동작을 위해 필요 이상의 과전압을 인가할 필요가 없다. 상기와 같은 일정 전압 인가를 통해 본원 발명의 반도체 메모리 장치들은 고장 방지 및 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판
115: 몰드 절연층
130: 수직구조체 131: 유전 구조체
132: 제1 유전체층 133: 제2 유전체층
134: 제3 유전체층 135: 반도체층
136: 충진 절연층 138: 반도체 패턴
139: 도전 패드 154: 제4 유전체층
157: 전극 패드 158: 절연층
130: 수직구조체 131: 유전 구조체
132: 제1 유전체층 133: 제2 유전체층
134: 제3 유전체층 135: 반도체층
136: 충진 절연층 138: 반도체 패턴
139: 도전 패드 154: 제4 유전체층
157: 전극 패드 158: 절연층
Claims (10)
- 기판 상에, 복수의 몰드 절연층 및 복수의 희생층들이 교대로 적층되는 몰드 구조체를 형성하고,
상기 몰드 구조체를 관통하는 수직 채널 홀을 형성하고,
상기 수직 채널 홀의 측면을 따라 6nm 내지 9nm 범위의 수직 희생막을 형성하고,
상기 수직 희생막의 두께 방향으로 상기 수직 희생막의 일부를 균일하게 식각하여, 트리밍된 수직 희생막을 형성하고,
상기 트리밍된 수직 희생막을 블로킹 유전막으로 변환시키고,
상기 블로킹 유전막 상에, 상기 수직 채널 홀의 측벽을 따라 연장되는 반도체 채널막을 형성하는 것을 포함하는 반도체 소자 제조 방법. - 제1항에 있어서,
상기 수직 희생막은, 상기 수직 희생막의 두께 방향으로 3nm 내지 6nm 범위로 균일하게 식각되는 반도체 소자 제조 방법. - 제1항에 있어서,
상기 블로킹 유전막은 상기 트리밍된 수직 희생막에 이온주입공정을 수행하여 형성되는 반도체 소자 제조 방법. - 제1항에 있어서,
풀백 공정을 통해, 상기 희생막을 제거하여, 상기 몰드 절연층 사이에 게이트 리세스를 형성하고,
상기 게이트 리세스를 채우는 금속층을 형성하는 것을 더 포함하는 반도체 소자 제조 방법. - 제4항에 있어서,
상기 금속층은 서로 대향되는 상면 및 하면을 포함하고,
상기 금속층의 상면은 상기 기판으로부터 멀어지는 방향으로 휘어지는 부분을 포함하는 반도체 소자 제조 방법. - 제1항에 있어서,
상기 수직 희생막과 상기 희생층은 동일한 물질을 포함하는 반도체 소자 제조 방법. - 기판 상에, 희생층 및 상기 희생층과 접촉하는 몰드 절연층 순으로 적층되는 몰드 구조체를 형성하고,
상기 몰드 구조체를 관통하는 수직 채널 홀을 형성하여, 상기 희생층과 상기 몰드 절연층 사이에 치핑(Chipping) 영역을 형성하고,
상기 치핑 영역을 채우고, 상기 수직 채널 홀의 측면을 따라 수직 희생막을 형성하고,
상기 수직 희생막의 두께 방향으로 상기 수직 희생막의 일부를 균일하게 식각하여, 트리밍된 수직 희생막을 형성하고,
상기 트리밍된 수직 희생막에 이온주입공정을 수행하여, 상기 수직 채널 홀의 측벽을 따라 블로킹 유전막을 형성하는 것을 포함하고,
상기 희생층과 상기 수직 희생막은 동일한 물질을 포함하는 반도체 소자 제조 방법. - 제7항에 있어서,
상기 수직 희생막은, 상기 수직 희생막의 두께 방향으로 3nm 내지 6nm 범위로 균일하게 식각되는 반도체 소자 제조 방법. - 제7항에 있어서,
상기 블로킹 유전막은 상기 트리밍된 수직 희생막에 이온주입공정을 수행하여 형성되는 반도체 소자 제조 방법. - 제7항에 있어서,
상기 몰드 절연층은 상기 치핑 영역 상에 위치하고,
상기 희생층은 상기 치핑 영역 하부에 위치하는 반도체 소자 제조 방법.
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|---|---|---|---|
| KR1020200077101A KR20200085685A (ko) | 2020-06-24 | 2020-06-24 | 반도체 소자 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022092583A1 (ko) * | 2020-10-29 | 2022-05-05 | 한양대학교 산학협력단 | 3차원 플래시 메모리 및 그 제조 방법 |
-
2020
- 2020-06-24 KR KR1020200077101A patent/KR20200085685A/ko unknown
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