KR20200082972A - 표시 장치 - Google Patents

Abstract

본 출원에 따른 표시 장치는 표시 장치는 게이트 라인에 연결된 픽셀을 포함하는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 패널, 비표시 영역의 일측에 배치되어 게이트 라인을 구동하는 메인 스테이지를 포함하는 제1 게이트 구동부, 및 비표시 영역의 일측과 반대되는 타측에 배치되어 게이트 라인을 구동하는 보조 스테이지를 포함하는 제2 게이트 구동부를 포함하고, 보조 스테이지의 면적은 메인 스테이지의 면적보다 작을 수 있다.

Description

표시 장치{DISPLAY APPARATUS}

본 출원은 표시 장치에 관한 것이다.

표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다. 이러한 표시 장치는 액정 표시 장치와 발광 표시 장치를 포함한다. 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.

표시 장치는 복수의 게이트 라인에 게이트 펄스를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는 시프트 레지스터(Shift Register)를 이용하여 복수의 게이트 라인에 인가되는 게이트 펄스를 순차적으로 시프트(Shift)할 수 있다. 그리고, 표시 장치는 시프트 레지스터를 픽셀 어레이와 함께 표시 패널의 기판 상에 실장함으로써, GIP(Gate in Panel) 구조를 가질 수 있다.

종래의 표시 장치는 시프트 레지스터를 기판의 좌우 베젤 영역에 배치하여, 더블 피딩 방식 또는 인터레이싱 방식을 통해 게이트 펄스를 공급할 수 있다. 이 때, 더블 피딩 방식은 시프트 레지스터의 설계 영역이 증가하여 좌우 베젤 영역이 증가하는 문제점을 갖고, 인터레이싱 방식은 대형 패널에서 적용될 때 게이트 펄스의 입력단과 멀어질수록 게이트 펄스의 딜레이가 발생하는 문제점을 갖는다.

본 출원은 게이트 라인의 일측에 배치된 메인 스테이지와 게이트 라인의 타측에 배치된 보조 스테이지를 포함함으로써, 좌우 베젤 영역을 감소시키고 게이트 펄스의 딜레이를 제거하여 고속 구동을 용이하게 구현할 수 있는 표시 장치를 제공하는 것이다.

그리고, 본 출원은 메인 스테이지, 및 메인 스테이지의 회로 소자보다 작은 수의 회로 소자로 이루어진 보조 스테이지를 통해 게이트 라인을 구동함으로써, 베젤 영역을 감소시키고 표시 영역 내에서 게이트 펄스들의 출력 차이를 방지할 수 있는 표시 장치를 제공하는 것이다.

본 출원에 따른 표시 장치는 게이트 라인에 연결된 픽셀을 포함하는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 패널, 비표시 영역의 일측에 배치되어 게이트 라인을 구동하는 메인 스테이지를 포함하는 제1 게이트 구동부, 및 비표시 영역의 일측과 반대되는 타측에 배치되어 게이트 라인을 구동하는 보조 스테이지를 포함하는 제2 게이트 구동부를 포함하고, 보조 스테이지의 면적은 메인 스테이지의 면적보다 작을 수 있다.

기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 출원에 따른 표시 장치는 게이트 라인의 일측에 배치된 메인 스테이지와 게이트 라인의 타측에 배치된 보조 스테이지를 포함함으로써, 좌우 베젤 영역을 감소시키고 게이트 펄스의 딜레이를 제거하여 고속 구동을 용이하게 구현할 수 있다.

본 출원에 따른 표시 장치는 메인 스테이지, 및 메인 스테이지의 회로 소자보다 작은 수의 회로 소자로 이루어진 보조 스테이지를 통해 게이트 라인을 구동함으로써, 베젤 영역을 감소시키고 표시 영역 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.

위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 출원의 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에서, 게이트 구동부, 게이트 라인, 및 에미션 라인의 연결 연결 관계를 나타내는 도면이다.
도 3은 도 2에 도시된 표시 장치에서, 제1 게이트 구동부를 나타내는 도면이다.
도 4는 도 2에 도시된 표시 장치에서, 제2 게이트 구동부를 나타내는 도면이다.
도 5는 도 2에 도시된 표시 장치에서, 게이트 구동부에 인가되는 신호와 게이트 구동부로부터 출력되는 신호를 나타내는 파형도이다.
도 6은 도 2에 도시된 제1 메인 스테이지와 제1 보조 스테이지의 내부 구성을 나타내는 회로도이다.
도 7은 도 2에 도시된 표시 장치에서, 베젤 영역 감소의 효과를 설명하는 도면이다.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.

도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이고, 도 2는 도 1의 표시 장치에서, 게이트 구동부, 게이트 라인, 및 에미션 라인의 연결 연결 관계를 나타내는 도면이다.

도 1 및 도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 게이트 구동부(300)를 포함한다.

표시 패널(100)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.

표시 영역(AA)은 영상이 표시되는 영역으로서, 기판의 중앙 부분에 정의될 수 있다. 표시 영역(AA)은 픽셀 어레이층의 활성 영역에 해당할 수 있다. 예를 들어, 표시 영역(AA)은 복수의 게이트 라인(GL), 복수의 에미션 라인(EML), 및 복수의 데이터 라인(DL)에 의해 교차되는 픽셀 영역마다 형성된 복수의 픽셀(미도시)로 이루어질 수 있다. 여기에서, 복수의 픽셀 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판의 가장자리 부분에 정의될 수 있다.

일 예에 따르면, 비표시 영역(NA)의 일측은 제1 게이트 구동부(310)를 수용할 수 있고, 비표시 영역(NA)의 타측은 제2 게이트 구동부(320)를 수용할 수 있다. 여기에서, 비표시 영역(NA)의 일측 및 타측 각각은 비표시 영역(NA)의 좌측 및 우측 각각에 해당할 수 있으나, 반드시 이에 한정되는 것은 아니다.

그리고, 비표시 영역(NA)의 또 다른 타측은 표시 구동부(200)와 연결될 수 있고, 표시 구동부(200)와 전기적으로 연결되는 패드부(미도시)를 포함할 수 있다. 예를 들어, 비표시 영역(NA)의 또 다른 타측은 비표시 영역(NA)의 상측에 해당할 수 있고, 패드부는 표시 구동부(200)의 복수의 회로 필름(210)과 연결될 수 있다.

표시 패널(100)은 복수의 게이트 라인(GL), 복수의 에미션 라인(EML), 및 복수의 데이터 라인(DL)을 더 포함할 수 있다.

복수의 게이트 라인(GL) 각각은 제1 방향을 따라 길게 연장되고, 제1 방향과교차하는 제2 방향을 따라 서로 이격될 수 있다. 그리고, 복수의 게이트 라인(GL) 각각은 제1 및 제2 게이트 구동부(310, 320)에 의해 구동될 수 있다. 예를 들어, 복수의 게이트 라인(GL)은 제1 및 제2 게이트 구동부(310, 320) 각각으로부터 게이트 출력 신호 또는 게이트 펄스를 수신하여, 복수의 픽셀 각각을 순차적으로 구동할 수 있다.

복수의 게이트 라인(GL)은 오드 게이트 라인(GL1~GL(2n-1)) 및 이븐 게이트 라인(GL2~GL(2n))을 포함할 수 있다. 오드 게이트 라인(GL1~GL(2n-1))은 복수의 게이트 라인(GL) 중 홀수 번째 게이트 라인에 해당할 수 있고, 이븐 게이트 라인(GL2~GL(2n))은 짝수 번째 게이트 라인에 해당할 수 있다.

예를 들면, 오드 게이트 라인(GL1~GL(2n-1))의 일단은 제1 게이트 구동부(310)의 오드 메인 스테이지(MST1~MST(2n-1))와 연결되어 게이트 출력 신호를 수신할 수 있고, 오드 게이트 라인(GL1~GL(2n-1))의 타단은 제2 게이트 구동부(320)의 오드 보조 스테이지(AST1~AST(2n-1))와 연결되어 게이트 출력 신호를 수신할 수 있다. 오드 메인 스테이지(MST1~MST(2n-1))와 오드 보조 스테이지(AST1~AST(2n-1)) 각각은 동일한 게이트 출력 신호를 오드 게이트 라인(GL1~GL(2n-1))의 양단에 제공할 수 있다.

그리고, 이븐 게이트 라인(GL2~GL(2n))의 일단은 제1 게이트 구동부(310)의 이븐 보조 스테이지(AST2~AST(2n))와 연결되어 게이트 출력 신호를 수신할 수 있고, 이븐 게이트 라인(GL2~GL(2n))의 타단은 제2 게이트 구동부(320)의 이븐 메인 스테이지(MST2~MST(2n))와 연결되어 게이트 출력 신호를 수신할 수 있다. 이븐 메인 스테이지(MST2~MST(2n))와 이븐 보조 스테이지(AST2~AST(2n)) 각각은 동일한 게이트 출력 신호를 이븐 게이트 라인(GL2~GL(2n))의 양단에 제공할 수 있다.

복수의 에미션 라인(EML) 각각은 제1 방향을 따라 길게 연장되고, 제1 방향과교차하는 제2 방향을 따라 서로 이격될 수 있다. 예를 들면, 복수의 에미션 라인(EML)은 복수의 게이트 라인(GL)과 나란하게 배치될 수 있으나, 반드시 이에 한정되는 것은 아니다.

그리고, 복수의 에미션 라인(EML) 각각은 제1 및 제2 게이트 구동부(310, 320)에 의해 구동될 수 있다. 예를 들어, 복수의 에미션 라인(EML)은 제1 및 제2 게이트 구동부(310, 320) 각각으로부터 에미션 신호를 수신하여, 복수의 픽셀 각각을 순차적으로 구동할 수 있다.

복수의 에미션 라인(EML)은 오드 에미션 라인(EML1~EML(2n-1)) 및 이븐 에미션 라인(EML2~EML(2n))을 포함할 수 있다. 오드 에미션 라인(EML1~EML(2n-1))은 복수의 에미션 라인(EML) 중 홀수 번째 에미션 라인에 해당할 수 있고, 이븐 에미션 라인(EML2~EML(2n))은 짝수 번째 에미션 라인에 해당할 수 있다.

예를 들면, 오드 에미션 라인(EML1~EML(2n-1))의 일단은 제1 게이트 구동부(310)의 오드 메인 스테이지(MST1~MST(2n-1))와 연결되어 에미션 신호를 수신할 수 있고, 오드 에미션 라인(EML1~EML(2n-1))의 타단은 제2 게이트 구동부(320)의 오드 보조 스테이지(AST1~AST(2n-1))와 연결되어 에미션 신호를 수신할 수 있다. 오드 메인 스테이지(MST1~MST(2n-1))와 오드 보조 스테이지(AST1~AST(2n-1)) 각각은 동일한 에미션 신호를 오드 에미션 라인(EML1~EML(2n-1))의 양단에 제공할 수 있다.

그리고, 이븐 에미션 라인(EML2~EML(2n))의 일단은 제1 게이트 구동부(310)의 이븐 보조 스테이지(AST2~AST(2n))와 연결되어 에미션 신호를 수신할 수 있고, 이븐 에미션 라인(EML2~EML(2n))의 타단은 제2 게이트 구동부(320)의 이븐 메인 스테이지(MST2~MST(2n))와 연결되어 에미션 신호를 수신할 수 있다. 이븐 메인 스테이지(MST2~MST(2n))와 이븐 보조 스테이지(AST2~AST(2n)) 각각은 동일한 에미션 신호를 이븐 에미션 라인(EML2~EML(2n))의 양단에 제공할 수 있다.

복수의 데이터 라인(DL) 각각은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 데이터 라인(DL)은 표시 구동부(200)로부터 데이터 전압을 수신하여, 복수의 픽셀 각각의 발광 소자의 휘도를 제어할 수 있다.

복수의 픽셀 각각은 표시 영역(AA) 상에 배치된 게이트 라인(GL) 및 데이터 라인(DL)에 의해 정의되는 픽셀 영역마다 배치될 수 있다. 일 예에 따르면, 복수의 픽셀 각각은 구동 트랜지스터를 갖는 픽셀 회로, 및 픽셀 회로에 연결된 발광 소자를 포함할 수 있다.

표시 구동부(200)는 표시 패널(100)의 비표시 영역(NA)에 마련된 패드부에 연결되어 표시 구동 시스템으로부터 공급되는 영상 데이터에 대응되는 영상을 각 픽셀에 표시할 수 있다. 일 예에 따르면, 표시 구동부(200)는 복수의 회로 필름(210), 복수의 데이터 구동 집적 회로(220), 인쇄 회로 기판(230), 및 타이밍 제어부(240)를 포함할 수 있다.

복수의 회로 필름(210) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(230)에 부착되고, 복수의 회로 필름(210) 각각의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 일 예에 따르면, 복수의 회로 필름(210) 각각은 표시 장치(10)의 베젤 영역을 감소시키기 위하여 연성 회로 필름으로 구현되어 벤딩될 수 있다. 예를 들어, 복수의 회로 필름(210)은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어질 수 있다.

복수의 데이터 구동 집적 회로(220) 각각은 복수의 회로 필름(210) 각각에 개별적으로 실장될 수 있다. 이러한 복수의 데이터 구동 집적 회로(220) 각각은 타이밍 제어부(240)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 해당하는 데이터 라인에 공급할 수 있다.

인쇄 회로 기판(230)은 타이밍 제어부(240)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 인쇄 회로 기판(230)은 각 픽셀에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 구동 전원을 복수의 데이터 구동 집적 회로(220) 및 스캔 구동 회로부(220)에 제공할 수 있다. 이를 위해, 신호 전송 배선과 각종 전원 배선이 인쇄 회로 기판(230) 상에 마련될 수 있다. 예를 들어, 인쇄 회로 기판(230)은 회로 필름(210)의 개수에 따라 하나 이상으로 구성될 수 있다.

타이밍 제어부(240)는 인쇄 회로 기판(230)에 실장되고, 인쇄 회로 기판(230)에 마련된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호에 기초해 영상 데이터를 픽셀 배치 구조에 알맞도록 정렬하여 픽셀 데이터를 생성하고, 생성된 픽셀 데이터를 해당하는 데이터 구동 집적 회로(220)에 제공할 수 있다. 그리고, 타이밍 제어부(240)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 복수의 데이터 구동 집적 회로(220) 각각의 구동 타이밍을 제어하고, 게이트 제어 신호를 통해 게이트 구동부(300)의 구동 타이밍을 제어할 수 있다. 여기에서, 게이트 제어 신호는 복수의 회로 필름(210) 중 첫번째 또는/및 마지막 연성 회로 필름과 비표시 영역(NA)을 통해서 해당하는 게이트 구동부(300)에 공급될 수 있다.

게이트 구동부(300)는 표시 패널(100)에 마련된 복수의 게이트 라인(GL) 및 복수의 에미션 라인(EML)과 연결될 수 있다. 예를 들면, 게이트 구동부(300)는 타이밍 제어부(240)로부터 공급되는 게이트 제어 신호를 기반으로 정해진 순서에 따라 게이트 출력 신호 또는 게이트 펄스를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 또한, 게이트 구동부(300)는 타이밍 제어부(240)로부터 공급되는 에미션 제어 신호를 기반으로 정해진 순서에 따라 에미션 신호를 생성하여 해당하는 에미션 라인(EML)에 공급할 수 있다

일 예에 따르면, 게이트 구동부(300)는 제1 및 제2 게이트 구동부(310, 320)를 포함할 수 있다.

제1 게이트 구동부(310)는 오드 게이트 라인(GL1~GL(2n-1)) 각각에 대응되는 오드 메인 스테이지(MST1~MST(2n-1))와 이븐 게이트 라인(GL2~GL(2n)) 각각에 대응되는 이븐 보조 스테이지(AST2~AST(2n))를 포함할 수 있다. 일 예에 따르면, 제1 게이트 구동부(310)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 좌측 가장자리에 집적될 수 있고, 오드 메인 스테이지(MST1~MST(2n-1))는 오드 게이트 라인(GL1~GL(2n-1))과 일대일로 연결되고, 이븐 보조 스테이지(AST2~AST(2n))는 이븐 게이트 라인(GL2~GL(2n))과 일대일로 연결될 수 있다. 이와 같이, 제1 게이트 구동부(310)는 서로 교번적으로 배치되는 오드 메인 스테이지(MST1~MST(2n-1)) 및 이븐 보조 스테이지(AST2~AST(2n))를 포함할 수 있다. 이러한 제1 게이트 구동부(310)는 복수의 게이트 라인(GL)의 일단에 게이트 출력 신호를 제공할 수 있다.

그리고, 제1 게이트 구동부(310)의 오드 메인 스테이지(MST1~MST(2n-1)) 각각은 오드 에미션 라인(EML1~EML(2n-1))에 대응될 수 있고, 이븐 보조 스테이지(AST2~AST(2n)) 각각은 이븐 에미션 라인(EML2~EML(2n))에 대응될 수 있다. 이러한 오드 메인 스테이지(MST1~MST(2n-1))와 이븐 보조 스테이지(AST2~AST(2n))는 복수의 에미션 라인(EML)의 일단에 에미션 신호를 제공할 수 있다.

제2 게이트 구동부(320)는 오드 게이트 라인(GL1~GL(2n-1)) 각각에 대응되는 오드 보조 스테이지(AST1~AST(2n-1))와 이븐 게이트 라인(GL2~GL(2n)) 각각에 대응되는 이븐 메인 스테이지(MST2~MST(2n))를 포함할 수 있다. 일 예에 따르면, 제2 게이트 구동부(320)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 우측 가장자리에 집적될 수 있고, 오드 보조 스테이지(AST1~AST(2n-1))는 오드 게이트 라인(GL1~GL(2n-1))과 일대일로 연결되고, 이븐 메인 스테이지(MST2~MST(2n))는 이븐 게이트 라인(GL2~GL(2n))과 일대일로 연결될 수 있다. 이와 같이, 제2 게이트 구동부(320)는 서로 교번적으로 배치되는 오드 보조 스테이지(AST1~AST(2n-1)) 및 이븐 메인 스테이지(MST2~MST(2n))를 포함할 수 있다. 이러한 제2 게이트 구동부(320)는 복수의 게이트 라인(GL)의 타단에 게이트 출력 신호를 제공할 수 있다. 따라서, 제1 및 제2 게이트 구동부(310, 320) 각각은 복수의 게이트 라인(GL) 각각의 양단에 동일한 게이트 출력 신호를 제공할 수 있다.

그리고, 제2 게이트 구동부(320)의 오드 보조 스테이지(AST1~AST(2n-1)) 각각은 오드 에미션 라인(EML1~EML(2n-1))에 대응될 수 있고, 이븐 메인 스테이지(MST2~MST(2n)) 각각은 이븐 에미션 라인(EML2~EML(2n))에 대응될 수 있다. 이러한 오드 보조 스테이지(AST1~AST(2n-1))와 이븐 메인 스테이지(MST2~MST(2n))는 복수의 에미션 라인(EML)의 타단에 에미션 신호를 제공할 수 있다. 따라서, 제1 및 제2 게이트 구동부(310, 320) 각각은 복수의 에미션 라인(EML) 각각의 양단에 동일한 에미션 신호를 제공할 수 있다.

도 3은 도 2에 도시된 표시 장치에서, 제1 게이트 구동부를 나타내는 도면이다.

도 3을 참조하면, 제1 게이트 구동부(310)는 오드 게이트 라인(GL1~GL(2n-1))에 게이트 출력 신호(또는 게이트 펄스)를 공급하는 오드 메인 스테이지(MST1~MST(2n-1)) 및 이븐 게이트 라인(GL2~GL(2n))에 게이트 출력 신호(또는 게이트 펄스)를 공급하는 이븐 보조 스테이지(AST2~AST(2n))를 포함할 수 있다. 예를 들면, 제1 게이트 구동부(310)는 오드 게이트 라인(GL1~GL(2n-1))의 총 개수와 대응되는 개수의 오드 메인 스테이지(MST1~MST(2n-1))를 포함할 수 있고, 이븐 게이트 라인(GL2~GL(2n))의 총 개수와 대응되는 개수의 이븐 보조 스테이지(AST2~AST(2n))를 포함할 수 있다. 그리고, 게이트 출력 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙(Swing)할 수 있다.

제1 게이트 구동부(310)의 오드 메인 스테이지(MST1~MST(2n-1))는 표시 구동부(200)로부터 제공된 공통 신호 라인(CGS)으로부터 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 인가받을 수 있고, 클럭 라인(CL)으로부터 제1 클럭 신호(CLK1)를 수신할 수 있다. 그리고, 이븐 보조 스테이지(AST2~AST(2n))는 표시 구동부(200)로부터 제공된 공통 신호 라인(CGS)으로부터 게이트 하이 전압(VGH)을 인가받을 수 있고, 클럭 라인(CL)으로부터 제1 및 제2 클럭 신호(CLK1, CLK2)를 수신할 수 있다. 여기에서, 제1 및 제2 클럭 신호(CLK1, CLK2)는 순차적으로 시프트되는 위상을 가질 수 있다.

일 예에 따르면, 제1 메인 스테이지(MST1)는 게이트 스타트 신호(GVST)에 의해 인에이블되어, 제1 클럭 신호(CLK1), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신할 수 있고, 제1 게이트 출력 신호(Gout1)를 제1 게이트 라인(GL1)의 일단에 제공할 수 있다. 그리고, 제1 메인 스테이지(MST1)는 제1 게이트 출력 신호(Gout1)를 제2 보조 스테이지(AST2)에 제공할 수 있고, 제1 게이트 출력 신호(Gout1)는 제2 보조 스테이지(AST2)에서 게이트 스타트 신호의 역할을 수행할 수 있다.

제2 보조 스테이지(AST2)는 제1 게이트 출력 신호(Gout1)에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 및 게이트 하이 전압(VGH)을 수신할 수 있고, 제2 게이트 출력 신호(Gout2)를 제2 게이트 라인(GL2)의 일단에 제공할 수 있다. 그리고, 제2 보조 스테이지(AST2)는 제2 게이트 출력 신호(Gout2)를 제3 메인 스테이지(MST3)에 제공할 수 있고, 제2 게이트 출력 신호(Gout2)는 제3 메인 스테이지(MST3)에서 게이트 스타트 신호의 역할을 수행할 수 있다.

이와 같은 방식으로, 제3 내지 제2n-1 메인 스테이지(MST3~MST(2n-1))와 제4 내지 제2n 보조 스테이지(AST4~AST(2n)) 각각은 이전 스테이지의 게이트 출력 신호에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 선택적으로 수신할 수 있고, 제3 내지 제2n 게이트 라인(GL3~GL(2n)) 각각에 게이트 출력 신호(Gout3~Gout(2n))를 제공할 수 있다.

제1 게이트 구동부(310)의 오드 메인 스테이지(MST1~MST(2n-1)) 각각은 오드 에미션 라인(EML1~EML(2n-1))에 에미션 신호(EM1~EM(2n-1))를 제공할 수 있고, 이븐 보조 스테이지(AST2~AST(2n)) 각각은 이븐 에미션 라인(EML2~EML(2n))에 에미션 신호(EM2~EM(2n))를 제공할 수 있다. 예를 들면, 제1 게이트 구동부(310)의 오드 메인 스테이지(MST1~MST(2n-1))의 총 개수는 오드 에미션 라인(EML1~EML(2n-1))의 총 개수와 대응될 수 있고, 이븐 보조 스테이지(AST2~AST(2n))의 총 개수는 이븐 에미션 라인(EML2~EML(2n))의 총 개수와 대응될 수 있다. 예를 들어, 에미션 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙(Swing)할 수 있으나, 반드시 이에 한정되는 것은 아니다.

일 예에 따르면, 제1 메인 스테이지(MST1)는 에미션 스타트 신호(EVST)에 의해 인에이블되어, 제1 클럭 신호(CLK1), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신할 수 있고, 제1 에미션 신호(EM1)를 제1 에미션 라인(EML1)의 일단에 제공할 수 있다. 그리고, 제1 메인 스테이지(MST1)는 제1 에미션 신호(EM1)를 제2 보조 스테이지(AST2)에 제공할 수 있고, 제1 에미션 신호(EM1)는 제2 보조 스테이지(AST2)에서 에미션 스타트 신호의 역할을 수행할 수 있다.

제2 보조 스테이지(AST2)는 제1 에미션 신호(EM1)에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 및 게이트 하이 전압(VGH)을 수신할 수 있고, 제2 에미션 신호(EM2)를 제2 에미션 라인(EML2)의 일단에 제공할 수 있다. 그리고, 제2 보조 스테이지(AST2)는 제2 에미션 신호(EM2)를 제3 메인 스테이지(MST3)에 제공할 수 있고, 제2 에미션 신호(EM2)는 제3 메인 스테이지(MST3)에서 에미션 스타트 신호의 역할을 수행할 수 있다.

이와 같은 방식으로, 제3 내지 제2n-1 메인 스테이지(MST3~MST(2n-1))와 제4 내지 제2n 보조 스테이지(AST4~AST(2n)) 각각은 이전 스테이지의 에미션 신호에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 선택적으로 수신할 수 있고, 제3 내지 제2n 에미션 라인(EML3~EML(2n)) 각각에 에미션 신호(EM3~EM(2n))를 제공할 수 있다.

도 4는 도 2에 도시된 표시 장치에서, 제2 게이트 구동부를 나타내는 도면이다.

도 4를 참조하면, 제2 게이트 구동부(320)는 오드 게이트 라인(GL1~GL(2n-1))에 게이트 출력 신호(또는 게이트 펄스)를 공급하는 오드 보조 스테이지(AST1~AST(2n-1)) 및 이븐 게이트 라인(GL2~GL(2n))에 게이트 출력 신호(또는 게이트 펄스)를 공급하는 이븐 메인 스테이지(MST2~MST(2n))를 포함할 수 있다. 예를 들면, 제2 게이트 구동부(320)는 오드 게이트 라인(GL1~GL(2n-1))의 총 개수와 대응되는 개수의 오드 보조 스테이지(AST1~AST(2n-1))를 포함할 수 있고, 이븐 게이트 라인(GL2~GL(2n))의 총 개수와 대응되는 개수의 이븐 메인 스테이지(MST2~MST(2n))를 포함할 수 있다. 그리고, 게이트 출력 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙(Swing)할 수 있다.

제2 게이트 구동부(320)의 오드 보조 스테이지(AST1~AST(2n-1))는 표시 구동부(200)로부터 제공된 공통 신호 라인(CGS)으로부터 게이트 하이 전압(VGH)을 인가받을 수 있고, 클럭 라인(CL)으로부터 제1 및 제2 클럭 신호(CLK1, CLK2)를 수신할 수 있다. 그리고, 이븐 메인 스테이지(MST2~MST(2n))는 표시 구동부(200)로부터 제공된 공통 신호 라인(CGS)으로부터 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 인가받을 수 있고, 클럭 라인(CL)으로부터 제2 클럭 신호(CLK2)를 수신할 수 있다. 여기에서, 제1 및 제2 클럭 신호(CLK1, CLK2)는 순차적으로 시프트되는 위상을 가질 수 있다.

일 예에 따르면, 제1 보조 스테이지(AST1)는 게이트 스타트 신호(GVST)에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 및 게이트 하이 전압(VGH)을 수신할 수 있고, 제1 게이트 출력 신호(Gout1)를 제1 게이트 라인(GL1)의 타단에 제공할 수 있다. 그리고, 제1 보조 스테이지(AST1)는 제1 게이트 출력 신호(Gout1)를 제2 메인 스테이지(MST2)에 제공할 수 있고, 제1 게이트 출력 신호(Gout1)는 제2 메인 스테이지(MST2)에서 게이트 스타트 신호의 역할을 수행할 수 있다.

제2 메인 스테이지(MST2)는 제1 게이트 출력 신호(Gout1)에 의해 인에이블되어, 제2 클럭 신호(CLK2), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신할 수 있고, 제2 게이트 출력 신호(Gout2)를 제2 게이트 라인(GL2)의 타단에 제공할 수 있다. 그리고, 제2 메인 스테이지(MST2)는 제2 게이트 출력 신호(Gout2)를 제3 보조 스테이지(AST3)에 제공할 수 있고, 제2 게이트 출력 신호(Gout2)는 제3 보조 스테이지(AST3)에서 게이트 스타트 신호의 역할을 수행할 수 있다.

이와 같은 방식으로, 제3 내지 제2n-1 보조 스테이지(AST3~AST(2n-1))와 제4 내지 제2n 메인 스테이지(MST4~MST(2n)) 각각은 이전 스테이지의 게이트 출력 신호에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 선택적으로 수신할 수 있고, 제3 내지 제2n 게이트 라인(GL3~GL(2n)) 각각에 게이트 출력 신호(Gout3~Gout(2n))를 제공할 수 있다.

제2 게이트 구동부(320)의 오드 보조 스테이지(AST1~AST(2n-1)) 각각은 오드 에미션 라인(EML1~EML(2n-1))에 에미션 신호(EM1~EM(2n-1))를 제공할 수 있고, 이븐 메인 스테이지(MST2~MST(2n)) 각각은 이븐 에미션 라인(EML2~EML(2n))에 에미션 신호(EM2~EM(2n))를 제공할 수 있다. 예를 들면, 제2 게이트 구동부(320)의 오드 보조 스테이지(AST1~AST(2n-1))의 총 개수는 오드 에미션 라인(EML1~EML(2n-1))의 총 개수와 대응될 수 있고, 이븐 메인 스테이지(MST2~MST(2n))의 총 개수는 이븐 에미션 라인(EML2~EML(2n))의 총 개수와 대응될 수 있다. 예를 들어, 에미션 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙(Swing)할 수 있으나, 반드시 이에 한정되는 것은 아니다.

일 예에 따르면, 제1 보조 스테이지(AST1)는 에미션 스타트 신호(EVST)에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 및 게이트 하이 전압(VGH)을 수신할 수 있고, 제1 에미션 신호(EM1)를 제1 에미션 라인(EML1)의 타단에 제공할 수 있다. 그리고, 제1 보조 스테이지(AST1)는 제1 에미션 신호(EM1)를 제2 메인 스테이지(MST2)에 제공할 수 있고, 제1 에미션 신호(EM1)는 제2 메인 스테이지(MST2)에서 에미션 스타트 신호의 역할을 수행할 수 있다.

제2 메인 스테이지(MST2)는 제1 에미션 신호(EM1)에 의해 인에이블되어, 제2 클럭 신호(CLK2), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신할 수 있고, 제2 에미션 신호(EM2)를 제2 에미션 라인(EML2)의 타단에 제공할 수 있다. 그리고, 제2 메인 스테이지(MST2)는 제2 에미션 신호(EM2)를 제3 보조 스테이지(AST3)에 제공할 수 있고, 제2 에미션 신호(EM2)는 제3 보조 스테이지(AST3)에서 에미션 스타트 신호의 역할을 수행할 수 있다.

이와 같은 방식으로, 제3 내지 제2n-1 보조 스테이지(AST3~AST(2n-1))와 제4 내지 제2n 메인 스테이지(MST4~MST(2n)) 각각은 이전 스테이지의 에미션 신호에 의해 인에이블되어, 제1 및 제2 클럭 신호(CLK1, CLK2), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 선택적으로 수신할 수 있고, 제3 내지 제2n 에미션 라인(EML3~EML(2n)) 각각에 에미션 신호(EM3~EM(2n))를 제공할 수 있다.

도 5는 도 2에 도시된 표시 장치에서, 게이트 구동부에 인가되는 신호와 게이트 구동부로부터 출력되는 신호를 나타내는 파형도이고, 도 6은 도 2에 도시된 제1 메인 스테이지와 제1 보조 스테이지의 내부 구성을 나타내는 회로도이다.

도 5 및 도 6을 참조하면, 제1 메인 스테이지(MST1)는 제1 게이트 구동 회로(GDC1) 및 제1 에미션 구동 회로(EDC1)를 포함할 수 있고, 제1 보조 스테이지(AST1)는 제2 게이트 구동 회로(GDC2) 및 제2 에미션 구동 회로(EDC2)를 포함할 수 있다.

제1 메인 스테이지(MST1)의 제1 게이트 구동 회로(GDC1)는 게이트 스타트 신호(GVST), 제1 클럭 신호(CLK1), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신하여 제1 게이트 출력 신호(Vout1)를 제1 게이트 라인(GL1)의 일단에 제공할 수 있다. 예를 들면, 제1 게이트 구동 회로(GDC1)는 제1 노드 제어부(NC1), 제1 및 제2 박막 트랜지스터(T1, T2), 및 제1 커패시터(C1)를 포함할 수 있다.

제1 노드 제어부(NC1)는 게이트 스타트 신호(GVST), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 기초로 제1 노드(Q1), 및 제2 노드(QB1) 각각의 전압을 제어할 수 있다. 여기에서, 게이트 하이 전압(VGH)은 픽셀을 구동하는 스캔 신호로 사용되기 위하여 고전위 전압 레벨을 가질 수 있고, 게이트 로우 전압(VGL)은 저전위 전압 레벨을 가질 수 있다.

일 예에 따르면, 제1 노드 제어부(NC1)는 하이 레벨의 게이트 스타트 신호(GVST)를 기초로 게이트 하이 전압(VGH)을 제1 노드(Q1)에 충전할 수 있고, 제2 노드(QB1)는 제1 노드(Q1)에 충전된 게이트 하이 전압(VGH)을 기초로 게이트 로우 전압(VGL)으로 방전될 수 있다. 그리고, 제1 노드 제어부(NC1)는 로우 레벨의 게이트 스타트 신호(GVST)를 기초로 제1 노드(Q1)를 게이트 로우 전압(VGL)으로 방전시킬 수 있고, 제2 노드(QB1)에 게이트 하이 전압(VGH)을 제공할 수 있다. 예를 들어, 제1 노드 제어부(NC1)는 게이트 스타트 신호(GVST), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신하여, 제1 노드(Q1)의 전압을 제2 노드(QB1)의 전압과 반대되도록 제어할 수 있다.

제1 박막 트랜지스터(T1)는 제1 노드(Q1)와 연결된 게이트 단자, 제1 클럭 신호(CLK1)를 수신하는 제1 단자, 및 제1 출력 노드(O1)와 연결된 제2 단자를 포함할 수 있다. 여기에서, 제1 출력 노드(O1)는 제1 게이트 라인(GL1)의 일단과 연결될 수 있다. 예를 들면, 제1 박막 트랜지스터(T1)는 제1 노드(Q1)의 전압을 기초로 턴-온될 수 있고, 제1 클럭 신호(CLK1)를 제1 게이트 출력 신호(Gout1)로서 제1 출력 노드(O1)에 제공할 수 있다. 그리고, 이러한 제1 게이트 출력 신호(Gout1)는 제2 보조 스테이지(AST2)의 게이트 스타트 신호로서 공급될 수 있다. 예를 들면, 제2 보조 스테이지(AST2)는 제1 메인 스테이지(MST1)의 제1 게이트 출력 신호(Gout1)를 게이트 스타트 신호로 수신함으로써, 제1 보조 스테이지(AST1)와 동일한 방식으로 구동될 수 있다.

제2 박막 트랜지스터(T2)는 제2 노드(QB1)와 연결된 게이트 단자, 제1 출력 노드(O1)와 연결된 제1 단자, 및 게이트 로우 전압(VGL)을 수신하는 제2 단자를 포함할 수 있다. 예를 들면, 제2 박막 트랜지스터(T2)는 제2 노드(QB1)의 전압을 기초로 턴-온되어 제1 출력 노드(O1)의 전압을 게이트 로우 전압(VGL)으로 방전시킬 수 있다.

그리고, 제1 커패시터(C1)의 일단은 제1 노드(Q1)와 연결되고, 제1 커패시터(C1)의 타단은 제1 출력 노드(O1)와 연결될 수 있다. 따라서, 제1 커패시터(C1)는 제1 노드(Q1)와 제1 출력 노드(O1) 사이의 차 전압을 저장할 수 있다.

제1 보조 스테이지(AST1)의 제2 게이트 구동 회로(GDC2)는 게이트 스타트 신호(GVST), 제1 및 제2 클럭 신호(CLK1, CLK2)를 수신하여 제1 게이트 출력 신호(Vout1)를 제1 게이트 라인(GL1)의 타단에 제공할 수 있다. 예를 들면, 제2 게이트 구동 회로(GDC2)는 제3 및 제4 박막 트랜지스터(T3, T4), 및 제3 커패시터(C3)를 포함할 수 있다.

제3 박막 트랜지스터(T3)는 제3 노드(Q3)와 연결된 게이트 단자, 제1 클럭 신호(CLK1)를 수신하는 제1 단자, 및 제2 출력 노드(O2)와 연결된 제2 단자를 포함할 수 있다. 여기에서, 제2 출력 노드(O2)는 제1 게이트 라인(GL1)의 타단과 연결될 수 있다. 예를 들면, 제3 박막 트랜지스터(T3)는 제3 노드(Q3)의 전압을 기초로 턴-온될 수 있고, 제1 클럭 신호(CLK1)를 제1 게이트 출력 신호(Gout1)로서 제2 출력 노드(O2)에 제공할 수 있다. 이와 같이, 제1 보조 스테이지(AST1)는 제1 메인 스테이지(MST1)로부터 제1 게이트 라인(GL1)의 일단에 제공되는 제1 게이트 출력 신호(Gout1)와 동일한 출력 신호를 제1 게이트 라인(GL1)의 타단에 제공할 수 있다. 그리고, 이러한 제1 게이트 출력 신호(Gout1)는 제2 메인 스테이지(MST2)의 게이트 스타트 신호로서 공급될 수 있다. 예를 들면, 제2 메인 스테이지(MST2)는 제1 보조 스테이지(AST1)의 제1 게이트 출력 신호(Gout1)를 게이트 스타트 신호로 수신함으로써, 제1 메인 스테이지(MST1)와 동일한 방식으로 구동될 수 있다.

제4 박막 트랜지스터(T4)는 제2 클럭 신호(CLK2)를 수신하는 게이트 단자, 게이트 스타트 신호(GVST)를 수신하는 제1 단자, 및 제3 노드(Q3)와 연결된 제2 단자를 포함할 수 있다. 예를 들면, 제4 박막 트랜지스터(T4)는 제2 클럭 신호(CLK2)를 기초로 턴-온되어 게이트 스타트 신호(GVST)를 제3 노드(Q3)에 충전시킬 수 있다. 여기에서, 게이트 스타트 신호(GVST)의 상승 시점은 제2 클럭 신호(CLK2)의 상승 시점과 동기될 수 있다. 그리고, 제3 커패시터(C3)의 일단은 제3 노드(Q3)와 연결되고 제3 커패시터(C3)의 타단은 제2 출력 노드(O2)와 연결됨으로써, 제3 커패시터(C3)는 제3 노드(Q3)와 제2 출력 노드(O2) 사이의 차 전압을 저장할 수 있다. 따라서, 제4 박막 트랜지스터(T4)는 제2 클럭 신호(CLK2)를 기초로 게이트 스타트 신호(GVST)를 수신함으로써, 제3 노드(Q3)의 전압을 제1 노드(Q1)의 전압과 동기되도록 제어할 수 있다.

이와 같이, 제1 보조 스테이지(AST1)는 제1 메인 스테이지(MST1)의 회로 소자보다 작은 수의 회로 소자로 이루어짐으로써, 제1 보조 스테이지(AST1)의 면적은 제1 메인 스테이지(MST1)의 면적보다 작을 수 있다. 예를 들어, 제1 메인 스테이지(MST1)의 면적은 제1 노드 제어부(NC1)의 면적만큼 제1 보조 스테이지(AST1)의 면적보다 클 수 있다. 따라서, 본 출원에 따른 표시 장치(10)는 제1 메인 스테이지(MST1), 및 제1 메인 스테이지(MST1)의 회로 소자보다 작은 수의 회로 소자로 이루어진 제1 보조 스테이지(AST1)를 통해 제1 게이트 라인(GL1)을 구동함으로써, 베젤 영역을 감소시키고 표시 영역 내에서 게이트 출력 신호들의 출력 차이를 방지할 수 있다.

도 5 및 도 6을 참조하여, 본 출원의 일 예에 따른 제1 메인 스테이지(MST1)의 제1 게이트 구동 회로(GDC1)의 동작을 설명하면 다음과 같다.

먼저, 게이트 스타트 신호(GVST)가 하이 레벨을 가지면, 제1 노드 제어부(NC1)는 제1 노드(Q1)에 게이트 하이 전압(VGH)을 충전시킬 수 있고, 제2 노드(QB1)를 게이트 로우 전압(VGL)으로 방전시킬 수 있다. 여기에서, 제1 커패시터(C1)는 제1 노드(Q1)와 제1 출력 노드(O1) 사이의 차 전압을 저장함으로써, 제1 클럭 신호(CLK1)가 제1 박막 트랜지스터(T1)를 통해 제1 출력 노드(O1)에 제공되기 전까지 제1 노드(Q1)의 전압을 게이트 하이 전압(VGH)으로 유지할 수 있다. 그리고, 제1 노드 제어부(NC1)는 하이 레벨의 제1 노드(Q1)의 전압을 기초로 제2 노드(QB1)의 전압을 게이트 로우 전압(VGL)으로 유지할 수 있다.

다음으로, 게이트 스타트 신호(GVST)가 로우 레벨을 갖고 제1 클럭 신호(CLK1)가 하이 레벨을 가지면, 제1 클럭 신호(CLK1)는 여전히 턴-온 상태인 제1 박막 트랜지스터(T1)를 통해 제1 커패시터(C1)의 타단인 제1 출력 노드(O1)에 인가될 수 있다. 이에 따라, 제1 커패시터(C1)의 일단인 제1 노드(Q1)는 부트스트래핑(Bootstrapping)되어 게이트 하이 전압(VGH)보다 높은 레벨의 전압을 가질 수 있다. 따라서, 제1 박막 트랜지스터(T1)는 완전한 턴-온 상태가 되어 제1 클럭 신호(CLK1)를 전압 손실 없이 제1 게이트 출력 신호(Gout1)로서 제1 게이트 라인(GL1)의 일단에 공급할 수 있다. 이 때, 제2 노드(QB1)의 전압은 여전히 게이트 로우 전압(VGL)으로 유지될 수 있다

마지막으로, 게이트 스타트 신호(GVST)와 제1 클럭 신호(CLK1)가 모두 로우 레벨의 전압을 가지면, 제1 노드 제어부(NC1)는 제1 노드(Q1)의 전압을 게이트 로우 전압(VGL)으로 방전시킬 수 있다. 이에 따라, 제1 박막 트랜지스터(T1)는 턴-오프되어 제1 클럭 신호(CLK1)를 제1 출력 노드(O1)에 제공하지 않을 수 있다. 그리고, 제1 노드 제어부(NC1)는 게이트 하이 전압(VGL)을 제2 노드(QB1)에 제공하여 제2 박막 트랜지스터(T2)를 턴-온시킬 수 있고, 제1 출력 노드(O1)의 전압을 게이트 로우 전압(VGL)으로 방전시킬 수 있다. 결과적으로, 제1 게이트 구동 회로(GDC1)는 제1 출력 노드(O1)의 전압이 게이트 로우 전압(VGL)으로 방전되면, 게이트 오프 전압을 제1 게이트 라인(GL1)에 제공할 수 있다.

그리고, 본 출원의 일 예에 따른 제1 보조 스테이지(AST1)의 제2 게이트 구동 회로(GDC2)의 동작을 설명하면 다음과 같다.

먼저, 게이트 스타트 신호(GVST)의 상승 시점은 제2 클럭 신호(CLK2)의 상승 시점과 동기될 수 있다. 예를 들면, 제4 박막 트랜지스터(T4)는 게이트 스타트 신호(GVST)가 하이 레벨을 갖는 시점에서 제2 클럭 신호(CLK2)에 의해 턴-온될 수 있고, 제3 노드(Q3)에 게이트 스타트 신호(GVST)를 충전시킬 수 있다. 여기에서, 제3 커패시터(C3)는 제3 노드(Q3)와 제2 출력 노드(O2) 사이의 차 전압을 저장함으로써, 제1 클럭 신호(CLK1)가 제3 박막 트랜지스터(T3)를 통해 제2 출력 노드(O2)에 제공되기 전까지 제3 노드(Q3)의 전압을 게이트 스타트 신호(GVST)로 유지할 수 있다. 여기에서, 하이 레벨의 게이트 스타트 신호(GVST)는 게이트 하이 전압(VGH)과 동일한 크기를 가짐으로써, 제2 게이트 구동 회로(GDC2)는 제3 노드(Q3)의 전압을 제1 노드(Q1)의 전압과 동일하게 유지할 수 있다.

다음으로, 게이트 스타트 신호(GVST)가 로우 레벨을 갖고 제1 클럭 신호(CLK1)가 하이 레벨을 가지면, 제1 클럭 신호(CLK1)는 여전히 턴-온 상태인 제3 박막 트랜지스터(T3)를 통해 제3 커패시터(C3)의 타단인 제2 출력 노드(O2)에 인가될 수 있다. 이에 따라, 제3 커패시터(C3)의 일단인 제3 노드(Q3)는 부트스트래핑(Bootstrapping)되어 게이트 스타트 신호(GVST)보다 높은 레벨의 전압을 가질 수 있다. 그리고, 제3 노드(Q3)의 전압은 제1 클럭 신호(CLK1)의 크기만큼 부트스트래핑됨으로써, 부트스트래핑된 제3 노드(Q3)의 전압은 제1 노드(Q1)의 전압과 동일하게 유지될 수 있다. 따라서, 제3 박막 트랜지스터(T3)는 완전한 턴-온 상태가 되어 제1 클럭 신호(CLK1)를 전압 손실 없이 제1 게이트 출력 신호(Gout1)로서 제1 게이트 라인(GL1)의 타단에 공급할 수 있다. 이와 같이, 제2 게이트 구동 회로(GDC2)는 제1 게이트 구동 회로(GDC1)로부터 제1 게이트 라인(GL1)의 일단에 제공되는 제1 게이트 출력 신호(Gout1)와 동일한 출력 신호를 제1 게이트 라인(GL1)의 타단에 제공할 수 있다.

마지막으로, 제2 클럭 신호(CLK2)가 하이 레벨의 전압을 갖고 게이트 스타트 신호(GVST)가 로우 레벨의 전압을 가지면, 제4 박막 트랜지스터(T4)는 제2 클럭 신호(CLK2)를 기초로 턴-온됨으로써, 제3 노드(Q3)의 전압을 로우 레벨의 게이트 스타트 신호(GVST)로 방전시킬 수 있다. 여기에서, 로우 레벨의 게이트 스타트 신호(GVST)는 게이트 로우 전압(VGL)과 동일한 크기를 가짐으로써, 제2 게이트 구동 회로(GDC2)는 제3 노드(Q3)의 전압을 제1 노드(Q1)의 전압과 동일하게 유지할 수 있다. 따라서, 제3 박막 트랜지스터(T3)는 턴-오프되어 제1 클럭 신호(CLK1)를 제2 출력 노드(O2)에 제공하지 않을 수 있다. 또한, 제2 게이트 구동 회로(GDC2)는 제3 커패시터(C3)의 일단인 제3 노드(Q3)를 방전시킴으로써, 제3 커패시터(C3)의 타단인 제2 출력 노드(O2)를 방전시킬 수 있다. 결과적으로, 제2 게이트 구동 회로(GDC2)는 제2 출력 노드(O2)의 전압이 게이트 로우 전압(VGL)으로 방전되면, 게이트 오프 전압을 제1 게이트 라인(GL1)에 제공할 수 있다.

따라서, 본 출원에 따른 표시 장치(10)는 제1 메인 스테이지(MST1)의 제1 게이트 구동 회로(GDC1)와 제1 보조 스테이지(AST1)의 제2 게이트 구동 회로(GDC2)를 통해 제1 게이트 라인(GL1)의 양단에 동일한 제1 게이트 출력 신호(Gout1)를 제공함으로써, 제1 게이트 출력 신호(Gout1)에 딜레이가 발생하는 것을 방지하여, 제1 게이트 라인(GL1)의 양단에 출력 차이가 발생하는 것을 방지할 수 있다. 이에 따라, 본 출원에 따른 표시 장치(10)는 고속 구동(또는 고주파수 구동)되는 경우에도 딜레이의 발생을 방지함으로써, 대형 패널에서도 고속 구동을 용이하게 구현하여 화질을 향상시킬 수 있다.

제1 메인 스테이지(MST1)의 제1 에미션 구동 회로(EDC1)는 에미션 스타트 신호(EVST), 제1 클럭 신호(CLK1), 게이트 하이 전압(VGH), 및 게이트 로우 전압(VGL)을 수신하여 제1 에미션 신호(EM1)를 제1 에미션 라인(EML1)의 일단에 제공할 수 있다. 예를 들면, 제1 에미션 구동 회로(EDC1)는 제2 노드 제어부(NC2), 제5 및 제6 박막 트랜지스터(T5, T6), 및 제4 커패시터(C4)를 포함할 수 있다.

제2 노드 제어부(NC2)는 에미션 스타트 신호(EVST), 제1 클럭 신호(CLK1), 및 게이트 로우 전압(VGL)을 기초로 제4 노드(Q4), 및 제5 노드(QB4) 각각의 전압을 제어할 수 있다.

일 예에 따르면, 제2 노드 제어부(NC2)는 하이 레벨의 에미션 스타트 신호(EVST)를 기초로 제1 클럭 신호(CLK1)를 제4 노드(Q4)에 충전할 수 있고, 제5 노드(QB4)는 제4 노드(Q4)에 충전된 제1 클럭 신호(CLK1)를 기초로 게이트 로우 전압(VGL)으로 방전될 수 있다. 그리고, 제2 노드 제어부(NC2)는 로우 레벨의 에미션 스타트 신호(EVST)를 기초로 제4 노드(Q4)를 게이트 로우 전압(VGL)으로 방전시킬 수 있고, 제5 노드(QB4)에 제1 클럭 신호(CLK1)를 제공할 수 있다. 예를 들어, 제2 노드 제어부(NC2)는 에미션 스타트 신호(EVST), 제1 클럭 신호(CLK1), 및 게이트 로우 전압(VGL)을 수신하여, 제4 노드(Q4)의 전압을 제5 노드(QB4)의 전압과 반대되도록 제어할 수 있다.

제5 박막 트랜지스터(T5)는 제4 노드(Q4)와 연결된 게이트 단자, 게이트 하이 전압(VGH)을 수신하는 제1 단자, 및 제3 출력 노드(O3)와 연결된 제2 단자를 포함할 수 있다. 여기에서, 제3 출력 노드(O3)는 제1 에미션 라인(EML1)의 일단과 연결될 수 있다. 예를 들면, 제5 박막 트랜지스터(T5)는 제4 노드(Q4)의 전압을 기초로 턴-온될 수 있고, 게이트 하이 전압(VGH)를 제1 에미션 신호(EM1)로서 제3 출력 노드(O3)에 제공할 수 있다. 그리고, 이러한 제1 에미션 신호(EM1)는 제2 보조 스테이지(AST2)의 에미션 스타트 신호로서 공급될 수 있다. 예를 들면, 제2 보조 스테이지(AST2)는 제1 메인 스테이지(MST1)의 제1 에미션 신호(EM1)를 에미션 스타트 신호로 수신함으로써, 제1 보조 스테이지(AST1)와 동일한 방식으로 구동될 수 있다.

제6 박막 트랜지스터(T6)는 제5 노드(QB4)와 연결된 게이트 단자, 제3 출력 노드(O3)와 연결된 제1 단자, 및 게이트 로우 전압(VGL)을 수신하는 제2 단자를 포함할 수 있다. 예를 들면, 제6 박막 트랜지스터(T6)는 제5 노드(QB4)의 전압을 기초로 턴-온되어 제3 출력 노드(O3)의 전압을 게이트 로우 전압(VGL)으로 방전시킬 수 있다.

그리고, 제4 커패시터(C4)의 일단은 제4 노드(Q4)와 연결되고, 제4 커패시터(C4)의 타단은 제3 출력 노드(O3)와 연결될 수 있다. 따라서, 제4 커패시터(C4)는 제4 노드(Q4)와 제3 출력 노드(O3) 사이의 차 전압을 저장할 수 있다.

제1 보조 스테이지(AST1)의 제2 에미션 구동 회로(EDC2)는 에미션 스타트 신호(EVST), 제1 클럭 신호(CLK1), 및 게이트 하이 전압(VGH)을 수신하여 제1 에미션 신호(EM1)를 제1 에미션 라인(EML1)의 타단에 제공할 수 있다. 예를 들면, 제2 에미션 구동 회로(EDC2)는 제7 및 제8 박막 트랜지스터(T7, T8), 및 제6 커패시터(C6)를 포함할 수 있다.

제7 박막 트랜지스터(T7)는 제6 노드(Q6)와 연결된 게이트 단자, 게이트 하이 전압(VGH)를 수신하는 제1 단자, 및 제4 출력 노드(O4)와 연결된 제2 단자를 포함할 수 있다. 여기에서, 제4 출력 노드(O4)는 제1 에미션 라인(EML1)의 타단과 연결될 수 있다. 예를 들면, 제7 박막 트랜지스터(T7)는 제6 노드(Q6)의 전압을 기초로 턴-온될 수 있고, 게이트 하이 전압(VGH)을 제1 에미션 신호(EM1)로서 제4 출력 노드(O4)에 제공할 수 있다. 이와 같이, 제1 보조 스테이지(AST1)는 제1 메인 스테이지(MST1)로부터 제1 에미션 라인(EML1)의 일단에 제공되는 제1 에미션 신호(EM1)와 동일한 출력 신호를 제1 에미션 라인(EML1)의 타단에 제공할 수 있다. 그리고, 이러한 제1 에미션 신호(EM1)는 제2 메인 스테이지(MST2)의 에미션 스타트 신호로서 공급될 수 있다. 예를 들면, 제2 메인 스테이지(MST2)는 제1 보조 스테이지(AST1)의 제1 에미션 신호(EM1)를 에미션 스타트 신호로 수신함으로써, 제1 메인 스테이지(MST1)와 동일한 방식으로 구동될 수 있다.

제8 박막 트랜지스터(T8)는 제1 클럭 신호(CLK1)를 수신하는 게이트 단자, 에미션 스타트 신호(EVST)를 수신하는 제1 단자, 및 제6 노드(Q6)와 연결된 제2 단자를 포함할 수 있다. 예를 들면, 제8 박막 트랜지스터(T8)는 제1 클럭 신호(CLK1)를 기초로 턴-온되어 에미션 스타트 신호(EVST)를 제6 노드(Q6)에 충전시킬 수 있다. 여기에서, 에미션 스타트 신호(EVST)의 상승 시점은 제1 클럭 신호(CLK1)의 상승 시점과 동기될 수 있다. 그리고, 제6 커패시터(C6)의 일단은 제6 노드(Q6)와 연결되고 제6 커패시터(C6)의 타단은 제4 출력 노드(O4)와 연결됨으로써, 제6 커패시터(C6)는 제6 노드(Q6)와 제4 출력 노드(O4) 사이의 차 전압을 저장할 수 있다. 따라서, 제8 박막 트랜지스터(T8)는 제1 클럭 신호(CLK1)를 기초로 에미션 스타트 신호(EVST)를 수신함으로써, 제6 노드(Q6)의 전압을 제4 노드(Q4)의 전압과 동기되도록 제어할 수 있다.

이와 같이, 제1 보조 스테이지(AST1)는 제1 메인 스테이지(MST1)의 회로 소자보다 작은 수의 회로 소자로 이루어짐으로써, 제1 보조 스테이지(AST1)의 면적은 제1 메인 스테이지(MST1)의 면적보다 작을 수 있다. 예를 들어, 제1 메인 스테이지(MST1)의 면적은 제1 노드 제어부(NC1)의 면적만큼 제1 보조 스테이지(AST1)의 면적보다 클 수 있다. 따라서, 본 출원에 따른 표시 장치(10)는 제1 메인 스테이지(MST1), 및 제1 메인 스테이지(MST1)의 회로 소자보다 작은 수의 회로 소자로 이루어진 제1 보조 스테이지(AST1)를 통해 제1 에미션 라인(EML1)을 구동함으로써, 베젤 영역을 감소시키고 표시 영역 내에서 에미션 신호들의 출력 차이를 방지할 수 있다.

그리고, 본 출원의 일 예에 따른 제1 메인 스테이지(MST1)의 제1 에미션 구동 회로(EDC1)의 동작을 설명하면 다음과 같다.

먼저, 에미션 스타트 신호(EVST)가 하이 레벨을 가지면, 제2 노드 제어부(NC2)는 제4 노드(Q4)에 제1 클럭 신호(CLK1)를 충전시킬 수 있고, 제5 노드(QB4)를 게이트 로우 전압(VGL)으로 방전시킬 수 있다. 여기에서, 제4 커패시터(C4)는 제4 노드(Q4)와 제3 출력 노드(O3) 사이의 차 전압을 저장함으로써, 에미션 스타트 신호(EVST)가 하이 레벨을 갖는 동안 제1 클럭 신호(CLK1)를 제4 노드(Q4)에 주기적으로 충전할 수 있다. 이에 따라, 제4 노드(Q4)의 전압은 에미션 스타트 신호(EVST)가 하이 레벨을 가진 후 제1 클럭 신호(CLK1)의 상승 시점부터 하이 레벨을 유지할 수 있고, 제5 박막 트랜지스터(T5)는 제4 노드(Q4)의 전압을 기초로 게이트 하이 전압(VGH)을 제1 에미션 신호(EM1)로서 제3 출력 노드(O3)에 제공할 수 있다.

다음으로, 에미션 스타트 신호(EVST)가 로우 레벨을 가진 후 제1 클럭 신호(CLK1)가 하이 레벨을 가지면, 제2 노드 제어부(NC2)는 제4 노드(Q4)의 전압을 게이트 로우 전압(VGL)으로 방전시킬 수 있다. 이에 따라, 제5 박막 트랜지스터(T5)는 턴-오프되어 게이트 하이 전압(VGH)을 제3 출력 노드(O3)에 제공하지 않을 수 있다. 그리고, 제2 노드 제어부(NC2)는 제1 클럭 신호(CLK1)를 제5 노드(QB4)에 제공하여 제6 박막 트랜지스터(T6)를 턴-온시킬 수 있고, 제3 출력 노드(O3)의 전압을 게이트 로우 전압(VGL)으로 방전시킬 수 있다. 결과적으로, 제1 에미션 구동 회로(EDC1)는 제3 출력 노드(O3)의 전압이 게이트 로우 전압(VGL)으로 방전되면, 에미션 오프 신호를 제1 에미션 라인(EML1)에 제공할 수 있다.

그리고, 본 출원의 일 예에 따른 제1 보조 스테이지(AST1)의 제2 에미션 구동 회로(EDC2)의 동작을 설명하면 다음과 같다.

먼저, 에미션 스타트 신호(EVST)의 상승 시점은 제1 클럭 신호(CLK1)의 상승 시점과 동기될 수 있다. 예를 들면, 제8 박막 트랜지스터(T8)는 에미션 스타트 신호(EVST)가 하이 레벨을 갖는 시점에서 제1 클럭 신호(CLK1)에 의해 턴-온될 수 있고, 제6 노드(Q6)에 에미션 스타트 신호(EVST)를 충전시킬 수 있다. 여기에서, 제6 커패시터(C6)는 제6 노드(Q6)와 제4 출력 노드(O4) 사이의 차 전압을 저장함으로써, 제1 클럭 신호(CLK1)가 하이 레벨을 가질 때마다 에미션 스타트 신호(EVST)를 제6 노드(Q6)에 주기적으로 충전할 수 있다. 이에 따라, 제6 노드(Q6)의 전압은 에미션 스타트 신호(EVST)가 하이 레벨을 가진 후 제1 클럭 신호(CLK1)의 상승 시점부터 하이 레벨을 유지할 수 있고, 제7 박막 트랜지스터(T7)는 제6 노드(Q6)의 전압을 기초로 게이트 하이 전압(VGH)을 제1 에미션 신호(EM1)로서 제4 출력 노드(O4)에 제공할 수 있다.

다음으로, 에미션 스타트 신호(EVST)가 로우 레벨을 가진 후 제1 클럭 신호(CLK1)가 하이 레벨을 가지면, 제8 박막 트랜지스터(T8)는 제1 클럭 신호(CLK1)를 기초로 턴-온됨으로써, 제6 노드(Q6)의 전압을 로우 레벨의 에미션 스타트 신호(EVST)로 방전시킬 수 있다. 여기에서, 로우 레벨의 에미션 스타트 신호(EVST)는 게이트 로우 전압(VGL)과 동일한 크기를 가짐으로써, 제2 에미션 구동 회로(EDC2)는 제6 노드(Q6)의 전압을 제4 노드(Q4)의 전압과 동일하게 유지할 수 있다. 따라서, 제7 박막 트랜지스터(T7)는 턴-오프되어 게이트 하이 전압(VGH)을 제4 출력 노드(O4)에 제공하지 않을 수 있다. 또한, 제2 에미션 구동 회로(EDC2)는 제6 커패시터(C6)의 일단인 제6 노드(Q6)를 방전시킴으로써, 제6 커패시터(C6)의 타단인 제4 출력 노드(O4)를 방전시킬 수 있다. 결과적으로, 제2 에미션 구동 회로(EDC2)는 제4 출력 노드(O4)의 전압이 게이트 로우 전압(VGL)으로 방전되면, 에미션 오프 신호를 제1 에미션 라인(EML1)에 제공할 수 있다.

따라서, 본 출원에 따른 표시 장치(10)는 제1 메인 스테이지(MST1)의 제1 에미션 구동 회로(EDC1)와 제1 보조 스테이지(AST1)의 제2 에미션 구동 회로(EDC2)를 통해 제1 에미션 라인(EML1)의 양단에 동일한 제1 에미션 신호(EM1)를 제공함으로써, 제1 에미션 신호(EM1)에 딜레이가 발생하는 것을 방지하여, 제1 게이트 라인(GL1)의 양단에 출력 차이가 발생하는 것을 방지할 수 있다. 이에 따라, 본 출원에 따른 표시 장치(10)는 고속 구동(또는 고주파수 구동)되는 경우에도 딜레이의 발생을 방지함으로써, 대형 패널에서도 고속 구동을 용이하게 구현하여 화질을 향상시킬 수 있다.

도 7은 도 2에 도시된 표시 장치에서, 베젤 영역 감소의 효과를 설명하는 도면이다.

도 7을 참조하면, 대형 패널을 갖는 종래의 표시 장치는 더블 피딩(Double feeding) 방식 또는 인터레이싱(Interlacing) 방식을 통해 복수의 게이트 라인에 게이트 출력 신호 또는 게이트 펄스를 공급한다.

예를 들어, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지(ST1~ST4) 각각을 기판의 좌우 베젤 영역에 배치한다. 이 때, 종래의 표시 장치는 복수의 스테이지(ST1~ST4)의 폭(w1)에 의해 좌우 베젤 영역이 증가하는 문제점을 갖는다. 이러한 종래의 표시 장치는 게이트 구동부가 고속(또는 고주파수)으로 구동될수록 베젤 영역이 증가하는 문제점을 갖는다.

이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 서로 교번적으로 배치되는 오드 메인 스테이지(MST1, MST3) 및 이븐 보조 스테이지(AST2, AST4)를 포함하는 제1 게이트 구동부(310)와, 서로 교번적으로 배치되는 오드 보조 스테이지(AST1, AST3) 및 이븐 메인 스테이지(MST2, MST4)를 포함할 수 있다. 이에 따라, 제1 게이트 구동부(310)는 오드 메인 스테이지(MST1, MST3) 및 이븐 보조 스테이지(AST2, AST4)의 폭(w2)을 종래의 표시 장치보다 감소시킬 수 있고, 제2 게이트 구동부(320)는 오드 보조 스테이지(AST1, AST3) 및 이븐 메인 스테이지(MST2, MST4)의 폭(w2)을 종래의 표시 장치보다 감소시킬 수 있다.

예를 들어, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 일정 구간 내에 제1 내지 제4 스테이지(ST1~ST4)를 수용하기 위하여 제2 폭(w2)이 증가하게 된다.

이에 대하여, 본 출원에 따른 표시 장치(10)는 메인 스테이지(MST1~MST4)의 회로 소자보다 작은 수의 회로 소자로 이루어진 보조 스테이지(AST1~AST4)를 통해 게이트 라인을 구동할 수 있다. 예를 들면, 보조 스테이지(AST1~AST4)는 메인 스테이지(MST1~MST4)보다 작은 수의 박막 트랜지스터를 포함하기 때문에, 보조 스테이지(AST1~AST4)의 면적은 메인 스테이지(MST1~MST4)의 면적보다 작을 수 있다. 결과적으로, 본 출원에 따른 표시 장치(10)는 일정 구간 내에 수용되는 보조 스테이지(AST1~AST4)의 크기를 감소시켜 제1 및 제2 게이트 구동부(310, 320)의 폭(w2)을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치(10)는 메인 스테이지(MST1~MST4)의 회로 소자보다 작은 수의 회로 소자로 이루어진 보조 스테이지(AST1~AST4)를 포함함으로써, 대형 패널을 구동시키는 경우에도 베젤 영역을 감소시킬 수 있다.

결과적으로, 본 출원에 따른 표시 장치(10)는 제1 및 제2 게이트 구동부(310, 320)를 포함하여 좌우 베젤 영역을 감소시키는 동시에 게이트 출력 신호 또는 에미션 신호의 딜레이를 제거함으로써, 고속 구동을 용이하게 구현할 수 있다. 다시 말해서, 표시 장치(10)는 메인 스테이지, 및 메인 스테이지의 회로 소자보다 작은 수의 회로 소자로 이루어진 보조 스테이지를 통해 게이트 라인을 구동함으로써, 베젤 영역을 감소시키고 표시 영역 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.

본 명세서의 실시예에 따른 표시 장치는 게이트 라인에 연결된 픽셀을 포함하는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 패널, 비표시 영역의 일측에 배치되어 게이트 라인을 구동하는 메인 스테이지를 포함하는 제1 게이트 구동부, 및 비표시 영역의 일측과 반대되는 타측에 배치되어 게이트 라인을 구동하는 보조 스테이지를 포함하는 제2 게이트 구동부를 포함하고, 보조 스테이지의 면적은 메인 스테이지의 면적보다 작을 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 메인 스테이지보다 작은 수의 박막 트랜지스터를 포함할 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 게이트 스타트 신호와 제2 클럭 신호를 기초로 제1 클럭 신호를 게이트 출력 신호로서 게이트 라인과 연결된 출력 노드에 제공할 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 이전 스테이지의 게이트 출력 신호와 제2 클럭 신호를 기초로 제1 클럭 신호를 해당 스테이지의 게이트 출력 신호로서 게이트 라인과 연결된 출력 노드에 제공할 수 있다.

본 명세서의 실시예에 따르면, 메인 스테이지는 게이트 스타트 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 게이트 출력 신호를 게이트 라인의 일단에 제공하고, 보조 스테이지는 게이트 스타트 신호, 제1 클럭 신호, 및 제2 클럭 신호를 수신하여 게이트 출력 신호와 동일한 출력 신호를 게이트 라인의 타단에 제공할 수 있다.

본 명세서의 실시예에 따르면, 메인 스테이지는 이전 스테이지의 게이트 출력 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 해당 스테이지의 게이트 출력 신호를 게이트 라인의 일단에 제공하고, 보조 스테이지는 이전 스테이지의 게이트 출력 신호, 제1 클럭 신호, 및 제2 클럭 신호를 수신하여 해당 스테이지의 게이트 출력 신호와 동일한 출력 신호를 게이트 라인의 타단에 제공할 수 있다.

본 명세서의 실시예에 따르면, 메인 스테이지는 게이트 라인을 구동하는 제1 게이트 구동 회로를 포함하고, 제1 게이트 구동 회로는 제1 노드의 전압을 기초로 제1 클럭 신호를 게이트 라인의 일단과 연결된 제1 출력 노드에 제공하는 제1 박막 트랜지스터, 제2 노드의 전압을 기초로 제1 출력 노드의 전압을 방전시키는 제2 박막 트랜지스터, 제1 노드와 제1 출력 노드 사이에 접속된 제1 커패시터, 및 제1 및 제2 노드 각각의 전압을 제어하는 제1 노드 제어부를 포함할 수 있다.

본 명세서의 실시예에 따르면, 제1 노드 제어부는 게이트 스타트 신호 또는 이전 스테이지의 게이트 출력 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여, 제1 노드의 전압을 제2 노드의 전압과 반대되도록 제어할 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 게이트 라인을 구동하는 제2 게이트 구동 회로를 포함하고, 제2 게이트 구동 회로는 제1 노드의 전압과 동기되는 제3 노드의 전압을 기초로 제1 클럭 신호를 게이트 라인의 타단과 연결된 제2 출력 노드에 제공하는 제3 박막 트랜지스터, 제2 클럭 신호를 기초로 게이트 스타트 신호 또는 이전 스테이지의 게이트 출력 신호를 제3 노드에 제공하는 제4 박막 트랜지스터, 및 제3 노드와 제2 출력 노드 사이에 접속된 제3 커패시터를 포함할 수 있다.

본 명세서의 실시예에 따르면, 표시 장치는 픽셀에 연결되어 제1 및 제2 게이트 구동부에 의해 구동되는 에미션 라인을 더 포함할 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 에미션 스타트 신호와 제1 클럭 신호를 기초로 게이트 하이 전압을 에미션 신호로서 에미션 라인과 연결된 출력 노드에 제공할 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 이전 스테이지의 에미션 신호와 제1 클럭 신호를 기초로 게이트 하이 전압을 해당 스테이지의 에미션 신호로서 에미션 라인과 연결된 출력 노드에 제공할 수 있다.

본 명세서의 실시예에 따르면, 메인 스테이지는 에미션 스타트 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 에미션 신호를 에미션 라인의 일단에 제공하고, 보조 스테이지는 에미션 스타트 신호, 제1 클럭 신호, 및 게이트 하이 전압을 수신하여 에미션 신호와 동일한 출력 신호를 에미션 라인의 타단에 제공할 수 있다.

본 명세서의 실시예에 따르면, 메인 스테이지는 이전 스테이지의 에미션 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 해당 스테이지의 에미션 신호를 에미션 라인의 일단에 제공하고, 보조 스테이지는 이전 스테이지의 에미션 신호, 제1 클럭 신호, 및 게이트 하이 전압을 수신하여 해당 스테이지의 에미션 신호와 동일한 출력 신호를 에미션 라인의 타단에 제공할 수 있다.

본 명세서의 실시예에 따르면, 메인 스테이지는 에미션 라인을 구동하는 제1 에미션 구동 회로를 포함하고, 제1 에미션 구동 회로는 제4 노드의 전압을 기초로 게이트 하이 전압을 에미션 라인의 일단과 연결된 제3 출력 노드에 제공하는 제5 박막 트랜지스터, 제5 노드의 전압을 기초로 제3 출력 노드의 전압을 방전시키는 제6 박막 트랜지스터, 제4 노드와 제3 출력 노드 사이에 접속된 제4 커패시터, 및 제4 및 제5 노드 각각의 전압을 제어하는 제2 노드 제어부를 포함할 수 있다.

본 명세서의 실시예에 따르면, 제2 노드 제어부는 에미션 스타트 신호 또는 이전 스테이지의 에미션 신호, 제1 클럭 신호, 및 게이트 로우 전압을 수신하여, 제4 노드의 전압을 제5 노드의 전압과 반대되도록 제어할 수 있다.

본 명세서의 실시예에 따르면, 보조 스테이지는 에미션 라인을 구동하는 제2 에미션 구동 회로를 포함하고, 제2 에미션 구동 회로는 제4 노드의 전압과 동기되는 제6 노드의 전압을 기초로 게이트 하이 전압을 에미션 라인의 타단과 연결된 제4 출력 노드에 제공하는 제7 박막 트랜지스터, 제1 클럭 신호를 기초로 에미션 스타트 신호 또는 이전 스테이지의 에미션 신호를 제6 노드에 제공하는 제8 박막 트랜지스터, 및 제6 노드와 제4 출력 노드 사이에 접속된 제6 커패시터를 포함할 수 있다.

이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시 패널 200: 표시 구동부
300: 게이트 구동부
310, 320: 제1 및 제2 게이트 구동부
MST1~MST(2n-1): 오드 메인 스테이지
AST1~AST(2n-1): 오드 보조 스테이지
MST2~MST(2n): 이븐 메인 스테이지
AST2~AST(2n): 이븐 보조 스테이지

Claims (17)

1. 게이트 라인에 연결된 픽셀을 포함하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 패널;
   상기 비표시 영역의 일측에 배치되어 상기 게이트 라인을 구동하는 메인 스테이지를 포함하는 제1 게이트 구동부; 및
   상기 비표시 영역의 일측과 반대되는 타측에 배치되어 상기 게이트 라인을 구동하는 보조 스테이지를 포함하는 제2 게이트 구동부를 포함하고,
   상기 보조 스테이지의 면적은 상기 메인 스테이지의 면적보다 작은, 표시 장치.
2. 제 1 항에 있어서,
   상기 보조 스테이지는 상기 메인 스테이지보다 작은 수의 박막 트랜지스터를 포함하는, 표시 장치.
3. 제 1 항에 있어서,
   상기 보조 스테이지는 게이트 스타트 신호와 제2 클럭 신호를 기초로 제1 클럭 신호를 게이트 출력 신호로서 상기 게이트 라인과 연결된 출력 노드에 제공하는, 표시 장치.
4. 제 1 항에 있어서,
   상기 보조 스테이지는 이전 스테이지의 게이트 출력 신호와 제2 클럭 신호를 기초로 제1 클럭 신호를 해당 스테이지의 게이트 출력 신호로서 상기 게이트 라인과 연결된 출력 노드에 제공하는, 표시 장치.
5. 제 1 항에 있어서,
   상기 메인 스테이지는 게이트 스타트 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 게이트 출력 신호를 상기 게이트 라인의 일단에 제공하고,
   상기 보조 스테이지는 게이트 스타트 신호, 상기 제1 클럭 신호, 및 제2 클럭 신호를 수신하여 상기 게이트 출력 신호와 동일한 출력 신호를 상기 게이트 라인의 타단에 제공하는, 표시 장치.
6. 제 1 항에 있어서,
   상기 메인 스테이지는 이전 스테이지의 게이트 출력 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 해당 스테이지의 게이트 출력 신호를 상기 게이트 라인의 일단에 제공하고,
   상기 보조 스테이지는 이전 스테이지의 게이트 출력 신호, 상기 제1 클럭 신호, 및 제2 클럭 신호를 수신하여 상기 해당 스테이지의 게이트 출력 신호와 동일한 출력 신호를 상기 게이트 라인의 타단에 제공하는, 표시 장치.
7. 제 1 항에 있어서,
   상기 메인 스테이지는 상기 게이트 라인을 구동하는 제1 게이트 구동 회로를 포함하고,
   상기 제1 게이트 구동 회로는,
   제1 노드의 전압을 기초로 제1 클럭 신호를 상기 게이트 라인의 일단과 연결된 제1 출력 노드에 제공하는 제1 박막 트랜지스터;
   제2 노드의 전압을 기초로 상기 제1 출력 노드의 전압을 방전시키는 제2 박막 트랜지스터;
   상기 제1 노드와 상기 제1 출력 노드 사이에 접속된 제1 커패시터; 및
   상기 제1 및 제2 노드 각각의 전압을 제어하는 제1 노드 제어부를 포함하는, 표시 장치.
8. 제 7 항에 있어서,
   상기 제1 노드 제어부는 게이트 스타트 신호 또는 이전 스테이지의 게이트 출력 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여, 상기 제1 노드의 전압을 상기 제2 노드의 전압과 반대되도록 제어하는, 표시 장치.
9. 제 7 항에 있어서,
   상기 보조 스테이지는 상기 게이트 라인을 구동하는 제2 게이트 구동 회로를 포함하고,
   상기 제2 게이트 구동 회로는,
   상기 제1 노드의 전압과 동기되는 제3 노드의 전압을 기초로 상기 제1 클럭 신호를 상기 게이트 라인의 타단과 연결된 제2 출력 노드에 제공하는 제3 박막 트랜지스터;
   제2 클럭 신호를 기초로 게이트 스타트 신호 또는 이전 스테이지의 게이트 출력 신호를 상기 제3 노드에 제공하는 제4 박막 트랜지스터; 및
   상기 제3 노드와 상기 제2 출력 노드 사이에 접속된 제3 커패시터를 포함하는, 표시 장치.
10. 제 1 항에 있어서,
    상기 픽셀에 연결되어 상기 제1 및 제2 게이트 구동부에 의해 구동되는 에미션 라인을 더 포함하는, 표시 장치.
11. 제 10 항에 있어서,
    상기 보조 스테이지는 에미션 스타트 신호와 제1 클럭 신호를 기초로 게이트 하이 전압을 에미션 신호로서 상기 에미션 라인과 연결된 출력 노드에 제공하는, 표시 장치.
12. 제 10 항에 있어서,
    상기 보조 스테이지는 이전 스테이지의 에미션 신호와 제1 클럭 신호를 기초로 게이트 하이 전압을 해당 스테이지의 에미션 신호로서 상기 에미션 라인과 연결된 출력 노드에 제공하는, 표시 장치.
13. 제 10 항에 있어서,
    상기 메인 스테이지는 에미션 스타트 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 에미션 신호를 상기 에미션 라인의 일단에 제공하고,
    상기 보조 스테이지는 에미션 스타트 신호, 상기 제1 클럭 신호, 및 게이트 하이 전압을 수신하여 상기 에미션 신호와 동일한 출력 신호를 상기 에미션 라인의 타단에 제공하는, 표시 장치.
14. 제 10 항에 있어서,
    상기 메인 스테이지는 이전 스테이지의 에미션 신호, 제1 클럭 신호, 게이트 하이 전압, 및 게이트 로우 전압을 수신하여 해당 스테이지의 에미션 신호를 상기 에미션 라인의 일단에 제공하고,
    상기 보조 스테이지는 이전 스테이지의 에미션 신호, 상기 제1 클럭 신호, 및 게이트 하이 전압을 수신하여 상기 해당 스테이지의 에미션 신호와 동일한 출력 신호를 상기 에미션 라인의 타단에 제공하는, 표시 장치.
15. 제 10 항에 있어서,
    상기 메인 스테이지는 상기 에미션 라인을 구동하는 제1 에미션 구동 회로를 포함하고,
    상기 제1 에미션 구동 회로는,
    제4 노드의 전압을 기초로 게이트 하이 전압을 상기 에미션 라인의 일단과 연결된 제3 출력 노드에 제공하는 제5 박막 트랜지스터;
    제5 노드의 전압을 기초로 상기 제3 출력 노드의 전압을 방전시키는 제6 박막 트랜지스터;
    상기 제4 노드와 상기 제3 출력 노드 사이에 접속된 제4 커패시터; 및
    상기 제4 및 제5 노드 각각의 전압을 제어하는 제2 노드 제어부를 포함하는, 표시 장치.
16. 제 15 항에 있어서,
    상기 제2 노드 제어부는 에미션 스타트 신호 또는 이전 스테이지의 에미션 신호, 제1 클럭 신호, 및 게이트 로우 전압을 수신하여, 상기 제4 노드의 전압을 상기 제5 노드의 전압과 반대되도록 제어하는, 표시 장치.
17. 제 15 항에 있어서,
    상기 보조 스테이지는 상기 에미션 라인을 구동하는 제2 에미션 구동 회로를 포함하고,
    상기 제2 에미션 구동 회로는,
    상기 제4 노드의 전압과 동기되는 제6 노드의 전압을 기초로 상기 게이트 하이 전압을 상기 에미션 라인의 타단과 연결된 제4 출력 노드에 제공하는 제7 박막 트랜지스터;
    제1 클럭 신호를 기초로 에미션 스타트 신호 또는 이전 스테이지의 에미션 신호를 상기 제6 노드에 제공하는 제8 박막 트랜지스터; 및
    상기 제6 노드와 상기 제4 출력 노드 사이에 접속된 제6 커패시터를 포함하는, 표시 장치.

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