KR20200082658A - 표시패널 및 이를 이용한 표시장치 - Google Patents

Abstract

본 발명의 목적은, 스테이지에 구비된 게이트 온 트랜지스터의 게이트에, 리플 보상 커패시터가 연결되어 있는, 표시패널 및 이를 이용한 표시장치를 제공하는 것이다.

Description

표시패널 및 이를 이용한 표시장치{DISPLAY PANEL AND DISPLAY APPARATUS USING THE SAME}

본 발명은 게이트 신호들을 출력하는 스테이지들을 포함하는 표시장치에 관한 것이다.

액정을 이용하는 액정표시장치 및 유기발광 다이오드와 같은 발광 소자를 이용하는 발광 표시장치를 구성하는 표시패널의 비표시영역에는, 상기 표시패널에 구비된 게이트 라인들로 게이트 신호들을 공급하기 위한 게이트 드라이버가 내장된다.

상기 게이트 드라이버는 게이트 라인들로 순차적으로 게이트 온 신호를 출력하기 위한 스테이지들을 포함한다.

상기 스테이지들 각각은 상기 게이트 온 신호를 출력하는 게이트 온 트랜지스터를 포함한다.

상기 게이트 온 트랜지스터의 제1 단자로는 게이트 클럭이 입력되고, 제2 단자는 픽셀들에 연결된 게이트 라인과 연결되어 있으며, 상기 게이트 온 트랜지스터는 게이트로 입력된 턴온 제어신호에 따라 턴온되어, 상기 게이트 클럭을 상기 게이트 라인으로 출력한다.

상기 게이트 라인으로 출력되는 상기 게이트 클럭은, 상기 게이트 온 신호이며, 상기 게이트 라인에 연결된 트랜지스터를 턴온시킨다.

이 경우, 상기 게이트 온 트랜지스터의 게이트로 상기 턴온 제어신호가 공급될 때에만 상기 게이트 온 트랜지스터가 턴온되어 상기 게이트 클럭이 상기 게이트 라인으로 출력되어야 한다.

그러나, 상기 게이트 온 트랜지스터의 게이트의 전압이, 상기 제1 단자로 입력되는 게이트 클럭에 의해 커플링되어 흔들림에 따라, 상기 게이트 온 신호가 출력되어서는 안되는 타이밍에, 상기 게이트 온 트랜지스터가 턴온될 수 있다. 이에 따라, 하나의 스테이지에서 1프레임 기간에 2회 이상의 게이트 온 신호가 출력될 수 있다.

1프레임 기간에 2회 이상의 게이트 온 신호가 출력되면, 예상되지 못한 영상이 출력될 수 있으며, 이에 따라, 표시장치의 품질이 저하될 수 있다.

상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 스테이지에 구비된 게이트 온 트랜지스터의 게이트에, 리플 보상 커패시터가 연결되어 있는, 표시패널 및 이를 이용한 표시장치를 제공하는 것이다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시패널은, 픽셀구동회로들을 포함하는 픽셀들이 구비되는 표시영역 및 상기 표시영역을 감싸고 있는 비표시영역을 포함한다. 상기 비표시영역에는 상기 픽셀구동회로들로 게이트 신호들을 공급하는 게이트 드라이버가 내장되어 있으며, 상기 게이트 드라이버는 상기 표시영역에 구비된 게이트 라인들과 연결되어 있는 스테이지들을 포함한다. 상기 스테이지들 각각은, 제1 단자는 제n 게이트 클럭이 공급되는 게이트 클럭 라인에 연결되며, 제2 단자는 상기 게이트 라인에 연결되는 게이트 온 트랜지스터 및 제1 단자는 상기 게이트 온 트랜지스터의 게이트에 연결되고, 제2 단자는 또 다른 게이트 클럭이 공급되는 역상 게이트 클럭 라인에 연결되는 리플 보상 커패시터를 포함한다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 표시영역 및 상기 표시영역을 감싸고 있는 비표시영역으로 구분되고, 상기 표시영역에는 픽셀구동회로들을 포함하는 픽셀들이 구비되며, 상기 비표시영역에는 상기 픽셀구동회로들로 게이트 신호들을 공급하는 게이트 드라이버가 내장되어 있는 표시패널을 포함한다. 상기 게이트 드라이버는 상기 표시패널에 구비된 게이트 라인들과 연결되어 있는 스테이지들을 포함한다. 상기 스테이지들 각각은, 제1 단자는 제n 게이트 클럭이 공급되는 게이트 클럭 라인에 연결되며, 제2 단자는 상기 게이트 라인에 연결되는 게이트 온 트랜지스터 및 제1 단자는 상기 게이트 온 트랜지스터의 게이트에 연결되고, 제2 단자는 또 다른 게이트 클럭이 공급되는 역상 게이트 클럭 라인과 연결된 리플 보상 커패시터를 포함한다.

본 발명에 의하면, 스테이지에 구비된 게이트 온 트랜지스터의 게이트에, 상기 게이트 온 트랜지스터의 제1 단자로 입력되는 게이트 클럭의 위상과 반대되는 위상을 갖는 게이트 클럭이 공급될 수 있으며, 이에 따라, 상기 게이트 온 트랜지스터의 게이트에 리플 전압이 발생되지 않는다.

따라서, 상기 게이트 온 트랜지스터가 불필요하게 턴온되는 현상이 방지될 수 있으며, 따라서, 표시장치의 품질이 향상될 수 있다.

도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 표시장치에 적용되는 픽셀의 구성을 나타낸 예시도.
도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도.
도 5는 본 발명에 따른 표시패널에 적용되는 스테이지의 구성을 나타낸 예시도.
도 6은 본 발명에 따른 표시장치에 적용되는 게이트 클럭들의 구성을 나타낸 예시도.
도 7은 본 발명에 따른 표시패널에 구비되는 게이트 온 트랜지스터의 게이트로 인가되는 리플전압 및 리플보상전압을 나타낸 예시도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예가 상세히 설명된다.

도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이고, 도 2는 본 발명에 따른 표시장치에 적용되는 픽셀의 구성을 나타낸 예시도이며, 도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구성을 나타낸 예시도이다.

본 발명에 따른 표시장치는 액정표시장치일 수도 있고, 유기발광 다이오드를 이용하는 유기발광 표시장치일 수도 있으며, 기타의 발광 소자들을 이용하는 발광 표시장치일 수도 있다. 즉, 본 발명은 발광 소자가 아닌 액정을 이용하는 액정표시장치 및 무기발광소자를 이용하는 발광 표시장치에도 적용될 수 있다.

그러나, 이하에서는 설명의 편의상, 발광 소자를 이용하는 발광 표시장치가 본 발명의 일예로서 설명된다.

본 발명에 따른 표시장치는, 도 1 및 도 2에 도시된 바와 같이, 표시영역(120) 및 상기 표시영역(120)을 감싸고 있는 비표시영역(130)으로 구분되고, 상기 표시영역(120)에는 발광 소자(ED)들 및 픽셀구동회로(PDC)들을 포함하는 픽셀(110)들이 구비되며, 상기 비표시영역(130)에는 상기 픽셀구동회로(PDC)들로 게이트 신호들을 공급하는 게이트 드라이버(200)가 내장되어 있는 표시패널(100), 상기 게이트 드라이버(200)로 게이트 클럭들을 공급하는 제어부(400), 상기 제어부(400)로부터 전송되는 영상데이터(Data)들을 데이터 전압(Vdata)들로 변환하여, 상기 데이터 전압(Vdata)들을 상기 표시패널(100)에 구비된 데이터 라인들(DL1 to DLd)로 출력하는 데이터 드라이버(300) 및 상기 게이트 드라이버(200)와 상기 제어부(400)와 상기 데이터 드라이버(300)로 전원을 공급하는 전원 공급부를 포함한다.

이하에서는, 상기 구성요소들이 순차적으로 설명된다.

첫째, 본 발명에 따른 상기 표시패널(100)은, 상기 발광 소자(ED)들 및 상기 픽셀구동회로(PDC)들을 포함하는 픽셀(110)들이 구비되는 표시영역(120) 및 상기 표시영역(120)을 감싸고 있는 비표시영역(130)을 포함한다.

상기 비표시영역(130)에는 상기 픽셀구동회로(PDC)들로 게이트 신호들을 공급하는 게이트 드라이버(200)가 내장되어 있다.

상기 표시패널(100)에는, 도 2에 도시된 바와 같이, 상기 발광 소자(ED) 및 픽셀구동회로(PDC)를 포함하는 픽셀(110)들이 구비된다. 또한, 상기 표시패널(100)에는 상기 픽셀(110)들이 형성되는 픽셀 영역을 정의하며 상기 픽셀구동회로(PDC)에 구동 신호들을 공급하는 신호 라인들이 형성되어 있다.

상기 발광 소자(ED)는, 제1 전극, 상기 제1 전극 상에 구비되는 발광층 및 상기 발광층 상에 구비되는 제2 전극을 포함한다. 상기 발광층은 상기 픽셀(110)에 설정된 색상과 대응되는 컬러의 광을 방출하기 위한, 청색 발광부, 녹색 발광부, 및 적색 발광부 중 어느 하나를 포함할 수 있다. 상기 발광층은 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함하거나, 상기 유기 발광층(또는 상기 무기 발광층)과 상기 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.

상기 신호 라인들은 게이트 라인(GL), 센싱 펄스 라인(SPL), 데이터 라인(DL), 센싱 라인(SL), 제1 구동전원라인(PLA) 및 제2 구동전원라인(PLB)을 포함할 수 있다.

상기 게이트 라인(GL)들은 상기 표시패널(100)의 제2방향, 예를 들어, 가로 방향을 따라 일정한 간격을 가지도록 나란하게 형성된다.

상기 센싱 펄스 라인(SPL)들은 상기 게이트 라인(GL)들과 나란하도록 일정한 간격으로 형성될 수 있다. 상기 센싱 펄스 라인(SPL)들로는 센싱 펄스(SP)가 공급된다.

상기 데이터 라인(DL)들은, 상기 게이트 라인(GL)들 및 상기 센싱 펄스 라인(SPL)들과 교차하도록 상기 표시패널(100)의 제1방향, 예를 들어 세로 방향을 따라 일정한 간격을 가지도록 나란하게 형성될 수 있다. 그러나, 상기 데이터 라인(DL)과 상기 게이트 라인(GL)의 배치 구조는 다양하게 변경될 수 있다.

상기 센싱 라인(SL)은 상기 데이터 라인들(DL)과 나란하도록 일정한 간격으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 적어도 세 개의 상기 픽셀(110)들은 하나의 단위 픽셀을 형성할 수 있으며, 이 경우, 상기 단위 픽셀에는 하나의 상기 센싱 라인(SL)이 형성될 수 있다.

상기 제1 구동전원라인(PLA)은 상기 데이터 라인(DL) 및 상기 센싱 라인(SL)과 나란하도록 일정한 간격으로 형성될 수도 있다. 상기 제1 구동전원라인(PLA)은 상기 전원 공급부에 연결되어 상기 전원 공급부로부터 공급되는 제1 구동전원(EVDD)을 각 픽셀(110)에 공급한다.

상기 제2 구동전원라인(PLB)들은 상기 전원 공급부로부터 공급되는 제2 구동전원(EVSS)을 각 픽셀(110)에 공급한다.

상기 픽셀구동회로(PDC)에는 상기 발광 소자(ED)에 흐르는 전류(I)를 제어하는 구동 트랜지스터(Tdr), 상기 데이터 라인(DL)과 상기 구동 트랜지스터(Tdr)와 상기 게이트 라인(GL) 사이에 연결된 스위칭 트랜지스터(Tsw1), 상기 발광 소자 및 상기 센싱 라인(SL) 사이에 연결되는 센싱 트랜지스터(Tsw2) 및 커패시터(Cst)가 구비된다. 또한, 상기 픽셀(110)들 각각에 구비된 상기 픽셀구동회로(PDC)에는 외부보상 또는 내부보상을 위한 트랜지스터들이 더 구비될 수 있다.

즉, 상기 픽셀구동회로(PDC)는 내부보상 또는 외부보상을 수행하기 위해, 다양한 구조로 변경될 수 있으며, 상기 픽셀구동회로(PDC)를 구동하는 방법 역시 다양하게 변경될 수 있다.

외부보상이란, 상기 픽셀(110)에 형성되어 있는 상기 구동 트랜지스터(Tdr)의 문턱전압 또는 이동도의 변화량을 산출하여, 상기 변화량에 따라, 상기 픽셀로 공급되는 데이터 전압(Vdata)들의 크기를 가변시키는 것을 의미한다. 따라서, 상기 구동 트랜지스터(Tdr)의 문턱전압 또는 이동도의 변화량이 산출될 수 있도록, 상기 픽셀(110)의 구조는 다양한 형태로 변경될 수 있다.

내부보상이란, 상기 픽셀(110)에 형성되어 있는 상기 구동 트랜지스터(Tdr)의 발광 소자로 전송되는 전류가, 상기 구동 트랜지스터(Tdr)의 문턱전압에 영향을 받지 않도록 하는 것이다. 이를 위해, 상기 전류의 산출 공식에서, 상기 문턱전압이 제거될 수 있도록, 상기 픽셀의 구조 및 구동 방법은 다양한 형태로 변경될 수 있다.

상기 표시패널(100)의 표시영역(120)은 상기 픽셀(110)들에 의해 영상이 출력되는 부분을 의미하며, 상기 비표시영역(130)은 영상이 출력되지 않는 부분을 의미한다. 상기 비표시영역(130)은 상기 표시영역(120)의 외곽에 구비된다.

둘째, 상기 게이트 드라이버(200)는, 상기 픽셀구동회로(PDC)들로 게이트 신호들을 공급한다.

상기 게이트 드라이버(200)는 상기 비표시영역(130)에 구비되며, 상기 픽셀구동회로(PDC)들의 제조 시, 상기 픽셀구동회로(PDC)들과 함께 제조될 수 있다.

즉, 상기 게이트 드라이버(200)는 게이트 인 패널(Gate In Panel: GIP) 방식을 이용하여, 상기 표시패널(100) 내에 직접 내장될 수 있다.

상기 게이트 드라이버(200)는 상기 표시패널(100)에 구비된 상기 게이트 라인들(GL1 to GLg)과 연결되어 있는 스테이지들을 포함한다.

상기 스테이지들 각각은, 제1 단자는 제n 게이트 클럭이 공급되는 제n 게이트 클럭 라인에 연결되며, 제2 단자는 상기 게이트 라인에 연결되는 게이트 온 트랜지스터 및 제1 단자는 상기 게이트 온 트랜지스터의 게이트에 연결되고, 제2 단자는 또 다른 게이트 클럭이 공급되는 역상 게이트 클럭 라인에 연결되는 리플 보상 커패시터를 포함한다.

상기 게이트 드라이버(200)는, 상기 제어부(400)로부터 전송되어온 게이트 제어신호(GCS)들을 이용하여, 상기 표시패널(100)에 구비된 게이트 라인들(GL1 to GLg)로 게이트 온 신호(GP)를 공급한다. 상기 게이트 제어신호(GCS)들에는 복수의 게이트 클럭들이 포함될 수 있다.

여기서, 상기 게이트 온 신호(GP)는 상기 게이트 라인들(GL1 to GLg)에 연결되어 있는 상기 스위칭 트랜지스터(Tsw1)를 턴온시킬 수 있는 신호를 의미한다. 상기 스위칭 트랜지스터(Tsw1)를 턴오프시킬 수 있는 신호는 게이트 오프 신호라 한다. 상기 게이트 온 신호(GP)와 상기 게이트 오프 신호를 총칭하여 게이트 신호라 한다.

상기 비표시영역(130)에는 상기 게이트 드라이버(200)로 상기 게이트 클럭들을 공급하기 위한 게이트 클럭 라인들이 구비된다.

상기 게이트 드라이버(200)의 구성 및 기능은, 이하에서, 도 4 및 도 5를 참조하여 상세히 설명된다.

셋째, 상기 전원 공급부는 상기 게이트 드라이버(200), 상기 데이터 드라이버(300) 및 상기 제어부(400)로 전원을 공급한다.

넷째, 상기 데이터 드라이버(300)는 상기 제어부(400)로부터 전송된 영상데이터(Data)들을 데이터 전압(Vdata)들로 변환시킨 후, 상기 데이터 전압(Vdata)들을 상기 데이터 라인들(DL1 to DLd)로 공급한다.

다섯째, 상기 제어부(400)는 외부 시스템으로부터 입력되는 타이밍 동기 신호(TSS)를 이용하여, 상기 게이트 드라이버(200)의 구동을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 구동을 제어하기 위한 데이터 제어 신호(DCS)를 각각 생성한다. 또한, 상기 제어부(400)는 상기 외부 시스템으로부터 입력되는 입력 영상데이터들(Ri, Gi, Bi)을 영상데이터(Data)들로 변환하여, 상기 영상데이터(Data)들을 상기 데이터 드라이버(300)로 전송한다.

상기한 바와 같은 기능을 수행하기 위해, 상기 제어부(400)는, 도 3에 도시된 바와 같이, 상기 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 상기 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 재정렬된 영상데이터들을 상기 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 상기 타이밍 동기신호(TSS)를 이용하여 상기 게이트 제어신호(GCS)와 상기 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 상기 외부 시스템으로부터 전송되어온 상기 타이밍 동기신호(TSS)와 상기 입력 영상데이터들(Ri, Gi, Bi)을 상기 데이터 정렬부(430)와 상기 제어신호 생성부(420)로 분배하는 입력부(410), 및 상기 데이터 정렬부에서 생성된 상기 영상데이터들과 상기 제어신호 생성부에서 생성된 상기 제어신호들(DCS, GCS)을 상기 데이터 드라이버(300) 또는 상기 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함할 수 있다.

또한, 상기 제어부(400)는 각종 센싱을 위해 필요한 정보들, 상기 입력 영상데이터들 및 상기 영상데이터들 중 적어도 하나를 저장하기 위한 저장부(450)를 더 포함할 수 있다. 그러나, 상기 저장부(450)는 상기 제어부(400)와 독립적으로 구성될 수 있다.

상기 게이트 제어신호(GCS)에는 상기 게이트 신호들의 생성에 이용되는 게이트 클럭들이 포함될 수 있다.

상기 제어부(400), 특히, 상기 입력부(410)는 외부보상을 위해, 상기 픽셀구동회로(PDC)들로부터 상기 데이터 드라이버(300)를 통해 수신된 센싱 데이터들을 이용하여 상기 외부보상을 위한 보상값들을 생성할 수 있다.

또한, 상기 제어부(400)는 상기 내부보상을 위한 동작이 수행될 수 있도록, 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)를 제어할 수 있는 각종 제어신호들을 생성하여 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)로 전송할 수 있다.

도 4는 본 발명에 따른 표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도이다.

본 발명에 따른 표시패널(100)은, 상기에서 설명된 바와 같이, 상기 발광 소자(ED)들 및 상기 픽셀구동회로(PDC)들을 포함하는 상기 픽셀(110)들이 구비되는 표시영역(120) 및 상기 표시영역(120)을 감싸고 있는 상기 비표시영역(130)을 포함한다.

이 경우, 상기 비표시영역(130)에는, 도 1에 도시된 바와 같이, 상기 픽셀구동회로(PDC)들로 상기 게이트 신호들을 공급하는 상기 게이트 드라이버(200)가 내장되어 있다.

상기 게이트 드라이버(200)는 상기 표시패널(100)에 구비된 상기 게이트 라인들(GL1 to GLg)과 연결되어 있는 스테이지(210)들을 포함한다.

상기 스테이지(210)들 각각은 자신과 연결되어 있는 게이트 라인(GL)으로, 상기 게이트 신호를 공급한다.

상기에서 설명된 바와 같이, 상기 게이트 신호는, 상기 게이트 라인(GL)에 연결된 스위칭 트랜지스터(Tsw1)를 턴온시키는 게이트 온 신호(GP) 및 상기 스위칭 트랜지스터(Tsw1)를 턴오프시키는 게이트 오프 신호를 포함한다.

즉, 상기 게이트 드라이버(200)는 상기 제어부(400)로부터 전송되어온 상기 게이트 제어신호(GCS)들을 이용하여, 순차적으로 상기 게이트 라인들(GL1 to GLg)로 상기 게이트 온 신호(GP)를 공급한다.

상기 게이트 라인들로 상기 게이트 온 신호(GP)가 출력되는 순서는 다양하게 변경될 수 있다.

상기 게이트 드라이버(200)는 상기 게이트 제어신호(GCS)에 포함되는 게이트 스타트 신호에 의해 구동될 수 있다.

예를 들어, 도 4에 도시된 스테이지(210)들 중 제1 스테이지(Stage 1)는 상기 제어부(400)로부터 전송되어온 상기 게이트 스타트 신호에 의해 구동을 시작하여, 제1 게이트 온 신호(GP1)를 출력할 수 있다.

상기 제1 게이트 온 신호(GP1)는 다음 단, 예를 들어, 제2 스테이지(Stage2)의 게이트 스타트 신호로 이용될 수 있으며, 또는 제m 스테이지의 게이트 스타트 신호로 이용될 수도 있다.

여기서, m은 2보다 큰 자연수일 수도 있고, 1보다 작은 정수일 수도 있다.

즉, 어느 하나의 스테이지에서 출력된 게이트 온 신호는 그 전단에 구비된 스테이지들 또는 그 후단에 구비된 스테이지들 중 어느 하나의 게이트 스타트 신호로 이용될 수 있다.

예를 들어, 상기 제1 스테이지(Stage 1)에서 출력된 상기 제1 게이트 온 신호(GP1)는 제3 스테이지, 제4 스테이지, 제5 스테이지 등에 공급되어 상기 스테이지들 중 어느 하나의 게이트 스타트 신호로 이용될 수 있다.

또한, 상기 제1 스테이지(Stage 1)에서 출력된 상기 제1 게이트 온 신호(GP1)는 상기 제1 스테이지(Stage 1) 보다 전단에 구비된 스테이지들 중 어느 하나로 공급되어, 상기 스테이지들 중 어느 하나의 게이트 스타트 신호로 이용될 수 있다.

즉, 어느 하나의 스테이지(210)에서 출력된 게이트 온 신호(GP)는 상기 어느 하나의 스테이지(210)의 전단 또는 후단에 구비된 스테이지들 중 적어도 하나로 입력되어, 게이트 스타트 신호로 이용될 수 있다.

상기 스테이지(210)들 각각은 상기 제어부(400)로부터 전송된 상기 게이트 제어신호(GCS)에 포함되는 게이트 클럭들 중 적어도 하나를 이용하여 게이트 온 신호를 생성할 수 있다.

예를 들어, 도 4에 도시된 바와 같이, 상기 제어부(400)로부터 네 개의 게이트 클럭들(CLK1 to CLK4)들이 공급될 때, 상기 스테이지(210)들 각각은 두 개의 게이트 클럭들을 이용하여 게이트 온 신호(GP)를 생성할 수 있다.

이 경우, 상기 스테이지(210)들 중 제1 스테이지(Stage 1)는 도 4에 도시된 바와 같이, 상기 게이트 클럭들(CLK1 to CLK4) 중 제1 게이트 클럭(CLK1)과 제4 게이트 클럭(CLK1)을 이용하여 상기 제1 게이트 온 신호(GP1)를 생성할 수 있고, 제2 스테이지(Stage 2)는, 상기 게이트 클럭들(CLK1 to CLK4)들 중 제2 게이트 클럭(CLK2) 및 제3 게이트 클럭(CLK3)을 이용하여 제2 게이트 온 신호(GP2)를 생성할 수 있다.

상기 게이트 클럭들(CLK1 to CLK4)은 순차적으로 위상이 변경되는 신호들이다.

예를 들어, 제1 게이트 클럭(CLK1)이 도 4에 도시된 바와 같이, 하이 레벨일 때, 제2 게이트 클럭(CLK2)은 로우 레벨이고, 제3 게이트 클럭(CLK3)은 하이 레벨이며, 제4 클럭은(CLK4)은 로우 레벨이다.

이 경우, 하이 레벨인 상기 제1 게이트 클럭(CLK1)과 로우 레벨인 상기 제4 게이트 클럭(CLK4)이 상기 제1 스테이지(Stage 1)로 입력되며, 상기 제1 스테이지(Stage 1)는, 하이 레벨인 상기 제1 게이트 클럭(CLK1)과 로우 레벨인 상기 제4 게이트 클럭(CLK4)을 이용하여 상기 제1 게이트 온 신호(GP1)를 생성할 수 있다.

이 경우, 상기 게이트 클럭들(CLK1 to CLK4)의 레벨은 상기 순서와 다른 순서일 수 있다.

즉, 상기 게이트 드라이버(200)로 공급되는 상기 게이트 클럭들의 개수, 상기 스테이지(210)들로 공급되는 게이트 클럭들의 개수, 상기 게이트 클럭들의 레벨 등은, 상기 게이트 드라이버(200)의 구성 및 상기 스테이지(210)들의 구성에 따라, 다양하게 변경될 수 있다.

이하에서는, 도 4에 도시된 바와 같이, 서로 다른 위상을 갖는 두 개의 게이트 클럭들을 이용하여 게이트 온 신호(GP)를 생성하는 게이트 드라이버(200)가 본 발명의 일예로서 설명된다.

도 5는 본 발명에 따른 표시패널에 적용되는 스테이지의 구성을 나타낸 예시도이다. 이하의 설명 중, 도 1 내지 도 4를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.

본 발명에 따른 표시패널(100)은, 상기에서 설명된 바와 같이, 상기 발광 소자(ED)들 및 상기 픽셀구동회로(PDC)들을 포함하는 상기 픽셀(110)들이 구비되는 표시영역(120) 및 상기 표시영역(120)을 감싸고 있는 상기 비표시영역(130)을 포함한다. 상기 비표시영역(130)에는, 도 1에 도시된 바와 같이, 상기 픽셀구동회로(PDC)들로 상기 게이트 신호들을 공급하는 상기 게이트 드라이버(200)가 내장되어 있다. 상기 게이트 드라이버(200)는 상기 표시패널(100)에 구비된 상기 게이트 라인들(GL1 to GLg)과 연결되어 있는 스테이지(210)들을 포함한다. 상기 스테이지(210)들 각각은 자신과 연결되어 있는 게이트 라인(GL)으로, 상기 게이트 신호(Vout)를 공급한다. 상기 게이트 신호(Vout)는 상기에서 설명된 바와 같이, 상기 게이트 온 신호(GP) 및 상기 게이트 오프 신호(Goff)를 포함한다.

이를 위해, 상기 스테이지(210)들 각각은, 도 5에 도시된 바와 같이, 제1 단자는 제n 게이트 클럭(CLKn)이 공급되는 게이트 클럭 라인(CL)에 연결되며, 제2 단자는 상기 게이트 라인(GL)에 연결되는 게이트 온 트랜지스터(Ton) 및 제1 단자는 상기 게이트 온 트랜지스터(Ton)의 게이트에 연결되고, 제2 단자는 또 다른 게이트 클럭이 공급되는 역상 게이트 클럭 라인(RCL)에 연결되는 리플 보상 커패시터(Cr)를 포함한다.

이 경우, 상기 리플 보상 커패시터(Cr)의 상기 제2 단자로는, 상기 제n 게이트 클럭(CLKn)의 위상과 반대되는 위상을 갖는 게이트 클럭이 공급된다.

예를 들어, 상기 게이트 클럭 라인(CL)으로, 도 5에 도시된 바와 같이, 상기 제n 게이트 클럭(CLKn)이 공급될 때, 상기 역상 게이트 클럭 라인(RCL)으로는 제n+k 게이트 클럭(CLKn+k)이 공급될 수 있다.

여기서, n은 자연수이며, k는 1, 3, 5와 같은 홀수이다. 특히, k는 상기 게이트 클럭들의 전체 개수보다 작은 수이다.

즉, 본 발명에서는, 상기 게이트 클럭 라인(CL)으로 공급되는 게이트 클럭의 위상과 반대되는 위상을 갖는 게이트 클럭이, 상기 역상 게이트 클럭 라인(RCL)을 통해 공급된다.

부연하여 설명하면, 도 4를 참조하여 설명된 바와 같이, 상기 게이트 클럭들(CLK1 to CLK4)은 순차적으로 위상이 변경되는 신호들이다.

따라서, 상기 제1 게이트 클럭(CLK1)이 하이 레벨인 경우, 제3 게이트 클럭(CLK3)은 상기 제1 게이트 클럭(CLK1)과 마찬가지로 하이 레벨이며, 제2 게이트 클럭(CLK2)과 제4 게이트 클럭(CLK4)은 로우 레벨을 가진다.

즉, 도 5에 도시된 상기 스테이지(210)는 서로 다른 위상을 갖는 두 개의 게이트 클럭을 이용하고 있으며, 따라서, 상기 게이트 클럭 라인(CL)으로 공급되는 게이트 클럭이 제n 게이트 클럭(CLKn)인 경우, 상기 역상 게이트 클럭 라인(RCL)으로 공급되는 게이트 클럭은 제n+k 게이트 클럭이다.

이 경우, 상기 게이트 온 트랜지스터(Ton)의 제2 단자에는, 상기 스위칭 트랜지스터(Tsw1)를 턴오프시키는 게이트 오프 신호(Goff)를 출력하는 게이트 오프 트랜지스터(Toff)의 제1 단자가 연결되고, 상기 게이트 오프 트랜지스터(Toff)의 제2 단자에는 상기 게이트 오프 신호로 이용되는 전압(VSS1)이 공급되는 오프 전압 공급라인(OPL)이 연결되며, 상기 게이트 오프 트랜지스터(Toff)의 게이트와 상기 게이트 온 트랜지스터의 게이트 사이에는 인버터(IN)가 구비된다.

즉, 상기 스테이지(210)들 각각은, 상기 스테이지(210)와 연결된 상기 스위칭 트랜지스터(Tsw1)가 턴온되어야 하는 경우에는, 상기 게이트 온 트랜지스터(Ton)를 통해 상기 게이트 온 신호(GP)를 상기 게이트 라인(GL)으로 출력하며, 상기 스위칭 트랜지스터(Tsw1)가 턴오프되어야 하는 경우에는, 상기 게이트 오프 트랜지스터(Toff)를 통해 상기 게이트 오프 신호(Goff)를 상기 게이트 라인(GL)으로 출력한다.

상기한 바와 같은 기능을 수행하기 위해, 상기 스테이지(210)들 각각은, 도 5에 도시된 바와 같이, 온오프 신호 발생부(211), 게이트가 상기 온오프 신호 발생부(211)의 Q노드(Q)에 연결되고, 제1 단자가 상기 게이트 클럭 라인(CL)에 연결되며 제2 단자가 상기 게이트 라인(GL)에 연결된 상기 게이트 온 트랜지스터(Ton), 제1 단자는 상기 게이트 온 트랜지스터(Ton)의 게이트에 연결되고, 제2 단자는 상기 역상 게이트 클럭 라인(RCL)에 연결되는 리플 보상 커패시터(Cr) 및 게이트는 상기 온오프 신호 발생부(211)의 Ob노드(Qb)에 연결되고, 제1 단자가 상기 게이트 라인(GL)에 연결되며, 제2 단자가 상기 오프 전압 공급라인(OPL)에 연결되는 상기 게이트 오프 트랜지스터(Toff)를 포함한다.

상기 온오프 신호 발생부(211)는 상기 스테이지(210)와 연결된 상기 스위칭 트랜지스터(Tsw1)가 턴온되어야 하는 경우에는, 상기 게이트 온 트랜지스터(Ton)의 게이트, 즉, 상기 Q노드(Q)로 상기 게이트 온 트랜지스터(Ton)를 턴온시키는 턴온 제어신호를 전송하며, 상기 스위칭 트랜지스터(Tsw1)가 턴오프되어야 하는 경우에는, 상기 게이트 오프 트랜지스터(Toff)의 게이트, 즉, 상기 Qb노드(Qb)로 상기 게이트 오프 트랜지스터(Toff)를 턴온시키는 턴오프 제어신호를 전송한다.

이를 위해, 상기 온오프 신호 발생부(211)는, 제1 단자로는 상기 게이트 온 트랜지스터(Ton)를 턴온시킬 수 있는 턴온 제어신호(VD)가 공급되고, 제2 단자는 상기 Q노드(Q)와 연결되며, 게이트로는 게이트 스타트 신호(Vst)가 공급되는 제어신호 스위칭 트랜지스터(Tst) 및 상기 턴온 제어신호(VD)가 상기 Q노드(Q)로 공급될 때, 상기 Qb노드(Qb)로는 상기 턴온 제어신호(VD)와 반대되는 턴오프 제어신호가 공급되도록 하기 위한 인버터(IN)를 포함할 수 있다.

즉, 상기 인버터(IN)는 상기 턴온 제어신호(VD)를 인버팅시켜, 상기 턴오프 제어신호를 생성할 수 있으며, 상기 턴오프 제어신호는 상기 Qb노드(Qb)를 통해 상기 게이트 오프 트랜지스터(Toff)의 게이트로 전송된다.

또한, 상기 온오프 신호 발생부(211)는 상기 Q노드(Q)를 리셋시켜주기 위한 리셋전압(VSS2)을 상기 Q노드(Q)로 공급하기 위한 리셋 트랜지스터(Trs)를 포함할 수도 있다. 상기 리셋 트랜지스터(Trs)는 상기 리셋 트랜지스터(Trs)의 게이트로 공급되는 리셋신호(Rest)에 의해 턴온될 수 있다.

그러나, 도 5에 도시된 상기 온오프 신호 발생부(211)의 구성은, 본 발명에 적용되는 상기 스테이지(210)의 전체적인 구성을 설명하기 위해, 본 발명의 일예로서 제시된 것이다.

따라서, 상기 온오프 신호 발생부(211)의 구성은, 도 5에 도시된 형태에 한정되는 것이 아니며, 따라서, 상기 온오프 신호 발생부(211)는 도 5에 도시된 형태 이외에도 다양한 형태로 구성될 수 있다.

도 6은 본 발명에 따른 표시장치에 적용되는 게이트 클럭들의 구성을 나타낸 예시도이며, 도 7은 본 발명에 따른 표시패널에 구비되는 게이트 온 트랜지스터의 게이트로 인가되는 리플전압 및 리플보상전압을 나타낸 예시도이다. 이하에서는, 도 1 내지 도 7을 참조하여, 본 발명에 따른 표시장치의 구동 방법 및 효과가 설명된다. 이하의 설명 중, 도 1 내지 도 5를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.

상기에서 설명된 바와 같이, 상기 게이트 드라이버(200)로 공급되는 상기 게이트 클럭들은 순차적으로 위상이 변경되는 신호들이다.

따라서, 제n 게이트 클럭(CLKn), 제n+1 게이트 클럭(CLKn+1), 제n+2 게이트 클럭(CLKn+2) 및 제n+k 클럭(CLKn+k)이 상기 게이트 드라이버(200)로 공급될 때, 도 6에 도시된 바와 같이, 상기 제n+2 게이트 클럭(CLKn+2)은 상기 제n 게이트 클럭(CLKn)과 동일한 위상을 가지며, 상기 제n+1 게이트 클럭(CLKn+1) 및 상기 제n+k 게이트 클럭(CLKn+k)은 상기 제n 게이트 클럭(CLKn)과 반대되는 위상을 가진다. 여기서, n은 자연수이며, k는 1, 3, 5와 같은 홀수이다. 특히, k는 상기 게이트 클럭들의 전체 개수보다 작은 수이다.

이 경우, 상기 제n 게이트 클럭(CLKn)은 상기 게이트 온 신호(GP)의 출력 여부와 상관 없이, 상기 스테이지(210)로 지속적으로 공급된다.

따라서, 상기 제n 게이트 클럭(CLKn)이 상기 게이트 클럭 라인(CL)으로 지속적으로 공급될 때, 상기 Q노드(Q), 즉, 상기 게이트 온 트랜지스터(Ton)의 게이트에는, 상기 Q노드와 상기 게이트 클럭 라인(CL) 사이의 기생 커패시터(Cgd)에서 발생되는 기생 커패시턴스에 의해, 도 7의 (a)에 도시된 바와 같은 리플전압이 공급될 수 있다.

상기 리플전압에는 상기 게이트 온 트랜지스터(Ton)를 턴온시킬 수 있는 전압이 포함될 수 있으며, 이에 따라, 상기 게이트 온 트랜지스터(Ton)가 상기 리플전압에 의해 턴온될 수도 있다.

즉, 상기 게이트 온 트랜지스터(Ton)의 게이트의 전압이, 상기 제1 단자, 즉, 상기 게이트 클럭 라인(CL)으로 입력되는 상기 제n 게이트 클럭(CLKn)에 의해 커플링되어 흔들림에 따라, 상기 게이트 온 신호(GP)가 출력되어서는 안되는 타이밍에, 상기 게이트 온 트랜지스터(Ton)가 턴온될 수 있으며, 이에 따라, 하나의 스테이지에서 1프레임 기간에 2회 이상의 게이트 온 신호(GP)가 출력될 수 있다.

이를 방지하기 위해, 본 발명에서는, 상기에서 설명된 바와 같이, 상기 게이트 온 트랜지스터(Ton)의 상기 게이트에 상기 리플 보상 커패시터(Cr)가 연결되어 있으며, 상기 리플 보상 커패시터(Cr)에는 상기 제n 게이트 클럭(CLKn)의 위상과 반대되는 위상을 갖는 상기 제n+k 게이트 클럭(CLKn+k)이 공급된다.

예를 들어, 상기 제n+k 게이트 클럭(CLKn+k)이 상기 제n 게이트 클럭(CLKn)의 위상과 반대되는 위상을 가지고 있기 때문에, 상기 제n 게이트 클럭(CLKn) 및 상기 기생 커패시턴스에 의해 상기 Q노드(Q)에 도 7의 (a)에 도시된 바와 같은 리플전압이 인가될 때, 상기 제n+k 게이트 클럭(CLKn+k) 및 상기 리플 보상 커패시터(Cr)에 의해 상기 Q노드(Q)에는 도 7의 (b)에 도시된 바와 같은 리플보상전압도 공급될 수 있다.

이 경우, 상기 리플보상전압이, 상기 리플전압과 반대의 위상을 가지고 있기 때문에, 상기 Q노드(Q)에는 실질적으로 상기 리플보상전압 및 상기 리플전압에 의한 전압 변동이 발생되지 않는다.

따라서, 상기 턴온 제어신호(VD)가 상기 게이트 온 트랜지스터(Ton)에 공급되는 타이밍을 제외하고는, 상기 게이트 온 트랜지스터(Ton)의 게이트에는 상기 게이트 온 트랜지스터(Ton)를 턴온시킬 수 있는 전압이 공급되지 않는다.

이에 따라, 상기 게이트 온 트랜지스터(Ton)가 온되어야 하는 타이밍 이외에, 상기 게이트 온 트랜지스터(Ton)가 온되는 경우는 발생되지 않으며, 따라서, 상기 표시패널(100)에는 의도되지 않은 영상이 출력되지 않는다.

이에 따라, 본 발명에 따른 표시장치의 품질은 더욱 향상될 수 있다.

부연하여 설명하면, 본 발명에서는, 상기 기생 커패시터(Cgd)의 기생 커패시턴스에 의해 발생되는, 도 7의 (a)에 도시된 바와 같은 리플전압을 상쇄시키기 위해, 상기 기생 커패시터(Cgd)와 동일한 형태 및 특성을 갖는 상기 리플 보상 커패시터(Cr)가 상기 Q노드에 추가된다.

또한, 도 7의 (a)에 도시된 바와 같은 리플전압을 상쇄시키기 위해서는, 도 7의 (a)에 도시된 바와 같은 리플전압과 반대되는 위상을 갖는 리플보상전압이 상기 Q노드로 공급되어야 한다.

이를 위해, 본 발명은 상기 게이트 클럭 라인(CL)으로 공급되는 게이트 클럭의 위상과 반대되는 위상을 갖는 게이트 클럭을, 상기 역상 게이트 클럭 라인(RCL)을 통해 공급하고 있다.

즉, 상기 기생 커패시터(Cgd)와 동일한 구조를 가지고 있는 상기 리플 보상 커패시터(Cr)로, 상기 게이트 클럭 라인(CL)으로 공급되는 게이트 클럭의 위상과 반대되는 위상을 갖는 게이트 클럭이 공급되면, 상기 리플 보상 커패시터(Cr)를 통해 상기 Q노드로 도 7의 (b)에 도시된 바와 같은 형태를 갖는 리플보상전압이 공급된다.

상기 리플보상전압은 상기 기생 커패시터(Cgd)에서 발생되는 도 7의 (a)에 도시된 바와 같은 리플전압의 위상과 반대의 위상을 가지고 있기 때문에, 상기 리플전압은 상기 리플보상전압에 의해 의해 상쇄될 수 있다.

따라서, 상기 Q노드에는 비정상적인 신호가 공급되지 않으며, 이에 따라, 상기 게이트 온 트랜지스터(Ton)가 비정상적으로 턴온되는 현상이 방지될 수 있다.

또한, 본 발명에 의하면, 종래의 표시장치의 게이트 드라이버에서 이용되었던 전압보다 작은 전압이 이용될 수 있다.

즉, 종래의 표시장치에서는 상기한 바와 같은 리플전압에 의한 효과를 방지하기 위해, 상기 게이트 오프 신호로 이용되는 전압(VSS1)으로 큰 레벨의 전압이 이용되었다. 예를 들어, 상기 게이트 오프 신호로 이용되는 전압(VSS1)으로 -16V가 이용되면, 전압의 상승 및 하강 타임이 감소되고, 신호의 변화가 신속하고 정확하게 이루어질 수 있으며, 이에 따라, 리플전압에 의한 영향이 감소될 수 있다.

그러나, 본 발명에서는, 상기 리플전압이 상기 리플보상전압에 의해 상쇄될 수 있기 때문에, 상기 리플전압이 고려될 필요가 없다.

따라서, 본 발명의 상기 게이트 드라이버에서는 상기 게이트 오프 신호로 이용되는 전압(VSS1)이, 종래에 이용되던 전압보다 작은 전압, 예를 들어, -12V가 될 수 있으며, 이에 따라, 본 발명에 의하면, 대략 8% 정도의 소비전력이 감소될 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (8)

1. 픽셀구동회로들을 포함하는 픽셀들이 구비되는 표시영역; 및
   상기 표시영역을 감싸고 있는 비표시영역을 포함하고,
   상기 비표시영역에는 상기 픽셀구동회로들로 게이트 신호들을 공급하는 게이트 드라이버가 내장되어 있고,
   상기 게이트 드라이버는 상기 표시영역에 구비된 게이트 라인들과 연결되어 있는 스테이지들을 포함하고,
   상기 스테이지들 각각은,
   제1 단자는 제n 게이트 클럭이 공급되는 게이트 클럭 라인에 연결되며, 제2 단자는 상기 게이트 라인에 연결되는 게이트 온 트랜지스터; 및
   제1 단자는 상기 게이트 온 트랜지스터의 게이트에 연결되고, 제2 단자는 또 다른 게이트 클럭이 공급되는 역상 게이트 클럭 라인에 연결되는 리플 보상 커패시터를 포함하는 표시패널.
2. 제 1 항에 있어서,
   상기 리플 보상 커패시터의 상기 제2 단자로는, 상기 제n 게이트 클럭의 위상과 반대되는 위상을 갖는 게이트 클럭이 공급되는 표시패널.
3. 제 1 항에 있어서,
   상기 게이트 온 트랜지스터의 상기 제2 단자에는, 게이트 오프 트랜지스터의 제1 단자가 연결되고,
   상기 게이트 오프 트랜지스터의 제2 단자에는 전압이 공급되는 오프 전압 공급라인이 연결되며,
   상기 게이트 오프 트랜지스터의 게이트와 상기 게이트 온 트랜지스터의 게이트 사이에는 인버터가 구비되는 표시패널.
4. 표시영역 및 상기 표시영역을 감싸고 있는 비표시영역으로 구분되고, 상기 표시영역에는 픽셀구동회로들을 포함하는 픽셀들이 구비되며, 상기 비표시영역에는 상기 픽셀구동회로들로 게이트 신호들을 공급하는 게이트 드라이버가 내장되어 있는 표시패널을 포함하고,
   상기 게이트 드라이버는 상기 표시패널에 구비된 게이트 라인들과 연결되어 있는 스테이지들을 포함하고,
   상기 스테이지들 각각은,
   제1 단자는 제n 게이트 클럭이 공급되는 게이트 클럭 라인에 연결되며, 제2 단자는 상기 게이트 라인에 연결되는 게이트 온 트랜지스터; 및
   제1 단자는 상기 게이트 온 트랜지스터의 게이트에 연결되고, 제2 단자는 또 다른 게이트 클럭이 공급되는 역상 게이트 클럭 라인과 연결된 리플 보상 커패시터를 포함하는 표시장치.
5. 제 4 항에 있어서,
   상기 리플 보상 커패시터의 상기 제2 단자로는, 상기 제n 게이트 클럭의 위상과 반대되는 위상을 갖는 게이트 클럭이 공급되는 표시장치.
6. 제 4 항에 있어서,
   상기 역상 게이트 클럭 라인으로는 제n+k(n은 자연수, k는 홀수) 게이트 클럭이 공급되는 표시장치.
7. 제 4 항에 있어서,
   상기 게이트 온 신호는 상기 게이트 라인에 연결된 스위칭 트랜지스터를 턴온시키는 표시장치.
8. 제 7 항에 있어서,
   상기 게이트 온 트랜지스터의 상기 제2 단자에는, 상기 스위칭 트랜지스터를 턴오프시키는 게이트 오프 신호를 출력하는 게이트 오프 트랜지스터의 제1 단자가 연결되고,
   상기 게이트 오프 트랜지스터의 제2 단자에는 상기 게이트 오프 신호로 이용되는 전압이 공급되는 오프 전압 공급라인이 연결되며,
   상기 게이트 오프 트랜지스터의 게이트와 상기 게이트 온 트랜지스터의 게이트 사이에는 인버터가 구비되는 표시장치.

Images