KR20200082626A - MANUFACTURING METHOD FOR SiC MOSFET INCLUDING HEAT PROCESSING TREATMENT FOR ENHANCED CRYSTALLINITY OF PILLAR STRUCTURE AND SiC MOSFET MANUFACTURED USING THE SAME - Google Patents

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Abstract

The present invention relates to a method of manufacturing an SiC MOSFET capable of filling a trench at a high rate even at room temperature by using particle impact solidification, and an SiC MOSFET manufactured using the same. Specifically, in the present invention, the manufacturing method of a super-junction (SJ) structure MOSFET comprises the steps of: forming a substrate doped with an N-type dopant; forming a drift layer on the substrate; forming a trench in the substrate and the drift layer; making powder collide with the formed trench to fill the same with the powder, thereby forming a pillar; and increasing crystallinity of the formed pillar.

Description

필러 구조의 결정성을 향상시키기 위한 후열처리 공정을 포함하는 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET{MANUFACTURING METHOD FOR SiC MOSFET INCLUDING HEAT PROCESSING TREATMENT FOR ENHANCED CRYSTALLINITY OF PILLAR STRUCTURE AND SiC MOSFET MANUFACTURED USING THE SAME}MANCACTURING METHOD FOR SiC MOSFET INCLUDING HEAT PROCESSING TREATMENT FOR ENHANCED CRYSTALLINITY OF PILLAR STRUCTURE AND SiC MOSFET MANUFACTURED USING THE SAME}

본 발명은 슈퍼 정션(SJ, Super-Junction) 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것으로, 보다 구체적으로는 SiC MOSFET의 트렌치(trench)에 형성된 비정질의 필러 구조에 대한 결정성을 향상시켜, 차지 밸런싱(charge balancing)을 보다 향상시킬 수 있는 제조 방법 및 이를 이용하여 제조한 SiC MOSFET에 관한 것이다.The present invention relates to a SiC MOSFET having a super junction (SJ, Super-Junction) structure and a manufacturing method thereof, more specifically, to improve the crystallinity of the amorphous filler structure formed in the trench (trench) of the SiC MOSFET, It relates to a manufacturing method capable of further improving charge balancing and a SiC MOSFET manufactured using the same.

사이리스터, MOSFET 및 IGBT 등의 전력반도체 소자는 산업, 가전 및 통신 등의 다양한 분야에서 실리콘 기반의 전력반도체 소자가 활용되고 있다. 이러한 전력반도제 소자는 다양한 응용분야에서 높은 전압 저지능력, 큰 전류 통전 능력 및 빠른 스위칭 특성 등이 요구되고 있다.Power semiconductor devices such as thyristors, MOSFETs, and IGBTs are using silicon-based power semiconductor devices in various fields such as industry, home appliances, and communications. Such a power semiconductor device is required to have high voltage blocking capability, large current carrying capability, and fast switching characteristics in various applications.

최근의 전력변환장치들은 고온 동작특성 및 고 효율화에 대한 요구가 대두되고 있는데, 일반적인 실리콘 전력반도체소자는 물질적인 특성한계로 고온에서의 동작 시 소자 특성이 떨어지는 특징을 가진다.2. Description of the Related Art Recently, power conversion devices are in demand for high temperature operation characteristics and high efficiency. In general, a silicon power semiconductor device has a material property limit, which results in poor device characteristics when operating at high temperature.

이에 대하여 실리콘에 비해 밴드갭이 넓은 SiC 및 GaN 등의 와이드 밴드갭(wide bandgap) 반도체 물질을 이용한 반도체소자의 개발이 활발히 진행되고 있다.On the other hand, the development of a semiconductor device using a wide bandgap (wide bandgap) semiconductor materials such as SiC and GaN, which has a wider bandgap than silicon, is actively being developed.

SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연 파괴 전계가 3 X 106 V/cm 로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한특성을 나타낸다. 결국 동일한 등급의 전력 반도체 소자 제작 시, 쿨링(Cooling) 시스템을 최소화할 수 있을 뿐만 아니라, 소자 크기 역시 줄일 수 있어 생산 단가를 낮출 수 있게 한다.SiC (silicon carbide) is a wide-gap semiconductor with a higher band gap than silicon, with a dielectric breakdown field of 3 X 10 6 V/cm, about 10 times that of silicon, and an energy band gap of 3.26 eV, which is about 3 of silicon. The thermal conductivity is 3.7W/cmK, which is about 3 times higher than that of silicon. Therefore, it has a higher breakdown voltage than silicon, but has low loss and excellent heat dissipation. As a result, when manufacturing a power semiconductor device of the same class, not only can the cooling system be minimized, but also the device size can be reduced, thereby lowering the production cost.

특히 SiC는 단결정 성장을 통한 웨이퍼화가 용이하고 소자 제작공정이 기존 실리콘공정과 유사하여 실리콘 전력소자를 대체하는 반도체 물질로 많은 연구가 진행되고 있다.In particular, SiC is a semiconductor material that replaces silicon power devices because it is easy to wafer through single crystal growth and the device fabrication process is similar to the existing silicon process.

이러한 SiC 전력 반도체 소자는 실리콘 기반의 전력반도체 소자에 비해 전력밀도를 3 ~10배까지 높일 수 있다. SiC의 우수한 물성으로 전력스위칭 소자로 적용할 경우 실리콘을 적용한 스위칭 소자에 비하여 1/10의 크기로 제조될 수 있으며, 스위칭 소자로 인한 전력손실도 현저하게 줄일 수 있다.The SiC power semiconductor device can increase the power density by 3 to 10 times compared to the silicon-based power semiconductor device. When applied as a power switching device due to the excellent physical properties of SiC, it can be manufactured to a size of 1/10 compared to a switching device to which silicon is applied, and power loss due to the switching device can be significantly reduced.

SiC의 절연 파괴 전계가 실리콘에 비하여 10배 정도 높고, 동일한 전압을 견디기 위한 드리프트층(이동 영역)의 두께는 실리콘에 비해 1/10 정도로 제조될 수 있기 때문에 동일한 전압인 경우 온-저항을 현저하게 줄일 수 있다.Since the dielectric breakdown electric field of SiC is about 10 times higher than that of silicon, and the thickness of the drift layer (moving region) for withstanding the same voltage can be made about 1/10 of that of silicon, the on-resistance is significantly improved when the voltage is the same. Can be reduced.

SiC MOSFET의 드리프트층 영역의 비저항이 증가하면, MOSFET의 항복 전압이 증가하여, 고전압에서의 MOSFET의 동작 특성이 향상될 수 있다. 하지만 드리프트 영역의 비저항이 증가하면, 드리프트 영역의 온 저항값도 따라서 증가하게 된다.When the resistivity of the drift layer region of the SiC MOSFET increases, the breakdown voltage of the MOSFET increases, so that the operating characteristics of the MOSFET at high voltage can be improved. However, when the resistivity of the drift region increases, the on-resistance value of the drift region also increases.

실리콘으로 제조되는 실리콘 슈퍼정션 MOSFET의 경우에는 이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 구조를 갖는 고전압 반도체 소자가 제안되고 있다.In the case of a silicon superjunction MOSFET made of silicon, a high voltage semiconductor device having a superjunction structure capable of securing a high breakdown voltage while reducing a turn-on resistance has been proposed to solve this problem.

실리콘을 재료로 하는 Si 슈퍼정션 MOSFET은 게이트와 게이트 사이의 에피 영역에 P형 이온을 도핑하여 P 도전형 필러 영역을 형성함으로써, P 도전형 필러와 N 타입 영역이 교대로 수직방향으로 형성되는 슈퍼정션 구조에 의하여 높은 항복전압이 형성될 수 있다.The Si superjunction MOSFET made of silicon is a super conductor in which P-type ions are doped into the epi region between the gate and the gate to form a P-conductor-type filler region, whereby the P-conduction-type filler and the N-type region are alternately formed in the vertical direction. A high breakdown voltage can be formed by the junction structure.

즉, Si 슈퍼정션 MOSFET의 경우에는 드리프트 영역이 공핍층으로 전환될 수 있도록 드리프트 영역 내의 P 도전형 영역을 교대로 형성되는 수직 접합층을 형성하면, 높은 N 드리프트 농도를 적용할지라도 높은 항복 전압이 확보될 수 있어, 동일한 항복 전압에서 낮은 순방향 저항을 가지고 순방향 특성이 개선된 반도체 소자의 설계가 가능할 수 있다.That is, in the case of a Si super junction MOSFET, if a vertical junction layer is formed in which the P conductive type region in the drift region is alternately formed so that the drift region can be converted into a depletion layer, a high breakdown voltage is applied even if a high N drift concentration is applied. Since it can be secured, it may be possible to design a semiconductor device with low forward resistance at the same breakdown voltage and improved forward characteristics.

그러나 탄화규소 재질로 제조되는 SiC MOSFET의 경우에는 실리콘에 비해 탄화규소의 치밀하고 강한 물성특징에 의하여 이온주입 공정에서의 침투 깊이가 제한적이어서, 원하는 접합효과를 가지는 필러의 형성 깊이까지 P 형 이온을 수직으로 드리프트층에 도핑하여 형성시키기가 곤란하게 된다. 또한, 드리프트 영역 내의 P 형 필러 영역을 수직으로 형성하기 위해서는 공정 소요시간이 길어지고, 많은 제조 비용을 부담하게 된다.However, in the case of SiC MOSFET made of silicon carbide material, the penetration depth in the ion implantation process is limited by the dense and strong physical properties of silicon carbide compared to silicon, so that P-type ions are formed up to the depth of formation of the filler having the desired bonding effect. It is difficult to form it by vertically doping the drift layer. In addition, in order to vertically form the P-type filler region in the drift region, the time required for the process is increased and a large manufacturing cost is burdened.

따라서, SiC를 사용한 슈퍼정션 MOSFET에서 보다 경제적인 방법으로 제조할 수 있는 방법이 요구된다.Therefore, there is a need for a method that can be manufactured in a more economical manner in a super junction MOSFET using SiC.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 상온에서도 빠르게 트렌치 내부를 채울 수 있는 SiC MOSFET 제조 방법을 제공하는 것을 그 목적으로 한다. The present invention aims to solve the above and other problems. Another object is to provide a method for manufacturing a SiC MOSFET that can quickly fill the inside of the trench even at room temperature.

또 다른 목적은 트렌치 내부에 형성된 필러의 결정성을 향상시킬 수 있는 SiC MOSFET 제조 방법을 제공하는 것을 그 목적으로 한다.Another object is to provide a method for manufacturing a SiC MOSFET that can improve the crystallinity of a filler formed inside a trench.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by a person having ordinary knowledge in the technical field to which the present invention belongs from the following description. Will be able to.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서, N 타입 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계; 상기 기판 상에 드리프트층을 형성하는 단계; 상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계; 파우더를 상기 형성된 트렌치에 충돌시켜 채워 필러(pillar)를 형성시키는 단계; 및 상기 형성된 필러의 결정성을 향상시키는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법을 제공한다.According to an aspect of the present invention to achieve the above or another object, a method for manufacturing a superjunction (SJ) structure MOSFET, comprising: forming a substrate doped with an N-type dopant; Forming a drift layer on the substrate; Forming a trench in the substrate and the drift layer; Forming a filler by impacting the powder into the formed trench; And it provides a method of manufacturing a MOSFET, characterized in that it comprises the step of improving the crystallinity of the formed filler.

상기 필러의 결정성을 향상시키는 단계는, 열처리하는 단계를 포함할 수 있을 것이다.The step of improving the crystallinity of the filler may include a step of heat treatment.

상기 열처리하는 단계는, 1500 ~ 2000°C 온도 범위에서 이루어 질 수 있을 것이다.The heat treatment may be performed in a temperature range of 1500 to 2000°C.

열처리하는 단계는, 산화 방지를 위하여 질소(N2) 분위기에서 이루어 질 수 있을 것이다.The heat treatment step may be performed in a nitrogen (N 2 ) atmosphere to prevent oxidation.

본 발명에 따른 SiC MOSFET 제조방법의 효과에 대해 설명하면 다음과 같다.When explaining the effect of the SiC MOSFET manufacturing method according to the present invention as follows.

본 발명의 실시 예들 중 적어도 하나에 의하면, 상온에서도 빠르게 공정을 진행할 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, there is an advantage that the process can be rapidly performed even at room temperature.

또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 기존의 제조 방법 대비 상대적으로 저렴한 장비를 이용하여 제조가 가능하다는 장점이 있다. In addition, according to at least one of the embodiments of the present invention, there is an advantage that it can be manufactured using relatively inexpensive equipment compared to the conventional manufacturing method.

추가적으로, 본 발명의 실시 예들 중 적어도 하나에 의하면, 트렌치 내부에 형성된 필러의 결정성을 향상시켜, 균형적인 전계분포를 갖는 MOSFET을 제공할 수 있다는 장점이 있다.Additionally, according to at least one of the embodiments of the present invention, it is possible to provide a MOSFET having a balanced electric field distribution by improving the crystallinity of a filler formed inside the trench.

본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.Further scope of applicability of the present invention will become apparent from the following detailed description. However, various changes and modifications within the spirit and scope of the present invention may be clearly understood by those skilled in the art, and thus, it should be understood that specific embodiments such as detailed description and preferred embodiments of the present invention are given as examples only.

도 1은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다.
도 8은 본 발명의 일실시예에 따른 충진 단계를 수행하기 위한 에어로졸 데포지션 장치의 개념도를 도시하는 도면이다.
도 9는 본 발명의 일실시예에 따른 파우더의 크기(particle size)에 따른 성막 효율(deposition rate, r)의 그래프를 도시하는 도면이다.1 is a flowchart illustrating a MOSFET manufacturing method according to an embodiment of the present invention.
2 to 7 are views showing changes in a substrate according to a manufacturing method according to an embodiment of the present invention.
8 is a view showing a conceptual diagram of an aerosol deposition apparatus for performing a filling step according to an embodiment of the present invention.
9 is a view showing a graph of the deposition rate (deposition rate, r) according to the size of the powder (particle size) according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, exemplary embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar elements are assigned the same reference numbers regardless of the reference numerals, and overlapping descriptions thereof will be omitted. The suffixes "modules" and "parts" for components used in the following description are given or mixed only considering the ease of writing the specification, and do not have meanings or roles that are distinguished from each other. In addition, in describing the embodiments disclosed in this specification, detailed descriptions of related well-known technologies are omitted when it is determined that they may obscure the gist of the embodiments disclosed herein. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed in the specification is not limited by the accompanying drawings, and all modifications included in the spirit and technical scope of the present invention , It should be understood to include equivalents or substitutes.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When an element is said to be "connected" or "connected" to another component, it is understood that other components may be directly connected or connected to the other component, but other components may exist in the middle. It should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as “comprises” or “have” are intended to indicate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, and that one or more other features are present. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.

도 1은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.1 is a flowchart illustrating a MOSFET manufacturing method according to an embodiment of the present invention.

도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다. 이하, 도 1의 순서도와 함께 도 2 내지 도 7의 기판의 변화를 함께 참조하여 설명한다.2 to 7 are diagrams showing changes in a substrate according to a manufacturing method according to an embodiment of the present invention. Hereinafter, changes in the substrates of FIGS. 2 to 7 will be described with reference to the flowchart of FIG. 1.

도 2를 참조하면, 기판(201)이 제공되고 있으며(S101 단계), 기판 상에 드리프트층(202)이 형성(S102 단계)되고 있다. 이때, 기판(201)과 드리프트층(202)은 N 타입 도펀트(dopant)로 도핑될 수 있다.2, a substrate 201 is provided (step S101), and a drift layer 202 is formed on the substrate (step S102). At this time, the substrate 201 and the drift layer 202 may be doped with an N-type dopant.

드리프층을 형성하는 단계에서는, 예를 들면 질소(N)와 같은 불순물이 주입되어 형성된 N 타입 반도체 웨이퍼가 제공된다. 또한, 상기 제1도전형 드리프트층(202)은 질소(N)와 같은 불순물이 주입되어 형성된 N 타입 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(202)의 농도는 대략 1×1018 cm-3 정도이고, 두께는 대략 8 ~ 15 ㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.In the step of forming the drift layer, an N-type semiconductor wafer formed by implanting impurities such as nitrogen (N) is provided. Further, the first conductive type drift layer 202 may be an N type epitaxial layer formed by implanting impurities such as nitrogen (N). The concentration of the first conductive type drift layer 202 may be approximately 1×10 18 cm -3 and the thickness may be approximately 8 to 15 μm, but the present invention is not limited to the concentration and thickness.

이어서, S103 단계인 트렌치(trench)를 형성하는 단계로 진행할 수 있다. 예를 들어, 트렌치를 형성하기 위하여, 도 3에서와 같이 하드 마스크(301, hard mask)로 패터닝하고, 도 4에서와 같이 RIE(Reactive Ion Etching)을 이용하여 트렌치(401)를 에칭시킬 수 있다. 하지만, 이러한 트렌치 형성 방법에 한정되는 것은 아니다.Subsequently, the process may proceed to a step of forming a trench, which is a step S103. For example, in order to form a trench, the hard mask 301 may be patterned as shown in FIG. 3, and the trench 401 may be etched using RIE (Reactive Ion Etching) as shown in FIG. 4. . However, it is not limited to such a trench forming method.

이와 같이 형성된 트렌치(401)에, 도 5에서와 같이 파우더(501)를 채울(S104 단계, 파우더 충진) 수 있다.The thus formed trench 401 may be filled with powder 501 as shown in FIG. 5 (step S104, powder filling).

이때, 본 발명의 일실시예에서는, 파우더(501)는 상온에서 소정 속도 이상 가속된 상태(즉, 고속으로) 상기 기판에 충돌하도록 제안한다. 바람직하게, 이하에서 후술하겠지만, 충돌을 위한 파우더 수송 기체의 유량은 6 ~ 8 SLM(Standard liter per minute) 일 수 있다.At this time, in one embodiment of the present invention, the powder 501 is proposed to collide with the substrate in a state accelerated by a predetermined speed or more at room temperature (ie, at high speed). Preferably, as described below, the flow rate of the powder transport gas for collision may be 6 to 8 standard liter per minute (SLM).

고속으로 가속된 파우더(입자)가 트렌치가 형성된 기판에 충돌하게 되면, 도 6에서와 같이 트렌치 내부가 파우더를 형성하는 성분으로 성막(701, 또는 충진 filling)이 이루어질 수 있다.When the powder (particles) accelerated at a high speed collides against the substrate on which the trench is formed, a film formation (701, or filling filling) may be performed as a component in which the inside of the trench forms a powder as shown in FIG. 6.

본 발명의 일실시예에서, 상기 파우더는 도핑되지 않은 SiC(Undoped SiC) 입자일 수 있다.In one embodiment of the present invention, the powder may be undoped SiC (Undoped SiC) particles.

특히, 본 발명의 일실시예에서는, 상기 파우더의 크기가 100nm ~ 1000nm가 되도록 제안한다. 왜냐하면, 파우더의 크기가 너무 작을 경우 성막 속도나 효율이 낮아질 수 있으며, 파우더의 크기가 너무 클 경우에는 정상적으로 성막이 이루어질 수 없기 때문이다(도 9 참조).In particular, in one embodiment of the present invention, it is proposed that the size of the powder is 100nm ~ 1000nm. This is because, if the size of the powder is too small, the film formation speed or efficiency may be lowered, and when the size of the powder is too large, film formation cannot be normally performed (see FIG. 9 ).

한편, 본 발명의 일실시예에 따른 파우더 충진 단계(S104 단계)는, 에어로졸 데포지션(Aerosol Deposition) 방식을 이용하도록 제안한다. 왜냐하면, 효과적인 충돌 속도와 효과적인 파우더 크기를 형성하기 위해서는 에어로졸 데포지션 방식이 적합할 수 있기 때문이다.On the other hand, the powder filling step according to an embodiment of the present invention (step S104), it is proposed to use the aerosol deposition (Aerosol Deposition) method. This is because an aerosol deposition method may be suitable to form an effective collision speed and an effective powder size.

이하에서, 에어로졸 데포지션 방식을 이용하여 충진(성막) 단계를 수행하는 방식을 설명한다.Hereinafter, a method of performing a filling (film forming) step using an aerosol deposition method will be described.

도 8은 본 발명의 일실시예에 따른 충진 단계를 수행하기 위한 에어로졸 데포지션 장치의 개념도를 도시하는 도면이다.8 is a view showing a conceptual diagram of an aerosol deposition apparatus for performing a filling step according to an embodiment of the present invention.

먼저, 도 1에 도시한 바와 같이 본 발명의 일 실시예에 따른 에어로졸 분말 증착 장치는 챔버(1), 스테이지(13), 진공 펌프(12), 파우더(분말) 배출관(123), 에어로졸 챔버(2), 가스 실린더(22), 파우더 공급관(333), 운송가스 공급관(223), 노즐(310), 배출량 제어 밸브(311)를 포함할 수 있다.First, as shown in FIG. 1, the aerosol powder deposition apparatus according to an embodiment of the present invention includes a chamber 1, a stage 13, a vacuum pump 12, a powder (powder) discharge pipe 123, an aerosol chamber ( 2), may include a gas cylinder 22, a powder supply pipe 333, a transport gas supply pipe 223, a nozzle 310, an emission control valve 311.

챔버(1)는 증착이 이루어지는 공간을 제공하며, 진공 펌프와 연결되어 내부에 진공압이 작용할 수 있다.The chamber 1 provides a space in which deposition is performed, and is connected to a vacuum pump so that a vacuum pressure may act inside.

챔버(1) 내부에는 스테이지(13)가 배치되어 있다. 스테이지(13) 위에는 상술한 기판(201)이 위치하여, 고정될 수 있다.A stage 13 is arranged inside the chamber 1. The above-described substrate 201 is positioned on the stage 13 and can be fixed.

스테이지(3)는 구동부(도시하지 않음)와 연결되어, XYZ 방향의 3축으로 이동할 수 있으며, 스테이지의 이동은 구동부와 연결된 제어부(도시하지 않음)에 의해서 제어될 수 있다.The stage 3 is connected to a driving unit (not shown), and can move in three axes in the XYZ direction, and the movement of the stage can be controlled by a control unit (not shown) connected to the driving unit.

진공 펌프(12)는 세라믹 분말 배출관(123)을 통해 증착 챔버(1)와 연결될 수 있다. 진공펌프(12)는 챔버(1)를 진공 상태로 유지시킬 수 있다. 실질적으로 완벽한 진공은 불가능하므로, 예를 들어, 진공펌프(12)는 챔버(1)를 수 ~ 수십 torr 이하로 유지시킬 수 있다.The vacuum pump 12 may be connected to the deposition chamber 1 through a ceramic powder discharge pipe 123. The vacuum pump 12 may maintain the chamber 1 in a vacuum state. Since a substantially perfect vacuum is impossible, for example, the vacuum pump 12 can maintain the chamber 1 at several to several tens of torr or less.

한편, 챔버(1)는 에어로졸 챔버(2)와 연결되어 있으며, 에어로졸 챔버(2)에서 생성된 에어로졸 입자는 파우더 공급관(333)을 통해서 챔버(1)로 공급된다. 즉, 이와 같이 에어로졸화 된 입자는, 상술한 도핑되지 않은 SiC 파우더 입자로서, 약 100nm ~ 1000nm의 크기를 가진다.On the other hand, the chamber 1 is connected to the aerosol chamber 2, and the aerosol particles generated in the aerosol chamber 2 are supplied to the chamber 1 through the powder supply pipe 333. That is, the particles aerosolized as described above are undoped SiC powder particles as described above, and have a size of about 100 nm to 1000 nm.

공급되는 에어로졸 입자는 노즐(310)을 통해 가속되어 스테이지(13)에 고정되어 있는 기판(201)에 충돌한다. 이때 챔버(1)와 에어로졸 챔버(2) 사이의 압력 차이에 의해서 에어로졸 입자가 가속될 수 있을 것이다. 이때, 에어로졸 입자의 분사 속도는 세라믹 분말 공급관(333)의 단면적과 분사 노즐의 오리피스(orifice)에 따라서 변화될 수 있다. 가스공급유량, 오리피스 크기 및 모양, 증착 면적 등은 형성하고자 하는 코팅층에 따라서 선택될 수 있다.The supplied aerosol particles are accelerated through the nozzle 310 and collide with the substrate 201 fixed to the stage 13. At this time, the aerosol particles may be accelerated by a pressure difference between the chamber 1 and the aerosol chamber 2. At this time, the injection speed of the aerosol particles may be changed according to the cross-sectional area of the ceramic powder supply pipe 333 and the orifice of the injection nozzle. The gas supply flow rate, orifice size and shape, and deposition area can be selected according to the coating layer to be formed.

노즐(310)로 분사되는 에어로졸에 의해서 코팅층이 성막될 수 있다.The coating layer may be formed by an aerosol sprayed onto the nozzle 310.

본 발명에 따른 증착 장치를 통해서 코팅층을 형성하기 위해서는 먼저, 기판(201)을 스테이지(13) 위에 고정한다. 기판 위에 형성하고자 하는 코팅층의 면적 및 모양에 따라 스테이지(13)는 제어부를 통해서 XYZ축으로 설정에 따라 움직인다. 그리고, 배출량 제어 밸브(311)를 열어 노즐(31)을 통해서 에어로졸 입자를 기판(201) 상으로 공급(가속)하여 코팅층을 형성할 수 있다. In order to form a coating layer through the deposition apparatus according to the present invention, first, the substrate 201 is fixed on the stage 13. Depending on the area and shape of the coating layer to be formed on the substrate, the stage 13 moves according to the setting in the XYZ axis through the control unit. Then, the discharge control valve 311 is opened to supply (acceleration) the aerosol particles through the nozzle 31 onto the substrate 201 to form a coating layer.

도 9는 본 발명의 일실시예에 따른 파우더의 크기(particle size)에 따른 성막 효율(deposition rate, r)의 그래프를 도시하는 도면이다.9 is a view showing a graph of deposition rate (deposition rate, r) according to the size of the powder (particle size) according to an embodiment of the present invention.

성막 효율은, 단위 시간 1분 당 증착에 의해서 성막이 이루어지는 필름의 부피를 μm3 단위로 측정한 데이터를 의미한다.Film formation efficiency refers to data obtained by measuring the volume of a film formed by vapor deposition per unit time per minute in μm 3 units.

파우더의 크기가 매우 작을 경우에는 충돌 시 충분한 운동 에너지가 형성되지 못하여 성막이 거의 이루어지지 못하고 있다는 것을 확인할 수 있다(그래프 상에서 10 ~ 100 nm 구간).When the size of the powder is very small, it can be confirmed that the film formation is hardly achieved because sufficient kinetic energy is not formed during the collision (10 to 100 nm section on the graph).

또한, 파우더의 크기가 지나치게 클 경우, 성막에 충분한 운동에너지가 제공될 수는 있으나, 뒤에 충돌되는 파우더에 의해서 먼저 성막되어 있는 필름이 훼손되어, 성막 효율이 낮아지게 된다(1,000 ~ 10,000nm 구간의 데이터 참조). 이와 같이 일부 성막이 훼손됨에 따라서, 형성되는 필름 내부에 입자가 빼곡하게 채워지지 못하고 공동이 형성되는 단점 역시 존재한다.In addition, when the size of the powder is too large, sufficient kinetic energy may be provided to the film formation, but the film formed first is damaged by the powder that collides behind, and thus the film formation efficiency is lowered (in a range of 1,000 to 10,000 nm). Data). As such, as some of the film formation is damaged, there are also disadvantages in that the particles are not filled tightly inside the formed film and voids are formed.

특히, 이와 같은 파우더 크기에 따른 성막 효율은, 기판(Substrate)의 종류나 파우더 입자의 종류에 따라서도 크게 영향을 받게 된다. 왜냐하면 충격에 의해서 파티클이 부서지면서 증착되어야 하는데, 파티클의 경도나 기판의 경도에 따라서 그 적정한 크기가 달라지기 때문이다.In particular, the film forming efficiency according to the powder size is greatly affected by the type of substrate or the type of powder particles. This is because the particles must be deposited while being broken by impact, and the appropriate size varies depending on the hardness of the particles or the hardness of the substrate.

본 발명의 일실시예에서는, SiC 기판 상에 형성된 트렌치에 SiC 파우더 입자를 충돌시켜 성막을 시키는 경우, 가장 효과적으로 성막을 시키기 위한 파우더 입자의 크기는 100 ~ 1,000 nm를 제안하는 것이다.In one embodiment of the present invention, when SiC powder particles collide with a trench formed on a SiC substrate to form a film, the size of the powder particles for forming the film most effectively is 100 to 1,000 nm.

한편, 이와 같이 파우더(501)를 트렌치에 충돌시켜 충진하여 필러(pillar)를 형성하는 경우, 형성된 필러는 비정질(amorphous)나 Polycrystalline(다결정)의 비중이 높은 상태, 즉 필러 자체의 결정성이 낮은 상태인 것으로 확인된다.On the other hand, when forming the filler by colliding the powder 501 into the trench and filling it, the formed filler has a high specific gravity of amorphous or polycrystalline, that is, the crystallinity of the filler itself is low. It is confirmed that it is in a state.

이와 같이 트렌치에 형성되는 필러의 결정성이 낮은 경우에는, 차지 밸런싱(charge balancing)이 낮아질 수 밖에 없어서(즉, 전계 분포가 균일하지 못하여) 전체 MOSFET의 성능에 부정적인 영향을 줄 수 밖에 없다.In this case, when the crystallinity of the filler formed in the trench is low, charge balancing must be lowered (that is, the electric field distribution is not uniform), which inevitably negatively affects the performance of the entire MOSFET.

이에 따라 본 발명에서는, 이와 같은 파우더(501) 충진 방식을 통하여 형성된 필러의 결정성을 향상시킬 수 있는 과정(S105 단계)을 수행하도록 제안한다.Accordingly, in the present invention, it is proposed to perform a process (step S105) that can improve the crystallinity of the filler formed through such a powder 501 filling method.

필러의 결정성 향상 단계 - 후열처리 공정Step of improving the crystallinity of the filler-post heat treatment process

필러의 결정성을 향상시키기 위한 공정으로는, 후열 처리가 존재할 수 있다. 상술한 에어로졸 데포지션 방식(AD 방식)에 의하면 패킹 밀도(packing density)가 높은 필러를 형성시킬 수 있다는 장점이 있다. 이렇게 필러의 패킹 밀도가 높은 경우, 간단하게 열을 가해주는 방식으로도 결정성이 쉽게 향상된다.As a process for improving the crystallinity of the filler, a post-heat treatment may be present. According to the aerosol deposition method (AD method) described above, there is an advantage that a filler having a high packing density can be formed. When the packing density of the filler is high, crystallinity is easily improved by simply applying heat.

이를 위해서 본 발명의 일실시예에서는 약 1500 ~ 2000 °C 정도에서의 후열처리 공정을 진행하도록 제안한다. 이와 같은 후열처리 공정은, 상기 형성된 트렌치(401)의 면적이나 타공정과의 연관성을 고려하여 적정 온도가 조절될 수 있다.To this end, in one embodiment of the present invention, it is proposed to perform a post-heat treatment process at about 1500 ~ 2000 °C. In the post-heat treatment process, an appropriate temperature may be adjusted in consideration of an area of the formed trench 401 or a correlation with other processes.

특히, 본 발명의 일실시예에 따르면 이러한 후열 처리 공정은, 산화 방지를 위하여 질소 분위기(N2)에서 이루어질 수 있다.In particular, according to an embodiment of the present invention, such a post-heat treatment process may be performed in a nitrogen atmosphere (N 2 ) to prevent oxidation.

상술한 바와 같이, 에어로졸 데포지션 방식에 의하여 생성된 필러는 높은 밀도를 가질 수 있기 때문에, 비교적 적은 온도에서 결정성이 손쉽게 향상될 수 있다는 장점이 존재한다.As described above, since the filler produced by the aerosol deposition method can have a high density, there is an advantage that crystallinity can be easily improved at a relatively low temperature.

필러의 결정성 향상 단계 - 가압 공정Step of improving the crystallinity of the filler-pressurization process

상술한 후열 처리 공정과 별도로, 필러에 압력을 가하여 결정성을 향상시킬 수 있다.Apart from the post-heat treatment process described above, pressure can be applied to the filler to improve crystallinity.

이를 위해서 본 발명에서는, 트렌치(401)에 압력을 보다 집중시킬 수 있도록, 실리카 겔 입자(silica gel powder)를 이용하도록 제안한다.To this end, in the present invention, it is proposed to use silica gel powder (silica gel powder) so that the pressure can be more concentrated in the trench 401.

도 6을 참조하면, 파우더(501)에 의해서 충진이 이루어질 경우 트렌치(401)가 영역에 홈(702)이 형성된다. 왜냐하면, 비워져 있는 트렌치(401)를 채우기 위해서 파우더(501)들이 안쪽 먼저 채워지기 때문이다.Referring to FIG. 6, when filling is performed by the powder 501, the trench 401 is formed with a groove 702 in the region. This is because the powder 501 is first filled inward to fill the empty trench 401.

그 후 본 발명에서는, 상기 기판(201) 상에 실리카 겔 입자를 공급한다.Thereafter, in the present invention, silica gel particles are supplied onto the substrate 201.

이와 같이 홈(702)이 형성되어 있는 기판 상에 실리카 겔 입자들(801)를 올려질 경우, 홈(702)에 실리카 겔 입자들(801)이 먼저 채워지게 된다. 즉, 홈(702) 주위로 실리카 겔 입자들(801)이 밀집된다는 것이다.When the silica gel particles 801 are placed on the substrate on which the grooves 702 are formed, the silica gel particles 801 are first filled in the grooves 702. That is, the silica gel particles 801 are clustered around the groove 702.

그 후 본 발명에서는 상기 기판(201) 상에 압력을 공급한다.Thereafter, in the present invention, pressure is supplied on the substrate 201.

실리카 겔 입자들이 제공된 상태에서 위에서 아래 방향으로 향하는 압력을 가하게 될 경우, 실리카 겔 입자들(801)이 밀집되어 있는 홈(702)에 압력이 집중될 수 있을 것이다. 즉, 실리카 겔 입자들(801)이 모여 있는 트렌치(401)에 압력이 집중되도록, 가압할 수 있다는 의미이다.When pressure is applied from the top to the bottom in the state in which the silica gel particles are provided, the pressure may be concentrated in the groove 702 in which the silica gel particles 801 are concentrated. That is, it means that the pressure can be concentrated so that the pressure is concentrated in the trench 401 where the silica gel particles 801 are collected.

이와 같이 가해지는 압력에 의해서, 트렌치(401)에 형성된 필러(701)는 그 결정성이 향상될 수 있으며, 결정성 향상에 의해서 전계분포가 보다 균일해 지도록 기대할 수 있을 것이다.Due to the pressure applied in this way, the filler 701 formed in the trench 401 can be improved in crystallinity, and the electric field distribution can be expected to be more uniform by improving the crystallinity.

필러의 결정성을 향상시키기 위한 공정으로, 상기 후열 처리 및 가압 공정을 개별적으로 설명하였으나, 이와 같은 공정은 순서대로 수행될 수도 있으며, 동시에 수행되어 필러의 결정성을 향상시킬 수 있을 것이다.As a process for improving the crystallinity of the filler, the post-heat treatment and the pressurization process have been separately described, but these processes may be performed in order, and may be simultaneously performed to improve the crystallinity of the filler.

필러의 결정성을 향상시킨 후, 다시 도 1 순서도로 복귀하여 기판(201)의 상부를 평탄화 시키도록 에칭(etching)이 수행(S106 단계)될 수 있을 것이다.After improving the crystallinity of the filler, it may be etched again to return to the flow chart of FIG. 1 to planarize the upper portion of the substrate 201 (step S106).

이상으로 본 발명에 따른 SiC MOSFET 제조방법 및 이를 이용하여 제조된 MOSFET의 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.The SiC MOSFET manufacturing method according to the present invention and an embodiment of the MOSFET manufactured using the above are described above, but this is described as at least one embodiment, whereby the technical idea of the present invention and its configuration and operation are not limited. No, the scope of the technical idea of the present invention is not limited/limited by the drawings or the description referring to the drawings. In addition, the concepts and embodiments of the invention presented in the present invention may be used by a person having ordinary knowledge in the technical field to which the present invention pertains as a basis for modifying or designing with other structures in order to perform the same purpose of the present invention. The equivalent structure modified or changed by a person having ordinary knowledge in the technical field to which the present invention pertains is bound by the technical scope of the present invention described in the claims, and the scope or scope of the invention described in the claims Various changes, substitutions, and changes are possible without departing.

Claims (5)

SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서,
N 타입 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계;
상기 기판 상에 드리프트층을 형성하는 단계;
상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계;
파우더를 상기 형성된 트렌치에 충돌시켜 채워 필러(pillar)를 형성시키는 단계; 및
상기 형성된 필러의 결정성을 향상시키는 단계를 포함하는 것을 특징으로 하는,
MOSFET의 제조 방법.In the manufacturing method of the superjunction (SJ) structure MOSFET,
Forming a substrate doped with an N-type dopant;
Forming a drift layer on the substrate;
Forming a trench in the substrate and the drift layer;
Forming a filler by impacting the powder into the formed trench; And
Characterized in that it comprises the step of improving the crystallinity of the formed filler,
MOSFET manufacturing method. 제 1 항에 있어서, 상기 필러의 결정성을 향상시키는 단계는,
열처리하는 단계를 포함하는 것을 특징으로 하는,
MOSFET의 제조 방법.According to claim 1, The step of improving the crystallinity of the filler,
Characterized in that it comprises a step of heat treatment,
MOSFET manufacturing method. 제 2 항에 있어서, 상기 열처리하는 단계는,
1500 ~ 2000°C 온도 범위에서 이루어지는 것을 특징으로 하는,
MOSFET의 제조 방법.According to claim 2, The heat treatment step,
Characterized in that the temperature range of 1500 ~ 2000 °C,
MOSFET manufacturing method. 제 3 항에 있어서, 상기 열처리하는 단계는,
산화 방지를 위하여 질소(N2) 분위기에서 이루어지는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3, wherein the heat treatment step,
To prevent oxidation, characterized in that made in a nitrogen (N 2 ) atmosphere,
MOSFET manufacturing method. 제 1 항 내지 제 4항의 제조 방법에 의해서 제조된 MOSFET.A MOSFET manufactured by the method of claim 1.
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* Cited by examiner, † Cited by third party
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JP2547919B2 (en) * 1991-05-17 1996-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション Method for manufacturing compound semiconductor quantum device and product by the method
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