KR20200082495A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20200082495A
KR20200082495A KR1020180173126A KR20180173126A KR20200082495A KR 20200082495 A KR20200082495 A KR 20200082495A KR 1020180173126 A KR1020180173126 A KR 1020180173126A KR 20180173126 A KR20180173126 A KR 20180173126A KR 20200082495 A KR20200082495 A KR 20200082495A
Authority
KR
South Korea
Prior art keywords
sub
pixel
electrode
power line
layer
Prior art date
Application number
KR1020180173126A
Other languages
English (en)
Inventor
강석신
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180173126A priority Critical patent/KR20200082495A/ko
Priority to US16/546,743 priority patent/US10763309B2/en
Publication of KR20200082495A publication Critical patent/KR20200082495A/ko

Links

Images

Classifications

    • H01L27/3211—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • H01L27/3244—
    • H01L51/504—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H10K50/125—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers specially adapted for multicolour light emission, e.g. for emitting white light
    • H10K50/13—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers specially adapted for multicolour light emission, e.g. for emitting white light comprising stacked EL layers within one EL unit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/32—Stacked devices having two or more layers, each emitting at different wavelengths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 소비 전력을 감소시킬 수 있는 표시장치를 제공한다. 본 발명의 일 실시예에 따른 표시장치는 제1 서브 화소 및 제2 서브 화소를 구비한 기판, 기판 상에서 제1 서브 화소 및 제2 서브 화소 각각에 구비된 제1 전극, 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층, 제1 발광층 상에 구비된 제2 전극, 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층, 및 제2 발광층 상에 구비된 제3 전극을 포함한다. 제1 발광층 및 제2 전극은 제1 서브 화소 및 제2 서브 화소 중 제1 서브 화소에만 형성된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 영상을 표시하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마표시장치(PDP, Plasma Display Panel), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
최근에는 이와 같은 표시장치를 포함한 헤드 장착형 디스플레이(Head Mounted Display, HMD)가 개발되고 있다. 헤드 장착형 디스플레이(HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다.
이러한 헤드 장착형 디스플레이는 고해상도의 조밀한 화소 간격으로 인해 서브 화소 별로 상이한 색의 발광층을 정밀하게 패턴 형성하는데 어려움이 있다. 이를 해결하기 위하여, 헤드 장착형 디스플레이는 서로 상이한 색상의 광을 발광하는 복수의 스택들로 이루어진 백색 발광층을 공통층으로 형성하고, 서브 화소 별로 컬러필터를 배치하여 상이한 색을 구현할 수 있다. 이러한 경우, 헤드 장착형 디스플레이는 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않다는 장점이 있으나, 복수의 스택들로 인하여 전력이 많이 소비된다는 문제가 있다.
본 발명은 소비 전력을 감소시킬 수 있는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 표시장치는 제1 서브 화소 및 제2 서브 화소를 구비한 기판, 기판 상에서 제1 서브 화소 및 제2 서브 화소 각각에 구비된 제1 전극, 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층, 제1 발광층 상에 구비된 제2 전극, 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층, 및 제2 발광층 상에 구비된 제3 전극을 포함한다. 제1 발광층 및 제2 전극은 제1 서브 화소 및 제2 서브 화소 중 제1 서브 화소에만 형성된다.
본 발명의 다른 실시예에 따른 표시장치는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 구비한 기판, 기판 상에서 제1 서브 화소, 제2 서브 화소, 및 제3 서브 화소 각각에 구비된 제1 전극, 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층, 제1 발광층 상에 구비된 제2 전극, 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층, 및 제2 발광층 상에 구비된 제3 전극을 포함한다. 제1 발광층 및 제2 전극은 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소 중 제1 서브 화소와 상기 제3 서브 화소에만 형성된다.
본 발명에 따르면, 서브 화소들에 제1 발광층 및 제2 발광층을 마스크를 이용하지 않고 형성하고, 특히, 서브 화소들에 제2 발광층을 전면에 형성한다. 이에 따라, 본 발명은 마스크를 이용하여 서브 화소 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다. 즉, 본 발명은 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않으며, 조밀한 화소 간격을 가지는 고해상도의 표시장치에도 적용이 가능하다.
또한, 본 발명은 하나의 서브 화소에 제1 발광층 및 제2 발광층을 형성함에도 불구하고, 제1 발광층 및 제2 발광층 중 어느 하나만 발광시킬 수 있다. 이에 따라, 본 발명은 제1 발광층 및 제2 발광층을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.
또한, 본 발명은 가림 패턴을 이용하여 제2 전극이 서브 화소들 사이에서 단절되고, 서브 화소들 각각의 제2 전극이 제1 전원 라인 및 제2 전원 라인 중 어느 하나에 용이하게 접속될 수 있도록 한다. 본 발명은 별도의 마스크를 제작할 필요가 없으며, 가림 패턴을 제1 전극과 동시에 형성함으로써 별도의 공정이 추가되지 않는다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이다.
도 4는 도 3의 I-I의 일 예를 보여주는 단면도이다.
도 5은 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 6은 도 5의 변형된 예를 보여주는 평면도이다.
도 7은 도 4의 A 영역의 일 예를 보여주는 확대도이다.
도 8은 도 3의 II-II의 일 예를 보여주는 단면도이다.
도 9는 도 3의 III-III의 일 예를 보여주는 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이다.
도 11는 도 10의 Ⅳ-Ⅳ의 일 예를 보여주는 단면도이다.
도 12는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 13은 본 발명의 제3 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이다.
도 14는 도 13의 Ⅴ-Ⅴ의 일 예를 보여주는 단면도이다.
도 15는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 16은 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 흐름도이다.
도 17a 내지 도 17k는 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도들이다.
도 18a내지 도 18c는 본 발명의 또 다른 실시예에 따른 표시장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 표시패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(140), 연성필름(150), 회로보드(160), 및 타이밍 제어부(170)를 포함한다.
표시패널(110)은 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다.
제2 기판(112)과 마주보는 제1 기판(111)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 서브 화소들이 형성된다. 서브 화소들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다.
서브 화소들 각각은 박막 트랜지스터와 애노드 전극, 발광층, 및 캐소드 전극을 구비하는 발광소자를 포함할 수 있다. 서브 화소들 각각은 박막 트랜지스터를 이용하여 게이트 라인으로부터 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 발광소자에 소정의 전류를 공급한다. 이로 인하여 애노드 전극에 고전위 전압이 인가되고 캐소드 전극에 저전위 전압이 인가되면, 서브 화소들 각각의 발광층은 소정의 전류에 따라 소정의 밝기로 발광할 수 있다.
표시패널(110)은 서브 화소들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)에는 게이트 라인들, 데이터 라인들, 및 서브 화소들이 형성될 수 있다. 비표시 영역(NDA)에는 게이트 구동부 및 패드들이 형성될 수 있다.
게이트 구동부는 타이밍 제어부(170)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부는 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 부착될 수도 있다.
소스 드라이브 IC(140)는 타이밍 제어부(170)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(140)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(140)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(150)에 실장될 수 있다.
표시패널(110)의 비표시 영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(150)에는 패드들과 소스 드라이브 IC(140)를 연결하는 배선들, 패드들과 회로보드(160)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(150)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(150)의 배선들이 연결될 수 있다.
회로보드(160)는 연성필름(150)들에 부착될 수 있다. 회로보드(160)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(160)에는 타이밍 제어부(170)가 실장될 수 있다. 회로보드(160)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 제어부(170)는 회로보드(160)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력 받는다. 타이밍 제어부(170)는 타이밍 신호에 기초하여 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(140)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(170)는 게이트 제어신호를 게이트 구동부에 공급하고, 소스 제어신호를 소스 드라이브 IC(140)들에 공급한다.
제1 실시예
도 3은 본 발명의 제1 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 4는 도 3의 I-I의 일 예를 보여주는 단면도이다. 도 5은 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이고, 도 6은 도 5의 변형된 예를 보여주는 평면도이다. 도 7은 도 4의 A 영역의 일 예를 보여주는 확대도이다. 도 8은 도 3의 II-II의 일 예를 보여주는 단면도이고, 도 9는 도 3의 III-III의 일 예를 보여주는 단면도이다.
도 3 내지 도 9를 참조하면, 본 발명의 제1 실시예에 따른 표시 패널(110)은 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 연결 전극(241, 242, 360), 제2 절연막(260), 평탄화막(270), 가림 패턴(281, 282, 283), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322), 제2 전극(331, 332), 제2 발광층(340), 및 제3 전극(350)을 포함한다.
제1 기판(111)은 유리 또는 플라스틱으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 웨이퍼와 같은 반도체 물질로 이루어질 수도 있다. 제1 기판(111)은 투명한 재료로 이루어질 수도 있고 불투명한 재료로 이루어질 수도 있다.
제1 기판(111)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분된다. 제1 기판(111)의 표시 영역(DA)에는 제1 서브 화소(P1), 제2 서브 화소(P2), 및 제3 서브 화소(P3)가 구비될 수 있다. 제1 서브 화소(P1)는 적색 광을 방출하고, 제2 서브 화소(P2)는 녹색 광을 방출하고, 제3 서브 화소(P3)는 청색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 기판(111)의 표시 영역(DA)에는 백색(W)의 광을 발광하는 제4 서브 화소가 더 구비될 수 있다. 또한, 각각의 서브 화소(P1, P2, P3)의 배열 순서는 다양하게 변경될 수 있다.
본 발명의 제1 실시예에 따른 표시장치는 발광된 광이 하부쪽으로 방출되는 소위 하부 발광(bottom emission) 방식으로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 본 발명의 제1 실시예에 따른 표시장치가 하부 발광 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료가 이용될 수 있다. 한편, 본 발명의 제1 실시예에 따른 표시장치가 발광된 광이 상부쪽으로 방출되는 상부 발광(top emission) 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수도 있다.
제1 기판(111) 상에는 각종 신호 라인들, 박막 트랜지스터(230), 및 커패시터 등을 포함하는 회로 소자가 서브 화소(P1, P2, P3) 별로 구비된다. 신호 라인들은 게이트 라인, 데이터 라인, 전원 라인, 및 기준 라인을 포함하여 이루어질 수 있다.
박막 트랜지스터(230)는 게이트 라인에 게이트 신호가 입력되는 경우 데이터 라인의 데이터 전압에 따라 제1 전극(311, 312, 313)에 소정의 전압을 공급한다. 이러한 박막 트랜지스터(230)는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
제1 기판(111) 상에는 액티브층이 형성된다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 제1 기판(111)과 액티브층 사이에는 도 4에 도시된 바와 같이 액티브층으로 입사되는 외부광을 차단하기 위한 차광층(210)이 형성될 수 있다. 차광층(210)이 금속 물질로 형성되는 경우, 액티브층과 차광층(210) 사이에 제1 절연막(220)이 형성될 수 있다.
액티브층 상에는 게이트 절연막이 형성될 수 있다. 게이트 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막 상에는 게이트 전극이 형성될 수 있다. 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
게이트 전극 상에는 층간 절연막이 형성될 수 있다. 층간 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막 상에는 소스 전극과 드레인 전극이 형성될 수 있다. 소스 전극과 드레인 전극 각각은 게이트 절연막과 층간 절연막을 관통하는 콘택홀을 통해 액티브층에 접속될 수 있다. 소스 전극과 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
연결 전극(241, 242, 360)은 제1 기판(111) 상에 형성된다.
연결 전극(241, 242, 360)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)과 제3 전극(350)을 전기적으로 연결한다. 보다 구체적으로, 연결 전극(241, 242, 360)은 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 포함할 수 있다.
보조 전원 라인(360)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장 형성된다. 보조 전원 라인(360)은 도 8 및 도 9에 도시된 바와 같이 일부가 제1 절연막(220), 제2 절연막(260), 평탄화막(270)에 의하여 덮이지 않고 노출되고, 노출된 영역에서 제3 전극(350)과 접속할 수 있다.
이러한 보조 전원 라인(360)은 차광층(210)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 보조 전원 라인(360)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수도 있다.
제1 전원 라인(241)은 표시 영역(DA)에서 제1 서브 화소(P1)의 일 측에 배치되어, 제1 서브 화소(P1)의 제2 전극(331)과 접속한다. 도 4 내지 도 6에서는 제1 전원 라인(241)이 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제1 전원 라인(241)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치될 수도 있다.
제1 전원 라인(241)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 복수의 제1 서브 화소(P1)들은 제1 전원 라인(241)과 나란하게 제2 방향을 따라 배치될 수 있다. 이러한 경우, 제1 전원 라인(241)은 나란하게 배치된 복수의 제1 서브 화소(P1)들 모두의 제2 전극(331)과 접속하거나, 복수의 제1 서브 화소(P1)들 중 일부의 제2 전극(331)과 접속할 수 있다.
한편, 복수의 제1 서브 화소(P1)들은 제2 방향을 따라 복수의 제2 서브 화소(P2)들과 교대로 배치될 수도 있다. 이러한 경우, 제1 전원 라인(241)은 복수의 제1 서브 화소(P1)들 모두의 제2 전극(331)과 접속하거나, 복수의 제1 서브 화소(P1)들 중 일부의 제2 전극(331)과 접속할 수 있다. 또는 제1 전원 라인(241)은 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 모두의 제2 전극(331, 332)과 접속하거나, 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 중 일부의 제2 전극(331, 332)과 접속할 수 있다.
제1 전원 라인(241)은 일단이 보조 전원 라인(360)에 접속된다. 제1 전원 라인(241)은 도 8에 도시된 바와 같이 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.
이러한 제1 전원 라인(241)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.
상술한 바에 따라, 제1 서브 화소(P1)는 제1 전원 라인(241) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.
제2 전원 라인(242)은 표시 영역(DA)에서 제2 서브 화소(P2)의 일 측에 배치되어, 제2 서브 화소(P2)의 제2 전극(332)과 접속한다. 도 4 내지 도 6에서는 제2 전원 라인(242)이 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제2 전원 라인(242)은 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치될 수도 있다.
제2 전원 라인(242)은 표시 영역(DA)에 배치되고, 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 복수의 제2 서브 화소(P2)들은 제2 전원 라인(242)과 나란하게 제2 방향을 따라 배치될 수 있다. 이러한 경우, 제2 전원 라인(242)은 나란하게 배치된 복수의 제2 서브 화소(P2)들 모두의 제2 전극(332)과 접속하거나, 복수의 제2 서브 화소(P2)들 중 일부의 제2 전극(332)과 접속할 수 있다.
한편, 복수의 제2 서브 화소(P2)들은 제2 방향을 따라 복수의 제1 서브 화소(P1)들과 교대로 배치될 수도 있다. 이러한 경우, 제2 전원 라인(242)은 복수의 제2 서브 화소(P2)들 모두의 제2 전극(332)과 접속하거나, 복수의 제2 서브 화소(P2)들 중 일부의 제2 전극(332)과 접속할 수 있다. 또는 제2 전원 라인(242)은 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 모두의 제2 전극(331, 332)과 접속하거나, 복수의 제1 서브 화소(P1)들 및 복수의 제2 화소(P2)들 중 일부의 제2 전극(331, 332)과 접속할 수 있다
제2 전원 라인(242)은 일단이 보조 전원 라인(360)에 접속된다. 제2 전원 라인(242)은 도 8에 도시된 바와 같이 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.
이러한 제2 전원 라인(242)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.
상술한 바에 따라, 제2 서브 화소(P2)는 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.
제2 절연막(260)은 박막 트랜지스터(230), 및 연결 전극(241, 242, 360) 상에 형성되어 박막 트랜지스터(230)를 보호한다. 제2 절연막(260)은 박막 트랜지스터(230)를 덮는 동시에 연결 전극(241, 242, 360) 및 제1 절연막(220)의 일부를 노출시킨다.
보다 구체적으로, 제2 절연막(260)은 연결 전극(241, 242, 360) 및 제1 절연막(220)의 일부를 노출시키는 개구 영역(OA1, OA2, OA3, OA4)들을 포함한다.
제2 절연막(260)은 도 4에 도시된 바와 같이 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)를 포함할 수 있다. 제1 개구 영역(OA1)는 제1 전원 라인(241)을 따라 형성될 수 있다. 이때, 제1 개구 영역(OA1)는 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 하나 또는 복수개의 패턴으로 형성될 수 있다.
또한, 제2 절연막(260)은 도 4에 도시된 바와 같이 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2)를 포함할 수 있다. 제2 개구 영역(OA2)는 제2 전원 라인(242)을 따라 형성될 수 있다. 이때, 제2 개구 영역(OA2)는 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 하나 또는 복수개의 패턴으로 형성될 수 있다.
또한, 제2 절연막(260)은 도 4에 도시된 바와 같이 제1 절연막(220)의 일부를 노출시키는 제3 개구 영역(OA3)를 포함할 수 있다. 제3 개구 영역(OA3)은 표시 영역(DA)에서 제3 서브 화소(P3)의 일 측에 배치된다.
도 4 내지 도 7에서는 제3 개구 영역(OA3)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제3 개구 영역(OA3)은 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치될 수도 있다.
제3 개구 영역(OA3)는 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되어, 제1 전원 라인(241) 및 제2 전원 라인(242) 중 적어도 하나와 나란하게 배치될 수 있다.
이러한 제3 개구 영역(OA3)에는 제1 개구 영역(OA1) 및 제2 개구 영역(OA2)과 달리 제1 전원 라인(241) 및 제2 전원 라인(242)과 같은 금속 라인이 구비되지 않을 수 있다.
또한, 제2 절연막(260)은 도 8 및 도 9에 도시된 바와 같이 보조 전원 라인(360)의 일부를 노출시키는 제4 개구 영역(OA4)를 포함할 수 있다. 보조 전원 라인(360)은 제1 절연막(220)에 의하여 일부가 노출되어 있으며, 제4 개구 영역(OA4)는 노출된 보조 전원 라인(360) 상에 형성될 수 있다.
이러한 제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.
평탄화막(270)은 제2 절연막(260) 상에 형성되어 박막 트랜지스터(230)로 인한 단차를 평탄화시킨다. 이때, 평탄화막(270)은 제2 절연막(260)의 개구 영역(OA1, OA2, OA3, OA4)들 상에 형성되지 않는다. 이에 따라, 연결 전극(241, 242, 360) 및 제1 절연막(220)의 일부가 여전히 노출될 수 있다.
평탄화막(270)은 제2 절연막(260) 보다 작은 형성 면적을 가질 수 있다. 이로 인하여, 평탄화막(270)은 제2 절연막(260)의 일부를 노출시킬 수 있다. 이때, 제2 절연막(260)은 개구 영역(OA1, OA2, OA3, OA4)들과 인접한 영역에서 평탄화막(270)에 의하여 덮이지 않고 노출될 수 있다.
이러한 평탄화막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 전극(311, 312, 313)은 평탄화막(270) 상에서 서브 화소(P1, P2, P3) 별로 패턴 형성된다. 제1 서브 화소(P1)에 하나의 제1 전극(311)이 형성되고, 제2 서브 화소(P2)에 다른 하나의 제1 전극(312)이 형성되고, 제3 서브 화소(P3)에 또 다른 하나의 제1 전극(313)이 형성된다.
제1 전극(311, 312, 313)은 제2 절연막(260)과 평탄화막(270)을 관통하는 콘택홀(CH1, CH2, CH3)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속된다. 제1 서브 화소(P1)의 제1 전극(311)은 콘택홀(CH1)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속되어, 제1 고전위 전압이 인가된다. 제2 서브 화소(P2)의 제1 전극(312)은 콘택홀(CH2)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속되어, 제2 고전위 전압이 인가된다. 제3 서브 화소(P3)의 제1 전극(313)은 콘택홀(CH3)을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속되어, 제3 고전위 전압이 인가된다.
제1 전극(311, 312, 313)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(311, 312, 313)은 애노드 전극일 수 있다.
가림 패턴(281, 282, 283)은 제2 절연막(260) 상에서 제2 절연막(260)의 개구 영역(OA1, OA2, OA3)들의 일부를 가리도록 형성된다. 가림 패턴(281, 282, 283)은 제1 가림 패턴(281), 제2 가림 패턴(282) 및 제3 가림 패턴(283)을 포함한다.
제1 가림 패턴(281)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 돌출부(281a)를 포함한다. 이때, 제1 가림 패턴(281)의 돌출부(281a)는 제1 전원 라인(241)과 이격되어, 제1 전원 라인(241)과의 사이에 공간을 형성한다.
제1 가림 패턴(281)은 제1 개구 영역(OA1)를 사이에 두고 제1 서브 화소(P1)와 인접하게 배치된 서브 화소에 가깝게 형성된다.
예를 들어 설명하면, 제1 전원 라인(241)을 노출시키는 제1 개구 영역(OA1)는 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치될 수 있다. 이러한 경우, 제1 가림 패턴(281)은 돌출부(281a)가 제3 서브 화소(P3)에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 개구 영역(OA1) 중 제3 서브 화소(P3)에 가까운 일부 영역이 제1 가림 패턴(281)에 의하여 가려질 수 있다. 제1 전원 라인(241) 역시 제1 가림 패턴(281)에 의하여 가려질 수 있다. 한편, 제1 개구 영역(OA1) 중 제1 서브 화소(P1)에 가까운 나머지 영역은 여전히 제1 전원 라인(241)을 노출시킨다.
제1 가림 패턴(281)은 제1 개구 영역(OA1)과 마찬가지로 제1 전원 라인(241)을 따라 형성될 수 있다. 이때, 제1 가림 패턴(281)은 도 5에 도시된 바와 같이 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제1 가림 패턴(281)은 도 6에 도시된 바와 같이 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.
한편, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 도 4에 도시된 바와 같이, 제1 가림 패턴(281) 및 제1 전극(311, 312, 313)이 동일한 층에서 동일한 물질로 형성되는 경우, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.
제2 절연막(260)의 제1 개구 영역(OA1)이 제3 서브 화소(P3)와 제1 서브 화소(P1) 사이에 배치되는 경우, 제1 가림 패턴(281)은 제3 서브 화소(P3)의 제1 전극(313)과 서로 전기적으로 연결되지 않도록 제3 서브 화소(P3)의 제1 전극(313)과 이격 배치될 수 있다. 이때, 제1 가림 패턴(281)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 평탄화막(270) 상에도 형성될 수 있다.
표시장치는 상술한 바와 같이 제1 가림 패턴(281)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제1 가림 패턴(281)이 형성될 수 있다.
그러나 반드시 이에 한정되지 않으며, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제1 가림 패턴(281)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.
제2 가림 패턴(282)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제2 개구 영역(OA2)의 일부를 가리도록 돌출된 돌출부(282a)를 포함한다. 이때, 제2 가림 패턴(282)의 돌출부(282a)는 제2 전원 라인(242)과 이격되어, 제2 전원 라인(242)과의 사이에 공간을 형성한다.
제2 가림 패턴(282)은 제2 개구 영역(OA2)를 사이에 두고 제2 서브 화소(P2)와 인접하게 배치된 서브 화소에 가깝게 형성된다.
예를 들어 설명하면, 제2 전원 라인(242)을 노출시키는 제2 개구 영역(OA2)는 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치될 수 있다. 이러한 경우, 제2 가림 패턴(282)은 돌출부(282a)가 제1 서브 화소(P1)에서 제2 개구 영역(OA2)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제2 개구 영역(OA2) 중 제1 서브 화소(P1)에 가까운 일부 영역이 제2 가림 패턴(282)에 의하여 가려질 수 있다. 제2 전원 라인(242) 역시 제2 가림 패턴(282)에 의하여 가려질 수 있다. 한편, 제2 개구 영역(OA2) 중 제2 서브 화소(P2)에 가까운 나머지 영역은 여전히 제2 전원 라인(242)을 노출시킨다.
제2 가림 패턴(282)은 제2 개구 영역(OA2)과 마찬가지로 제2 전원 라인(242)을 따라 형성될 수 있다. 이때, 제2 가림 패턴(282)은 도 5에 도시된 바와 같이 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제2 가림 패턴(282)은 도 6에 도시된 바와 같이 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.
한편, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 도 4에 도시된 바와 같이, 제2 가림 패턴(282) 및 제1 전극(311, 312, 313)이 동일한 층에서 동일한 물질로 형성되는 경우, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.
제2 절연막(260)의 제2 개구 영역(OA2)이 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되는 경우, 제2 가림 패턴(282)은 제1 서브 화소(P1)의 제1 전극(311)과 서로 전기적으로 연결되지 않도록 제1 서브 화소(P1)의 제1 전극(311)과 이격 배치될 수 있다. 제2 가림 패턴(282)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 평탄화막(270) 상에도 형성될 수 있다.
표시장치는 상술한 바와 같이 제2 가림 패턴(282)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제2 가림 패턴(282)이 형성될 수 있다.
그러나 반드시 이에 한정되지 않으며, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제2 가림 패턴(282)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.
제3 가림 패턴(283)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제3 개구 영역(OA3)의 일부를 가리도록 돌출된 돌출부(283a)를 포함한다. 이때, 제3 가림 패턴(283)의 돌출부(283a)는 제1 절연막(220)과 이격되어, 제1 절연막(220)과의 사이에 공간을 형성한다.
제3 가림 패턴(283)은 제3 개구 영역(OA3)을 사이에 두고 제3 서브 화소(P3)와 인접하게 배치된 서브 화소에 가깝게 형성된다.
예를 들어 설명하면, 제1 절연막(220)을 노출시키는 제3 개구 영역(OA3)은 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치될 수 있다. 이러한 경우, 제3 가림 패턴(283)은 돌출부(283a)가 제2 서브 화소(P2)에서 제3 개구 영역(OA3)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제3 개구 영역(OA3) 중 제2 서브 화소(P2)에 가까운 일부 영역이 제3 가림 패턴(283)에 의하여 가려질 수 있다. 제1 절연막(220) 역시 제3 가림 패턴(283)에 의하여 가려질 수 있다. 한편, 제3 개구 영역(OA2) 중 제3 서브 화소(P3)에 가까운 나머지 영역은 여전히 제1 절연막(220)을 노출시킨다.
제3 가림 패턴(283)은 제3 개구 영역(OA3)과 마찬가지로 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되어, 제1 전원 라인(241) 및 제2 전원 라인(242) 중 적어도 하나와 나란하게 배치될 수 있다. 이때, 제3 가림 패턴(283)은 도 5에 도시된 바와 같이 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제3 가림 패턴(283)은 도 6에 도시된 바와 같이 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.
한편, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 도 4에 도시된 바와 같이, 제3 가림 패턴(283) 및 제1 전극(311, 312, 313)이 동일한 층에서 동일한 물질로 형성되는 경우, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.
제2 절연막(260)의 제3 개구 영역(OA3)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 경우, 제3 가림 패턴(283)은 제2 서브 화소(P2)의 제2 전극(312)과 서로 전기적으로 연결되지 않도록 제2 서브 화소(P2)의 제2 전극(312)과 이격 배치될 수 있다. 제3 가림 패턴(283)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260) 상에 형성될 수 있고, 평탄화막(270) 상에도 형성될 수 있다.
표시장치는 상술한 바와 같이 제3 가림 패턴(283)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제3 가림 패턴(283)이 형성될 수 있다.
그러나 반드시 이에 한정되지 않으며, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제3 가림 패턴(283)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.
뱅크(315)는 평탄화막(270) 상에서 제1 전극(311, 312, 313)의 끝단을 덮도록 형성될 수 있다. 그에 따라, 제1 전극(311, 312, 313)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 방지될 수 있다.
한편, 뱅크(315)는 제2 절연막(260)의 개구 영역(OA1, OA2, OA3, OA4)들 상에는 형성되지 않는다. 이에 따라, 연결 전극(241, 242, 360) 및 제1 절연막(220)의 일부가 여전히 노출될 수 있다.
또한, 뱅크(315)는 가림 패턴(281, 282, 283)들 상에도 형성될 수 있다. 이때, 뱅크(315)는 가림 패턴(281, 282, 283)들 각각의 돌출부(281a, 282a, 283a)가 덮이지 않고 노출될 수 있도록 형성될 수 있다.
뱅크(315)가 가림 패턴(281, 282, 283)들 각각의 돌출부(281a, 282a, 283a)를 덮도록 형성하게 되면, 서브 화소(P1, P2)들 각각의 제1 발광층(321, 322)이 단절되지 않고 서로 연결될 수 있다. 또한, 서브 화소(P1, P2)들 각각의 제2 전극(331, 332)이 단절되지 않고 서로 연결될 수 있다. 이에 따라, 제1 서브 화소(P1)의 제2 전극(331)이 제1 전원 라인(241)에 접속되지 못하고, 제2 서브 화소(P2)의 제2 전극(332)이 제2 전원 라인(242)에 접속되지 못하는 문제가 발생할 수 있다.
본 발명의 제1 실시예에 따른 표시장치는 이러한 문제가 발생하지 않도록 뱅크(315)가 가림 패턴(281, 282, 283)들 각각의 돌출부(281a, 282a, 283a)를 덮지 않고 노출시키도록 형성되어야 한다.
뱅크(315)는 복수의 서브 화소(P1, P2, P3) 각각에 발광 영역을 정의한다. 즉, 각각의 서브 화소(P1, P2, P3)에서 뱅크(315)가 형성되지 않고 노출된 제1 전극(311, 312, 313)의 노출 영역이 발광 영역이 된다. 뱅크(315)는 상대적으로 얇은 두께의 무기 절연막으로 이루어질 수 있지만, 상대적으로 두꺼운 두께의 유기 절연막으로 이루어질 수도 있다.
제1 발광층(321, 322)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 형성된다. 보다 구체적으로, 제1 발광층(321, 322)은 제1 서브 화소(P1)의 제1 전극(311) 및 제2 서브 화소(P2)의 제1 전극(312) 상에 형성되며, 제3 서브 화소(P3)의 제1 전극(313) 상에 형성되지 않는다. 제1 발광층(321, 322)은 뱅크(315) 상에 형성될 수 있다.
제1 발광층(321, 322)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 발광층(321, 322)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.
제1 발광층(321, 322)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.
제1 발광층(321, 322)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절된다. 보다 구체적으로, 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에는 제2 가림 패턴(282)이 구비되어 있다. 제1 발광층(321, 322)은 제2 가림 패턴(282)에 의하여 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제1 발광층(321, 322)을 제1 및 제2 서브 화소(P1, P2)에 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제1 발광층(321)은 도 4 및 도 7에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)와 제2 전원 라인(242) 간의 단차로 인하여 제2 가림 패턴(282)의 돌출부(282a) 상에서 끊어질 수 있다.
제2 서브 화소(P2)에 증착되는 제1 발광층(322)은 도 4 및 도 7에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)와 제2 전원 라인(242) 사이의 공간으로 유입되어, 제2 가림 패턴(282)의 돌출부(282a) 아래에 형성될 수 있다.
본 발명의 제1 실시예에 따른 표시장치는 제1 서브 화소(P1)의 제1 발광층(321)과 제2 서브 화소(P2)의 제1 발광층(322)이 서로 접하지 않고 단절되는 것이 바람직하다. 이로 인하여, 제1 발광층(321, 322) 상에 제2 전극(331, 332)을 증착하는 경우, 제2 서브 화소(P2)에 증착되는 제2 전극(332)이 제2 가림 패턴(282)의 돌출부(282a)와 제2 서브 화소(P2)의 제1 발광층(322) 사이로 유입될 수 있는 공간을 확보할 수 있다.
한편, 제1 서브 화소(P1)의 제1 발광층(321)은 제1 가림 패턴(281)의 돌출부(281a)과 제1 전원 라인(241) 사이의 공간으로 유입되어, 제1 가림 패턴(281)의 돌출부(281a) 아래에 형성될 수 있다. 이때, 제1 서브 화소(P1)의 제1 발광층(321)은 제1 가림 패턴(281)의 돌출부(281a)에 접하지 않는 것이 바람직하다. 이로 인하여, 제1 서브 화소(P1)의 제1 발광층(321) 상에 제2 전극(331)을 증착하는 경우, 제1 서브 화소(P1)에 증착되는 제2 전극(331)이 제1 가림 패턴(281)의 돌출부(281a)와 제1 서브 화소(P1)의 제1 발광층(321) 사이로 유입될 수 있는 공간을 확보할 수 있다.
제2 전극(331, 332)은 제1 서브 화소(P1) 및 제2 서브 화소(P2)에 형성된다. 보다 구체적으로, 제2 전극(331, 332)은 제1 서브 화소(P1)의 제1 발광층(321) 및 제2 서브 화소(P2)의 제1 발광층(322) 상에 형성되고, 제3 서브 화소(P3)에는 형성되지 않는다.
제2 전극(331, 332)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절된다. 보다 구체적으로, 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에는 제2 가림 패턴(282)이 구비되어 있다. 제2 전극(331, 332)은 제2 가림 패턴(282)에 의하여 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에서 단절될 수 있다. 제2 전극(331, 332)을 제1 및 제2 서브 화소(P1, P2)에 전면 증착하게 되면, 제1 서브 화소(P1)에 증착되는 제2 전극(331)은 도 4 및 도 7에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)와 제2 전원 라인(242) 간의 단차로 인하여 제2 가림 패턴(282)의 돌출부(282a) 상에서 끊어질 수 있다.
제2 서브 화소(P2)에 증착되는 제2 전극(332)은 도 4 및 도 7에 도시된 바와 같이 제2 가림 패턴(282)의 돌출부(282a)와 제1 발광층(322) 사이의 공간으로 유입되어, 제2 가림 패턴(282)의 돌출부(282a) 아래에 형성될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 제2 가림 패턴(282)의 돌출부(282a) 아래에서 제1 발광층(322) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제2 서브 화소(P2)의 제2 전극(332)은 제2 전원 라인(242)에 접속될 수 있다.
제2 서브 화소(P2)는 제2 전극(332)이 제2 전원 라인(242)에 접속되므로, 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결될 수 있다. 이로 인하여, 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 캐소드 전극일 수 있다.
도 4 및 도 7에서는 제1 서브 화소(P1)의 제2 전극(331)과 제2 서브 화소(P2)의 제2 전극(332)이 서로 접하지 않고 단절되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)은 모두 캐소드 전극으로서, 공통 전압이 인가될 수 있다. 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)은 서로 접하도록 형성되어 전기적으로 서로 연결될 수도 있다.
한편, 제1 서브 화소(P1)의 제2 전극(331)은 제1 가림 패턴(281)의 돌출부(281a)과 제1 전원 라인(241) 사이의 공간으로 유입되어, 제1 가림 패턴(281)의 돌출부(281a) 아래에 형성될 수 있다. 이때, 제1 서브 화소(P1)의 제2 전극(331)은 제1 가림 패턴(281)의 돌출부(281a) 아래에서 제1 발광층(321) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제1 서브 화소(P2)의 제2 전극(331)은 제1 전원 라인(241)에 접속될 수 있다.
제1 서브 화소(P1)는 제2 전극(331)이 제1 전원 라인(241)에 접속되므로, 제1 전원 라인(241) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결될 수 있다. 이로 인하여, 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제1 서브 화소(P1)의 제2 전극(331)은 캐소드 전극일 수 있다.
제2 전극(331, 332)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
제2 발광층(340)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)에 공통층으로 형성된다. 보다 구체적으로, 제2 발광층(340)은 제1 서브 화소(P1)의 제2 전극(331), 제2 서브 화소(P2)의 제2 전극(332) 및 제3 서브 화소(P3)의 제1 전극(313) 상에 형성된다.
제2 발광층(340)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제2 발광층(340)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.
제2 발광층(340)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.
다만, 제2 발광층(340)은 제1 발광층(321, 322)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(321, 322)이 제1 색의 광을 발광하는 발광층일 경우, 제2 발광층(340)은 제1 색과 다른 제2 색의 광을 발광하는 발광층일 수 있다. 예컨대, 제1 발광층(321, 322)은 황색 광을 발광하는 황색 발광층이고, 제2 발광층(340)은 청색 광을 발광하는 청색 발광층일 수 있다.
제2 발광층(340)은 제1 발광층(321, 322)과 달리 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이, 및 제3 서브 화소(P3) 및 제1 서브 화소(P1) 사이에서 서로 연결된다. 제2 발광층(340)은 가림 패턴(281, 282)들 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 가림 패턴(281, 282)들과 제2 전극(331, 332) 사이에 제2 발광층(340)이 채워지지 않은 공간에는 에어 갭(AG)이 형성될 수 있다.
한편, 제2 발광층(340)은 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에는 제3 가림 패턴(283)이 구비되어 있다. 제2 발광층(340)은 제3 가림 패턴(283)에 의하여 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제3 가림 패턴(283) 아래에는 제1 및 제2 가림 패턴(281, 282)과 달리 제1 및 제2 전원 라인(241, 242)이 형성되지 않는다. 또한, 제3 가림 패턴(283) 아래에는 제1 및 제2 가림 패턴(281, 282)과 달리 제1 발광층(321, 322) 및 제2 전극(331, 332)이 형성되지 않는다.
제3 가림 패턴(283)과 제1 절연막(220) 사이의 단차가 제1 가림 패턴(281)과 제2 전극(331) 사이의 단차 또는 제2 가림 패턴(282)과 제2 전극(332) 사이의 단차 보다 크다. 이로 인하여, 제2 발광층(340)을 제1, 제2 및 제3 서브 화소(P1, P2, P3)에 전면 증착하게 되면, 제2 발광층(340)은 제1 및 제2 가림 패턴(281, 282)들 사이의 공간을 일부 채우면서 형성되어, 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 서로 연결된다. 반면, 제2 발광층(340)은 제3 가림 패턴(283)과 제1 절연막(220) 사이의 큰 단차로 인하여 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제2 발광층(340)은 제3 가림 패턴(283)의 돌출부(283a)와 제1 절연막(220) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다.
제3 전극(350)은 제1 서브 화소(P1), 제2 서브 화소(P2) 및 제3 서브 화소(P3)에 공통층으로 형성된다. 제3 전극(350)은 제1, 제2 및 제3 서브 화소(P1, P2, P3) 각각의 제2 발광층(340) 상에 형성된다.
제3 전극(350)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이, 및 제3 서브 화소(P3) 및 제1 서브 화소(P1) 사이에서 서로 연결된다. 반면, 제3 전극(350)은 제3 가림 패턴(283)과 제1 절연막(220) 사이의 큰 단차로 인하여 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절될 수 있다. 이때, 제3 전극(350)은 제3 가림 패턴(283)의 돌출부(283a)와 제2 발광층(340) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다. 이때, 제3 서브 화소(P3)의 제3 전극(350)은 제3 가림 패턴(283)의 돌출부(283a) 아래에서 제2 발광층(340) 보다 넓은 면적으로 증착될 수 있다.
제3 전극(350)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이러한 제3 전극(350)은 캐소드 전극일 수 있다.
본 발명의 제1 실시예에 따른 표시장치는 제1 및 제2 서브 화소(P1, P2)에서 제1 발광층(321, 322)만 발광하고, 제3 서브 화소(P3)에서 제2 발광층(340)만 발광하는 것을 특징으로 한다.
보다 구체적으로, 제1 서브 화소(P1)는 제1 발광층(321)이 발광한다. 제1 서브 화소(P1)는 제2 전극(331)이 제1 전원 라인(241)에 접속되므로, 제1 전원 라인(241) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결된다. 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가된다. 이에 따라, 제1 서브 화소(P1)는 제2 전극(331)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않는다.
한편, 제1 서브 화소(P1)는 제1 전극(311)에 제1 고전위 전압이 인가되고, 제2 전극(331)에 저전위 전압이 인가되면, 제1 전극(311)과 제2 전극(331) 사이에 구비된 제1 발광층(321)이 소정의 전류에 따라 소정의 밝기로 발광한다.
제2 서브 화소(P2)는 제1 발광층(322)이 발광한다. 제2 서브 화소(P2)는 제2 전극(332)이 제2 전원 라인(242)에 접속되므로, 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결된다. 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가된다. 이에 따라, 제2 서브 화소(P2)는 제2 전극(332)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않는다.
한편, 제2 서브 화소(P2)는 제1 전극(312)에 제2 고전위 전압이 인가되고, 제2 전극(332)에 저전위 전압이 인가되면, 제1 전극(312)과 제2 전극(332) 사이에 구비된 제1 발광층(322)이 소정의 전류에 따라 소정의 밝기로 발광한다.
제1 서브 화소(P1) 및 제2 서브 화소(P2)는 둘다 제1 발광층(321, 322)에서 동일한 색의 광이 발광된다. 본 발명의 제1 실시예에 따른 표시장치는 제1 서브 화소(P1)와 제2 서브 화소(P2)에서 서로 다른 색의 광이 방출되도록 하기 위하여 컬러필터(미도시)가 더 구비될 수 있다.
컬러필터(미도시)는 제1 서브 화소(P1)에 대응되도록 배치된 제1 컬러필터와 제2 서브 화소(P2)에 대응되도록 배치된 제2 컬러필터를 포함할 수 있다. 제1 컬러필터와 제2 컬러필터는 서로 다른 색의 광을 투과시킬 수 있다.
예컨대, 제1 발광층(321, 322)은 황색 광을 발광하는 황색 발광층일 수 있다. 제1 컬러필터는 적색 광을 투과시키는 적색 컬러필터일 수 있으며, 제2 컬러필터는 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 이에 따라, 제1 서브 화소(P1)는 적색 광을 방출하고, 제2 서브 화소(P2)는 녹색 광을 방출할 수 있다.
이러한 컬러필터는 표시장치(100)의 발광 방식에 따라 제1 전극(311, 312) 아래에 또는 제3 전극(350) 위에 배치될 수 있다. 표시장치(100)가 하부 발광 방식인 경우, 컬러필터는 제1 전극(311, 312) 하에 구비될 수 있다. 표시장치(100)가 상부 발광 방식인 경우, 컬러필터는 제3 전극(350) 상에 구비될 수 있다.
제3 서브 화소(P3)는 제2 발광층(340)이 발광한다. 제3 서브 화소(P3)는 제1 발광층 및 제2 전극이 형성되지 않는다. 제3 서브 화소(P3)는 제1 전극(313)에 제3 고전위 전압이 인가되고, 제3 전극(350)에 저전위 전압이 인가되면, 제1 전극(313)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 소정의 전류에 따라 소정의 밝기로 발광한다.
예컨대, 제3 서브 화소(P3)는 청색 광을 발광하는 청색 발광층일 수 있다. 이러한 경우, 표시장치(100)는 제3 서브 화소(P3)에 대응되는 위치에 별도의 컬러필터를 구비하지 않고, 청색 서브 화소를 구현할 수 있다.
상술한 바와 같이, 본 발명의 제1 실시예에 따른 표시장치(100)는 제1 서브 화소(P1) 및 제2 서브 화소(P2)에서 제1 발광층(321, 322)만 발광시키고, 제3 서브 화소(P3)에서 제2 발광층(340)만 발광시킬 수 있다. 이로 인하여, 본 발명의 제1 실시예에 따른 표시장치(100)는 모든 서브 화소에서 제1 발광층(321, 322) 및 제2 발광층(340)을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.
또한, 본 발명의 제1 실시예에 따른 표시장치(100)는 서브 화소(P1, P2, P3)들에 제2 발광층(340)을 마스크 없이 전면에 형성한다. 이에 따라, 본 발명의 제1 실시예에 따른 표시장치(100)는 마스크를 이용하여 서브 화소(P1, P2, P3) 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다.
또한, 본 발명의 제1 실시예에 따른 표시장치(100)는 가림 패턴(281, 282, 283)을 이용하여 제2 전극(331, 332)이 서브 화소(P1, P2, P3)들 사이에서 단절될 수 있도록 한다. 본 발명의 제1 실시예에 따른 표시장치(100)는 가림 패턴(281, 282, 283)을 형성하고 제3 서브 화소(P3)에 포토 레지스트 패턴을 형성한다. 제1 발광층(321, 322) 및 제2 전극(331, 332)은 가림 패턴(281, 282, 283)에 의하여 서브 화소(P1, P2, P3)들 사이에서 단절된다. 특히, 제2 전극(331, 332)은 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a) 아래에서 제1 전원 라인(241) 및 제2 전원 라인(242) 중 어느 하나에 접속된다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 표시장치(100)는 제2 전극(331, 332)이 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절되고, 제2 발광층(340)이 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절되지 않고 연결될 수 있도록 제2 절연막(260)의 두께(T1)가 설계될 수 있다. 이때, 제2 절연막(260)의 두께(T1)는 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)와 제1 전원 라인(241) 및 제2 전원 라인(242) 중 어느 하나 간의 이격 거리에 상응할 수 있다.
제2 절연막(260)의 두께(T1)는 제1 발광층(321, 322)의 두께(T3)와 제2 전극(331, 332)의 두께(T2)를 합한 것 보다 크게 설계될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따른 표시장치(100)는 제2 전극(331, 332)이 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 서로 연결되는 것을 방지할 수 있다.
제2 절연막(260)의 두께(T1)는 제1 발광층(321, 322)의 두께(T3), 제2 전극(331, 332)의 두께(T2), 및 제2 발광층(340)의 두께(T4)를 합한 것 보다 작게 설계될 수 있다. 이에 따라, 본 발명의 제1 실시예에 따른 표시장치(100)는 제2 발광층(340)이 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절되는 것을 방지할 수 있다.
한편, 본 발명의 제1 실시예에 따른 표시장치(100)는 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)의 길이(L1)가 적절하게 설계될 수 있다. 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)의 길이(L1)가 너무 길어지면 무게로 인하여 아래로 쳐질 수 있다. 이러한 경우, 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a) 아래에 제1 발광층(321, 322)과 제2 전극(331, 332)이 형성되기에 충분한 공간이 확보되지 않을 수 있다.
한편, 가림 패턴(281, 282, 283)의 돌출부(281a, 282a, 283a)의 길이(L1)가 너무 짧아지면, 제2 전극(331, 332)과 제1 전원 라인(241) 및 제2 전원 라인(242) 중 어느 하나와의 접촉 면적이 줄어들 수 있다. 이러한 경우, 제2 전극(331, 332)과 제1 전원 라인(241) 및 제2 전원 라인(242) 중 어느 하나 간에 저항이 커질 수 있다.
제2 실시예
도 10은 본 발명의 제2 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 11는 도 10의 Ⅳ-Ⅳ의 일 예를 보여주는 단면도이고, 도 12는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 10 내지 도 12를 참조하면, 본 발명의 제2 실시예에 따른 표시 패널(110)은 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 연결 전극(241, 242, 243, 360), 제2 절연막(260), 평탄화막(270), 가림 패턴(281, 282, 283), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322), 제2 전극(331, 332), 제2 발광층(340), 및 제3 전극(350)을 포함한다.
본 발명의 제2 실시예에 따른 표시 패널(110)은 연결 전극이 제3 전원 라인(243)을 더 포함한다는 점에서 도 3 내지 도 9에 도시된 본 발명의 제1 실시에에 따른 표시 패널(110)과 차이가 있다. 이에 따라, 본 발명의 제2 실시예에 따른 표시 패널(110)은 연결 전극(241, 242, 243, 360) 및 가림 패턴(281, 282, 283)을 제외한 구성들이 도 3 내지 도 9에 도시된 본 발명의 제1 실시에에 따른 표시 패널(110)의 구성들과 실질적으로 동일하다. 이하에서는 본 발명의 제2 실시예에 따른 표시 패널(110)의 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 제2 절연막(260), 평탄화막(270), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322), 제2 전극(331, 332), 제2 발광층(340), 및 제3 전극(350)에 대한 구체적인 설명은 생략하도록 한다.
연결 전극(241, 242, 243, 360)은 제1 기판(111) 상에 형성된다.
연결 전극(241, 242, 243, 360)은 제1 전원 라인(241), 제2 전원 라인(242), 제3 전원 라인(243) 및 보조 전원 라인(360)을 포함할 수 있다. 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)은 도 3 내지 도 9에 설명된 본 발명의 제1 실시에에 따른 표시 패널(110)의 구성들과 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
제3 전원 라인(243)은 표시 영역(DA)에서 제3 서브 화소(P3)의 일 측에 배치되어, 제3 서브 화소(P3)의 제3 전극(350)과 접속한다. 도 11 및 도 12에서는 제3 전원 라인(243)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 것으로 도시하고 있으나, 반드시 이에 한정되지 않는다. 제3 전원 라인(243)은 제1 서브 화소(P1)와 제3 서브 화소(P3) 사이에 배치될 수도 있다.
제3 전원 라인(243)은 표시 영역(DA)에 배치되고, 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 복수의 제3 서브 화소(P3)들은 제3 전원 라인(243)과 나란하게 제2 방향을 따라 배치될 수 있다. 이러한 경우, 제3 전원 라인(243)은 나란하게 배치된 복수의 제3 서브 화소(P3)들 모두의 제3 전극(333)과 접속하거나, 복수의 제3 서브 화소(P3)들 중 일부의 제3 전극(333)과 접속할 수 있다.
제3 전원 라인(243)은 일단이 보조 전원 라인(360)에 접속된다. 제3 전원 라인(243)은 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.
상술한 바에 따라, 제3 서브 화소(P3)는 제3 전원 라인(243) 및 보조 전원 라인(360)을 통하여 제3 전극(350)에 저전위 전압이 인가될 수 있다. 본 발명의 제2 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에서 제2 방향으로 연장된 제3 전원 라인(243)을 통하여 제3 전극(350)에 저전위 전압이 인가될 수 있다. 이를 통해, 제2 방향을 따라 배열된 복수의 제3 서브 화소(P3)들의 제3 전극(250)에서 전압이 강하되는 것을 줄일 수 있다.
이러한 제3 전원 라인(243)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.
제2 절연막(260)은 박막 트랜지스터(230), 및 연결 전극(241, 242, 243, 360) 상에 형성되어 박막 트랜지스터(230)를 보호한다. 제2 절연막(260)은 박막 트랜지스터(230)를 덮는 동시에 연결 전극(241, 242, 243, 360) 및 제1 절연막(220)의 일부를 노출시킨다.
보다 구체적으로, 제2 절연막(260)은 연결 전극(241, 242, 360) 및 제1 절연막(220)의 일부를 노출시키는 개구 영역(OA1, OA2, OA3, OA4)들을 포함한다.
제1, 제2 및 제4 개구 영역(OA1, OA2, OA4)은 도 3 내지 도 9에 설명된 본 발명의 제1 실시에에 따른 표시 패널(110)의 구성들과 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
제2 절연막(260)은 도 11에 도시된 바와 같이 제3 전원 라인(243)을 노출시키는 제3 개구 영역(OA3)를 포함할 수 있다. 제3 개구 영역(OA3)은 제3 전원 라인(243)을 따라 형성될 수 있다. 이때, 제3 개구 영역(OA3)은 하나의 제3 전원 라인(243) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 하나 또는 복수개의 패턴으로 형성될 수 있다.
이러한 제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.
가림 패턴(281, 282, 283)은 제2 절연막(260) 상에서 제2 절연막(260)의 개구 영역(OA1, OA2, OA3)들의 일부를 가리도록 형성된다. 가림 패턴(281, 282, 283)은 제1 가림 패턴(281), 제2 가림 패턴(282) 및 제3 가림 패턴(283)을 포함한다.
제1 및 제2 가림 패턴(281, 282)은 도 3 내지 도 9에 설명된 본 발명의 제1 실시에에 따른 표시 패널(110)의 구성들과 실질적으로 동일하므로, 이에 대한 설명은 생략하도록 한다.
제3 가림 패턴(283)은 평탄화막(270)에 덮이지 않고 노출된 제2 절연막(260) 상에 형성되고, 제3 개구 영역(OA3)의 일부를 가리도록 돌출된 돌출부(283a)를 포함한다. 이때, 제3 가림 패턴(283)의 돌출부(283a)는 제1 절연막(220)과 이격되어, 제3 전원 라인(243)과의 사이에 공간을 형성한다.
제3 가림 패턴(283)은 제3 개구 영역(OA3)을 사이에 두고 제3 서브 화소(P3)와 인접하게 배치된 서브 화소에 가깝게 형성된다.
예를 들어 설명하면, 제3 전원 라인(243)을 노출시키는 제3 개구 영역(OA3)은 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치될 수 있다. 이러한 경우, 제3 가림 패턴(283)은 돌출부(283a)가 제2 서브 화소(P2)에서 제3 개구 영역(OA3)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제3 개구 영역(OA3) 중 제2 서브 화소(P2)에 가까운 일부 영역이 제3 가림 패턴(283)에 의하여 가려질 수 있다. 제3 전원 라인(243) 역시 제3 가림 패턴(283)에 의하여 가려질 수 있다. 한편, 제3 개구 영역(OA2) 중 제3 서브 화소(P3)에 가까운 나머지 영역은 여전히 제3 전원 라인(243)을 노출시킨다.
제3 가림 패턴(283)은 제3 개구 영역(OA3)과 마찬가지로 제3 전원 라인(243)을 따라 형성될 수 있다. 이때, 제3 가림 패턴(283)은 도 12에 도시된 바와 같이 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제3 가림 패턴(283)은 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.
한편, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 도 11에 도시된 바와 같이, 제3 가림 패턴(283) 및 제1 전극(311, 312, 313)이 동일한 층에서 동일한 물질로 형성되는 경우, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 이격 형성될 수 있다.
제2 절연막(260)의 제3 개구 영역(OA3)이 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치되는 경우, 제3 가림 패턴(283)은 제2 서브 화소(P2)의 제2 전극(312)과 서로 전기적으로 연결되지 않도록 제2 서브 화소(P2)의 제2 전극(312)과 이격 배치될 수 있다. 제3 가림 패턴(283)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260) 상에 형성될 수 있고, 평탄화막(270) 상에도 형성될 수 있다.
표시장치는 상술한 바와 같이 제3 가림 패턴(283)을 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 제3 가림 패턴(283)이 형성될 수 있다.
그러나 반드시 이에 한정되지 않으며, 제3 가림 패턴(283)은 제1 전극(311, 312, 313)과 다른 층에 형성될 수도 있다. 제3 가림 패턴(283)은 제2 절연막(260)과 평탄화막(270) 사이에 형성될 수 있다.
본 발명의 제2 실시예에 따른 표시장치(100)는 본 발명의 제1 실시예에 따른 표시장치(100)와 달리 제3 서브 화소(P3)의 제2 발광층(340)이 제3 가림 패턴(283)의 돌출부(283a)와 제3 전원 라인(243) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래, 그리고 제3 전원 라인(243) 상에 형성될 수 있다.
또한, 본 발명의 제2 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)의 제3 전극(350)이 제3 가림 패턴(283)의 돌출부(283a)와 제2 발광층(340) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다. 이때, 본 발명의 제2 실시예에 따른 표시장치(100)는 본 발명의 제1 실시예에 따른 표시장치(100)와 달리 제3 서브 화소(P3)의 제3 전극(350)이 제3 가림 패턴(283)의 돌출부(283a) 아래에서 제2 발광층(340) 보다 넓은 면적으로 증착되어, 제3 전원 라인(243)에 접속될 수 있다.
제3 서브 화소(P3)는 제3 전극(350)이 제3 전원 라인(243)에 접속되므로, 제3 전원 라인(243) 및 보조 전원 라인(360)을 통하여 제3 전극(350)에 저전위 전압이 인가될 수 있다.
제3 실시예
도 13은 본 발명의 제3 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 14는 도 13의 Ⅴ-Ⅴ의 일 예를 보여주는 단면도이고, 도 15는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 일 예를 개략적으로 보여주는 평면도이다.
도 13 내지 도 15를 참조하면, 본 발명의 제3 실시예에 따른 표시 패널(110)은 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 연결 전극(241, 242, 360), 제2 절연막(260), 평탄화막(270), 가림 패턴(281, 282, 283), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322), 제2 전극(331, 332), 제2 발광층(340), 및 제3 전극(350)을 포함한다.
본 발명의 제3 실시예에 따른 표시 패널(110)은 연결 전극의 제1 전원 라인(241) 및 제2 전원 라인(242)이 일체로 형성된다는 점에서 도 3 내지 도 9에 도시된 본 발명의 제1 실시에에 따른 표시 패널(110)과 차이가 있다. 이에 따라, 본 발명의 제3 실시예에 따른 표시 패널(110)은 연결 전극(241, 242, 360) 및 가림 패턴(281, 282, 283)을 제외한 구성들이 도 3 내지 도 9에 도시된 본 발명의 제1 실시에에 따른 표시 패널(110)의 구성들과 실질적으로 동일하다. 이하에서는 본 발명의 제3 실시예에 따른 표시 패널(110)의 제1 기판(111), 차광층(210), 제1 절연막(220), 구동 박막 트랜지스터(230), 제2 절연막(260), 평탄화막(270), 제1 전극(311, 312, 313), 뱅크(315), 제1 발광층(321, 322), 제2 전극(331, 332), 제2 발광층(340), 및 제3 전극(350)에 대한 구체적인 설명은 생략하도록 한다.
연결 전극(241, 242, 360)은 제1 기판(111) 상에 형성된다.
연결 전극(241, 242, 360)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 각각의 제2 전극(331, 332)과 제3 전극(350)을 전기적으로 연결한다. 보다 구체적으로, 연결 전극(241, 242, 360)은 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 포함할 수 있다.
보조 전원 라인(360)은 비표시 영역(NDA)에서 제1 방향(X축 방향)으로 연장 형성된다. 보조 전원 라인(360)은 일부가 제1 절연막(220), 제2 절연막(260), 평탄화막(270)에 의하여 덮이지 않고 노출되고, 노출된 영역에서 제3 전극(350)과 접속할 수 있다.
제1 전원 라인(241)은 표시 영역(DA)에서 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되어, 제1 서브 화소(P1)의 제2 전극(331)에 접속된다. 제2 전원 라인(242)은 표시 영역(DA)에서 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 배치되어, 제2 서브 화소(P2)의 제2 전극(332)에 접속된다. 이때, 본 발명의 제3 실시예에 따른 표시장치(100)는 제1 전원 라인(241) 및 제2 전원 라인(242)이 일체로 형성되는 것을 특징으로 한다.
제1 전원 라인(241) 및 제2 전원 라인(242)은 표시 영역(DA)에서 제2 방향(Y축 방향)으로 연장 형성될 수 있다. 제1 전원 라인(241) 및 제2 전원 라인(242)은 일단이 보조 전원 라인(360)에 접속된다. 이때, 제1 전원 라인(241) 및 제2 전원 라인(242)은 콘택홀을 통해 보조 전원 라인(360)에 접속될 수 있으나, 반드시 이에 한정되지는 않는다.
이러한 제1 전원 라인(241) 및 제2 전원 라인(242)은 박막 트랜지스터(230)의 액티브층, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.
상술한 바에 따라, 제1 서브 화소(P1)는 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(331)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(P1)의 제2 전극(331)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.
제2 서브 화소(P2)는 제1 전원 라인(241), 제2 전원 라인(242) 및 보조 전원 라인(360)을 통하여 제2 전극(332)과 제3 전극(350)이 전기적으로 연결된다. 즉, 제3 전극(350)에 저전위 전압이 인가되면, 제2 서브 화소(P2)의 제2 전극(332)은 제3 전극(350)과 동일한 저전위 전압이 인가된다.
가림 패턴(281, 282, 283)은 제2 절연막(260) 상에서 제2 절연막(260)의 개구 영역(OA1, OA2, OA3)들의 일부를 가리도록 형성된다. 가림 패턴(281, 282, 283)은 제1 가림 패턴(281), 제2 가림 패턴(282) 및 제3 가림 패턴(283)을 포함한다.
제1 가림 패턴(281)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 구비된다. 특히, 제1 가림 패턴(281)은 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)과 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2) 사이에 형성된 제2 절연막(260) 상에 형성된다.
제1 가림 패턴(281)은 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 돌출부(281a)를 포함한다. 이때, 제1 가림 패턴(281)의 돌출부(281a)는 제1 전원 라인(241)과 이격되어, 제1 전원 라인(241)과의 사이에 공간을 형성한다.
제1 가림 패턴(281)은 돌출부(281a)가 제2 서브 화소(P2)에서 제1 서브 화소(P1)를 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 개구 영역(OA1) 중 제2 서브 화소(P2)에 인접한 일부 영역이 제1 가림 패턴(281)에 의하여 가려지고, 제1 전원 라인(241) 역시 제1 가림 패턴(281)에 의하여 가려진다. 제1 개구 영역(OA1) 중 제1 서브 화소(P1)에 인접한 나머지 영역은 여전히 제1 전원 라인(241)을 노출시킨다.
제1 가림 패턴(281)은 제1 개구 영역(OA1)과 마찬가지로 제1 전원 라인(241)을 따라 형성될 수 있다. 이때, 제1 가림 패턴(281)은 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제1 가림 패턴(281)은 하나의 제1 전원 라인(241) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.
한편, 제1 가림 패턴(281)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.
제2 가림 패턴(282)은 제1 서브 화소(P1)와 제2 서브 화소(P2) 사이에 구비된다. 특히, 제2 가림 패턴(282)은 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1)과 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2) 사이에 형성된 제2 절연막(260) 상에 형성된다. 이때, 본 발명의 제2 실시예에 따른 표시장치(100)는 제1 가림 패턴(281) 및 제2 가림 패턴(282)이 일체로 형성될 수 있다.
제2 가림 패턴(282)은 제2 개구 영역(OA2)의 일부를 가리도록 돌출된 돌출부(282a)를 포함한다. 이때, 제2 가림 패턴(282)의 돌출부(282a)는 제2 전원 라인(242)과 이격되어, 제2 전원 라인(242)과의 사이에 공간을 형성한다.
제2 가림 패턴(282)은 돌출부(282a)가 제1 서브 화소(P1)에서 제2 서브 화소(P2)를 향하는 방향으로 돌출될 수 있다. 이에 따라, 제2 개구 영역(OA2) 중 제1 서브 화소(P1)에 인접한 일부 영역이 제2 가림 패턴(282)에 의하여 가려지고, 제2 전원 라인(242) 역시 제2 가림 패턴(282)에 의하여 가려진다. 제2 개구 영역(OA2) 중 제2 서브 화소(P2)에 인접한 나머지 영역은 여전히 제2 전원 라인(242)을 노출시킨다.
제2 가림 패턴(282)은 제2 개구 영역(OA2)과 마찬가지로 제2 전원 라인(242)을 따라 형성될 수 있다. 이때, 제2 가림 패턴(282)은 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 소정의 길이를 가진 복수개의 패턴으로 형성될 수 있으나, 반드시 이에 한정되지 않는다. 제2 가림 패턴(282)은 하나의 제2 전원 라인(242) 상에서 제2 방향(Y축 방향)으로 연장된 하나의 라인 패턴으로 형성될 수도 있다.
한편, 제2 가림 패턴(282)은 제1 전극(311, 312, 313)과 동일한 층에서 동일한 물질로 형성될 수 있으나, 반드시 이에 한정되지 않는다.
도 16은 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 흐름도이고, 도 17a 내지 도 17k는 본 발명의 제1 실시예에 따른 표시장치의 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 17a과 같이 제1 기판(111) 상에 박막 트랜지스터(230), 연결 전극(241, 242, 360)을 형성한다(S1601).
보다 구체적으로, 제1 기판(111) 상에 차광층(210)을 형성한다. 차광층(210)은 서브 화소(P1, P2, P3) 별로 배치될 박막 트랜지스터(230)의 액티브층으로 입사되는 외부광을 차단하기 위한 것이므로, 박막 트랜지스터(230)의 액티브층과 대응되는 위치에 형성된다. 차광층(210)은 금속 물질로 형성될 수 있다. 차광층(210)이 금속 물질로 형성되는 경우, 제1 기판(111) 상에 보조 전원 라인(360)을 차광층(210)과 동일한 층에 동일한 물질로 형성할 수도 있다.
그리고 나서, 차광층(210) 상에 제1 절연막(220)을 형성한다. 제1 절연막(220)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
그리고 나서, 제1 절연막(220) 상에 박막 트랜지스터(230), 제1 전원 라인(241), 제2 전원 라인(242) 및 제2 연결 전극(250)을 형성한다.
제1 절연막(220) 상에 액티브층을 형성한다. 액티브층은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층 상에는 게이트 절연막이 형성될 수 있다. 게이트 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막 상에는 게이트 전극이 형성될 수 있다. 게이트 전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
게이트 전극 상에는 층간 절연막이 형성될 수 있다. 층간 절연막은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.
층간 절연막 상에는 소스 전극과 드레인 전극이 형성될 수 있다. 소스 전극과 드레인 전극 각각은 게이트 절연막과 층간 절연막을 관통하는 콘택홀을 통해 액티브층에 접속될 수 있다. 소스 전극과 드레인 전극 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
한편, 제1 전원 라인(241) 및 제2 전원 라인(242)은 소스 전극과 드레인 전극과 동일한 층에 동일한 물질로 형성될 수 있다. 제1 전원 라인(241) 및 제2 전원 라인(242)은 소스 전극과 드레인 전극과 전기적으로 연결되지 않도록 이격 형성된다.
다음, 도 17b와 같이 제2 절연막(260)을 형성한다(S1602).
보다 구체적으로, 박막 트랜지스터(230) 및 연결 전극(241, 242, 360) 상에 제2 절연막(260)을 형성한다.
제2 절연막(260)은 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극의 일부를 노출시키는 콘택홀이 형성될 수 있으나, 반드시 이에 한정되지 않는다. 콘택홀은 이후 공정을 통하여 형성될 수도 있다.
제2 절연막(260)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있으나, 반드시 이에 한정되지 않는다.
다음, 도 17c와 같이 평탄화막(270)을 형성한다(S1603).
보다 구체적으로, 제2 절연막(260) 상에 평탄화막(270)을 형성한다. 평탄화막(270)은 제2 절연막(260) 상에 형성되어 박막 트랜지스터(230)로 인한 단차를 평탄화시킨다. 평탄화막(270)은 제1 전원 라인(241) 및 제2 전원 라인(242)이 형성된 영역에 배치된 제2 절연막(260)의 일부가 노출될 수 있도록 패턴 형성될 수 있다. 또한, 평탄화막(270)은 제2 서브 화소(P2)와 제3 서브 화소(P3) 사이에 배치된 제2 절연막(260)의 일부가 노출되도록 패턴 형성될 수 있다.
평탄화막(270)은 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극의 일부를 노출시키는 콘택홀이 형성될 수 있으나, 반드시 이에 한정되지 않는다. 콘택홀은 이후 공정을 통하여 형성될 수도 있다.
평탄화막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
다음, 도 17d와 같이 제1 전극(311, 312, 313) 및 가림 패턴(281, 282, 283)을 형성한다(S1604).
보다 구체적으로, 평탄화막(270) 상에서 서브 화소(P1, P2, P3) 별로 제1 전극(311, 312, 313)을 형성한다. 제1 전극(311, 312, 313)은 콘택홀을 통해 박막 트랜지스터(230)의 소스 전극 또는 드레인 전극에 접속된다.
제1 전극(311, 312, 313)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(311, 312, 313)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(311, 312, 313)은 애노드 전극일 수 있다.
평탄화막(270) 상에서 제1 전극(311, 312, 313)과 이격되도록 가림 패턴(281, 282, 283)을 형성한다. 가림 패턴(281, 282, 283)은 평탄화막(270)에 의하여 덮이지 않고 노출된 제2 절연막(260)의 일부 상에도 형성된다.
가림 패턴(281, 282, 283)은 제1 전극(311, 312, 313)과 동일한 물질로 동시에 형성될 수 있다.
다음, 도 17e와 같이 뱅크(315)를 형성한다(S1605).
보다 구체적으로, 제1 전극(311, 312, 313) 각각의 끝단을 가리도록 뱅크(315)를 형성한다. 뱅크(315)는 평탄화막(270) 상에서 가림 패턴(281, 282, 283)의 일부가 노출될 수 있도록 패턴 형성될 수 있다.
다음, 도 17f와 같이 제2 절연막(260)에 개구 영역(OA1, OA2, OA3)을 형성한다(S1606).
보다 구체적으로, 식각 공정을 실시하여 제2 절연막(260)에 개구 영역(OA1, OA2, OA3)을 형성한다. 이때, 식각 공정은 습식 식각(wet etch) 공정일 수 있으며, 제2 절연막(260)을 식각할 수 있으나, 가림 패턴(281, 282, 283)을 식각할 수 없는 식각액을 이용할 수 있다. 이에 따라, 가림 패턴(281, 282, 283)은 식각되지 않고, 노출되는 제2 절연막(260)만 식각되면서 언더컷 구조가 형성될 수 있다.
제2 절연막(260)은 식각 공정을 통하여 제1 전원 라인(241)의 일부를 노출시키는 제1 개구 영역(OA1), 제2 전원 라인(242)의 일부를 노출시키는 제2 개구 영역(OA2), 및 제1 절연막(220)의 일부를 노출시키는 제3 개구 영역(OA3)이 형성될 수 있다.
다음, 17g와 같이 제1 발광층(321, 322)을 형성한다(S1607).
보다 구체적으로, 제1 전극(311, 312) 및 가림 패턴(282, 283) 상에 제1 발광층(321, 322)을 형성한다. 본 발명의 제1 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에 제1 발광층(321, 322)이 형성되지 않는다. 이를 위하여, 제3 서브 화소(P3)에 제1 포토 레지스트 패턴(PR1) 및 제2 포토 레지스트 패턴(PR2)을 형성한다. 그리고 나서, 증착 공정 또는 용액 공정을 이용하여 제1 발광층(321, 322)을 형성한다. 제1 발광층(321, 322)이 증착 공정으로 형성되는 경우, 증발 증착법(Evaporation)을 이용하여 형성될 수 있다.
제1 발광층(321, 322)은 제2 가림 패턴(282)에 의하여 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절된다. 제1 서브 화소(P1)의 제1 발광층(321)은 제2 가림 패턴(282) 상에서 끊어질 수 있다. 또한, 제2 서브 화소(P2)의 제1 발광층(322)은 제2 가림 패턴(282) 아래에 형성된 공간에 유입되어 제2 가림 패턴(282) 아래에 형성될 수도 있다.
또한, 제1 서브 화소(P1)의 제1 발광층(321)은 제1 가림 패턴(281) 아래에 형성된 공간에 유입되어 제1 가림 패턴(281) 아래에 형성될 수도 있다.
제1 발광층(321, 322)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.
다음, 도 17h 및 도 17i와 같이 제2 전극(331, 332)을 형성한다(S1608).
보다 구체적으로, 제1 발광층(321, 322) 상에 제2 전극(331, 332)을 형성한다. 본 발명의 제1 실시예에 따른 표시장치(100)는 제3 서브 화소(P3)에 제2 전극(331, 332)이 형성되지 않는다. 이를 위하여, 도 17h와 같이 제1 발광층(321, 322)을 증착하기 전에 형성한 제1 포토 레지스트 패턴(PR1) 및 제2 포토 레지스트 패턴(PR2)을 제거하지 않은 상태에서 제2 전극(331, 332)를 형성한다. 제2 전극(331, 332)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 스퍼터링법과 같은 물리적 기상 증착법으로 형성된 막은 스텝 커버리지(step coverage) 특성이 우수하다. 따라서, 제2 전극(331, 332)은 증발 증착법(Evaporation)을 이용하여 형성되는 제1 발광층(321, 322) 보다 넓은 면적으로 형성될 수 있다. 이에 따라, 제2 전극(331, 332)은 가림 패턴(281, 282) 아래에서 제1 전원 라인(241) 및 제2 전원 라인(242) 중 어느 하나에 접속될 수 있다. 그리고 나서, 도 17i와 같이 제1 포토 레지스트 패턴(PR1) 및 제2 포토 레지스트 패턴(PR2)을 제거한다.
제2 전극(331, 332)은 제2 가림 패턴(282)에 의하여 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이에서 단절된다. 제1 서브 화소(P1)의 제2 전극(331)은 제2 가림 패턴(282) 상에서 끊어질 수 있다. 또한, 제2 서브 화소(P2)의 제2 전극(332)은 제2 가림 패턴(282) 아래에 형성된 공간에 유입되어 제2 가림 패턴(282) 아래에 형성될 수도 있다. 이때, 제2 서브 화소(P2)의 제2 전극(332)은 제1 발광층(322) 보다 넓은 면적으로 증착되어, 제2 전원 라인(242)에 접속될 수 있다.
또한, 제1 서브 화소(P1)의 제2 전극(331)은 제1 가림 패턴(281) 아래에 형성된 공간에 유입되어 제1 가림 패턴(281) 아래에 형성될 수도 있다. 이때, 제1 서브 화소(P1)의 제2 전극(331)은 제1 발광층(321) 보다 넓은 면적으로 증착되어, 제1 전원 라인(241)에 접속될 수 있다.
제2 전극(331, 332)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.
다음, 도 17j와 같이 제2 발광층(340)을 형성한다(S1609).
보다 구체적으로, 제1 서브 화소(P1)의 제2 전극(331), 제2 서브 화소(P2)의 제2 전극(332) 및 제3 서브 화소(P3)의 제1 전극(313) 상에 제2 발광층(340)을 형성한다. 제2 발광층(340)은 증착 공정 또는 용액 공정으로 형성될 수 있다. 제2 발광층(340)이 증착 공정으로 형성되는 경우, 증발 증착법(Evaporation)을 이용하여 형성될 수 있다.
제2 발광층(340)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이, 및 제3 서브 화소(P3) 및 제1 서브 화소(P1) 사이에서 서로 연결된다. 제2 발광층(340)은 가림 패턴(281, 282)들 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 가림 패턴(281, 282)들과 제2 전극(331, 332) 사이에 제2 발광층(340)이 채워지지 않은 공간에는 에어 갭(AG)이 형성될 수 있다.
한편, 제2 발광층(340)은 제3 가림 패턴(283)과 제1 절연막(220) 사이의 큰 단차로 인하여 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제3 서브 화소(P3)의 제2 발광층(340)은 제3 가림 패턴(283)의 돌출부(283a)와 제1 절연막(220) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다.
제2 발광층(340)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.
다만, 제2 발광층(340)은 제1 발광층(321, 322)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(321, 322)이 제1 색의 광을 발광하는 발광층일 경우, 제2 발광층(340)은 제1 색과 다른 제2 색의 광을 발광하는 발광층일 수 있다. 예컨대, 제1 발광층(321, 322)은 황색 광을 발광하는 황색 발광층이고, 제2 발광층(340)은 청색 광을 발광하는 청색 발광층일 수 있다.
다음, 도 17k와 같이 제3 전극(350)을 형성한다(S1610).
보다 구체적으로 제2 발광층(340) 상에 제3 전극(350)을 형성한다. 제3 전극(350)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 또는 제3 전극(350)은 증발 증착법(Evaporation)을 이용하여 형성될 수도 있다.
제3 전극(350)은 제1 서브 화소(P1) 및 제2 서브 화소(P2) 사이, 및 제3 서브 화소(P3) 및 제1 서브 화소(P1) 사이에서 서로 연결된다.
한편, 제3 전극(350)은 제3 가림 패턴(283)과 제1 절연막(220) 사이의 큰 단차로 인하여 제2 서브 화소(P2) 및 제3 서브 화소(P3) 사이에서 단절될 수 있다. 제3 서브 화소(P3)의 제3 전극(350)은 제3 가림 패턴(283)의 돌출부(283a)와 제2 발광층(340) 사이의 공간으로 유입되어, 제3 가림 패턴(283)의 돌출부(283a) 아래에 형성될 수 있다.
제3 전극(350)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이러한 제3 전극(350)은 캐소드 전극일 수 있다.
도 18a내지 도 18c는 본 발명의 또 다른 실시예에 따른 표시장치에 관한 것으로서, 이는 헤드 장착형 표시(HMD) 장치에 관한 것이다. 도 18a는 개략적인 사시도이고, 도 18b는 VR(Virtual Reality) 구조의 개략적인 평면도이고, 도 18c는 AR(Augmented Reality) 구조의 개략적인 단면도이다.
도 18a에서 알 수 있듯이, 본 발명에 따른 헤드 장착형 표시 장치는 수납 케이스(10), 및 헤드 장착 밴드(30)를 포함하여 이루어진다.
수납 케이스(10)는 그 내부에 표시 장치, 렌즈 어레이, 및 접안 렌즈 등의 구성을 수납하고 있다.
헤드 장착 밴드(30)는 수납 케이스(10)에 고정된다. 헤드 장착밴드(30)는 사용자의 머리 상면과 양 측면들을 둘러쌀 수 있도록 형성된 것을 예시하였으나, 이에 한정되지 않는다. 헤드 장착 밴드(30)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태의 구조물로 대체될 수 있다.
도 18b에서 알 수 있듯이, 본 발명에 따른 VR(Virtual Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)를 포함하여 이루어진다.
좌안용 표시 장치(12)와 우안용 표시 장치(11), 렌즈 어레이(13), 및 좌안 접안 렌즈(20a)와 우안 접안 렌즈(20b)는 전술한 수납 케이스(10)에 수납된다.
좌안용 표시 장치(12)와 우안용 표시 장치(11)는 동일한 영상을 표시할 수 있으며, 이 경우 사용자는 2D 영상을 시청할 수 있다. 또는, 좌안용 표시 장치(12)는 좌안 영상을 표시하고 우안용 표시장치(11)는 우안 영상을 표시할 수 있으며, 이 경우 사용자는 입체 영상을 시청할 수 있다. 좌안용 표시 장치(12)와 우안용 표시 장치(11) 각각은 전술한 도 1 내지 도 15에 따른 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 15에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러 필터층(160)이 상기 렌즈 어레이(13)와 마주하게 된다.
렌즈 어레이(13)는 좌안 접안 렌즈(20a)와 좌안용 표시 장치(12) 각각과 이격되면서 좌안 접안 렌즈(20a)와 좌안용 표시 장치(12) 사이에 구비될 수 있다. 즉, 렌즈 어레이(13)는 좌안 접안 렌즈(20a)의 전방 및 좌안용 표시 장치(12)의 후방에 위치할 수 있다. 또한, 렌즈 어레이(13)는 우안 접안 렌즈(20b)와 우안용 표시 장치(11) 각각과 이격되면서 우안 접안 렌즈(20b)와 우안용 표시 장치(11) 사이에 구비될 수 있다. 즉, 렌즈 어레이(13)는 우안 접안 렌즈(20b)의 전방 및 우안용 표시 장치(11)의 후방에 위치할 수 있다.
렌즈 어레이(13)는 마이크로 렌즈 어레이(Micro Lens Array)일 수 있다. 렌즈 어레이(13)는 핀홀 어레이(Pin Hole Array)로 대체될 수 있다. 렌즈 어레이(13)로 인해 좌안용 표시장치(12) 또는 우안용 표시장치(11)에 표시되는 영상은 사용자에게 확대되어 보일 수 있다.
좌안 접안 렌즈(20a)에는 사용자의 좌안(LE)이 위치하고, 우안 접안 렌즈(20b)에는 사용자의 우안(RE)이 위치할 수 있다.
도 18c에서 알 수 있듯이, 본 발명에 따른 AR(Augmented Reality) 구조의 헤드 장착형 표시 장치는 좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)을 포함하여 이루어진다. 도 18c에는 편의상 좌안쪽 구성만을 도시하였으며, 우안쪽 구성도 좌안쪽 구성과 동일하다.
좌안용 표시 장치(12), 렌즈 어레이(13), 좌안 접안 렌즈(20a), 투과 반사부(14), 및 투과창(15)은 전술한 수납 케이스(10)에 수납된다.
좌안용 표시 장치(12)는 투과창(15)을 가리지 않으면서 투과 반사부(14)의 일측, 예로서 상측에 배치될 수 있다. 이에 따라서, 좌안용 표시 장치(12)가 투과창(15)을 통해 보이는 외부 배경을 가리지 않으면서 투과 반사부(14)에 영상을 제공할 수 있다.
좌안용 표시 장치(12)는 전술한 도 1 내지 도 15에 따른 표시 장치로 이루어질 수 있다. 이때, 도 1 내지 도 15에서 화상이 표시되는 면에 해당하는 상측 부분, 예로서 컬러필터(미도시)가 투과 반사부(14)와 마주하게 된다.
렌즈 어레이(13)는 좌안 접안 렌즈(20a)와 투과반사부(14) 사이에 구비될 수 있다.
좌안 접안 렌즈(20a)에는 사용자의 좌안이 위치한다.
투과 반사부(14)는 렌즈 어레이(13)와 투과창(15) 사이에 배치된다. 투과 반사부(14)는 광의 일부를 투과시키고, 광의 다른 일부를 반사시키는 반사면(14a)을 포함할 수 있다. 반사면(14a)은 좌안용 표시 장치(12)에 표시된 영상이 렌즈 어레이(13)로 진행하도록 형성된다. 따라서, 사용자는 투과층(15)을 통해서 외부의 배경과 좌안용 표시 장치(12)에 의해 표시되는 영상을 모두 볼 수 있다. 즉, 사용자는 현실의 배경과 가상의 영상을 겹쳐 하나의 영상으로 볼수 있으므로, 증강현실(Augmented Reality, AR)이 구현될 수 있다.
투과층(15)은 투과 반사부(14)의 전방에 배치되어 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
111: 제1 기판 112: 제2 기판
140: 소스 드라이브 IC 150: 연성필름
160: 회로보드 170: 타이밍 제어부
210: 차광층 220: 제1 절연막
230: 박막 트랜지스터 241: 제1 전원 라인
242: 제2 전원 라인 243: 제3 전원 라인
260: 제2 절연막 270: 평탄화막
281, 282, 283: 가림 패턴 311, 312, 313: 제1 전극
321, 322, 323: 제1 발광층 331, 332, 333: 제2 전극
340: 제2 발광층 350: 제3 전극
360: 보조 전원 라인

Claims (21)

  1. 제1 서브 화소 및 제2 서브 화소를 구비한 기판;
    상기 기판 상에서 상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비된 제1 전극;
    상기 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층;
    상기 상기 제1 발광층 상에 구비된 제2 전극;
    상기 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층; 및
    상기 제2 발광층 상에 구비된 제3 전극을 포함하고,
    상기 제1 발광층 및 상기 제2 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소 중 상기 제1 서브 화소에만 형성되는 표시장치.
  2. 제1항에 있어서,
    상기 제1 서브 화소의 제2 전극은 상기 제3 전극과 전기적으로 연결되는 표시장치.
  3. 제1항에 있어서,
    상기 제1 서브 화소는 상기 제1 전극 및 상기 제2 전극에 서로 다른 전압이 인가되어 상기 제1 발광층이 발광하고,
    상기 제2 서브 화소는 상기 제1 전극 및 상기 제3 전극에 서로 다른 전압이 인가되어 상기 제2 발광층이 발광하는 표시장치.
  4. 제1항에 있어서,
    상기 제2 발광층은 상기 제1 서브 화소 및 상기 제2 서브 화소에 형성된 공통층이며, 상기 제1 서브 화소 및 상기 제2 서브 화소 사이에서 단절되는 표시장치.
  5. 제1항에 있어서,
    상기 제3 전극은 상기 제1 서브 화소 및 상기 제2 서브 화소에 형성된 공통층이며, 상기 제1 서브 화소 및 상기 제2 서브 화소 사이에서 단절되는 표시장치.
  6. 제2항에 있어서,
    상기 제1 서브 화소의 제2 전극과 접속하는 제1 전원 라인; 및
    상기 제1 전원 라인과 상기 제1 서브 화소의 제3 전극 각각과 접속하는 보조 전원 라인을 더 포함하는 표시장치.
  7. 제6항에 있어서,
    상기 기판은 상기 제1 서브 화소 및 상기 제2 서브 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 보조 전원 라인은 상기 비표시 영역에 배치되고,
    상기 제1 전원 라인은 상기 표시 영역에 배치되어 상기 제1 서브 화소의 제2 전극과 접속하고, 상기 표시 영역으로부터 상기 비표시 영역에 배치된 상기 보조전원 라인까지 연장되어 일단이 상기 보조 전원 라인에 접속하는 표시장치.
  8. 제6항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소 각각에 구비되고, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 구동 트랜지스터를 더 포함하고,
    상기 제1 전원 라인은 상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 하나와 동일한 층에 형성되는 표시장치.
  9. 제8항에 있어서,
    상기 구동 트랜지스터 및 상기 제1 전원 라인 상에 구비되고, 상기 제1 전원 라인의 일부를 노출시키는 제1 개구 영역이 형성된 제1 절연막을 더 포함하고,
    상기 제1 서브 화소의 제2 전극은 상기 제1 개구 영역에서 상기 제1 전원 라인과 접속하는 표시장치.
  10. 제9항에 있어서,
    상기 제1 절연막 상에 구비되고, 상기 제1 개구 영역의 일부를 가리도록 돌출된 돌출부가 형성된 제1 가림 패턴을 더 포함하는 표시장치.
  11. 제10항에 있어서,
    상기 제1 서브 화소의 제2 전극은 상기 제1 가림 패턴 아래에서 상기 제1 전원 라인에 접속하는 표시장치.
  12. 제6항에 있어서,
    상기 제2 서브 화소의 제3 전극과 접속하는 제2 전원 라인을 더 포함하는 표시장치.
  13. 제12항에 있어서,
    상기 기판은 상기 제1 서브 화소 및 상기 제2 서브 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 보조 전원 라인은 상기 비표시 영역에 배치되고,
    상기 제2 전원 라인은 상기 표시 영역에 배치되어 상기 제2 서브 화소의 제3 전극과 접속하고, 상기 표시 영역으로부터 상기 비표시 영역에 배치된 상기 보조전원 라인까지 연장되어 일단이 상기 보조 전원 라인에 접속하는 표시장치.
  14. 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 구비한 기판;
    상기 기판 상에서 상기 제1 서브 화소, 상기 제2 서브 화소, 및 상기 제3 서브 화소 각각에 구비된 제1 전극;
    상기 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층;
    상기 제1 발광층 상에 구비된 제2 전극;
    상기 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층; 및
    상기 제2 발광층 상에 구비된 제3 전극을 포함하고,
    상기 제1 발광층 및 상기 제2 전극은 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소 중 상기 제1 서브 화소 및 상기 제3 서브 화소에만 형성되는 표시장치.
  15. 제14항에 있어서,
    상기 제1 서브 화소는 적색 서브 화소이고, 상기 제2 서브 화소는 청색 서브 화소이고, 상기 제3 서브 화소는 녹색 서브 화소인 표시장치.
  16. 제14항에 있어서,
    상기 제1 서브 화소 및 상기 제3 서브 화소는 상기 제2 전극과 상기 제3 전극이 전기적으로 연결되어 동일한 전압이 인가되고, 상기 제1 전극 및 상기 제2 전극에 서로 다른 전압이 인가되는 표시장치.
  17. 제14항에 있어서,
    상기 제1 발광층 및 상기 제2 전극은 상기 제1 서브 화소 및 상기 제3 서브 화소 사이에서 단절되고,
    상기 제2 발광층은 상기 제1 서브 화소 및 상기 제3 서브 화소 사이에서 연결되는 표시장치.
  18. 제14항에 있어서,
    상기 제1 서브 화소의 제2 전극과 접속하는 제1 전원 라인;
    상기 제3 서브 화소의 제2 전극과 접속하는 제3 전원 라인; 및
    상기 제1 전원 라인, 상기 제3 전원 라인, 및 상기 제3 전극 각각과 접속하는 보조 전원 라인을 포함하는 표시장치.
  19. 제18항에 있어서,
    상기 기판은 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소가 배치된 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 보조 전원 라인은 상기 비표시 영역에 배치되고,
    상기 제1 전원 라인은 상기 표시 영역에 배치되어 상기 제1 서브 화소의 제2 전극과 접속하고, 상기 표시 영역으로부터 상기 보조 전원 라인까지 연장되어 일단이 상기 보조 전원 라인과 접속하고,
    상기 제3 전원 라인은 상기 표시 영역에서 상기 제1 전원 라인과 나란하게 배치되어 상기 제3 서브 화소의 제2 전극과 접속하고, 상기 표시 영역으로부터 상기 보조 전원 라인까지 연장되어 일단이 상기 보조 전원 라인과 접속하는 표시장치.
  20. 제18항에 있어서,
    상기 제1 전원 라인 및 상기 제3 전원 라인은 이격 배치되고, 상기 제1 전원 라인 및 상기 제3 전원 라인 사이에는 제1 서브 화소 또는 제3 서브 화소가 배치되는 표시장치.
  21. 제18항에 있어서,
    상기 제1 전원 라인 및 상기 제3 전원 라인은 제1 서브 화소와 제3 서브 화소 사이에 배치되고, 일체로 형성된 표시장치.
KR1020180173126A 2018-12-28 2018-12-28 표시장치 KR20200082495A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180173126A KR20200082495A (ko) 2018-12-28 2018-12-28 표시장치
US16/546,743 US10763309B2 (en) 2018-12-28 2019-08-21 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180173126A KR20200082495A (ko) 2018-12-28 2018-12-28 표시장치

Publications (1)

Publication Number Publication Date
KR20200082495A true KR20200082495A (ko) 2020-07-08

Family

ID=71124193

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180173126A KR20200082495A (ko) 2018-12-28 2018-12-28 표시장치

Country Status (2)

Country Link
US (1) US10763309B2 (ko)
KR (1) KR20200082495A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047886B (zh) * 2019-04-11 2021-07-23 深圳市华星光电半导体显示技术有限公司 一种有机发光二极管显示器及其制作方法
US11980046B2 (en) * 2020-05-27 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming an isolation structure having multiple thicknesses to mitigate damage to a display device
WO2023122874A1 (zh) * 2021-12-27 2023-07-06 京东方科技集团股份有限公司 显示面板和显示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747618B2 (en) * 2002-08-20 2004-06-08 Eastman Kodak Company Color organic light emitting diode display with improved lifetime
US20170352709A1 (en) 2016-06-03 2017-12-07 Universal Display Corporation Architecture for very high resolution amoled display

Also Published As

Publication number Publication date
US10763309B2 (en) 2020-09-01
US20200212121A1 (en) 2020-07-02

Similar Documents

Publication Publication Date Title
KR102663231B1 (ko) 유기발광 표시장치
KR20180047592A (ko) 유기발광 표시장치와 그의 제조방법
JP6605441B2 (ja) 表示装置及びその製造方法
KR20180036428A (ko) 표시장치, 그의 제조방법, 및 그를 포함한 헤드 장착형 디스플레이
KR20180076597A (ko) 표시 모듈과 이를 포함한 헤드 장착형 표시장치
KR20200082491A (ko) 표시장치
US10763309B2 (en) Display device
KR20200078242A (ko) 표시장치
KR101853390B1 (ko) 표시장치와 그의 제조방법
JP2017142926A (ja) 電気光学装置、および電子機器
KR102630000B1 (ko) 표시장치
JP6995581B2 (ja) 発光表示装置及びその製造方法
KR20180002471A (ko) 유기발광 표시장치, 그의 제조방법, 및 그를 포함한 헤드 장착형 디스플레이
KR20210001595A (ko) 표시장치 및 이의 제조방법
KR20210086287A (ko) 표시장치
KR20210019675A (ko) 표시장치 및 이의 제조방법
KR20210034809A (ko) 표시장치 및 이의 제조방법
TWI703724B (zh) 顯示裝置
KR20180045887A (ko) 표시장치와 그의 제조방법
KR102622790B1 (ko) 표시장치
KR102622791B1 (ko) 표시장치
KR20210053654A (ko) 표시장치
EP3664149B1 (en) Display device
KR20210037349A (ko) 표시장치
KR20180073867A (ko) 헤드 장착형 디스플레이

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal