KR20200076394A - 반도체 소자의 형상 예측 방법 - Google Patents

반도체 소자의 형상 예측 방법 Download PDF

Info

Publication number
KR20200076394A
KR20200076394A KR1020180165467A KR20180165467A KR20200076394A KR 20200076394 A KR20200076394 A KR 20200076394A KR 1020180165467 A KR1020180165467 A KR 1020180165467A KR 20180165467 A KR20180165467 A KR 20180165467A KR 20200076394 A KR20200076394 A KR 20200076394A
Authority
KR
South Korea
Prior art keywords
shape
semiconductor
semiconductor device
sample
prediction model
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020180165467A
Other languages
English (en)
Other versions
KR102611986B1 (ko
Inventor
김광훈
김도윤
송기욱
심성보
이지혜
임동철
전우영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180165467A priority Critical patent/KR102611986B1/ko
Priority to US16/433,266 priority patent/US11341305B2/en
Publication of KR20200076394A publication Critical patent/KR20200076394A/ko
Application granted granted Critical
Publication of KR102611986B1 publication Critical patent/KR102611986B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501—Semiconductor wafers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H01L27/0203—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/10—Numerical modelling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

반도체 소자의 형상 예측 방법을 개시한다. 본 발명에 따른 반도체 소자의 형상 예측 방법은, 설계된 반도체 레이아웃에 대하여 모델링된 반도체 형상을 구현하는 단계, 모델링된 반도체 형상에 대하여 공정 변수들의 독립적인 선형 결합을 통하여 복수의 샘플링 표본을 추출하는 단계, 추출된 복수의 샘플링 표본 각각에 대하여 광해석을 통하여 가상 스펙트럼들을 생성하는 단계, 가상 스펙트럼들을 지수화하는 단계, 지수화된 가상 스펙트럼들을 입력으로 이용하고 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계, 및 제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 형상 예측 모델에 입력하여, 제조된 반도체 소자의 형상을 예측하는 단계를 포함한다.

Description

반도체 소자의 형상 예측 방법{Method for predicting shape of semiconductor device}
본 발명은 반도체 소자의 형상 예측 방법에 관한 것으로, 반도체 소자의 제조 공정 변화를 예측하여 반도체 소자의 형상을 예측하는 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화도 이루기 위하여 더 복잡한 제조 공정들이 적용되고 있다.
복잡한 제조 공정들 각 단계에서의 나타날 수 있는 공정 변화에 따른 반도체 소자의 형상을 분석하기 위해서는 대량의 분석용 시료 및 이를 파괴 분석하기 위한 많은 비용과 시간을 필요로 한다.
본 발명의 기술적 과제는, 공정 변화에 따른 반도체 소자의 형상을 예측할 수 있는 반도체 소자의 형상 예측 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 형상 예측 방법을 제공한다.
본 발명에 따른 반도체 소자의 형상 예측 방법은, 설계된 반도체 레이아웃에 대하여 모델링된 반도체 형상을 구현하는 단계; 상기 모델링된 반도체 형상에 대하여 공정 변수들의 독립적인 선형 결합을 통하여 복수의 샘플링 표본을 추출하는 단계; 추출된 상기 복수의 샘플링 표본 각각에 대하여 광해석을 통하여 가상 스펙트럼들을 생성하는 단계; 상기 가상 스펙트럼들을 지수화하는 단계; 지수화된 상기 가상 스펙트럼들을 입력으로 이용하고, 상기 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계; 및 제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여, 상기 제조된 반도체 소자의 형상을 예측하는 단계;를 포함한다.
본 발명에 따른 반도체 소자의 형상 예측 방법은, 반도체 레이아웃을 설계하는 단계; 설계된 상기 반도체 레이아웃 중 형상 결정 공정 단계를 선정하는 단계; 설계된 상기 반도체 레이아웃을 사용하여 샘플 반도체 소자를 제조하는 단계; 설계된 상기 반도체 레이아웃에 대하여 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 모델링된 반도체 형상을 구현하는 단계; 상기 모델링된 반도체 형상에 대하여 복수의 샘플링 표본을 추출하는 단계; 추출된 상기 복수의 샘플링 표본 각각에 대하여 광해석을 통하여 상기 형상 결정 공정 단계에 대한 가상 스펙트럼들을 생성하는 단계; 상기 가상 스펙트럼들을 지수화하는 단계; 지수화된 상기 가상 스펙트럼들을 입력으로 이용하고, 상기 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계; 상기 샘플 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여 예측된 상기 샘플 반도체 소자의 형상과, 상기 샘플 반도체 소자에서 측정된 샘플 형상의 정합성을 비교하여, 상기 형상 예측 모델을 보정하는 단계; 및 제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여, 상기 제조된 반도체 소자의 형상을 예측하는 단계;를 포함한다.
본 발명에 따른 반도체 소자의 형상 예측 방법은, 형상 결정 공정 단계가 선정된 설계된 반도체 레이아웃을 사용하여 샘플 반도체 소자를 제조하는 단계; 설계된 상기 반도체 레이아웃에 대하여 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 모델링된 반도체 형상을 구현하는 단계; 상기 모델링된 반도체 형상에 대하여 상기 형상 결정 공정 단계에서의 공정 변수들의 독립적인 선형 결합을 통하여 상기 제조된 샘플 반도체의 개수보다 적어도 한 오더 이상이 많은 복수의 샘플링 표본을 추출하는 단계; 추출된 상기 복수의 샘플링 표본 각각에 대한 지수화된 가상 스펙트럼들을 입력으로 이용하고, 상기 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계; 및 제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여, 상기 제조된 반도체 소자의 형상을 예측하는 단계;를 포함한다.
본 발명에 따른 반도체 소자의 형상 예측 방법은, 실제 제조되고 실측되는 샘플 반도체 소자의 개수를 최소화하고, 반도체 형상 모델링을 수행하여 복수의 샘플링 표본을 추출하여 형상 예측 모델을 생성하기 위한 형상 예측 학습에 사용하여, 반도체 소자의 형상 예측을 위한 형상 예측 모델의 정확도를 향상시킬 수 있어, 대량의 분석용 시료 및 이를 파괴 분석하기 위한 비용과 시간을 절감할 수 있다.
또한, 본 발명에 따른 반도체 소자의 형상 예측 방법은, 형상 예측 모델을 생성한 후에는, 파괴 분석을 수행하지 않고 비파괴로 반도체 형상을 모니터링할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에 사용되는 형상 예측 모델을 생성하는 과정을 나타내는 흐름도이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 생성되는 형상 예측 모델을 이용하여 형성 예측 방법을 수행하는 과정을 나타내는 흐름도이다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법을 수행하는 과정을 나타내는 흐름도이다.
도 4는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 형상 결정 공정 단계를 선정하고 반도체 형상을 모델링하는 과정을 설명하기 위한 도면들이다.
도 5는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 샘플링 표본을 추줄하는 단계를 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 3D 형상 메싱(meshing)을 수행하는 단계를 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 가상 스펙트럼을 생성하는 단계를 설명하기 위한 도면이다.
도 8a 및 도 8b는 각각 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 가상 스펙트럼 지수화를 수행하는 단계를 설명하기 위한 도면이다.
도 9는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 형상 예측 학습을 수행하는 단계를 설명하기 위한 도면이다.
도 10은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 형상 예측 모델을 보정하는 단계를 설명하기 위한 도면이다.
도 11은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법을 수행하기 위한 형상 예측 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에 사용되는 형상 예측 모델을 생성하는 과정을 나타내는 흐름도이다.
도 1을 참조하면, 반도체 소자의 형상 예측을 하기 위한 형상 예측 모델(600)을 생성하기 위하여, 반도체 레이아웃을 설계한다(S10). 설계된 반도체 레이아웃은 예를 들면, GDSII(Graphic Database II) 스트림 포맷(이하, GDSII)으로 생성될 수 있다. 설계된 반도체 레이아웃은 예를 들면, 마스크 레이아웃일 수 있다.
반도체 소자는 예를 들면, FinFET 반도체 소자, DRAM 반도체 소자, NAND 반도체 소자, VNAND 반도체 소자 등일 수 있으나, 이는 예시적인 것으로 이에 한정되지 않는다.
설계된 반도체 레이아웃을 기초로, 반도체 형상 모델링을 수행한다(S100). 반도체 형상 모델링은 예를 들면, TCAD(Technology Computer Aided Design)를 이용하여 수행될 수 있다. 반도체 형상 모델링에는 예를 들면, 반도체 소자의 제조 공정을 모델링한 프로세스 TCAD가 사용될 수 있으나, 이에 한정되지 않으며, 반도체 소자의 동작을 모델링한 디바이스 TCAD도 함께 사용될 수 있다. 예를 들면, TCAD를 수행하기 위한 TCAD 툴은 Synopsys, Silvaco, Crosslight, Cogenda Software|VisualTCAD, Global TCAD Solutions, 또는 Tiberlab 등일 수 있다.
반도체 형상 모델링은 반도체 레이아웃을 기초로, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 수행되어, 모델링된 반도체 형상을 구현할 수 있다. 여기에서 반도체 형상이란, 반도체 소자를 이루는 각 구성 요소의 배치와 같은 구조, 반도체 소자를 이루는 각 구성 요소가 가지는 수치들(예를 들면, 박막의 두께, 에칭 공정을 통하여 제거된 부분의 깊이, 포함된 물질의 물리적 특성 등)을 포괄하는 의미로, 타겟 스펙(target spec.)이라고도 호칭될 수 있다. 여기에서 각 구성 요소가 가지는 수치들은 고정된 상수만을 의미하는 것이 아니고, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에서 선택되거나 변경될 수 있는 공정 변수들을 의미할 수도 있다.
반도체 형상 모델링을 통하여 구현된 모델링된 반도체 형상에 대하여, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에 사용되는 공정 변수들을 결합하여 복수의 샘플링 표본을 추출한다(S200). 예를 들면, 복수의 샘플링 표본은 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에 사용되는 공정 변수들의 독립적인 선형 결합을 통하여 추출될 수 있다. 예를 들면, 복수의 샘플링 표본은 라틴 하이퍼큐브 샘플링(Latin Hypercube Sampling, LHS)에 의하여 추출될 수 있다. 라틴 하이퍼큐브 샘플링에 의한 복수의 샘플링 표본의 추출 방법에 대해서는 도 5를 통하여 자세히 설명하도록 한다.
복수의 샘플링 표본은, 모든 공정 단계의 모사에 사용되는 공정 변수들을 결합하지 않고, 일부 선정된 공정 단계들의 모사에 사용되는 공정 변수들만을 결합하여 추출할 수 있다. 복수의 샘플링 표분을 추출하기 위하여 선정되는 공정 단계들 및 공정 변수들은 반도체 형상을 결정하는 데에 지배적인(dominant) 공정 단계들 및 공정 변수들일 수 있다. 일부 실시 예에서, 복수의 샘플링 표분을 추출하기 위하여 선정되는 공정 단계들은 완성된 반도체 소자를 이루는 각 구성 요소를 형성하는 물질막을 형성하는 박막 증착 공정, 형성된 물질막의 일부를 제거하는 에칭 공정이나 CMP(Chemical Mechanical Polishing) 공정일 수 있고, 공정 변수들은 박막 증착 공정의 증착 시간 및/또는 그 결과인 형성되는 박막의 두께, 에칭 공정의 에칭 시간 및/또는 결과인 에칭 깊이, CMP 공정의 수행 시간 및/또는 결과인 제거된 두께나 잔류 두께일 수 있다.
추출된 복수의 샘플링 표본은 다른 공정 변수들에 대하여 반도체 형상 모델링을 통하여 구현된 복수의 모델링된 반도체 형상일 수 있다. 예를 들면, 추출된 복수의 샘플링 표본은 박막의 두께 또는 박막의 증착 시간, 에칭 깊이 또는 에칭 시간 등과 같은 공정 변수를 다르게 하여 반도체 형상 모델링을 통하여 구현된 복수의 모델링된 반도체 형상일 수 있다.
추출된 복수의 샘플링 표본 각각에 대하여, 광해석을 통하여 가상 스펙트럼을 생성한다(S410). 가상 스펙트럼은 예를 들면, 스펙트로스코픽 엘립소메트리(Spectroscopic Ellipsometry) 또는 스펙트로스코픽 리플렉토메트리(Spectroscopic Reflectometry)와 같은 스캐터로미터(Scatterometer)에서 측정되는 스펙트럼의 형태로 생성될 수 있다.
가상 스펙트럼은 추출된 복수의 샘플링 표본 각각에서 선정된 공정 단계들에 대하여 광해석하여 생성할 수 있다. 즉, 추출된 하나의 샘플링 표본에 대하여, 선정된 공정 단계들 각각이 진행된 구조에 대하여 광해석을 하여 복수의 가상 스펙트럼을 생성할 수 있다.
예를 들면, 스펙트로스코픽 엘립소메트리는 반도체 소자의 나노 패턴의 3D 형상을 측정할 수 있다. 입사광은 positive order와 negative order로 분광(diffract)되고, 0차로 분광된 광만이 스펙트로스코픽 엘립소메트리에 수집된다. 수집된 광은 p-편광과 s-편광 간의 위상차를 갖는 선형적으로 편광된 두 요소의 조합이다. 여기서, 전기장이 회절격자방향에 대해 평행한 방향으로 있을 때의 편광 모드를 TE 모드라 하고, 회절결자 방향에 대해 수직한 방향에 전기장이 있을 때의 편광 모드를 TM 모드라 한다.
가상 스펙트럼은 예를 들면, 유한차분 주파수 영역법(Finite-Difference Frequency-Domain, FDFD)의 푸리에 공간 해석법인 엄밀한 결합파 해석(Rigorous Coupled Wave Analysis, RCWA)으로 연산하여 생성할 수 있다. 일부 실시 예에서, 복수의 샘플링 표본들에 대한 가상 스펙트럼들은 엄밀한 결합파 해석(RCWA)을 병렬로 연산하여 생성할 수 있다.
생성된 가상 스펙트럼들을 지수화하여(S420), 형상 예측 학습에 사용되기 위한 입력값들을 생성한다. 가상 스펙트럼은 고속 푸리에 변환(Fast Fourier Transform, FFT) 또는 주성분 분석(Principal Component Analysis, PCA)을 이용하여 지수화할 수 있다.
일부 실시 예에서, 가상 스펙트럼들을 고속 푸리에 변환(FFT)해서 가장 큰 하나 또는 2개 이상의 큰 피크를 선택하여 가상 스펙트럼들을 지수화할 수 있다. 다른 일부 실시 예에서, 가상 스펙트럼들을 주성분 분석(PCA)해서 주성분들을 구해서 가상 스펙트럼을 지수화할 수 있다.
지수화된 가상 스펙트럼을 입력으로 이용하고, 반도체 형상 모델링에서 얻어진 모델링된 반도체 형상, 즉 타겟 스펙(target spec.)을 출력으로 이용하여 형상 예측 학습을 수행하여(S510), 학습 결과인 형상 예측 모델(600)을 생성(S520)하여 저장할 수 있다.
예를 들면, 추출된 복수의 샘플링 표본 각각의 선정된 공정 단계들에서 생성한 가상 스펙트럼들을 지수화한 값을 입력으로 사용하고, 추출된 복수의 샘플링 표본 각각의 선정된 공정 단계들에서의 타겟 스펙을 출력으로 사용하여, 기계 학습(machine learning) 또는 딥 러닝(deep learning)을 수행하여 형상 예측 모델(600)을 생성할 수 있다(S520).
도 2는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 생성되는 형상 예측 모델을 이용하여 형성 예측 방법을 수행하는 과정을 나타내는 흐름도이다.
도 2를 참조하면, 반도체 소자를 제조한다(S710). 반도체 소자를 제조하는 공정 단계들 중 선정된 공정 단계에서는 스펙트럼을 측정한다(S720). 스펙트럼은 예를 들면, 스펙트로스코픽 엘립소메트리 또는 스펙트로스코픽 리플렉토메트리와 같은 스캐터로미터에서 측정될 수 있다. 측정된 스펙트럼을 형상 예측 모델(600)에 입력하면, 반도체 소자의 형상인 타겟 스펙이 예측될 수 있다(S800). 측정된 스펙트럼들은 지수화하여 형상 예측 모델(600)에 입력할 수 있다. 측정된 스펙트럼들을 지수화하는 방법은 도 1에서 설명한 가상 스펙트럼을 지수화하는 방법(S420)과 실질적으로 동일할 수 있다. 예측될 수 있는 타겟 스펙은, 반도체 소자의 제조 과정 각각에서 측정 가능한 모든 수치들을 포함할 수 있으며, 예를 들면, 박막의 두께, 홀 또는 트렌치의 깊이, 패턴의 두께 또는 폭, 굴절률, 유전률, 반사율 등 물질의 물리적 특성 등일 수 있다.
예를 들면, 반도체 소자를 형성하는 제조 과정 중 박막을 증착하는 공정을 수행한 후 스펙트럼을 측정하여, 측정된 스펙트럼을 지수화한 값을 형상 예측 모델(600)에 입력하면, 박막의 두께와 같은 타겟 스펙이 예측될 수 있다.
예를 들면, 반도체 소자가 FinFET 반도체 소자인 경우, Fin을 형성하기 위한 식각 공정을 수행한 후, 스펙트럼을 측정하여 형상 예측 모델(600)에 입력하면, Fin의 높이과 Fin의 폭(또는 Fin 주변의 트렌치의 깊이와 폭) 등과 같은 타겟 스펙이 예측될 수 있다. 또는 소스 및 드레인 영역을 형성하기 전 식각 공정을 수행한 후, 스펙트럼을 측정하여 형상 예측 모델(600)에 입력하면, 식각 깊이와 폭 등과 같은 타겟 스펙이 예측될 수 있다.
예를 들면, 반도체 소자가 DRAM 반도체 소자인 경우, 활성 영역을 정의하기 위한 STI(Shallow Trench Insulator)를 형성하기 위한 트렌치를 식각하는 공정을 수행한 후, 스펙트럼을 측정하여 형상 예측 모델(600)에 입력하면, 트렌치 깊이, 트렌치의 폭, 확성 영역의 장축 길이나 단축 길이 등과 같은 타겟 스펙이 예측될 수 있다. 또는 BCAT((Buried Cell Array Transistor)를 형성하기 위하여 게이트 트렌치를 식각하는 공정을 수행한 후, 스펙트럼을 측정하여 형상 예측 모델(600)에 입력하면, 게이트 트렌치의 깊이, 폭 등과 같은 타겟 스펙이 예측될 수 있다.
예를 들면, 반도체 소자가 NAND 반도체 소자인 경우, 게이트 라인을 형성하기 위한 식각 공정을 수행한 후, 스펙트럼을 측정하여 형상 예측 모델(600)에 입력하면, 게이트 라인의 높이와 폭 등과 같은 타겟 스펙이 예측될 수 있다.
예를 들면, 반도체 소자가 VNAND 반도체 소자인 경우, 채널 홀을 형성하기 위한 식각 공정을 수행한 후, 스펙트럼을 측정하여 형상 예측 모델(600)에 입력하면, 채널 홀의 깊이와 폭 등과 같은 타겟 스펙이 예측될 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법을 수행하는 과정을 나타내는 흐름도이다.
도 3을 참조하면, 반도체 소자의 형상 예측을 하기 위한 형상 예측 모델(600)을 생성하기 위하여, 반도체 레이아웃을 설계한다(S10). 설계된 반도체 레이아웃 중 반도체 형상(타겟 스펙)을 결정하는 데에 지배적인 공정 단계들인 형상 결정 공정 단계들을 선정한다(S20). 형성 결정 공정 단계들은 예를 들면, 각 구성 요소를 형성하는 물질막을 형성하는 박막 증착 공정, 형성된 물질막의 일부를 제거하는 에칭 공정이나 CMP 공정일 수 있다.
설계된 반도체 레이아웃을 사용하여, 샘플 반도체 소자를 제조할 수 있다(S50). 샘플 반도체 소자를 제조하는 과정에서, 형성 결정 공정 단계들 각각에서는 샘플 스펙트럼이 측정될 수 있고(S60), 샘플 반도체 소자에 대한 샘플 형상(타겟 스펙)이 측정될 수 있다(S70). 샘플 스펙트럼은 예를 들면, 스펙트로스코픽 엘립소메트리 또는 스펙트로스코픽 리플렉토메트리와 같은 스캐터로미터에서 측정될 수 있다. 샘플 반도체 소자에 대한 샘플 형상은 예를 들면, TEM(Transmission Electron Microscopy), SEM(Scanning electron microscope), AFM(Atomic Force Microscope) 등을 이용하여 측정될 수 있다. 샘플 반도체 소자에 대한 샘플 형상은 예를 들면, BCD(Bottom Critical Dimension), MCD(Middle CD), TCD(Top CD), 프로파일 높이(profile height), 사이드 월 각도(side wall angle) 등과 같은 샘플 반도체 소자의 3D 형상을 나타낼 수 있는 수치를 포함할 수 있다. 일부 실시 예에서, 샘플 반도체 소자에 대한 샘플 형상은 TEM, SEM, AFM 등으로 얻어진 실제 이미지로부터 자동 측정되어 얻어질 수 있다.
설계된 반도체 레이아웃을 기초로, 반도체 형상 모델링을 수행한다(S100). 반도체 형상 모델링은 설계된 반도체 레이아웃을 기초로, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 수행되어, 모델링된 반도체 형상을 구현할 수 있다. 일부 실시 예에서, 반도체 형상 모델링을 수행(S100)하여 모델링된 반도체 형상을 구현하는 과정에는 샘플 반도체 소자에 대한 샘플 형상이 반영되어, 구현된 모델링된 반도체 형상에 대한 정확도를 높일 수 있다.
반도체 형상 모델링을 통하여 구현된 모델링된 반도체 형상에 대하여, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에 사용되는 공정 변수들을 결합하여 복수의 샘플링 표본을 추출한다(S200). 예를 들면, 복수의 샘플링 표본은 라틴 하이퍼큐브 샘플링(LHS)에 의하여 추출될 수 있다. 추출된 복수의 샘플링 표본은 다른 공정 변수들에 대하여 반도체 형상 모델링을 통하여 구현된 복수의 모델링된 반도체 형상일 수 있다. 예를 들면, 추출된 복수의 샘플링 표본은 박막의 두께 또는 박막의 증착 시간, 에칭 깊이 또는 에칭 시간 등과 같은 공정 변수를 다르게 하여 반도체 형상 모델링을 통하여 구현된 복수의 모델링된 반도체 형상일 수 있다.
추출된 복수의 샘플링 표본의 개수는, 제조된 샘플 반도체 소자의 개수보다 많을 수 있다. 추출된 복수의 샘플링 표본의 개수는 제조된 샘플 반도체 소자의 개수보다 적어도 한 오더(order) 이상 많을 수 있다. 예를 들어, 제조된 샘플 반도체 소자의 개수가 수개 내지 수십개인 경우, 추출된 복수의 샘플링 표본의 개수는 수백개 내지 수만개일 수 있다.
추출된 복수의 샘플링 표본 각각에 대하여 광해석을 수행하기 위하여, 3D 형상 메싱(meshing)을 수행한다(S310). 3D 형상 메싱은 추출된 복수의 샘플링 표본에 대하여 수직 방향(도 4의 Z 방향)으로 일정한 간격을 가지며, 수평 방향(도 4의 X-Y 방향)을 절단하여 사각형과 같은 다각형의 메쉬(mesh)들을 생성하도록 수행될 수 있다.
3D 형상 메싱을 수행한 후(S310) 생성된 메쉬를 조합하여, 3차원 공간에서 정규 격자(regular grid)에 값이 부여된 복셀(voxel)로 변환한다(S320).
복셀로 변환된 추출된 복수의 샘플링 표본 각각에 대하여, 광해석을 통하여 가상 스펙트럼을 생성한다(S410). 가상 스펙트럼은 추출된 복수의 샘플링 표본 각각에서 선정된 공정 단계들에 대하여 광해석하여 생성할 수 있다. 즉, 추출된 하나의 샘플링 표본에 대하여, 선정된 공정 단계들 각각이 진행된 구조에 대하여 광해석을 하여 복수의 가상 스펙트럼을 생성할 수 있다. 가상 스펙트럼은 예를 들면, 유한차분 주파수 영역법(FDFD)의 푸리에 공간 해석법인 엄밀한 결합파 해석(RCWA)으로 연산하여 생성할 수 있다. 엄밀한 결합파 해석(RCWA)은 반복 구조물에 의한 전자기파의 회절 분석에 사용될 수 있으므로, 복셀로 변환된 추출된 복수의 샘플링 표본에 대하여 엄밀한 결합파 해석(RCWA)을 수행하여, 복수의 가상 스펙트럼을 생성할 수 있다.
일부 실시 예에서, 가상 스펙트럼들은 각 샘플링 표본이 추출(S200)될 때마다 반복적으로 생성(S410)할 수 있다. 다른 일부 실시 예에서, 가상 스펙트럼들은 복수의 샘플링 표분을 추출(S200)한 후, 병렬로 연산하여 생성(S410)할 수 있다.
생성된 가상 스펙트럼들을 지수화하여(S420), 형상 예측 학습에 사용되기 위한 입력값들을 생성한다. 가상 스펙트럼은 고속 푸리에 변환(FFT) 또는 주성분 분석(PCA)을 이용하여 지수화할 수 있다. 샘플 반도체 소자에 대하여 측정된 샘플 스펙트럼에 대해서도 지수화 과정을 수행(S420)될 수 있다.
지수화된 가상 스펙트럼을 입력을 이용하고, 모델링된 반도체 형상, 즉 타겟 스펙(target spec.)을 출력으로 사용하여 형상 예측 학습을 수행하여(S510), 학습 결과인 형상 예측 모델(600)을 생성(S520)하여 저장할 수 있다. 예를 들면, 추출된 복수의 샘플링 표본 각각의 선정된 공정 단계들에서 생성한 가상 스펙트럼들을 지수화한 값을 입력으로 사용하고, 추출된 복수의 샘플링 표본 각각의 선정된 공정 단계들에서의 타겟 스펙을 출력으로 사용하여, 기계 학습 또는 딥 러닝을 수행하여 형상 예측 모델(600)을 생성할 수 있다(S520).
형상 예측 모델(600)을 생성(S520)하는 과정에서, 샘플 반도체 소자에서 측정된 샘플 스펙트럼의 지수화 결과와 측정된 샘플 형상(타겟 스펙)을 사용하여, 형상 예측 모델을 보정(S550)할 수 있다. 즉, 가상 스펙트럼에 대한 반도체 형상 모델링에서 구해진 모델링된 반도체 형상인 타겟 스펙과의 관계와, 샘플 반도체 소자에서 측정된 샘플 스펙트럼에 대한 측정된 샘플 형상(타겟 스펙)과의 관계 사이의 정합성을 확인 및 보정하여, 형상 예측 모델(600)을 생성할 수 있다(S520).
형상 예측 모델(600)이 생성된 이후, 반도체 소자를 제조한다(S710). 반도체 소자는 설계된 반도체 레이아웃을 이용하여 제조하거나, 설계된 반도체 레이아웃을 쉬링크(shrink)하여 제조할 수 있다. 반도체 소자를 제조하는 공정 단계들 중 선정된 공정 단계에서는 실제 스펙트럼을 측정한다(S720). 실측된 스펙트럼을 형상 예측 모델(600)에 입력하면, 반도체 소자의 형상인 타겟 스펙이 예측될 수 있다(S800)
일부 실시 예에서, 제조된 반도체 소자 중 일부에 대하여 형상(타겟 스펙)을 측정한 후(S730), 예측된 형상을 검증할 수 있다(S900). 예측된 형상의 검증 결과에 따라서, 반도체 형상 모델링을 재수행할 수 있으며(S100), 이 경우, 형상이 측정된 제조된 반도체 소자는 제조된 샘플 반도체 소자(S50)와 동일하게, 반도체 형상 모델링을 수행(S100)하는 과정 및, 형상 에측 모델을 보정(S550)하는 과정에 사용될 수 있다.
본 발명에 따른 반도체 소자의 형상 예측 방법은, 샘플 반도체 소자을 제조(S50)하는 과정에서, 실제 제조되고 실측되는 샘플수를 최소화하고, 반도체 형상 모델링을 수행하여(S100) 복수의 샘플링 표본을 추출(S200)하여, 형상 예측 모델(600)을 생성(S520)하기 위한 형상 예측 학습에 사용하여, 반도체 소자의 형상 예측 방법을 위한 형상 예측 모델의 정확도를 향상시킬 수 있어, 대량의 분석용 시료 및 이를 파괴 분석하기 위한 비용과 시간을 절감할 수 있다. 특히, 형상 예측 모델(600)을 생성(S520)한 후에는, 파괴 분석을 수행하지 않고 비파괴로 반도체 형상을 모니터링할 수 있다.
도 4는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 형상 결정 공정 단계를 선정하고 반도체 형상을 모델링하는 과정을 설명하기 위한 도면들이다.
도 4를 참조하면, FinFET 반도체 소자를 제조하기 위한 공정 단계 중, 형상 결정 공정 단계를 선정한다. FinFET 반도체 소자를 제조하는 과정에서는 제1 단계(Step I), 제2 단계(Step II), 및 제3 단계(Step III)를 형상 결정 공정 단계로 선정할 수 있다.
예를 들면, 제1 단계(Step I)은 반도체 기판(1000) 상에 Fin(FN) 및 Fin(FN)의 하측 측벽을 덮는 소자 분리막(1100)이 형성된 단계일 수 있다. 반도체 기판(1000)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(1000)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
예를 들면, 제1 단계(Step I)에서 측정 가능한 타겟 스펙은 수직 방향(Z 방향)으로의 Fin(FN)의 높이, 소자 분리막(1100)의 상면으로부터 돌출된 Fin(FN) 부분의 높이, 제1 수평 방향(X 방향)으로의 Fin(FN)의 길이, 제2 수평 방향(Y 방향)으로의 BCD(Bottom CD), MCD(Middle CD), TCD(Top CD)와 같은 Fin(FN)의 폭, Fin(FN)의 측벽의 각도, 소자 분리막(1100)의 두께 등일 수 있다.
예를 들면, 제2 단계(Step II)는 게이트 라인(1200)이 형성된 단계일 수 있다. 일부 실시 예에서, 게이트 라인(1200)은 더미 게이트 라인일 수 있다. 예를 들면, 제2 단계(Step II)에서 측정 가능한 타겟 스펙은, 수직 방향(Z 방향)으로의 게이트 라인(1200)의 높이, 제1 수평 방향(X 방향)으로의 BCD(Bottom CD), MCD(Middle CD), TCD(Top CD)와 게이트 라인(1200)의 폭, 인접하는 2개의 게이트 라인(1200) 사이에서 노출되는 Fin(FN)의 높이와 폭 등일 수 있다.
예를 들면, 제3 단계(Step III)는 소스 및 드레인을 형성하기 위하여 게이트 라인(1200)의 측벽을 덮는 스페이서층(1400)들 사이의 일부분을 제거하여 Fin(FN)의 일부분을 노출시키는 식각 공정을 수행한 단계일 수 있다. 예를 들면, 제3 단계(Step III)에서 측정 가능한 타겟 스펙은, 스페이서층(1400)들 사이의 제거된 공간의 깊이, 노출되는 Fin(FN)의 일부분의 폭과 제거된 Fin(FN)의 일부분의 깊이 등일 수 있다.
도 4를 통하여 설명한 형상 결정 공정 단계들 및 형상 결정 공정 단계들 각각의 타겟 스펙은 예시적인 것으로, 이에 한정되지 않는다.
도 5는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 샘플링 표본을 추줄하는 단계를 설명하기 위한 도면이다.
도 5를 참조하면, 반도체 형상 모델링을 통하여 구현된 모델링된 반도체 형상에 대하여, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에 사용되는 공정 변수들을 결합하여 복수의 샘플링 표본을 추출할 수 있다. 예를 들면, 복수의 샘플링 표본은 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에 사용되는 공정 변수들의 독립적인 선형 결합을 통하여 추출될 수 있다. 예를 들면, 복수의 샘플링 표본은 라틴 하이퍼큐브 샘플링(LHS)에 의하여 추출될 수 있다.
예를 들어, 1개의 박막 증착 공정에 대한 증착 시간을 파라미터 A(Parameter A)로 선정하고, 1개의 에칭 공정에 대한 에칭 시간을 파라미터 B(Parameter B)로 선정한 경우를 예를 들면, 공정 변수인 증착 시간(Parameter A)과 에칭 시간(Parameter B) 각각들의 독립적인 선형 결합을 통하여 복수의 샘플링 표본이 추출될 수 있다. 예를 들어, 변경 가능한 증착 시간(Parameter A)과 변경 가능한 에칭 시간(Parameter B) 각각을 20가지의 값으로 나눈 후, 20가지의 증착 시간(Parameter A)과 20가지의 에칭 시간(Parameter B)을 모두 샘플링하여 20ㅧ20, 즉 400개의 샘플링 표본을 추출하는 것이 아니고, 20가지의 증착 시간(Parameter A) 중 서로 다른 1가지의 증착 시간과, 20가지의 에칭 시간(Parameter B) 중 서로 다른 1가지의 에칭 시간 각각들의 독립적인 선형 결합을 통하여, 20개의 샘플링 표본(◆)을 추출할 수 있다. 따라서 추출된 복수의 샘플링 표본들(◆)에는 중복되는 증착 시간(Parameter A)이나 중복되는 에칭 시간(Parameter B)이 포함되지 않을 수 있다.
여기에서는 복수의 샘플링 표본을 추출할 때, 공정 변수가 2가지, 즉 2차원으로 배열되는 경우를 설명하였으나, 이는 설명의 편의성을 위한 예시적인 것으로, 공정 변수는 다차원으로 배열될 수 있으며, 이 경우에도 유사한 방법을 통하여 공정 변수들의 다차원적인 독립적인 선형 결합을 통하여 복수의 샘플링 표분을 추출할 수 있다.
도 6은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 3D 형상 메싱을 수행하는 단계를 설명하기 위한 도면이다.
도 6을 참조하면, 추출된 복수의 샘플링 표본 각각에 대하여 광해석을 수행하기 위하여, 3D 형상 메싱(meshing)을 수행할 수 있다. 3D 형상 메싱은 추출된 복수의 샘플링 표본 각각에 대하여 수직 방향(도 4의 Z 방향)으로 일정한 간격을 가지도록, 복수의 Z 방향 값(높이, Z1, Z2, Z3, Z4)을 선택한 후, 복수의 Z 방향 값(Z1, Z2, Z3, Z4) 각각에서, 수평 방향(X-Y 방향)을 절단하여 사각형과 같은 다각형의 메쉬(mesh)들을 생성하도록 수행될 수 있다. 메쉬들은 각각 해당 메쉬를 대표할 수 있는 물질로만 이루어진 것으로 생성될 수 있다.
이후, 생성된 메쉬들을 조합하여, 3차원 공간에서 정규 격자에 대표하는 물질들을 나타낼 수 있는 값이 부여된 복셀(voxel)로 변환할 수 있다.
도 7은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 가상 스펙트럼을 생성하는 단계를 설명하기 위한 도면이다.
도 7을 참조하면, 복수의 형상 결정 공정 단계(Step I, Step II, Step III) 각각에서 복셀로 변환된 복수의 샘플링 표본에 대한 가상 스펙트럼을 생성한다.
가상 스펙트럼은 예를 들면, 스펙트로스코픽 엘립소메트리 또는 스펙트로스코픽 리플렉토메트리와 같은 스캐터로미터에서 측정되는 스펙트럼의 형태로 생성될 수 있다. 일부 실시예에서, 스펙트로스코픽 엘립소메트리에서 측정되는 스펙트럼 형태로 생성된 가상 스펙트럼은 파장(wavelength)에 따른 위상차(Delta)를 나타낼 수 있다. 다른 일부 실시 예에서, 스펙트로스코픽 리플렉토메트리에서 측정되는 스펙트럼 형태로 생성된 가상 스펙트럼은 파장(wavelength)에 따른 반사율(Reflectance)를 나타낼 수 있다.
가상 스펙트럼은 추출된 복수의 샘플링 표본 각각에서 선정된 공정 단계들에 대하여 광해석하여 생성할 수 있다. 즉, 추출된 하나의 샘플링 표본에 대하여, 선정된 공정 단계들 각각이 진행된 구조에 대하여 광해석을 하여 복수의 가상 스펙트럼을 생성할 수 있다.
가상 스펙트럼은 예를 들면, 유한차분 주파수 영역법(FDFD)의 푸리에 공간 해석법인 엄밀한 결합파 해석(RCWA)으로 연산하여 생성할 수 있다. 일부 실시 예에서, 복수의 샘플링 표본들에 대한 가상 스펙트럼들은 엄밀한 결합파 해석(RCWA)을 병렬로 연산하여 생성할 수 있다.
유한차분 주파수 영역법(FDFD)은 전자기파에 대한 문제를 푸는데 사용되는 수치 해석 방법으로, 미분 연산자의 유한 차분 근사를 기초로 하여 미분 방정식을 푸는 방법이다. 유한차분 주파수 영역법(FDFD)은 주로 산란 문제에 적용될 수 있다. 유차차분 주파수 영역법(FDFD)은 유한차분 시간 영역법(finite-difference time-domain, FDTD)가 유사할 수 있으며, 일정한 주파수의 소스(sources) 및 필드(fields)에 대한 맥스웰 방정식을 행렬 형식으로 변환하는 방법이다.
엄밀한 결합파 해석은 반복 구조물에 의한 전자기파의 회절 분석에 사용되어지는 방법으로, 경계 조건(Boundary condition)을 포함하는 맥스웰 방정식(Maxwell's equations)을 사용하는 분석 알고리즘이다. 엄밀한 결합파 해석은 스펙트럼의 진폭 비율(Ψ) 및 위상차(Δ)를 TE 모드 및 TM 모드 각각의 위상 천이(phase shift)와 TE 모드 및 TM 모드 간의 진폭 비율(amplitude ratio)로부터 얻을 수 있다.
도 8a 및 도 8b는 각각 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 가상 스펙트럼 지수화를 수행하는 단계를 설명하기 위한 도면이다.
도 8a를 참조하면, 생성된 가상 스펙트럼들은 고속 푸리에 변환(FFT)을 이용하여 지수화할 수 있다. 고속 푸리에 변환(FFT)은 이산 푸리에 변환(Discrete Fourier Transform, DFT)을 행하는 알고리즘의 하나이다. 예를 들어, N개의 데이터열의 이산 푸리에 변환(DFT)을 하는 경우 각 주파수의 푸리에 계수를 각각 독립적으로 계산하는 N2회의 곱셈이 필요하다. 고속 푸리에 변환(FFT)은 N이 소인수로 분해되는 경우, 그 데이터열을 분할하여 개개의 소인수에 상당하는 소수 그룹에 대해서 이산 푸리에 변환(DFT)을 하여 그 결과를 사용해서, 최종적으로 N개의 이산 푸리에 변환(DFT)을 하도록 하여 연산 횟수를 줄일 수 있다.
일부 실시 예에서, 가상 스펙트럼들을 고속 푸리에 변환(FFT)해서 가장 큰 하나 또는 2개 이상의 큰 피크를 선택하여 가상 스펙트럼들을 지수화할 수 있다.
도 8b를 참조하면, 생성된 가상 스펙트럼들은 주성분 분석(PCA)을 이용하여 지수화할 수 있다.
주성분 분석(PCA)은 고차원의 데이터를 저차원의 데이터로 환원시키는 기법이다. 주성분 분석(PCA)은 서로 연관 가능성이 있는 고차원 공간의 표본들을 선형 연관성이 없는 저차원 공간(주성분)의 표본으로 변환하기 위해 직교 변환을 사용한다. 주성분의 차원수는 원래 표본의 차원수보다 작거나 같다. 주성분 분석은 데이터를 한개의 축으로 사상시켰을 때 그 분산이 가장 커지는 축을 첫 번째 주성분(PC1), 두 번째로 커지는 축을 두 번째 주성분(PC2)으로 놓이도록 새로운 좌표계로 데이터를 선형 변환한다. 주성분 분석(PCA)은 이와 같이 표본의 차이를 가장 잘 나타내는 성분들을 분해할 수 있다. 주성분 분석(PCA)에서 변환은 첫째 주성분(PC1)이 가장 큰 분산을 가지고, 이후의 주성분들은 이전의 주성분들과 직교한다는 제약 아래에 가장 큰 분산을 갖고 있다는 식으로 정의되어있다.
일부 실시 예에서, 가상 스펙트럼들을 주성분 분석(PCA)해서 주성분들을 구해서 가상 스펙트럼을 지수화할 수 있다. 도 8b에서는 2개의 주성분(PC1, PC2)이 도시되었으나 이에 도시의 편의성을 위한 예시로, 구해지는 주성분의 개수는 예를 드면 수십개 이상일 수 있다.
도 9는 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 형상 예측 학습을 수행하는 단계를 설명하기 위한 도면이다.
도 9를 참조하면, 지수화된 가상 스펙트럼(In_1, In_2, …, In_n)을 입력으로 사용하고, 반도체 형상 모델링에서 얻어진 모델링된 반도체 형상, 즉 타겟 스펙을 출력으로 사용하여 형상 예측 학습을 수행할 수 있다. 형상 예측 학습은 기계 학습(machine learning) 또는 딥 러닝(deep learning)을 통하여 수행될 수 있다.
형상 예측 학습은 예를 들면, 결정 트리 학습법(decision tree learning), 연관 규칙 학습법(association rule learning), 인공신경망(Artificial Neural Network, ANN), 유전 알고리즘(genetic algorithm), 귀납적 학습법(inductive learning), 서포트 벡터 머신(Support Vector Machine, SVM), 클러스터 분석(cluster analysis), 베이즈 네트워크((bayesian network), 강화 학습법(reinforcement learning) 등과 같은 기계 학습을 이용하거나, 심층 신경망(Deep Neural Network, DNN), 합성곱 신경망(Convolutional Neural Network, CNN), 순환 신경망(Recurrent Neural Network, RNN), 제한 볼츠만 머신 (Restricted Boltzmann Machine, RBM), 심층 신뢰 신경망 (Deep Belief Network, DBN), 심층 Q-네트워크(Deep Q-Networks) 등과 같은 딥 러닝을 이용하여 수행될 수 있다.
예를 들면, 형상 예측 학습을 수행하기 위한 기계 학습 또는 딥 러닝은 멀티 레이어를 가지는 신경망을 이용할 수 있다. 예를 들면, 멀티 레이어를 가지는 신경망은 입력 레이어(input layer), 적어도 하나의 히든 레이어(hidden layer 1, hidden layer 2), 및 출력 레이어(output layer)를 가질 수 있다. 입력 레이어(input layer)에 지수화된 가상 스펙트럼(In_1, In_2, …, In_n)을 입력하면, 적어도 하나의 히든 레이어(hidden layer 1, hidden layer 2)를 거친 후 출력 레이어(output layer)에 출력(out)이 제공될 수 있다. 반도체 형상 모델링에서 얻어진 타겟 스펙이 출력(out)으로 제공될 수 있도록, 적어도 하나의 히든 레이어(hidden layer 1, hidden layer 2)를 이루는 노드들 사이의 가중치를 조절하여 형상 예측 학습이 수행될 수 있다.
일부 실시 예에서, 지수화된 가상 스펙트럼 및 반도체 형상 모델링에서 얻어진 타겟 스펙을 사용하기 한 형상 예측 학습을 수행하기에 앞서서, 출력으로 사용하여 형상 예측 학습을 수행하기 앞서서, 샘플 반도체 소자로부터 측정된 샘플 스펙트럼 및 샘플 형상(타겟 스펙)을 사용한 형상 예측 학습을 먼저 수행할 수 있다.
예를 들면, 상대적으로 소수의 샘플 반도체 소자를 이용하여 1차적인 형상 예측 학습을 수행하여 대략적인 형상 예측 모델을 생성한 후, 상대적으로 다수의 추출된 샘플링 표본을 이용하여 2차적인 형상 예측 학습을 수행하여, 정확도가 향상된 형상 예측 모델을 완성할 수 있다.
다른 일부 실시 예에서, 상대적으로 소수의 샘플 반도체 소자 및 상대적으로 다수의 추출된 샘플링 표본을 함께 이용하여 형상 예측 학습을 수행할 수도 있다.
도 10은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법에서 형상 예측 모델을 보정하는 단계를 설명하기 위한 도면이다.
도 10을 참조하면, 복수의 샘플링 표본(VIST)에서 반도체 형상 모델링에서 얻어진 타겟 스펙(Meas.)과 가상 스펙트럼을 이용하여 형상 예측 모델에서 예측된 형상의 예측값(Pred.)이 대체로 일치하는 경우에도, 샘플 반도체 소자(TEM)에서, 샘플 반도체 소자를 실측한 샘플 형상(Meas.)과 실측한 샘플 스펙트럼을 이용하여 형상 예측 모델에서 예측된 형상의 예측값(Pred.)은 일치하지 않을 수 있다. 이 경우, 복수의 샘플링 표본(VIST)과 샘플 반도체 소자(TEM) 모두에서 타겟 스펙(Meas.)과 형상의 예측값(Meas.)이 모두 일치하도록 하는 보정을 수행하여, 반도체 형상 모델링을 완성할 수 있다. 반도체 형상 모델링의 보정은, 복수의 샘플링 표본의 반도체 형상 모델링에서 얻어진 타겟 스펙과 가상 스펙트럼 및 샘플 반도체 소자의 실측 샘플 형상과 실측 샘플 스펙트럼에 대한 학습을 함께 수행하여 이루어질 수 있다.
도 11은 본 발명의 일실시예에 따른 반도체 소자의 형상 예측 방법을 수행하기 위한 형상 예측 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 반도체 소자의 형상 예측 시스템(1, 이하 형상 예측 시스템)은 형상 예측 모델 생성부(SUB1)와 형상 예측 수행부(SUB2)를 포함할 수 있다.
형상 예측 모델 생성부(SUB1)는 형상 모델링 모듈(100), 샘플링 표본 추출 모듈(200), 3D 형상 메싱 모듈(310), 복셀 변환 모듈(320), 가상 스펙트럼 생성 모듈(410), 가상 스펙트럼 지수화 모듈(420), 형상 예측 학습 모듈(510), 형상 예측 모델 생성 모듈(520), 및 형상 예측 모델 보정 모델(550)을 포함할 수 있다.
형상 예측 수행부(SUB)는 형상 예측 모델(600)을 이용하여 형상 예측을 수행하는 형상 예측 모듈(800) 및 예측 형상 검증 모듈(900)을 포함할 수 있다.
일부 실시 예에서, 형상 예측 모델 생성부(SUB1)와 형상 예측 수행부(SUB2)는 각각 별도의 시스템으로 구성되어, 형상 예측 모델 생성부(SUB1)에서 생성된 형상 예측 모델(600)을, 별도의 시스템인 형상 예측 수행부(SUB2)에서 제공받아 반도체 소자의 형상 예측을 수행할 수 있다.
다른 일부 실시 예에서, 형상 예측 모델 생성부(SUB1)와 형상 예측 수행부(SUB2)는 하나의 시스템으로 구성되어, 형상 예측 모델(600)의 생성과 반도체 소자의 형상 예측을 함께 수행할 수 있다.
형상 예측 시스템(1)은 설계된 반도체 레이아웃(10)과 선정된 형상(타겟 스펙) 결정 공정 단계 정보를 제공받아, 형상 예측 모델(600)을 생성할 수 있다.
형상 모델링 모듈(100)은 반도체 레이아웃을 기초로, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 반도체 형상 모델링을 수행되어, 모델링된 반도체 형상을 구현할 수 있다.
한편, 설계된 반도체 레이아웃(100)을 사용하여, 샘플 반도체 소자를 제조할 수 있다(S50). 샘플 반도체 소자를 제조하는 과정에서, 형성 결정 공정 단계들 각각에서는 샘플 스펙트럼이 측정될 수 있고(S60), 샘플 반도체 소자에 대한 샘플 형상(타겟 스펙)이 측정될 수 있다(S70).
형상 모델링 모듈(100)은 샘플 반도체 소자에 대한 샘플 형상(타겟 스펙)을 참조하여 구현된 모델링된 반도체 형상에 대한 정확도를 높일 수 있다.
일부 실시 예에서, 형상 모델링 모듈(100)은 TCAD 툴을 포함할 수 있다. 다른 일부 실시 예에서 형상 모델링 모듈(100)은 형상 예측 시스템(1)과 네트워크를 통하여 연결되는 TCAD 툴을 제공하는 시스템과의 통신을 수행하는 기능을 수행할 수 있다.
샘플링 표본 추출 모듈(200)은 형상 모델링 모듈(100)에서 구현된 모델링된 반도체 형상에 대하여, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사에 사용되는 공정 변수들을 결합하여 복수의 샘플링 표본을 추출할 수 있다. 예를 들면, 복수의 샘플링 표본은 공정 변수들의 독립적인 선형 결합을 통하여 추출될 수 있다. 예를 들면, 복수의 샘플링 표본은 라틴 하이퍼큐브 샘플링(LHS)에 의하여 추출될 수 있다.
3D 형상 메싱 모듈(310)은 추출된 복수의 샘플링 표본 각각에 대하여 3D 형상 메싱을 수행할 수 있다. 복셀 변환 모듈(320)은 3D 형상 메싱 모듈(320)에서 생성된 메쉬를 조합하여 추출된 복수의 샘플링 표본을 3차원 공간에서 정규 격자에 값이 부여된 복셀로 변환할 수 있다.
가상 스펙트럼 생성 모듈(410)은 복셀로 변환된 복수의 샘플링 표본 각각에 대하여, 광해석을 통하여 가상 스펙트럼을 생성할 수 있다. 가상 스펙트럼 생성 모듈(410)은 복셀로 변환된 복수의 샘플링 표본 각각에서 선정된 공정 단계들에 대하여 광해석을 하여 가상 스펙트럼들을 생성할 수 있다. 즉, 가상 스펙트럼 생성 모듈(410)은 복셀로 변환된 하나의 샘플링 표본에 대하여, 선정된 공정 단계들 각각이 진행된 구조에 대하여 광해석을 하여 복수의 가상 스펙트럼을 생성할 수 있다.
가상 스펙트럼 생성 모듈(410)은 예를 들면, 유한차분 주파수 영역법(FDFD)의 푸리에 공간 해석법인 엄밀한 결합파 해석(RCWA)으로 연산하여 가상 스펙트럼은 생성할 수 있다.
가상 스펙트럼 지수화 모듈(420)은 가상 스펙트럼 생성 모듈(410)에서 생성된 가상 스펙트럼들을 형상 예측 학습에 사용되기 위한 입력값들로 생성하기 위한 지수화를 수행한다. 가상 스펙트럼 지수화 모듈(420)은 고속 푸리에 변환(FFT) 또는 주성분 분석(PCA)을 이용하여 가상 스펙트럼들을 지수화할 수 있다. 일부 실시 예에서, 가상 스펙트럼 지수화 모듈(420)은 샘플 반도체 소자에 대하여 측정된 샘플 스펙트럼에 대해서도 지수화를 할 수 있다. 다른 일부 실시 예에서, 수 있다. 샘플 반도체 소자에 대하여 측정된 샘플 스펙트럼은 별도의 스펙트럼 지수화 모듈에 의하 지수화된 후, 형상 예측 모델 보정 모듈(550)에 제공될 수 있다.
형상 예측 학습 모듈(510)은 가상 스펙트럼 지수화 모듈(420)에서 가상 스펙트럼을 지수화한 값들을 입력값으로 사용하고, 복수의 샘플링 표본 각각이 가지는 모델링된 반도체 형상을 출력으로 사용하여 형상 예측 학습을 수행할 수 있다.
형상 예측 학습 모듈(510)에서 수행된 형상 예측 학습의 결과는 형상 예측 모델 생성 모듈(520)에 의하여 형상 예측 모델(600)로 생성될 수 있다. 여기에서 형상 예측 모델(600)은 형상 예측 모델이 저장된 저장 공간일 수 있다.
형상 예측 모델 보정 모듈(550)은, 샘플 반도체 소자에서 측정된 샘플 스펙트럼의 지수화 결과와 측정된 샘플 형상(타겟 스펙)을 사용하여, 형상 예측 모델 생성 모듈(520)에서 생성하는 형상 예측 모델(600)을 보정할 수 있다. 형상 예측 모델 보정 모듈(550)은, 가상 스펙트럼에 대한 반도체 형상 모델링에서 구해진 모델링된 반도체 형상인 타겟 스펙과의 관계와, 샘플 반도체 소자에서 측정된 샘플 스펙트럼에 대한 측정된 샘플 형상(타겟 스펙)과의 관계 사이의 정합성을 확인 및 보정하여, 형상 예측 모델(600)을 보정할 수 있다.
형상 예측 모듈(800)은 형상 예측 모델(600)을 이용하여 형상 예측을 수행할 수 있다. 반도체 소자를 제조하는 과정(S710)에서, 선정된 형상 결정 공정 단계(20) 각각에서 스펙트럼을 측정(S720)한 후, 형상 예측 모듈(800)은 측정된 스펙트럼을 지수화한 결과를 형상 예측 모델(600)에 입력하여, 제조된 반도체 소자에 대한 형상을 비파괴로 예측할 수 있다.
일부 실시 예에서, 제조된 반도체 소자 중 일부에 대하여 TEM, SEM, AFM 등과 같은 파괴 분석을 이용하여 형상(타겟 스펙)을 측정한 후(S730), 형상 검증 모듈(900)은 형상 예측 모듈(800)에서 예측한 형상과 측정된 반도체 소자의 형상을 비교할 수 있다. 형상 검증 모듈(900)에서 수행한 형상 예측 모듈(800)에서 예측한 형상과 측정된 반도체 소자의 형상의 비교 결과에 따라서, 형상 예측 모델(600)을 수정할 수 있다. 즉, 형상 검증 모듈(900)에서 수행한 형상 예측 모듈(800)에서 예측한 형상과 측정된 반도체 소자의 형상의 비교 결과가 오차 범위를 초과하는 경우, 형상 모델링 모듈(100)에서 새로 반도체 형상 모델링을 수행한 후, 전술한 과정을 거쳐서 형상 예측 모델(600)에 대한 학습을 재수행하여, 형상 예측 모델(600)을 수정할 수 있다.
본 발명에 따른 반도체 소자의 형상 예측 시스템(1)은 샘플 반도체 소자을 제조(S50)하는 과정에서, 실제 제조되고 실측되는 샘플수를 최소화하고, 형상 모델링 모듈(100) 및 샘플링 표본 추출 모듈(200)에서 복수의 샘플링 표본을 추출하여, 실제 제조되고 실측되는 샘플수보다 많은 복수의 샘플링 표본을 사용하여 형상 예측 학습 모듈(510)에서 학습을 수행하고 형상 예측 모델 생성 모듈(520)에서 형상 예측 모델(600)을 생성할 수 있으므로, 형상 예측 모델(600)을 생성하기 위한 형상 예측 학습의 정확도를 향상시킬 수 있다. 따라서 형상 예측 모델(600)을 생성하는데에, 대량의 분석용 시료 및 이를 파괴 분석하기 위한 비용과 시간이 필요하지 않고, 비파괴로 반도체 형상을 모니터링할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 형상 예측 시스템, 100 : 형상 모델링 모듈, 200 : 샘플링 표본 추출 모듈, 310 : 3D 형상 메싱 모듈, 320 : 복셀 변환 모듈, 410 : 가상 스펙트럼 생성 모듈, 420 : 가상 스펙트럼 지수화 모듈, 510 : 형상 예측 학습 모듈, 520 : 형상 예측 모델 생성 모듈, 550 : 형상 예측 모델 보정 모델, 600 : 형상 예측 모델, 800 : 형상 예측 모듈, 900 : 예측 형상 검증 모듈

Claims (10)

  1. 설계된 반도체 레이아웃에 대하여 모델링된 반도체 형상을 구현하는 단계;
    상기 모델링된 반도체 형상에 대하여 공정 변수들의 독립적인 선형 결합을 통하여 복수의 샘플링 표본을 추출하는 단계;
    추출된 상기 복수의 샘플링 표본 각각에 대하여 광해석을 통하여 가상 스펙트럼들을 생성하는 단계;
    상기 가상 스펙트럼들을 지수화하는 단계;
    지수화된 상기 가상 스펙트럼들을 입력으로 이용하고, 상기 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계; 및
    제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여, 상기 제조된 반도체 소자의 형상을 예측하는 단계;를 포함하는 반도체 소자의 형상 예측 방법.
  2. 제1 항에 있어서,
    상기 복수의 샘플링 표본을 추출하는 단계는, 라틴 하이퍼큐브 샘플링(Latin Hypercube Sampling, LHS)에 의하여 수행되는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
  3. 제1 항에 있어서,
    상기 복수의 샘플링 표본 각각에 대하여 3D 형상 메싱(meshing)을 통하여 생성된 메쉬를 조합하여 복셀로 변환하는 단계;를 더 포함하며,
    상기 가상 스펙트럼들을 생성하는 단계는, 복셀로 변환된 상기 복수의 샘플링 표본 각각에 대하여 유한차분 주파수 영역법(FDFD)의 푸리에 공간 해석법인 엄밀한 결합파 해석(RCWA)으로 연산하는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
  4. 제1 항에 있어서,
    상기 설계된 반도체 레이아웃을 사용하여 샘플 반도체 소자를 제조하는 단계;를 더 포함하며,
    상기 모델링된 반도체 형상을 구현하는 단계는, 상기 샘플 반도체 소자에서 측정된 샘플 형상을 반영하는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
  5. 제4 항에 있어서,
    상기 샘플 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여 예측된 상기 샘플 반도체 소자의 형상과, 측정된 상기 샘플 형상을 비교하여, 상기 형상 예측 모델을 보정하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
  6. 제1 항에 있어서,
    상기 모델링된 반도체 형상을 구현하는 단계는, 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 수행되는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
  7. 반도체 레이아웃을 설계하는 단계;
    설계된 상기 반도체 레이아웃 중 형상 결정 공정 단계를 선정하는 단계;
    설계된 상기 반도체 레이아웃을 사용하여 샘플 반도체 소자를 제조하는 단계;
    설계된 상기 반도체 레이아웃에 대하여 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 모델링된 반도체 형상을 구현하는 단계;
    상기 모델링된 반도체 형상에 대하여 복수의 샘플링 표본을 추출하는 단계;
    추출된 상기 복수의 샘플링 표본 각각에 대하여 광해석을 통하여 상기 형상 결정 공정 단계에 대한 가상 스펙트럼들을 생성하는 단계;
    상기 가상 스펙트럼들을 지수화하는 단계;
    지수화된 상기 가상 스펙트럼들을 입력으로 이용하고, 상기 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계;
    상기 샘플 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여 예측된 상기 샘플 반도체 소자의 형상과, 상기 샘플 반도체 소자에서 측정된 샘플 형상의 정합성을 비교하여, 상기 형상 예측 모델을 보정하는 단계; 및
    제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여, 상기 제조된 반도체 소자의 형상을 예측하는 단계;를 포함하는 반도체 소자의 형상 예측 방법.
  8. 제7 항에 있어서,
    상기 복수의 샘플링 표본을 추출하는 단계는, 라틴 하이퍼큐브 샘플링에 의하여 수행되어 상기 형상 결정 공정 단계에서의 공정 변수들의 독립적인 선형 결합을 통하여 추출되는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
  9. 형상 결정 공정 단계가 선정된 설계된 반도체 레이아웃을 사용하여 샘플 반도체 소자를 제조하는 단계;
    설계된 상기 반도체 레이아웃에 대하여 물리기반 박막 증착 공정 모사 및 에칭 공정 모사를 통하여 모델링된 반도체 형상을 구현하는 단계;
    상기 모델링된 반도체 형상에 대하여 상기 형상 결정 공정 단계에서의 공정 변수들의 독립적인 선형 결합을 통하여 상기 제조된 샘플 반도체의 개수보다 적어도 한 오더 이상이 많은 복수의 샘플링 표본을 추출하는 단계;
    추출된 상기 복수의 샘플링 표본 각각에 대한 지수화된 가상 스펙트럼들을 입력으로 이용하고, 상기 모델링된 반도체 형상을 출력으로 이용한 학습을 수행하여, 형상 예측 모델을 생성하는 단계; 및
    제조된 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여, 상기 제조된 반도체 소자의 형상을 예측하는 단계;를 포함하는 반도체 소자의 형상 예측 방법.
  10. 제9 항에 있어서,
    상기 모델링된 반도체 형상을 구현하는 단계는, 상기 샘플 반도체 소자에서 측정된 샘플 형상을 반영하고,
    상기 형상 예측 모델을 생성하는 단계는, 상기 샘플 반도체 소자에서 측정된 스펙트럼을 지수화하여 상기 형상 예측 모델에 입력하여 예측된 상기 샘플 반도체 소자의 형상과 상기 샘플 반도체 소자에서 측정된 샘플 형상의 정합성을 비교하여, 상기 형상 예측 모델을 보정하는 것을 특징으로 하는 반도체 소자의 형상 예측 방법.
KR1020180165467A 2018-12-19 2018-12-19 반도체 소자의 형상 예측 방법 Active KR102611986B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180165467A KR102611986B1 (ko) 2018-12-19 2018-12-19 반도체 소자의 형상 예측 방법
US16/433,266 US11341305B2 (en) 2018-12-19 2019-06-06 Method of predicting shape of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180165467A KR102611986B1 (ko) 2018-12-19 2018-12-19 반도체 소자의 형상 예측 방법

Publications (2)

Publication Number Publication Date
KR20200076394A true KR20200076394A (ko) 2020-06-29
KR102611986B1 KR102611986B1 (ko) 2023-12-08

Family

ID=71098174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180165467A Active KR102611986B1 (ko) 2018-12-19 2018-12-19 반도체 소자의 형상 예측 방법

Country Status (2)

Country Link
US (1) US11341305B2 (ko)
KR (1) KR102611986B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024219733A1 (ko) * 2023-04-19 2024-10-24 (주)오로스테크놀로지 3차원 주기적 구조의 광학 반응에 대한 전산 모사 시스템 및 이의 유효성 평가 방법
KR102730558B1 (ko) * 2023-10-19 2024-11-18 주식회사 알세미 뉴럴 컴팩트 모델에 대한 액티브 러닝 방법 및 컴퓨팅 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12321101B2 (en) * 2019-07-03 2025-06-03 Asml Netherlands B.V. Method for applying a deposition model in a semiconductor manufacturing process
CN112384749B (zh) * 2020-03-13 2022-08-19 长江存储科技有限责任公司 用于半导体芯片孔几何形状度量的系统和方法
US20220228265A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for dynamically adjusting thin-film deposition parameters

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655110A (en) * 1995-02-13 1997-08-05 Advanced Micro Devices, Inc. Method for setting and adjusting process parameters to maintain acceptable critical dimensions across each die of mass-produced semiconductor wafers
US5966527A (en) * 1996-10-28 1999-10-12 Advanced Micro Devices, Inc. Apparatus, article of manufacture, method and system for simulating a mass-produced semiconductor device behavior
US7324193B2 (en) * 2006-03-30 2008-01-29 Tokyo Electron Limited Measuring a damaged structure formed on a wafer using optical metrology
US7912679B2 (en) * 2007-09-20 2011-03-22 Tokyo Electron Limited Determining profile parameters of a structure formed on a semiconductor wafer using a dispersion function relating process parameter to dispersion

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070249071A1 (en) * 2006-04-21 2007-10-25 Lei Lian Neural Network Methods and Apparatuses for Monitoring Substrate Processing
US8666703B2 (en) 2010-07-22 2014-03-04 Tokyo Electron Limited Method for automated determination of an optimally parameterized scatterometry model
US20130110477A1 (en) 2011-10-31 2013-05-02 Stilian Pandev Process variation-based model optimization for metrology
US20170018069A1 (en) 2014-02-23 2017-01-19 Globalfoundries Inc. Hybrid metrology technique
US9916965B2 (en) 2015-12-31 2018-03-13 Kla-Tencor Corp. Hybrid inspectors
CN110100174B (zh) 2016-10-20 2022-01-18 科磊股份有限公司 用于图案化晶片特性化的混合度量
US10121709B2 (en) 2017-01-24 2018-11-06 Lam Research Corporation Virtual metrology systems and methods for using feedforward critical dimension data to predict other critical dimensions of a wafer
US10572697B2 (en) * 2018-04-06 2020-02-25 Lam Research Corporation Method of etch model calibration using optical scatterometry
KR102802192B1 (ko) * 2018-12-12 2025-04-30 삼성전자주식회사 두께 예측 네트워크 학습 방법, 반도체 소자 제조 방법 및 반도체 물질 퇴적 장비

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655110A (en) * 1995-02-13 1997-08-05 Advanced Micro Devices, Inc. Method for setting and adjusting process parameters to maintain acceptable critical dimensions across each die of mass-produced semiconductor wafers
US5966527A (en) * 1996-10-28 1999-10-12 Advanced Micro Devices, Inc. Apparatus, article of manufacture, method and system for simulating a mass-produced semiconductor device behavior
US7324193B2 (en) * 2006-03-30 2008-01-29 Tokyo Electron Limited Measuring a damaged structure formed on a wafer using optical metrology
US7912679B2 (en) * 2007-09-20 2011-03-22 Tokyo Electron Limited Determining profile parameters of a structure formed on a semiconductor wafer using a dispersion function relating process parameter to dispersion

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024219733A1 (ko) * 2023-04-19 2024-10-24 (주)오로스테크놀로지 3차원 주기적 구조의 광학 반응에 대한 전산 모사 시스템 및 이의 유효성 평가 방법
KR102730558B1 (ko) * 2023-10-19 2024-11-18 주식회사 알세미 뉴럴 컴팩트 모델에 대한 액티브 러닝 방법 및 컴퓨팅 장치

Also Published As

Publication number Publication date
US20200201952A1 (en) 2020-06-25
KR102611986B1 (ko) 2023-12-08
US11341305B2 (en) 2022-05-24

Similar Documents

Publication Publication Date Title
KR102611986B1 (ko) 반도체 소자의 형상 예측 방법
JP7097757B2 (ja) 仮想半導体デバイス製作環境におけるキーパラメータ識別、プロセスモデル較正、及び変動性解析のためのシステムと方法
TWI728179B (zh) 具有非等向性介電常數之半導體結構之基於模型之光學量測
KR101365163B1 (ko) 구조물 시험 방법 및 구조물 시험 시스템
JP6352382B2 (ja) 予測３ｄ仮想製作システムおよび方法
KR102274476B1 (ko) 다중 처리 단계로부터의 정보로 반도체 계측
US10146140B2 (en) Methods and apparatus for simulating interaction of radiation with structures, metrology methods and apparatus, device manufacturing method
JP4824299B2 (ja) 集積回路構造のプロファイルを決定する方法及びシステム又はコンピュータ読取可能な記録媒体
US20230205076A1 (en) Resist and etch modeling
TWI615909B (zh) 用於產生半導體量測模型之方法及系統
US20200004921A1 (en) Random forest model for prediction of chip layout attributes
US7016820B2 (en) Semiconductor device analyzer, method for analyzing/manufacturing semiconductor device, and storage medium storing program for analyzing semiconductor device
KR20200139800A (ko) Cd-sem을 사용한 프로세스 시뮬레이션 모델 캘리브레이션
CN113035735B (zh) 半导体结构的测量方法、系统、介质和电子设备
CN101331378A (zh) 在光学计量中为重复结构选择单位元配置
US6304834B1 (en) Method and apparatus for semiconductor device simulation with linerly changing quasi-fermi potential, medium storing program for the simulation, and manufacturing method for the semiconductor device
US11742247B2 (en) Epitaxial growth of source and drain materials in a complementary field effect transistor (CFET)
Pasikatan et al. Superlattice effects and limitations of non-destructive measurement of advanced Si/Si 1− x Ge x superlattice structures using Mueller matrix scatterometry and high-resolution X-ray diffraction
CN110556304A (zh) 确定三维结构的掺杂浓度的方法及制造半导体器件的方法
Valade et al. Tilted beam SEM, 3D metrology for industry
Rana et al. Machine learning and predictive data analytics enabling metrology and process control in IC fabrication
Dunn et al. Guiding gate-etch process development using 3D surface reaction modeling for 7nm and beyond
KR20210117550A (ko) 3차원 형상의 임계 차원을 측정하기 위한 방법 및 이를 위한 장치
US6599132B1 (en) Scanning capacitance sample preparation technique
US20250224344A1 (en) Measurements Of Semiconductor Structures Based On Data Collected At Prior Process Steps

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20181219

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20211115

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20181219

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230621

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20231113

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20231205

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20231206

End annual number: 3

Start annual number: 1

PG1601 Publication of registration