KR20200074898A - 단결정 구조를 제조하기 위한 방법 - Google Patents

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피에르-에두아르 라이날
파스깔 베송
장-미셸 아르뜨망
비르지니 루
로랑 발리에
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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄
유니베르시떼 그르노블 알프스
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Abstract

기판에 습식 프로세스에 의해 획득되고 열화 온도를 갖는 보호 산화물로 커버된 제 1 표면 (1a) 을 갖는 단결정 실리콘-게르마늄층 (1) 이 제공된다. 보호 산화물은 플루오르화 염으로 변형되며, 이는 그 후 제거된다. 기판은 열화 온도보다 낮은 온도에서 프로세싱 챔버에 배치되고 열화 온도보다 높은 온도까지 온도 램프가 적용된다. 제 1 표면 (1a) 은 실리콘, 게르마늄, 및 타겟층 (4) 을 형성하는 재료의 전구체가 없는 수소 분위기에서 어닐링된다. 온도 램프가 적용될 때, 실리콘 전구체는 로딩 온도와 열화 온도 사이에서 프로세싱 챔버에 삽입되어 단결정 버퍼층 (6) 을 성막한다. 단결정 타겟층 (4) 은 화학 기상 증착에 의해 성막된다.

Description

단결정 구조를 제조하기 위한 방법{METHOD FOR FABRICATING A MONOCRYSTALLINE STRUCTURE}
본 발명은 실리콘-게르마늄 (silicon-germanium) 합금층으로부터 시작하는 에피택시 단계를 포함하는 단결정 구조를 제조하기 위한 방법에 관한 것이다.
예를 들어 전계 효과 트랜지스터의 전도 채널을 형성하도록 기능화되는 하나 이상의 실리콘층들을 사용하여 반도체 디바이스를 제조하는 것이 알려져 있다. 그러나, 실리콘의 성능이 항상 예상된 전기적 및/또는 기계적 요건들이 달성되도록 할 수 있는 것은 아니어서 결과적으로 새로운 재료, 특히 게르마늄이 실리콘을 대체하기 위해 이제 사용되고 있다. 그 결과 게르마늄이 최신 마이크로전자기기 디바이스의 제조에서 점점 더 큰 위치를 차지하고 있다.
특히 실리콘막 (silicon film) 대신 실리콘-게르마늄 합금막의 사용에 있어서 이들 합금을 전도 채널로서 사용하는 것을 가능하게 할 전계 효과 트랜지스터와 같은 디바이스의 전기적 성능을 개선하기 위해 관심이 증가하고 있다.
불행히도 실리콘-게르마늄 합금막은 실리콘막보다 사용하기가 더 어려워서 제조 방법을 수행하는 것을 더 복잡하게 한다. 실리콘-게르마늄 합금막은 매우 종종 스트레인되며 (strained), 특히 압축 스트레인되는데, 이는 높은 열적 버짓의 적용이 막의 변형을 초래할 수도 있음을 의미한다. 이러한 변형은 막의 파동 또는 이완을 초래할 수 있다. 실리콘막과 동일한 방식으로, 유전체 재료층 상에 성막된 (deposited) 실리콘-게르마늄막은 열적 버짓이 매우 높을 때 디Ÿ‡ (dewet) 하는 경향이 있어서 양질의 단결정막의 성막을 불가능하게 한다.
실리콘-게르마늄 합금막으로 보다 쉽게 작업하도록 하기 위한 솔루션들이 추구되고 있다. 많은 마이크로전자기기 디바이스 제조 방법에서, 합금층의 자유 표면으로부터 에피택시의 재개를 수행하기 위해 보다 일반적인 방식으로 또는 대신에 실리콘-게르마늄 합금막을 두껍게 하는 것이 필요해진다.
실리콘-게르마늄 합금에 의해 허용되는 열적 버짓은 제한적이기 때문에, 이것은 실리콘-게르마늄 합금의 단결정층과 매칭되는 임의의 재료 격자의 단결정 타겟층을 성막하는 것이 요망될 때 큰 기술적 제약을 부과한다. 동작 조건은 합금층을 열화시키지 않으면서 동시에 양질의 타겟층을 성막하도록 선택되어야 한다.
표면에 존재하는 산화물을 제거하기 위해 플루오르화수소산 욕에 합금층을 적용하는 것이 통상적이다. 산소제거된 (deoxidised) 합금층의 표면은 그 후 에피택시 장치의 프로세싱 챔버에 급속으로 삽입되어 표면 준비를 완료하기 위해 통상적으로 650 ℃ 에서 몇 분 동안 수소 어닐링을 겪는다. 수소 어닐링 후, 단결정층은 실리콘-게르마늄 합금 상에 성막된다. 결과는 일반적으로 만족스럽지 않다.
단결정 실리콘-게르마늄 합금층 상에 단결정막을 성막하는 것은 US 7,462,239 문헌으로부터 알려져 있다. 실리콘-게르마늄 합금층은 플루오르화수소산 욕을 mmp 에 의해 산소제거 단계를 거친다. 표면의 산소제거 후, 합금층을 포함하는 기판은 450 ℃ - 950 ℃ 범위에서 에피택셜 성막을 수행하기 위해 약 700 ℃ 까지 수소 분위기에서 급속 온도 램프가 적용되기 전에 500 ℃ 미만의 온도에서 프로세싱 챔버에 배치된다.
또한 실리콘-게르마늄 합금 표면은 공기에 매우 반응적이고 빠르게 산화하는 것으로 나타나 있다. 실리콘-게르마늄 합금의 이러한 빠른 산화는 기술자가 실리콘-게르마늄 합금의 표면이 커버되지 않은 시간을 가능한한 제한해야 하는 것을 의미한다. 이 문제는 실리콘-게르마늄 합금의 기본 단결정층과 매칭되는 단결정 재료 격자를 성막하기 위해 에피택시에 의해 기판의 적어도 일부를 두껍게 하는 것을 수행하기 전에 기판 표면을 세정하는 것이 예상될 때 특히 중요하다.
산업적 접근에 있어서, 약 몇 분의 매우 짧은 지속기간으로 2 개의 연속적인 기술적 단계들의 시퀀싱을 제한하는 것은 항상 쉽지 않다. 따라서, 보다 다양한 동작 조건 하에서 양질의 단결정 타겟층의 성막을 가능하게 하는 수단이 추구된다.
심지어 플루오르화수소산에 의한 처리와 에피택시에 의한 성막 사이의 시간을 제한하는 것에 의해서도, 성막된 층의 품질이 항상 만족스럽지 않은 것이 또한 명백하다. 수소 어닐링 단계가 빨리 후속하거나 후속하지 않는 플루오르화수소산의 사용은 실리콘-게르마늄 합금과 성막된 타겟층 사이의 계면에서 광범위한 산소, 탄소 및 불소 오염의 존재를 초래한다는 연구가 나타나 있다.
이러한 오염은 성막된 층의 품질에 매우 악영향을 미칠 수 있으며, 또한 후속 기술적 단계들 및/또는 최종 디바이스의 성능에 영향을 미칠 수 있다. 실리콘-게르마늄 합금막에 대한 에피택시 재개의 통합에 관한 일반적인 문제가 존재한다.
발명의 목적은 기판의 제 1 실리콘-게르마늄 합금층과 매칭된 단결정막 격자를 성막하기 위한 방법을 제공하는 것이고, 이 방법은 수행하기가 용이하고 더 낮은 표면 거칠기를 갖는 실리콘-게르마늄 합금막이 형성되는 것을 가능하게 한다.
이러한 목적은 단결정 타겟층의 에피택시에 의한 결정 성장 방법에 의해서 달성되는 경향이 있으며, 방법은:
- 제 1 표면을 갖는 실리콘-게르마늄 합금으로 이루어진 제 1 단결정층을 포함하는 기판을 제공하는 단계로서, 제 1 표면은 제 1 표면의 습식 프로세스 산화에 의해 획득된 보호 산화물에 의해 커버되고, 제 1 표면은 제 1 표면이 도트들을 형성하는 열화 온도 (degradation temperature) 를 갖는, 상기 기판을 제공하는 단계,
- 보호 산화물을 플라즈마 처리하여 플루오르화 염을 형성한 다음 어닐링에 의해 플루오르화 염을 제거하는 단계,
- 열화 온도보다 낮은 로딩 온도에서 프로세싱 챔버에 기판을 삽입하는 단계,
- 기판에 로딩 온도로부터 열화 온도보다 높은 어닐링 온도까지의 온도 램프, 및 이들 단계들 동안 프로세싱 챔버에 전구체를 첨가하는 것에 의한 버퍼층의 형성을 적용하는 단계;
- 수소 또는 질소 분위기에서 어닐링 온도 이상의 온도로 제 1 표면을 어닐링하는 단계로서, 프로세싱 챔버는 어닐링 동안 타겟층을 형성하는 재료들의 임의의 전구체, 실리콘, 및 게르마늄이 없는, 상기 제 1 표면을 어닐링하는 단계,
- 화학 기상 증착에 의해 상기 제 1 단결정층과 매칭된 단결정 타겟층 격자를 성막하는 단계를 연속적으로 포함한다.
일 개발에서, 버퍼층의 두께는 2nm 이하이다.
특정 실시형태에서, 온도 램프 동안, 프로세싱 챔버 내의 분위기는 어떠한 게르마늄 전구체도 없다.
유리한 방식으로, 버퍼층의 최대 성장 레이트는 2nm/min 미만이다.
바람직하게, 로딩 온도는 500 ℃ 미만이다.
제 1 단결정층과의 계면으로부터 타겟층까지 계속 감소하는 게르마늄 함량을 갖는 버퍼층을 제공하는 것이 유리하다.
유리한 실시형태에서, 타겟층은 실리콘-게르마늄 합금, 순수 게르마늄막, 또는 III-V 타입의 재료로부터 선택된다.
다른 개발에서, 제 1 표면은 20 원자% 와 95 원자% 사이에 포함된 게르마늄 함량을 갖는다.
유리하게, 버퍼층은 15 원자% 미만의 게르마늄 함량을 갖는 실리콘 게르마늄 함금으로 이루어지고 제 1 표면의 게르마늄 함량보다 적어도 5 원자% 만큼 작거나, 또는 버퍼층이 순수 게르마늄으로 이루어진다.
바람직하게, 열화 온도는 550 ℃ 이상이고, 실리콘 전구체는 디클로로실란을 함유하거나, 또는
열화 온도는 550 ℃ 와 600℃ 사이에 포함되고, 실리콘 전구체는 실란을 함유하거나, 또는
열화 온도는 450 ℃ 와 550℃ 사이에 포함되고, 실리콘 전구체는 디실란을 함유하거나, 또는
열화 온도는 500 ℃ 미만이고, 실리콘 전구체는 트리실란 및/또는 테트라실란을 함유한다.
다른 이점들 및 피처들은 첨부된 도면들에 나타내고 비제한적인 예시의 목적으로만 주어진 발명의 특정 실시형태들 및 구현 모드들의 다음의 설명으로부터 명확하게 명백해질 것이다.
도 1 은 단결정 구조를 제조하기 위한 방법의 제 1 단계를, 단면에서 개략적인 방식으로 나타낸다.
도 2 는 단결정 구조를 제조하기 위한 방법의 제 2 단계를, 단면에서 개략적인 방식으로 나타낸다.
도 3 은 단결정 구조를 제조하기 위한 방법의 제 3 단계를, 단면에서 개략적인 방식으로 나타낸다.
도 4 는 단결정 구조를 제조하기 위한 방법의 제 4 단계를, 단면에서 개략적인 방식으로 나타낸다.
도 5 는 단결정 구조를 제조하기 위한 방법의 제 5 단계를, 단면에서 개략적인 방식으로 나타낸다.
도 6 은 종래 기술에 따른 세정 및/또는 준비 방법으로 실리콘-게르마늄층 상에 성막된 실리콘-게르마늄층의 원자력 현미경에 의한 측정을 나타낸다.
도 7 은 종래 기술에 따른 다른 세정 및/또는 준비 방법으로 실리콘-게르마늄층 상에 성막된 실리콘-게르마늄층의 원자력 현미경에 의한 측정을 나타낸다.
도 8 은 종래 기술에 따른 다른 세정 및/또는 준비 방법으로 실리콘-게르마늄층 상에 성막된 실리콘-게르마늄층의 원자력 현미경에 의한 측정을 나타낸다.
도 9 는 종래 기술에 따른 다른 세정 및/또는 준비 방법으로 실리콘-게르마늄층 상에 성막된 실리콘-게르마늄층의 원자력 현미경에 의한 측정을 나타낸다.
도 10 은 종래 기술에 따른 다른 세정 및/또는 준비 방법으로 실리콘-게르마늄층 상에 성막된 실리콘-게르마늄층의 원자력 현미경에 의한 측정을 나타낸다.
도 11 은 발명에 따른 다른 세정 및 준비 방법으로 실리콘-게르마늄층 상에 성막된 실리콘-게르마늄층의 원자력 현미경에 의한 측정을 나타낸다.
도 12 는 발명에 따른 방법에 따라 획득된 스택의 투과 전자 현미경에 의해 획득된 스냅샷을 나타낸다.
도 13 은 발명에 따른 방법에 따라 획득된 스택의 EDX 프로파일을 나타낸다.
도 1 에 도시된 바와 같이, 실리콘-게르마늄 합금으로 이루어진 제 1 단결정층 (1) 을 포함하는 기판이 제공된다. 제 1 단결정층 (1) 은 유리하게, 단결정인 지지체 (2), 예를 들어 단결정 실리콘으로 이루어진 기판 상에 형성된다. 제 1 층 (1) 은 격자 파라미터가 지지체 (2) 의 격자 파라미터와 매칭하거나 미스매칭할 수 있도록 스트레인되거나, 부분적으로 이완되거나, 전체적으로 이완될 수 있다. 지지체는 또한 SOI (반도체 온 절연체) 타입의 기판일 수 있다.
제 1 층 (1) 은 순수 게르마늄 또는 순수 실리콘의 거동으로부터 벗어나기 위해 5 원자% 와 95 원자% 사이 및 더욱 더 유리하게는 10 원자% 와 90 원자% 사이에 포함된 게르마늄 함량을 포함한다. 실리콘-게르마늄 합금의 제 1 층 (1) 은 전체 두께에 걸쳐 일정한 게르마늄 함량을 가질 수 있거나 또는 가변 함량을 가질 수 있다.
제 1 단결정층 (1) 은 기판의 전체 표면 또는 기판 표면의 일부만을 커버할 수 있다. 기판의 표면은 제 1 단결정층 (1) 및 하나 이상의 다른 재료, 예를 들어 실리콘 산화물 또는 실리콘 질화물과 같은 전기 절연 재료에 의해 정의될 수 있다. 제 1 층 (1) 을 포함하는 기판의 표면은 이종 표면일 수 있고 제 1 층 (1) 의 표면에 적어도 2 개의 상이한 재료들을 함유한다.
제 1 층 (1) 은 지지체 (2) 와 접촉하는 표면 (1b) 과 반대인 제 1 표면 (1a) 을 갖는 2 개의 대향 표면들을 제시한다. 제 1 층 (1) 은 습식 프로세스에 의해, 즉 합금의 제 1 표면의 습식 프로세스 산화에 의해 획득된 산화물층인 보호층 (3) 으로 커버된다.
방법은 실리콘-게르마늄 합금으로 이루어진 제 1 단결정층 (1) 과 매칭된 단결정 층 격자의 성막을 가능하게 한다. 타겟층 (4) 은 종래 기술의 방법보다 우수한 품질을 가지며 제 1 표면 (1a) 상의 계면 오염이 또한 매우 크게 감소된다.
단결정 타겟층 (4) 은 실리콘, 실리콘-게르마늄 합금, 순수 게르마늄과 같은 IV 타입의 재료, 또는 III-V 타입의 재료로 이루어질 수 있다. III-V 타입의 재료는 성막 조건이 실리콘-게르마늄 합금의 제 1 단결정층 (1) 에 의해 허용가능한 열적 버짓과 양립할 수 있는 것이다.
예시의 목적으로, GaAs 층은 적어도 650 ℃ 까지 수소 어닐링을 견딜 수 있고 실질적으로 30 원자% 또는 40 원자% 와 동일한 게르마늄 함량을 갖는 실리콘 게르마늄 합금으로 이루어진 제 1 층 (1) 과 양립하게 하는 약 580 ℃ 에서 성막될 수 있다. 다른 한편으로, GaN 층은 650 ℃ 보다 훨씬 높은 온도로 성막되고 제 1 층과 양립가능하지 않다. 예상되는 III-V 재료는 예를 들어 GaAs, InP, InSb, AlAs 및 이들의 혼합물로부터 선택된다.
타겟층 (4) 은 비의도적으로 도핑되거나, 붕소로 도핑되거나, 비소 또는 인 또는 다른 전기 도펀트 재료들로 도핑될 수 있다. 또한, 결정 격자에서 치환 또는 격자간 위치에 탄소를 첨가하는 것도 고려될 수 있다.
제 1 표면 (1a) 의 품질을 개선하고 특히 제 1 표면 (1a) 의 오염을 감소시키기 위해, 타겟층 (4) 의 에피택시 이전에 제 1 단결정 실리콘-게르마늄 합금층 (1) 상에 세정 단계를 적용하는 것이 제안된다.
특정 실시형태에서, 화학적 프로세스에 의해 획득된 산화물로 만들어진 보호층 (3) 은 다음과 같은 방식으로 형성된다.
제 1 단결정층 (1) 은 불산 용액, 바람직하게는 탈 이온수에 희석된 불산을 적용하여 표면에 존재하는 가능한 산화물층 또는 제 1 층 (1) 의 표면 (1a) 에 존재하는 산화물 타입의 오염물을 제거하는 것을 포함하는 세정 단계를 거친다. 제거될 산화물층은 자연 산화물, 열적 산화물 또는 증착된 산화물일 수 있다.
일단 제 1 층 (1) 의 제 1 표면 (1a) 이 산소제거되면, 후자는 보호 산화물 (3) 을 형성하기 위해 화학적 프로세스, 바람직하게는 습식 프로세스에 의해 제 1 표면 (1a) 의 산화 단계를 겪는다. 보호 산화물 (3) 은 화학적 프로세스에 의해 형성되기 때문에, 동일한 재료로부터 획득된 자연 산화물 또는 열적 산화물과는 상이한 조성을 갖는다. 화학적 프로세스에 의해 형성된 보호 산화물 (3) 은 자연 산화물과 같은 건식 프로세스에 의해 형성된 산화물과 다른 화학적 조성을 가지며, 이어서 다르게 반응할 것이다.
화학적 프로세스에 의해 획득된 보호 산화물 (3) 은 합금의 자연 산화 또는 열적 산화에 의해 획득된 실리콘 및 게르마늄 산화물보다 실리콘 산화물에 더 가까운 거동을 갖는다.
습식 프로세스에 의한 산화는 산화 욕에 의해 유리하게 달성된다.
산화 욕은 예를 들어 질산 (NH4OH), 과산화 수소수 (H2O2) 및 탈이온수 (HO2) 의 용액을 포함한다. 보호 산화물층 (3) 은 일반적으로 표준 세정 1 을 나타내는 SC1 으로 일반적으로 지칭되는 용액에 의해 획득될 수 있다. 대안으로서, 산화물로 만들어진 보호층 (3) 은 탈이온수 및 오존 (O3) 을 포함하는 용액, 예를 들어 5ppm 과 20ppm 사이의 오존 함유량을 갖는 용액에 의해 형성될 수 있다. 이러한 산화물들의 구조적 특성에 대한 상세한 설명은 40% SiGe 표면들에 대하여 P.E. Raynal 등의 "Wet and Siconi Cleaning sequences for SiGe p-type metal oxide semiconductor channels" (Microelectron. Eng., vol. 187-188, p. 84-89, 2018년 2월) 인 개시물에서 찾을 수 있다. 이들 화학 산화물의 두께는 일반적으로 1.4 nm - 1.9 nm 범위이고, 후자는 X-선 광전자 분광 (XPS) 에 따르면, 임의의 미량의 GeO2 및 탄소가 거의 또는 완전히 면제된다. 보호 산화물들의 두께는 유리하게 1nm 보다 크다. 바람직하게, 보호 산화물들의 두께는 5nm 미만이고, 훨씬 더 바람직하게는 3nm 미만이다. 대부분의 부피의 SiO2 를 포함하는 보호 산화물 (3) 을 제공하는 것이 유리하다.
제어된 프로세스에 의해 획득된 보호층 (3) 의 사용은 보호층 (3) 의 형성에 후속하고 에피택시 단계를 선행하는 기간 동안 기판의 제 1 표면 (1a) 에서 오염을 마스터할 수 있게 한다. 결과들은 더 많이 반복가능하다. 화학 산화물의 존재는 제 1 표면 (1a) 이 외부 오염물에 대해 보호될 수 있게 한다.
보호층 (3) 의 형성은 유리하게는 플루오르화수소산의 적용 후 수십 초, 바람직하게는 15 분 미만 후에 수행된다. 대안의 실시형태에서, 보호 산화물은 열적 프로세스에 의해 획득된다.
보호층 (3) 은 그 다음, 보호층 (3) 을 플루오르화 염 (5) 으로 변환시킨 다음 어닐링에 의해 플루오르화 염 (5) 을 제거하는 것으로 구성된 2 개의 단계들에서의 프로세스에 의해 제거된다.
도 2 에 도시된 바와 같이, 표면이 보호 산화물 (3) 의 층으로 커버되는 기판은 이전에 형성된 보호 산화물층 (3) 을 플루오르화 염 (5) 으로 변환하도록 구성되는 플라즈마 처리를 받는다.
플라즈마 처리는 원격 플라즈마 처리이며 즉, 기판은 이온을 포함하는 분위기에 노출된다. 이온은 보호층 (3) 과 화학적으로 상호작용하여 후자의 변형을 수행하고 마모되지 않는다.
바람직하게는, 보호층 (3) 의 형성 단계의 종료와 플라즈마 처리의 시작을 분리하는 시간은 15 분 미만이다. 플라즈마 처리의 시작은 기판이 5 Torr 이하의 압력에 그리고 가능하다면 대부분 아르곤을 포함하는 분위기에 있을 때의 시간으로서 선택될 수 있다.
바람직한 방식으로, 플라즈마 처리는 적어도 NH3 및 NF3 을 포함하는 분위기를 갖는 인클로저에서 동시에 또는 연속적으로 수행된다. 분위기는 또한, 이전 2 개의 가스들, H2, He 및 Ar 으로부터 선택된 가스가 희석될 수 있게 하는 다른 가스를 포함할 수 있다. 유리하게, 인클로저에서의 압력은 2 와 10 Torr 사이에 바람직하게는 3 Torr 와 동일하게 구성된다.
보호 산화물 (3) 의 플루오르화 염 (5) 으로의 변환에 관한 교시는 문헌 US 8,501,629 또는 문헌 US 2016/0192502 에 기재되어 있다. R. Yang 등의 공개물 "Advanced in situ pre-Ni silicide (Siconi) cleaning at 65nm to resolve defects in NiSix modules" (J. Vac. Sci. Technol. B Nanotechnol. Microelectron. Mater. Process. Meas. Phenom., vol. 28, no 1, p. 56-61, 2010년 1월) 에 주어진 바와 같이, 보호 산화물 (SiO2) 는 다음 화학 반응: NH4F 또는 NH4F.HF + SiO2 -> (NH4F)2SiF6 (고체) + H2O 에 의해 플루오르화 염 (NH4F)2SiF6 으로 변환된다. 플루오르화 염의 형성은 유리하게는 NH4F 또는 NH4F.HF 를 포함하는 분위기를 사용하여 획득된다.
도 3 에 도시된 바와 같이, R. Yang 등의 "Advanced in situ pre-Ni silicide (Siconi) cleaning at 65nm to resolve defects in NiSix modules" (J. Vac. Sci. Technol. B Nanotechnol. Microelectron. Mater. Process. Meas. Phenom., vol. 28, no 1, p. 56-61, 2010년 1월) 의 개시물에 제시된 바와 같이, 플라즈마 처리에 후속하여 플라즈마 처리된 보호층 (3) 은 예를 들어, 다음 화학 반응: (NH4F)2SiF6 (고체)-> SiF4 (가스) + 2NH3 (가스) + 2HF (가스) 에 의해 플루오르화 염 (5) 을 제거하기 위해 어닐링하는 것을 거친다. 플루오르화 염 (5) 을 제거하기 위해, 기판의 온도는 유리하게는 100 ℃ 보다 높고 500 ℃ 보다 낮으며, 더욱 유리하게는 100 와 200 ℃ 사이, 바람직하게는 180 ℃ 와 동일하다.
유리한 방식으로, 기판은 염 (5) 의 형성과 염 (5) 의 제거 사이에 산소를 포함하는 대기와의 어떠한 접촉도 없다. 바람직하게, 염 (5) 의 형성 후, 이 기판은 H2, N2, He, Ar 로부터 선택되는 가스들의 하나 이상만을 포함하는 하나 이상의 분위기들의 존재에 있다.
플라즈마 처리와 관련하여 화학적 프로세스에 의해 획득되고 이에 후속하여 어닐링에 의한 염 (5) 의 제거가 이어지는 보호층 (3) 의 사용은 순수 실리콘, 순수 게르마늄 및 실리콘 그리고 게르마늄 합금의 층 상에서 테스트된다. 표면 거칠기의 값은 테스트되는 3 개의 재료들에 대한 처리 전후에 실질적으로 동일함이 명백하다. 또한 표면은 불화 수소 욕에 의한 것보다 오염 물질에서 훨씬 열악한 것으로 관찰되었다. 그 후, 다량의 오염물을 도입하지 않고 에피택시 단계 전에 표면을 산소제거하는 것이 가능하다. 화학 산화물의 형성에 의해 얻어지고 이에 후속하여 화학 산화물의 염 (5) 으로의 변환 및 이것의 제거로 이어지는 이득을 나타내는 결과는 R. Yang 등의 "Advanced in situ pre-Ni silicide (Siconi) cleaning at 65nm to resolve defects in NiSix modules" (J. Vac. Sci. Technol. B Nanotechnol. Microelectron. Mater. Process. Meas. Phenom., vol. 28, no 1, p. 56-61, 2010년 1월), 및 P.E. Raynal 등의 "Wet and Siconi Cleaning sequences for SiGe p-type metal oxide semiconductor channels"(Microelectron. Eng., vol. 187-188, p. 84-89, 2018년 2월) 의 개시물들에 제시되어 있다.
이러한 접근법은 표면 오염이 관련되는 한 양호한 결과들을 제공하기 때문에, 타겟층 (4) 은 계면의 품질, 무엇보다도 타겟층 (4) 의 품질을 정량화하기 위하여 성막되었다. 타겟층 (4) 은 이것이 순수 실리콘 및 순수 게르마늄의 제 1 층 (1) 상에 성막될 때 낮은 표면 거칠기를 제공함이 명백하다.
다른 한편으로, 실리콘-게르마늄 합금으로 만들어진 제 1 표면 (1a) 상에 직접 증착된 타겟층 (4) 의 표면의 품질은 만족스럽지 않다. 본 발명자들은 타겟층 (4) 과 제 1 층 (1) 사이의 계면에서 생성되는 것으로 보이는 도트들의 출현을 관찰하였다. 도트들로부터 발생하는 표면의 변형은 타겟층 (4) 의 두께로 재생되어 타겟층 (4) 은 표면 상에 랜덤하게 위치된 도트들의 형태로 된 텍스처링을 제공한다. 이들 도트들은 3 개의 상이한 보호층들을 나타내는 도 6, 도 7 및 도 8 에 도시되어 있다.
보다 우수한 결정학적 품질을 갖는 타겟층 (4) 을 제공하기 위해, 실리콘-게르마늄 합금으로 만들어진 제 1 층 (1a) 상에 보다 우수한 품질의 타겟층 (4) 을 증착하기 위하여 다음의 에피택시 방법이 제안된다.
기판은 제 1 표면 (1a) 이 노출되지 않은 제 1 단결정 실리콘-게르마늄 합금층 (1) 을 포함한다. 염 (5) 의 제거가 수행되었기 때문에, 플루오르화 염 (5) 은 이전에 제거되었고 기판은 산소의 존재하에 놓이지 않았다.
기판은 타겟층 (4) 의 적어도 하나의 가스 전구체를 포함하는 분위기와 접촉하기 위하여 프로세싱 챔버에 삽입된다. 예를 들어, 분위기는 단결정 실리콘 게르마늄 합금 타겟층 (4) 의 증착을 수행하기 위해 실리콘 전구체 및 게르마늄 전구체를 포함한다.
타겟층 (4) 은 화학 기상 증착에 의해 형성된다. 타겟층 (4) 의 증착이 수행될 때, 프로세싱 챔버 내의 압력은 1 Torr 와 760 Torr 사이에 유리하게 구성되며, 760 Torr 는 실질적으로 대기압을 나타낸다. 유리한 방식으로, 타겟층 (4) 의 증착이 수행될 때의 압력은 1 Torr 내지 100 Torr 사이에 구성된다.
에피택시에 의한 단결정 타겟층 (4) 의 형성은 만족스러운 산업 및/또는 품질 조건 하에서 주변 온도에서 수행될 수 없기 때문에, 타겟층 (4) 의 증착을 위해 보다 적절한 온도 범위에 도달할 수 있기 위하여 온도 램프로 기판을 겪게 하는 것이 유리하다. 온도 램프는 선형 램프, 단계별 램프 또는 다른 형태일 수 있다.
사용된 온도 범위는 타겟층 (4) 이 타겟층의 산업적 용도에 호환가능한 증착 레이트 및/또는 결정학적 품질을 갖는 제 1 단결정층 (1) 과 격자 매칭하여 증착될 수 있게 한다. 온도 증가는 로딩 온도에서 접근가능한 것과 비교하여 타겟층 (4) 의 성장 레이트가 증가될 수 있게 한다.
따라서, 기판은 로딩 온도에 있는 프로세싱 챔버에 배치된다. 이어서, 프로세싱 챔버는 타겟층 (4) 의 성막 전에 로딩 온도로부터 어닐링 온도까지 기판의 온도를 증가시키기 위해 온도 램프를 적용한다.
램프 동안, 기판은 유리하게는 1 Torr 와 760 Torr 사이의 압력 범위로 유지된다. 기판은 주로 H2, N2, He 및 Ar 로부터 선택된 가스들 중 하나 이상을 주로 포함하는 분위기에 있다. 분위기에는 산소가 없다. 바람직하게는, 분위기는 H2, N2, Ar, He 또는 후자의 혼합물을 함유하고, 합금 및/또는 타겟층의 전기 도펀트의 탄소질 전구체 또는 전구체를 포함하지 않는다.
기판은 기판에 열을 제공할 로딩 온도에 있는 서셉터 상에 배치된다. 로딩 온도는 열 입력이 기판을 손상시키지 않도록 기판에 따라 조정된다. 따라서, 350 ℃ 와 500 ℃ 사이에 구성된 로딩 온도를 사용하는 것이 유리하다. 로딩 온도는 실리콘-게르마늄 합금의 제 1 층 (1), 및 특히 제 1 표면 (1a) 을 열화시키지 않도록 선택된다. 로딩 온도는 제 1 표면 (1a) 의 열화 온도보다 더 낮다, 즉, 제 1 표면 (1a) 상의 도트, 보다 일반적으로는 표면 (1) 의 거칠기 부분의 형성 온도보다 더 낮다. 열화 온도는 제 1 표면 (1a) 이 거칠게 되는 온도이다. 예를 들어, 표면의 원자력 현미경 이미지에서 "Root Mean Square" RMS 로 지칭되는 거칠기가 1Å 이상일 때 표면이 거칠게 되는 필드에서 정의된다. 10Å 이상의 거칠기의 최대 높이 (hmaxax) 와 최소 높이 (hmin) 의 차이 (hmax-hmin) 에 의해 원자력 현미경 이미지에 의해 거칠기를 다시 정의할 수도 있다.
타겟층 (4) 이 성막되기 전에, 제 1 표면 (1a) 의 결정학적 품질을 개선시키기 위해 제 1 층 (1) 의 제 1 표면을 형성하는 원자의 재구성을 가능하게 하기 위해 선택된 어닐링 온도에서 기판이 몇 순간 동안 유지된다. 표면 재구성 어닐링은 일정한 온도에서 수행될 수 있거나 수행되지 않을 수 있다.
어닐링 온도는 적어도 500 ℃ 와 같고, 바람직하게는 적어도 600 ℃ 와 같고, 더욱 바람직하게는 적어도 620 ℃ 와 같다. 어닐링 시간은 바람직하게는 적어도 30 초와 같다. 어닐링 온도가 낮을수록 어닐링 시간이 길어야 한다. 어닐링 시간과 어닐링 온도 사이의 절충안이 찾아져야 된다. 어닐링 동안, 챔버의 분위기는 손상된 표면의 상태를 동결시키는 가스 분위기와의 계면을 형성하는 표면에 위치한 원자의 재구성을 방해하는 층의 성막을 피하기 위해 타겟층 (4) 의 어떠한 전구체도 포함하지 않는다.
재구성 어닐링이 수행될 때, 실리콘-게르마늄 합금의 제 1 표면 (1a) 이 재구성되고 도트를 형성하는 것으로 관찰되었다. 이 도트들은 작은 크기로 이루어지며 타겟층 (4) 과 함께 성장한다. 에피택시 이전에 표면을 재구성하기 위해 적용된 어닐링 온도는 제 1 표면 (1a) 의 분해 온도보다 높다는 것이 명백하다. 다른 해석에 따르면, 실리콘-게르마늄 합금의 제 1 표면 (1a) 의 재구성은 도트의 출현을 초래한다.
기판이 프로세싱 챔버 내에 배치될 때까지 염 (5) 이 제거되는 순간부터, 기판은 표면에 산화물을 형성하는 것을 피하기 위해 산소를 포함하는 대기와 접촉하지 않는다. 유리한 방식으로, 기판은 H2, N2, Ar, He 또는 후자의 혼합물을 배타적으로 포함하는 분위기와만 접촉된다. 사용된 가스는 에피택시가 수행될 표면을 오염시키지 않기 위해 바람직하게 극순수이다. 표면 (1a) 은 염 (5) 의 제거 후 획득된 것과 동일하거나 거의 동일하다.
온도 램프가 수행될 때, 챔버 내의 분위기가 어떠한 실리콘 전구체도 포함하지 않으면, 타겟층 (4) 의 결정학적 품질은 도 6 내지 도 8 에 도시된 바와 같이 표면에 도트들의 존재로 인해 만족스럽지 않다는 것이 관찰되었다. 반대로, 로딩 온도와 증착 온도 사이, 보다 특히 열화 온도 미만의 온도 램프 동안 실리콘 전구체의 존재는 타겟층 (4) 이 증착되기 전에 도트의 형성을 방지, 감소 또는 지연시킨다 (도 11 을 비교참조). 상이한 최대 온도에서 램프를 적용하고 원자력 현미경 (AFM) 에 의한 표면 거칠기의 변형을 평가함으로써 주어진 기판에 대한 열화 온도를 평가할 수 있다. 열화 온도는 주어진 온도 램프 및 주어진 기판에 대해 도트가 나타나는 온도에 대응한다.
프로세싱 챔버 내에 적어도 하나의 실리콘 전구체의 삽입은 도트의 형성을 방지하기 위해 합금의 원자들이 커버될 수 있게 한다. 온도 램프 동안 실리콘 전구체의 삽입은 버퍼층 (6) 이 도 4 에 도시된 바와 같이 제 1 실리콘-게르마늄 합금층 (1) 과 타겟층 (4) 을 분리하여 형성될 수 있게 한다.
도 5 에 도시된 바와 같이, 버퍼층 (6) 은 타겟층 (4) 전에 성막된다. 버퍼층 (6) 은 타겟층 (4) 과 제 1 층 (1) 을 분리한다.
버퍼층 (6) 은 재구성 어닐링을 더 잘 견디는 재료로 형성된다. 버퍼층 (6) 은 순수 실리콘, 순수 게르마늄, 또는 순수 실리콘 또는 순수 게르마늄의 거동에 가깝도록 게르마늄 함유량이 15% 미만이거나 또는 98% 초과의 실리콘-게르마늄 합금으로 유리하게 형성된다. 게르마늄 함유량은 바람직하게는 10 원자% 미만 또는 훨씬 더 바람직하게는 5 원자% 미만이다.
게르마늄 함량이 15 원자% 미만인 실리콘-게르마늄 합금으로 버퍼층 (6) 이 형성되는 경우, 버퍼층 (6) 의 게르마늄 함량은 바람직하게는 제 1 타겟층 (1) 의 게르마늄 함량보다 원자 퍼센티지에 있어서 적어도 5 % 만큼 더 낮다.
게르마늄 함량이 98 원자% 초과인 실리콘-게르마늄 합금으로 버퍼층 (6) 이 형성되는 경우, 버퍼층 (6) 의 게르마늄 함량은 바람직하게는 제 1 타겟층 (1) 의 게르마늄 함량보다 원자 퍼센티지에 있어서 적어도 5 % 만큼 더 높다.
램프 동안, 실리콘 전구체는, 원자들이 도트들을 형성하기 전에 제 1 표면을 커버하기 위해, 열화 온도보다 더 낮은, 바람직하게는 적어도 50 ℃ 더 낮은, 예를 들어, 520 ℃ 보다 더 낮은 온도에서 챔버에 배치된다. 520 ℃ 아래에서 실리콘 전구체를 첨가하는 것이 가능하고 실리콘 전구체를 520 ℃ 이상으로 유지하는 것이 가능하다.
실리콘 전구체는 얇은 버퍼층 (6) 을 형성하기 위해 충분히 낮은 온도에서 온도 램프 동안 삽입된다. 버퍼층 (6) 은 낮은 성장 레이트로 성막된다.
유리한 방식으로, 버퍼층 (6) 의 전구체 또는 전구체들은 두께가 2 nm 이하, 바람직하게는 1 nm 이하인 버퍼층을 형성하도록 온도 램프 동안 삽입된다. 유리하게는, 적어도 3 개의 원자 평면들이 버퍼층 (6) 을 형성하기 위해 성막된다. 그러한 두께 범위의 사용은, 재조직 어닐링이 수행될 때 보정될 수 없는 결정학적 결함들을 도입하지 않고 그리고 타겟층 (4) 과 제 1 층 (1) 사이의 결정학적 연결을 방해하지 않도록 충분히 얇으면서 도트들의 형성을 방지하기 위해 충분히 두꺼운 버퍼층 (6) 을 형성하는 것을 가능하게 한다.
버퍼층 (6) 은 열화 온도보다 더 낮은 온도에서, 즉 낮은 온도에서 그리고 따라서 낮은 성막 레이트로 성막된다. 짧은 성막 시간을 유지하기 위하여, 기판의 온도가 변화를 겪고 있을 때, 즉 온도가 증가할 때 버퍼층을 성막하는 것이 특히 유리하다.
산업적으로 실행가능한 방법을 유지하기 위하여, 5 분 미만, 훨씬 더 바람직하게는 3 분 미만 및 유리하게는 2 분 미만의 온도 램프를 갖는 것이 유리하다.
또한, 매우 다양한 제 1 실리콘-게르마늄 합금층들 (1) 에 대해 사용가능한 방법을 갖는 것이 유리하다. 따라서, 통상적으로 500 ℃ 와 600 ℃ 사이인 제 1 층의 열화 온도들의 범위보다 더 낮은 로딩 온도를 갖는 것이 유리하다. 열화 온도는 게르마늄 농도 및 (실리콘 기판 또는 실리콘층에 의해 종단된 기판 상의) 제 1 층의 두께가 높을수록 더 낮아질 것이다.
하나의 특정한 경우에, 버퍼층 (6) 의 성막은 로딩 온도에서 개시되고 어닐링 온도까지 계속된다. 대안적인 실시형태에서, 버퍼층 (6) 의 성막은 로딩 온도보다 더 높은 온도에서 개시되고 어닐링 온도까지 계속된다. 가장 높은 온도들 및 따라서 가장 높은 성장 레이트들을 이용하기 위하여 어닐링 온도까지 버퍼층을 성막하는 것이 특히 유리하다.
너무 두꺼운 버퍼층 (6) 을 갖는 것을 회피하기 위해, 버퍼층 (6) 의 전구체들의 분압을 조정하여 성장 레이트를 조정하는 것이 가능하다. 온도와 성장 레이트의 강한 의존성을 갖고 따라서 램프의 처음에 버퍼층 (6) 의 두께를 한정하고 단지 열화 온도 직전 및 어닐링 온도까지 버퍼층 (6) 의 대부분을 성막하도록 높은 활성화 에너지를 갖는 실리콘 전구체, 예를 들어, 디클로로실란 또는 트리클로로실란을 선택하는 것이 가능하다.
온도 증가 레이트는 버퍼층의 두께를 정의하기 위해 온도 램프 동안 조정될 수 있다. 온도 증가 레이트는 기판의 열중성자화를 유지할 필요가 있기 때문에 너무 높을 수 없다. 다른 한편으로 너무 느린 레이트는 방법의 이점을 불리하게 만든다.
온도 램프는, 즉 기판의 온도가 챔버의 설정값 온도와 동일하도록, 기판을 열중성자화하는데 사용된다. 따라서, 램프가 적용될 때 온도의 변화의 레이트가 너무 높지 않은 것이 특히 유리하며 이는 성장 레이트의 덜 양호한 제어를 초래할 것이다. 챔버에서의 온도의 변화의 레이트는 1 ℃/s 와 5 ℃/s 사이에 포함되는 것이 유리하다.
버퍼층의 성막은 성막된 두께가 임계 두께, 예를 들어, 1 또는 2 nm 에 도달할 때 정지될 수 있다.
성막 온도가 낮기 때문에, 원자들이 모두, 원자들이 완벽히 정렬되는 층을 형성하는데 충분한 에너지를 갖는 것은 아니다. 따라서, 성막 레이트가 5 nm/min 미만인 성막 조건들을 선택하는 것이 특히 유리하다.
짧은 성막 방법을 유지하기 위하여, 램프의 지속기간을 5 분으로 한정하거나, 또는 보다 일반적인 방식으로 챔버에의 플레이트의 삽입과 타겟층 (4) 의 성막의 시작을 분리하는 시간을 5 분 미만으로 한정하는 것이 유리하다.
온도 증가 동안, 기판은 적어도 하나의 실리콘 전구체를 함유하는 분위기의 영향을 받는다. 또한, 염소 전구체를 함유하는 분위기를 제공하는 것이 가능하다. 유리한 방식으로, 분위기는 실리콘 전구체 및 염소 전구체인 디클로로실란 SiH2Cl2 을 함유한다. 동시에 실리콘 전구체 및 염소 전구체인 전구체를 사용하는 것이 특히 유리하다. 활성화 에너지가 높을수록, 온도와 성장 레이트의 의존성이 높아, 합금의 제 1 표면 (1a) 이 낮은 온도로부터 포화되는 것을 가능하게 하면서 동시에 낮은 성장 레이트를 유지한다.
대안으로서, 실리콘 전구체는 예를 들어 실란 SiH4, 디실란 Si2H6, 트리실린 Si3H8 및 테트라실란 Si4H10 으로부터 선택된 수소화물일 수 있다.
염소를 함유한 분위기의 사용은 제 1 표면 (1a) 상에 버퍼층 (6) 을 선택적으로 성막하게 하고 유전체 재료 영역들 상에 버퍼층 (6) 을 성막하지 않게 할 수 있다. 특정한 실시형태에서, 수소화물에 의해 형성된 제 1 실리콘 전구체 및 가스 HCl 에 의해 형성된 제 2 염소 전구체를 제공하는 것이 가능하다.
또한, 게르만 GeH4, 디게르만 Ge2H6 및 트리게르만 Ge3H8 으로부터 유리하게 선택된 게르마늄 전구체 및 앞서 제시된 것들과 같은 실리콘 전구체와 실리콘 게르마늄 합금이 되는 버퍼층 (6) 의 재료를 제공하는 것이 가능하다. 게다가, 염소 전구체의 첨가를 제공하는 것이 가능하다. 또한, 디클로로게르만을 사용하는 것이 가능하다.
수소화물의 형태의 실리콘 전구체의 사용은, 디클로로실란보다 더 높은 성막 레이트로 버퍼층을 성막하는 것을 가능하게 하고, 다른 동작 파라미터들은 보존된다.
낮고 유리하게는 0.5 와 5 nm/min 사이로 구성되는 버퍼층 (6) 의 최대 성막 레이트를 갖도록 버퍼층 (6) 의 최대 성막 온도에 따라 특정한 실리콘 전구체를 선택하는 것이 가능하다.
예를 들어, 버퍼층 (6) 의 최대 성막 온도가 600 ℃ 보다 더 높으면, 분위기는 실리콘 전구체로서 디클로로실란 또는 트리클로로실란을 배타적으로 또는 거의 배타적으로 함유한다.
버퍼층 (6) 의 최대 성막 온도가 600 ℃ 보다 더 낮고 500 ℃ 보다 더 높으면, 분위기는 실리콘 전구체로서 바람직하게는 염소 전구체 또는 가능하게는 디클로로실란 없이 실란을 배타적으로 또는 거의 배타적으로 함유한다.
버퍼층 (6) 의 최대 성막 온도가 500 ℃ 보다 더 낮고 400 ℃ 보다 더 높으면, 분위기는 실리콘 전구체로서 바람직하게는 염소 전구체 없이 디실란을 배타적으로 또는 거의 배타적으로 함유한다.
버퍼층 (6) 의 최대 성막 온도가 400 ℃ 보다 더 낮으면, 분위기는 실리콘 전구체로서 트리실란 및/또는 테트라실란을 배타적으로 또는 거의 배타적으로 함유한다.
온도 증가 페이즈에서 그러한 분위기를 제공하면, 제 1 표면 (1a) 이 제 1 단결정층 (1) 과 매칭된 얇은 단결정 실리콘층 격자로 커버될 수 있음이 관찰되었다. 얇은 실리콘층은 실리콘-게르마늄 합금으로 제조된 제 1 층 (1) 을 캡슐화하여, 도트들의 형태의 그의 거칠기의 증가에 관한 한 제 1 층 (1) 이 열적 버짓에 덜 민감하게 될 수 있다. 순수 실리콘 또는 순수 게르마늄에 가까운 거동을 갖지만 더 엄격한 동작 조건들을 갖는 앞서 인용된 실리콘-게르마늄 합금 또는 순수 게르마늄층의 경우에도 마찬가지이다.
예를 들어, 게르마늄 함량이 40 원자% 와 동일하고 두께가 15 나노미터와 동일한 실리콘-게르마늄 합금의 제 1 단결정층 (1) 의 경우, 650 ℃ 까지의 온도 램프의 적용은 제 1 층 (1) 의 표면에 도트들의 출현을 초래함이 관찰되었다. 도트들은 표면의 재구성을 나타낸다. 제 1 층 (1) 의 표면이 매우 거칠기 때문에, 제 1 층 (1) 상에 성막된 제 2 층은 자연스럽게 열악한 품질이 될 것이고, 예를 들어, 전계 효과 트랜지스터의 채널의 형성과는 양립되지 않을 것이다.
예시의 목적들을 위해, 20 Torr 와 동일한 압력을 위해 그리고 650 ℃ 와 동일한 온도를 갖는 인클로저에서 디크로로실란 및 수소 H2 로 구성된 분위기로, 5 Å/min 과 실질적으로 동일한 성막 레이트를 달성하는 것이 가능하다. 성막 레이트가 온도에 따라 지수함수적으로 변화하기 때문에, 그 결과 온도가 감소할 때 성막 레이트가 빠르게 극도로 낮아지게 되며, 다른 파라미터들은 일정하다. 따라서, 약 500 ℃ 에서 650 ℃ 까지의 온도 램프 동안, 온도 램프의 지속기간을 길어지게 하지 않고 도트들의 출현을 방지하는 2 nm 미만의 두께를 가진 버퍼층 (6) 을 형성하는 것이 가능하다.
일 실시형태에서, 타겟층 (4) 의 성막 온도는 어닐링 온도와 동일하다. 다른 구성에서, 타겟층 (4) 의 성막 온도는 어닐링 온도보다 더 낮다. 어닐링 온도라는 것은 유리하게는 버퍼층을 형성하는 전구체 또는 전구체들의 정지와 타겟층 (4) 을 형성하는 전구체 또는 전구체들의 주입 사이의 최소 온도를 의미한다. 또한, 어닐링 온도는 버퍼층의 성막의 종료와 타겟층의 성막의 시작 사이의 최소 또는 평균 온도인 것을 고려하는 것이 가능하다. 대안적인 실시형태에서, 적어도 하나의 실리콘 전구체는 또한, 어닐링이 수행될 때 프로세싱 챔버 안으로 주입된다.
유리한 방식으로, 버퍼층 (6) 의 평균 성막 레이트는 타겟층 (4) 의 평균 성막 레이트보다 더 낮다. 이 구성은 얇은 단결정층이 보정될 수 있는 가능한 결정학적 결함들로 형성될 수 있게 한다.
버퍼층 (6) 의 성막이 일어나는 경우, 분위기는 유리하게는 수소인 벡터 가스를 함유한다. 또한, 질소를 사용하는 것이 가능하다. 타겟층 (4) 의 성막이 일어나는 경우, 분위기는 유리하게는 수소인 벡터 가스를 함유한다. 또한, 질소를 사용하는 것이 가능하다. 버퍼층 (6) 및 타겟층 (4) 을 형성하기 위해 동일한 벡터 가스를 사용하는 것이 특히 유리하다. 벡터 가스는 실리콘, 게르마늄, 산소 및 붕소, 비소 및 인과 같은 실리콘의 전기 도펀트들이 없는 가스이다. 일반적인 방식으로, 벡터 가스는 재료가 제 1 층 (1) 의 표면에 성막될 수 없고 전기 도펀트들이 없는 가스이다. 바람직하게는, 단일 벡터 가스가 기판의 로딩으로부터 타겟층 (4) 의 성막의 완료까지 사용된다. 벡터 가스는 유리하게는 수소이다.
표면을 재조직하기 위하여 타겟층 (4) 의 전구체들 및 산소가 없는, 바람직하게는 수소에서 재조직 어닐링 단계를 유지하는 것이 특히 유리하다. 이 재조직 어닐링의 부재 시에, 타겟층 (4) 의 품질은 덜 양호함이 관찰되었다. 예를 들어, 로딩 온도에서 시작한 실리콘의 연속적인 성막은 양호한 품질 결정학적 층이 형성될 수 없게 한다.
특정한 실시형태에서, 로딩 온도는 열화 온도보다 적어도 50 ℃ 만큼, 바람직하게는 적어도 75 ℃ 만큼 및 훨씬 더 바람직하게는 적어도 100 ℃ 만큼 더 낮다.
제 1 층 (1) 이 실리콘-게르마늄 합금으로 제조되기 때문에, 어닐링 온도 및 보다 일반적으로 어닐링의 열적 버짓은 제 1 층 (1) 의 열화를 방지하도록 구성된다. 열적 버짓은 제 1 층 (1) 이 실리콘 산화물 또는 실리콘 질화물과 같은 산화물 또는 질화물막 상에 있을 때 제 1 층 (1) 의 디웨팅 (dewetting) 을 방지하도록 구성된다. 열적 버짓은 전위의 발생을 초래하는 제 1 층 (1) 에서의 응력들의 완화를 방지하도록 구성된다. 디웨팅 및 전위의 발생은 도트들의 형성보다 늦게 일어나는 것으로 가정된다.
따라서, 열화 온도보다 적어도 50 ℃ 만큼, 바람직하게는 적어도 75 ℃ 만큼 및 훨씬 더 바람직하게는 적어도 100 ℃ 만큼 더 낮은 로딩 온도를 선택하는 것이 유리하다.
동일한 논리를 추구하여, 많은 다양성의 제 1 층들 (1) 에 적합한 방법을 달성하기 위해, 챔버에서의 실리콘 전구체의 주입 온도는 열화 온도보다 적어도 50 ℃ 만큼, 바람직하게는 적어도 75 ℃ 만큼 및 훨씬 더 바람직하게는 적어도 100 ℃ 만큼 더 낮다.
임계 열화 온도가 기판에 그리고 특히 제 1 실리콘-게르마늄 합금층 (1) 의 두께, 합금의 조성물 및 지지체의 본질에 의존하기 때문에, 매우 다양한 기판들에 대해 효율적인 버퍼층을 획득하기 위해 적어도 50 ℃ 를 넘는 온도 램프를 갖는 것이 바람직하다.
유리한 실시형태에서, 타겟층 (4) 의 온도 램프, 재조직 어닐링 및 성막은 1 sLm (즉, 1 standard litre per minute) 과 적어도 동일한 벡터 가스 유량 (flow rate) 으로 수행된다. 벡터 가스 유량은 유리하게는 1 sLm 과 50 sLm 사이에, 바람직하게는 30 sLm 과 동일하게 구성된다. 벡터 가스는 바람직하게는 수소이다.
또한, 10 sccm (10 standard cubic centimeters per minute) 과 1000 sccm 사이로 구성된 실리콘 전구체 유량을 갖는 것이 유리하다. 360 sccm 과 동일한 또는 실질적으로 동일한 디클로로실란 유량을 사용하는 것이 유리하다. 동일한 유량이 실란에 대해 사용될 수 있다. 디실란 Si2H6 에 대해 180 sccm 과 동일한 유량 또는 트리실란 Si3H8 에 대해 120 sccm 과 동일한 유량을 사용하는 것이 유리하다. 게다가, 테트라실란 Si4H10 에 대해 90 sccm 과 동일한 유량을 사용하는 가능하다.
상기 언급된 방법은, 실리콘-게르마늄 합금의 제 1 층 (1) 이 20 원자% 와 95 원자% 사이에 포함된 게르마늄 함량을 갖는 제 1 표면을 포함할 때 특히 유리한데, 이 범위에서 실리콘-게르마늄 합금의 거동이 순수 실리콘 및 순수 게르마늄의 거동과 현저하게 상이한 것이 분명하기 때문이다. 훨씬 더 바람직하게는, 제 1 표면은 25 원자% 와 90 원자% 사이 및 훨씬 더 바람직하게는 30 원자% 와 90 원자% 사이에 포함된 게르마늄 함량을 제시한다.
버퍼층이 선택적 방식으로 성막되면, 버퍼층을 성막하기 위한 방법은 수소화물 화학반응 (hydride chemistry) 에 의한 제 1 성막 페이즈, 그 다음의 염소처리 화학반응 (chlorinated chemistry) 에 의한 제 2 에칭 페이즈의 교번을 포함하지 않는다. 제 1 페이즈의 목적은 재료의 제 1 두께를 성막하는 것이고 제 2 페이즈의 목적은 성막된 두께의 부분을 에칭하고 특히 전기 절연체 영역들 상에 성막된 재료들의 가능한 클러스터들을 에칭하는 것이다.
유리한 방식으로, 타겟층 (4) 의 최소 성막 온도는 보호 산화물 (3) 의 열화 온도보다 더 높고 제 1 단결정 실리콘-게르마늄 합금층 (1) 의 표면 재조직 온도보다 더 높다. 예를 들어, 타겟층 (4) 은 650 ℃ 초과, 심지어 700 ℃ 초과 및 가능하게는 800 ℃ 초과의 온도에서 성막된다. 유리한 방식으로, 최대 성막 온도는 1000 ℃ 미만, 바람직하게는 900 ℃ 미만이다.
실시형태들에 따르면, 타겟층 (4) 의 두께는 수 십 나노미터와 수 미크론 사이에서 가변할 수 있다.
제 1 단결정 실리콘-게르마늄 합금층 (1) 은 전계 효과 트랜지스터의 전도 채널을 유리하게 정의하기 위해 50nm 미만, 바람직하게는 20nm 미만, 더욱 더 바람직하게는 10nm 미만의 두께를 가질 수 있다. 타겟층은 그 후 유리하게 100nm 미만의 두께를 갖는다.
대안으로서, 제 1 단결정 실리콘-게르마늄 합금층 (1) 은 실리콘-게르마늄 합금으로 이루어진 도파관을 정의하기 위해 1 미크론 보다 큰 두께를 가질 수 있다. 그 후, SiGe 층을 1 미크론보다 큰 두께를 갖는 타겟층으로 커버하는 것이 유리하다.
가스 분위기는 전기 도펀트 전구체가 없을 수 있거나 또는 반대로 적어도 하나의 전기 도펀트를 함유할 수 있다. 동일한 논리를 추구하여, 가스 분위기는 타겟층 (4) 을 형성하기 위해 탄소 전구체가 없거나 탄소 전구체를 함유할 수 있다.
타겟층 (4) 의 성막이 수행될 때, 챔버 내의 온도는 일정할 수 있거나 또는 하나 이상의 온도 램프들의 형태로 변할 수 있다.
유리한 방식으로, 타겟층 (4) 의 성막은 예를 들어, 20nm/min 과 50 nm/min 사이에 포함된, 에피택셜될 타겟층 (4) 의 두께에 의존하여 적어도 0.5 nm/min, 유리하게는 수 nm/min, 예를 들어 5nm/min 초과, 또는 심지어 수십 nm/min 의 성장 레이트로 수행된다.
도 6, 7 및 8 은 게르마늄 함량이 40 원자% 인 실리콘-게르마늄 합금 타겟층 (4) 의 표면의 이미지들을 나타낸다. 표면 거칠기는 10 * 10 μm2 표면 상에서 원자력 현미경으로 측정되었다. 타겟층 (4) 은 게르마늄 함량이 40 % 인 실리콘-게르마늄 합금의 제 1 층의 제 1 표면 (1a) 상에 직접 성막되었다. 도 6, 7 및 8 은 타겟층 (4) 의 성막을 위해 사용된 프로세싱 챔버에 삽입되기 전에 수행된 세정들 및 처리들에 의해서만 상이하다.
도 6 은 플루오르화수소산 욕에서의 세정 다음 SC1 타입의 산화 욕에 의한 보호 산화물 (3) 의 형성 및 그 후 보호 산화물 (3) 의 플루오르화 염 (5) 으로의 변형, 및 플루오르화 염 (5) 의 제거에 대응한다. 타겟층 (4) 은 버퍼층 (6) 없이 성막되었다.
도 7 에 대해 사용된 방법은 더 높은 온도에서 SC1 타입의 산화 욕의 사용에 의해 도 6 과 상이하다. 도 8 에 대해 사용된 방법은 오존을 함유하는 산화 욕의 사용에 의해 도 6 과 상이하다.
이들 3 개의 이미지들로부터, 버퍼층 (6) 의 부재는 입상 (granular) 표면의 형성을 초래한다는 것이 명백하다.
도 9 및 10 은 게르마늄 함량이 40 원자% 인 실리콘-게르마늄 합금 타겟층의 표면의 이미지들을 나타낸다. 표면 거칠기는 10 * 10 μm2 표면 상에서 원자력 현미경으로 측정되었다. 타겟층은 도 6, 7 및 8 과 동일한 조건 하에서 40 원자% 의 게르마늄 함량을 갖는 실리콘-게르마늄 합금의 제 1 층의 제 1 표면 (1a) 상에 직접 성막되었다. 도 9 는 문헌 US 7,462,239 의 교시에 실질적으로 대응하는 플루오르화수소산에 의한 표면의 간단한 산소제거에 대응한다. 도 10 은 제 1 염의 층의 표면에 존재하는 산화물의 변형 및 염의 제거에 의한 표면의 산소제거에 대응한다.
이들 2 개의 도면에 대해, 일반적으로 "크로스 해치 (cross hatch)” 로 지칭되는 이중 주름 시트 구조는 축적된 응력의 플라스틱 완화를 나타내는 것으로 관찰된다.
도 11 은 게르마늄 함량이 40 원자% 인 실리콘-게르마늄 합금 타겟층의 표면의 이미지를 나타낸다. 표면 거칠기는 10 * 10 μm2 표면 상에서 원자력 현미경으로 측정되었다. 사용된 방법은 650 ℃ 의 온도에서 디클로로실란 및 수소 어닐링에 의한 순수 실리콘 버퍼층의 사용으로 앞서 설명된 것에 대응한다.
도 12 는 도 11 에 따른 스택의 투과 전자 현미경에 의해 획득된 스냅샷을 나타낸다. 도 13 은 도 12 에 도시된 스택의 산소, 실리콘 및 게르마늄 원소의 EDX 프로파일을 나타낸다. 프로파일의 좌측 부분에 존재하는 산소 피크는 SOI 기판의 매립 산화물층을 나타낸다.
유리한 실시형태에서, 제 1 층 (1a) 은 전계 효과 트랜지스터, 예를 들어 MOS 타입의 전도 채널을 형성하거나 이로부터 연장한다. 트랜지스터는 평면 구성 또는 FinFET 구성일 수 있다. 그러나, 실리콘-게르마늄 합금 표면으로부터의 저온에서의 에피택시 재개 문제는, 예를 들어 실리콘층에 의해 캡슐화될 중-적외선의 SiGe 도파관의 문제와 같은 다른 분야에서 존재할 수 있다.

Claims (11)

  1. 에피택시에 의해 단결정 타겟층 (4) 을 성장시키는 방법으로서,
    - 제 1 표면 (1a) 을 갖는 실리콘-게르마늄 합금으로 이루어진 제 1 단결정층 (1) 을 포함하는 기판을 제공하는 단계로서, 상기 제 1 표면 (1a) 은 상기 제 1 표면 (1a) 의 습식 프로세스 산화에 의해 획득되거나 또는 열적 프로세스에 의해 획득된 보호 산화물 (3) 에 의해 커버되고, 상기 제 1 표면 (1a) 은 상기 제 1 표면 (1a) 이 도트들을 형성하는 열화 온도 (degradation temperature) 를 갖는, 상기 기판을 제공하는 단계,
    - 상기 보호 산화물 (3) 을 플라즈마 처리하여 플루오르화 염 (5) 을 형성한 다음 어닐링에 의해 상기 플루오르화 염 (5) 을 제거하는 단계,
    - 상기 열화 온도보다 낮은 로딩 온도에서 프로세싱 챔버에 상기 기판을 삽입하는 단계,
    - 상기 기판에 상기 로딩 온도로부터 상기 열화 온도보다 높은 어닐링 온도까지 온도 램프 (temperature ramp) 를 적용하는 단계,
    - 수소 또는 질소 분위기에서 상기 어닐링 온도 이상의 온도에서 상기 제 1 표면 (1a) 을 어닐링하는 단계,
    - 화학 기상 증착에 의해 상기 제 1 단결정층 (1) 과 매칭된 단결정 타겟층 (4) 격자를 성막하는 단계를 연속적으로 포함하고,
    상기 방법은, 상기 온도 램프 동안 및 가능하게는 상기 어닐링이 수행될 때, 적어도 하나의 실리콘 전구체가 상기 로딩 온도와 상기 열화 온도 사이에서 상기 프로세싱 챔버에 삽입되어 상기 제 1 단결정층 (1) 과 매칭된 단결정 버퍼층 (6) 격자를 성막하고, 단결정 버퍼층 (6) 은 상기 단결정 타겟층 (4) 과 상기 제 1 단결정층 (1) 을 분리시키는 것을 특징으로 하는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  2. 제 1 항에 있어서,
    상기 온도 램프 동안, 상기 프로세싱 챔버 내의 분위기는 어떠한 게르마늄 전구체도 없는 것을 특징으로 하는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  3. 제 1 항에 있어서,
    상기 프로세싱 챔버는 상기 어닐링 동안 상기 단결정 타겟층 (4) 을 형성하는 재료들의 전구체, 실리콘, 및 게르마늄 전구체가 없는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  4. 제 1 항에 있어서,
    상기 단결정 버퍼층 (6) 의 두께는 2nm 이하인, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  5. 제 1 항에 있어서,
    상기 단결정 버퍼층 (6) 의 최대 성장 레이트는 2nm/min 미만인, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  6. 제 1 항에 있어서,
    상기 로딩 온도는 500 ℃ 미만인, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  7. 제 1 항에 있어서,
    상기 단결정 버퍼층 (6) 은 상기 제 1 단결정층 (1) 과의 계면으로부터 상기 단결정 타겟층 (4) 까지 계속 감소하는 게르마늄 함량을 갖는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  8. 제 1 항에 있어서,
    상기 단결정 타겟층 (4) 은 실리콘-게르마늄 합금, 순수 게르마늄막, 또는 III-V 타입의 재료로부터 선택되는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  9. 제 1 항에 있어서,
    상기 제 1 표면 (1a) 은 20 % 와 95 % 사이에 포함된 원자 퍼센티지 게르마늄 함량을 갖는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  10. 제 9 항에 있어서,
    상기 단결정 버퍼층 (6) 은 15 원자% 미만의 게르마늄 함량을 갖는 실리콘-게르마늄 합금으로 이루어지고 원자 퍼센트에 있어서 제 1 게르마늄 함량보다 적어도 5 % 만큼 작거나, 또는 상기 단결정 버퍼층 (6) 이 순수 게르마늄으로 이루어지는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
  11. 제 1 항에 있어서,
    상기 열화 온도가 550 ℃ 이상이고, 상기 실리콘 전구체가 디클로로실란을 함유하거나, 또는
    상기 열화 온도가 500 ℃ 와 600 ℃ 사이에 포함되고, 상기 실리콘 전구체가 실란을 함유하거나, 또는
    상기 열화 온도가 450 ℃ 와 550 ℃ 사이에 포함되고, 상기 실리콘 전구체가 디실란을 함유하거나, 또는
    상기 열화 온도가 500 ℃ 미만이고, 상기 실리콘 전구체는 트리실란 및/또는 테트라실란을 함유하는, 에피택시에 의해 단결정 타겟층을 성장시키는 방법.
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US7232759B2 (en) * 2004-10-04 2007-06-19 Applied Materials, Inc. Ammonium hydroxide treatments for semiconductor substrates
KR100864932B1 (ko) * 2007-07-23 2008-10-22 주식회사 동부하이텍 반도체 기판의 세정방법
US8501629B2 (en) 2009-12-23 2013-08-06 Applied Materials, Inc. Smooth SiConi etch for silicon-containing films
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