KR20200071433A - Display device - Google Patents

Display device Download PDF

Info

Publication number
KR20200071433A
KR20200071433A KR1020180159164A KR20180159164A KR20200071433A KR 20200071433 A KR20200071433 A KR 20200071433A KR 1020180159164 A KR1020180159164 A KR 1020180159164A KR 20180159164 A KR20180159164 A KR 20180159164A KR 20200071433 A KR20200071433 A KR 20200071433A
Authority
KR
South Korea
Prior art keywords
thin film
film transistor
voltage
pixel
switching thin
Prior art date
Application number
KR1020180159164A
Other languages
Korean (ko)
Other versions
KR102631675B1 (en
Inventor
김기태
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180159164A priority Critical patent/KR102631675B1/en
Publication of KR20200071433A publication Critical patent/KR20200071433A/en
Application granted granted Critical
Publication of KR102631675B1 publication Critical patent/KR102631675B1/en

Links

Images

Classifications

    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611Control of matrices with row and column drivers
    • G09G3/3696Generation of voltages supplied to electrode drivers
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0404Matrix technologies
    • G09G2300/0413Details of dummy pixels or dummy lines in flat panels
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0421Structural details of the set of electrodes
    • G09G2300/0426Layout of electrodes and connections
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00Aspects of the constitution of display devices
    • G09G2300/04Structural and physical details of display devices
    • G09G2300/0439Pixel structures
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00Control of display operating conditions
    • G09G2320/02Improving the quality of display appearance
    • G09G2320/029Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel
    • G09G2320/0295Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel by monitoring each display pixel
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02Details of power systems and of start or stop of display operation
    • G09G2330/028Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

The present invention is an invention relating to a display device. A display device according to one embodiment of the present invention includes: a display panel including a plurality of pixels disposed in an active area wherein an image is displayed, and one or more dummy pixels disposed in an inactive area which is adjacent to the active area; and a compensating part configured to apply a compensation voltage due to deterioration of the pixels disposed in the display panel, wherein the plurality of pixels include a light emitting part including a light emitting element, and a pixel driving part configured to control driving of the light emitting part and at least one of which includes a thin film transistor having a double gate structure, and the compensation voltage applied by the compensation part is applied to the thin film transistor having the double gate structure. Accordingly, the display device according to one embodiment of the present invention may be more advantageous in securing the area of the display device while minimizing degradation of the image quality of the display device.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 특성 변화에 따른 문제를 개선시키기 위한 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a display device for improving a problem caused by a change in threshold voltage characteristics of a thin film transistor made of an oxide semiconductor material.

최근 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다.With the recent advent of the information age, the display field for visually expressing electrical information signals has rapidly developed, and in response to this, various display devices having excellent performance of thinning, lightening, and low power consumption have been developed. Is being developed.

이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(Liquid Crystal Display device; LCD), 플라즈마 표시 장치(Plasma Display Panel device; PDP), 전계 방출 표시 장치(Field Emission Display device; FED), 유기 발광 표시 장치(Organic Light Emitting Display device; OLED) 등을 들 수 있다.Specific examples of the display device include a liquid crystal display device (LCD), a plasma display panel device (PDP), a field emission display device (FED), and an organic light emitting display device ( Organic Light Emitting Display device (OLED).

이와 같은 표시 장치는 복수의 화소가 배열된 표시 패널 및 표시 패널을 구동하는 구동부로 구성되며, 복수의 화소 각각에는 발광 소자, 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터가 형성된다.The display device includes a display panel in which a plurality of pixels are arranged, and a driving unit for driving the display panel, and a light emitting element, a switching thin film transistor, and a driving thin film transistor are formed in each of the plurality of pixels.

최근 표시 장치가 대면적 및 고해상도로 구현됨에 따라 보다 빠른 신호 처리 속도와 함께 안정된 작동 및 내구성이 확보된 박막 트랜지스터가 요구되고 있다.Recently, as the display device is implemented in a large area and a high resolution, a thin film transistor is required that secures stable operation and durability along with a faster signal processing speed.

이에, 복수의 화소 각각을 구성하는 박막 트랜지스터의 이동도를 개선하기 위해 뛰어난 이동도 특성을 갖는 산화물 반도체 물질로 박막 트랜지스터의 액티브층을 형성하는 연구가 활발히 진행되고 있다. Accordingly, studies have been actively conducted to form an active layer of a thin film transistor with an oxide semiconductor material having excellent mobility characteristics in order to improve the mobility of the thin film transistors constituting each of the plurality of pixels.

그러나, 산화물 반도체 물질로 이루어진 박막 트랜지스터는 뛰어난 이동도 특성을 가지는 한편 바이어스 스트레스(Bias Stress)에 대한 변화가 심하여 문턱 전압(Vth)의 변동 및 전달 특성의 변동이 심하여 그 신뢰성이 저하되는 문제가 있다.However, a thin film transistor made of an oxide semiconductor material has excellent mobility characteristics and has a problem in that its reliability is deteriorated due to a large change in bias stress and a large change in threshold voltage (Vth) and a change in transmission characteristics. .

이에, 본 발명의 발명자들은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 쉬프트를 감지하여 문턱 전압의 변화를 보상하는 보상 전압을 인가하는 방법을 제안하였다.Accordingly, the inventors of the present invention proposed a method of detecting a threshold voltage shift of a thin film transistor made of an oxide semiconductor material and applying a compensation voltage to compensate for a change in the threshold voltage.

본 발명이 해결하고자 하는 과제는 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변동에 따른 표시 장치의 영상 품질 저하를 최소화할 수 있는 표시 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a display device capable of minimizing image quality degradation of a display device due to a threshold voltage variation of a thin film transistor made of an oxide semiconductor material.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널 및 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부를 포함하되, 복수의 화소는 발광 소자를 포함하는 발광부 및 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며, 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되도록 구성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 화소의 문턱 전압 변화를 보상하면서 표시 장치의 면적 확보에 보다 유리할 수 있다.A display device according to an exemplary embodiment of the present invention is disposed on a display panel and a display panel in which a plurality of pixels arranged in an active area in which an image is displayed and one or more dummy pixels arranged in adjacent inactive areas of the active area are arranged. A compensation unit configured to apply a compensation voltage according to the deterioration of the pixel, wherein the plurality of pixels control a light emitting unit including a light emitting element and driving of the light emitting unit, and at least one pixel including a thin film transistor having a double gate structure. A driving unit, and a compensation voltage applied from the compensation unit may be configured to be applied to the thin film transistor having the double gate structure. Accordingly, the display device according to an exemplary embodiment of the present invention may be more advantageous in securing an area of the display device while compensating for a change in a threshold voltage of the pixel.

본 발명의 다른 실시예에 따른 표시 장치는 영상을 표시하는 복수의 화소가 배치된 액티브 영역과 액티브 영역의 주변에 배치되어 복수의 화소 각각을 구동하는 구동 회로가 배치된 비액티브 영역을 포함하고, 복수의 화소 각각은, 광을 발광하는 발광 소자를 포함하는 발광부, 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터 및 해당 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 라인을 통해 공급된 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하는 화소 구동부 및 하나 이상의 스위칭 박막 트랜지스터 중 어느 하나의 스위칭 박막 트랜지스터에 보상 전압을 인가하는 보상부를 포함할 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 표시 장치는 산화물 반도체 물질로 이루어진 스위칭 박막 트랜지스터의 문턱 전압 특성의 변화를 보상하는 보상부를 화소 내에 배치함으로써 문턱 전압 특성에 의한 보상이 각각의 화소 내에서 이루어질 수 있다.A display device according to another exemplary embodiment of the present invention includes an active area in which a plurality of pixels for displaying an image are disposed, and an inactive area in which a driving circuit is disposed around the active area to drive each of the plurality of pixels, Each of the plurality of pixels includes a light emitting unit including a light emitting element that emits light, a driving thin film transistor that controls light emission current flowing through the light emitting element, and a scan signal supplied through a corresponding gate line, and data supplied through the data line It may include a pixel driving unit including one or more switching thin film transistors to charge a voltage to a capacitor, and a compensation unit applying a compensation voltage to any one of the switching thin film transistors. Accordingly, in the display device according to another exemplary embodiment of the present invention, compensation is performed in each pixel by arranging a compensation unit for compensating for a change in a threshold voltage characteristic of a switching thin film transistor made of an oxide semiconductor material in a pixel. Can be.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변화를 검출하여 검출된 결과에 따라 문턱 전압을 보상함으로써 표시 장치의 휘도 저하 및 영상 품질 저하를 최소화시킬 수 있다.According to the present invention, a threshold voltage change of a thin film transistor made of an oxide semiconductor material is detected, and a threshold voltage is compensated according to the detected result, thereby reducing luminance and image quality degradation of the display device.

본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변화를 검출하는 검출부를 더미 화소를 이용하여 액티브 영역의 화소의 문턱 전압 변화를 검출함으로써 액티브 영역의 문턱 전압 변화를 보다 세밀하고 정확하게 추정할 수 있다.According to the present invention, the threshold voltage change in the active region can be more precisely and accurately estimated by detecting a threshold voltage change in the pixel in the active region using a dummy pixel, a detector for detecting a threshold voltage change in the thin film transistor made of an oxide semiconductor material. .

본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변화를 보상하는 보상부를 각각의 화소 내에 배치함으로써 각 화소 별로 문턱 전압 변화에 따른 보상이 각각 이루어지도록 할 수 있다.According to the present invention, by compensating a threshold voltage change of a thin film transistor made of an oxide semiconductor material in each pixel, compensation according to a threshold voltage change can be performed for each pixel.

본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 게이트 전극을 더블 게이트(double gate) 구조로 형성하고, 더블 게이트 전극 각각에 서로 다른 신호가 인가되도록 구성함으로써 각 화소의 문턱 전압 변화를 보상하면서 표시 장치의 면적 확보에 보다 유리할 수 있다.In the present invention, a gate electrode of a thin film transistor made of an oxide semiconductor material is formed in a double gate structure, and different signals are applied to each of the double gate electrodes, thereby compensating for a change in the threshold voltage of each pixel and displaying a display device. It may be more advantageous to secure the area.

본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 게이트 전극을 더블 게이트 구조로 형성하되 하부 게이트 전극에 문턱 전압 변화에 따른 보상 전압이 인가되도록 구성함으로써 직접적으로 화소 열화 보상이 이루어지도록 할 수 있다.In the present invention, the pixel electrode compensation may be directly performed by forming a gate electrode of a thin film transistor made of an oxide semiconductor material in a double gate structure, but applying a compensation voltage according to a threshold voltage change to the lower gate electrode.

본 발명은 서로 다른 두 종류의 반도체 물질로 이루어진 박막 트랜지스터를 동일 기판에 형성하여 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가짐으로써 소자 특성을 보다 향상시킬 수 있다.The present invention can further improve device characteristics by forming a thin film transistor made of two different types of semiconductor materials on the same substrate, and having a feature that another thin film transistor complements the disadvantages of one thin film transistor.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.The effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present invention.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다.
도 2는 일반적인 표시 장치의 화소 회로를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 일반적인 표시 장치의 화소 회로에 입력되는 신호를 나타내는 파형도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 및 더미 화소 영역의 화소 회로를 개략적으로 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 액티브 영역의 화소 구조를 개략적으로 나타낸 회로도이다.
도 7은 본 발명의 또다른 실시예에 따른 표시 장치의 비액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 회로도이다.
도 8은 본 발명의 실시예에 따른 화소 회로에 입력되는 신호를 나타내는 파형도이다.
1 is a block diagram schematically illustrating a display device according to an exemplary embodiment of the present invention.
2 is a circuit diagram for describing a pixel circuit of a general display device.
3 is a waveform diagram showing a signal input to a pixel circuit of the general display device shown in FIG. 2.
4 is a circuit diagram schematically illustrating a pixel circuit of an active region and a pixel circuit of a dummy pixel region of a display device according to an exemplary embodiment of the present invention.
5 is a cross-sectional view schematically showing a structure of a portion of a pixel circuit in an active area of a display device according to an exemplary embodiment of the present invention.
6 is a circuit diagram schematically illustrating a pixel structure of an active area of a display device according to another exemplary embodiment of the present invention.
7 is a circuit diagram schematically illustrating a structure of a part of a pixel circuit in an inactive area of a display device according to another exemplary embodiment of the present invention.
8 is a waveform diagram illustrating a signal input to a pixel circuit according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the embodiments allow the disclosure of the present invention to be complete, and the ordinary knowledge in the technical field to which the present invention pertains. It is provided to fully inform the holder of the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments of the present invention are exemplary and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same components throughout the specification. In addition, in the description of the present invention, when it is determined that detailed descriptions of related known technologies may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted. When'include','have','consist of', etc. mentioned in this specification are used, other parts may be added unless'~man' is used. When a component is expressed as a singular number, the plural number is included unless otherwise specified.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including the error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of the description of the positional relationship, for example, when the positional relationship of two parts is described as'~top','~upper','~bottom','~side', etc.,'right' Alternatively, one or more other parts may be located between the two parts unless'direct' is used.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.An element or layer being referred to as being "on" another element or layer includes all instances of another layer or other element immediately above or in between.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another component. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The same reference numerals refer to the same components throughout the specification.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each of the features of the various embodiments of the present invention may be partially or totally combined or combined with each other, and technically various interlocking and driving may be possible as those skilled in the art can fully understand, and each of the embodiments may be implemented independently of each other. It can also be implemented together in an associative relationship.

본 발명에서 박막 트랜지스터(TFT)는 P 타입 또는 N 타입으로 구성될 수 있으며, 이하의 실시예에서는 설명의 편의를 위해 박막 트랜지스터를 N 타입으로 구성하여 설명한다. 또한, 펄스 형태의 신호를 설명함에 있어서, 게이트 하이 전압(VGH) 상태를 "하이 상태"로 정의하고, 게이트 로우 전압(VGL) 상태를 "로우 상태"로 정의한다.In the present invention, the thin film transistor TFT may be configured as a P type or an N type, and in the following embodiments, the thin film transistor is configured as an N type for convenience of description. In addition, in describing a pulse type signal, a gate high voltage (VGH) state is defined as a "high state", and a gate low voltage (VGL) state is defined as a "low state."

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다. 1 is a block diagram schematically illustrating a display device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(110), 게이트 구동부(120), 데이터 구동부(130) 및 타이밍 컨트롤러(140)를 포함한다. Referring to FIG. 1, the display device 100 according to an exemplary embodiment of the present invention includes a display panel 110, a gate driver 120, a data driver 130, and a timing controller 140.

표시 패널(110)은 제1 방향으로 배치된 n개의 게이트 라인(GL1, …, GLn), 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1, …, DLm), 및 n개의 게이트 라인(GL1, …, GLn) 및 m개의 데이터 라인(DL1, …, DLm)과 전기적으로 연결된 복수 개의 화소(P)를 포함한다. 이에, 복수 개의 화소(P)는 게이트 라인(GL1, …, GLn)과 데이터 라인(DL1, …, DLm)을 통해 인가된 구동 신호 또는 구동 전압에 의해 영상을 표시한다.The display panel 110 includes n gate lines GL1, …, and GLn arranged in a first direction, m data lines DL1, …, DLm arranged in a direction different from the first direction, and n gate lines. It includes (GL1, ..., GLn) and a plurality of pixels (P) electrically connected to the m data lines (DL1, ..., DLm). Accordingly, the plurality of pixels P displays an image by a driving signal or a driving voltage applied through the gate lines GL1, …, GLn and the data lines DL1, …, DLm.

표시 패널(110)은 액티브 영역(Active Area: A/A) 및 액티브 영역(A/A)에 인접한 비액티브 영역(Non-active Area: N/A)을 포함한다. The display panel 110 includes an active area (A/A) and a non-active area (N/A) adjacent to the active area (A/A).

액티브 영역(A/A)에는 영상을 표시할 수 있는 복수의 화소(P)가 배치된다. 복수의 화소(P) 각각에는 발광 소자에 의해 광이 발광되는 발광부 및 발광 소자를 구동하기 위한 복수의 구동 소자들이 배치된 화소 구동부가 배치된다. A plurality of pixels P capable of displaying an image is disposed in the active area A/A. Each of the plurality of pixels P is provided with a light emitting unit through which light is emitted by the light emitting element and a pixel driving unit in which a plurality of driving elements for driving the light emitting element are disposed.

액티브 영역(A/A)에 배치된 화소(P)의 발광 소자는 유기 발광 소자일 수 있다. 본 발명의 일 실시예에서는 표시 장치(100)의 화소(P)의 발광 소자가 유기 발광 소자인 것을 전제로 설명하나, 이에 한정되지 않는다. 즉, 본 발명은 유기 발광 표시 장치뿐만 아니라 퀀텀닷 발광 표시 장치(QLED) 또는 이외의 다양한 표시 장치(예를 들어, 액정 표시 장치)에 적용될 수 있다. 보다 구체적으로, 본 발명의 일 실시예는 산화물 반도체로 이루어진 박막 트랜지스터의 문턱 전압(Vth) 특성이 네거티브 극성으로 쉬프트하는 것을 보상하기 위한 발명이므로, 화소(P)를 이루는 화소 회로 구성 중 산화물 반도체로 이루어진 트랜지스터를 포함하는 표시 장치에 모두 적용될 수 있다.The light emitting device of the pixel P disposed in the active area A/A may be an organic light emitting device. In an exemplary embodiment of the present invention, it is assumed that the light emitting element of the pixel P of the display device 100 is an organic light emitting element, but is not limited thereto. That is, the present invention can be applied not only to an organic light emitting display device, but also to a quantum dot light emitting display device (QLED) or various other display devices (for example, a liquid crystal display device). More specifically, an embodiment of the present invention is an invention for compensating for a shift in the negative polarity of a threshold voltage (Vth) characteristic of a thin film transistor made of an oxide semiconductor, and thus, as an oxide semiconductor in a pixel circuit constituting the pixel P It can be applied to all of the display device including the transistor made.

액티브 영역(A/A)에 배치된 화소(P)의 구동부는 하나 이상의 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 커패시터를 포함한다. 이때, 하나 이상의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터는 서로 다른 반도체 물질로 형성될 수 있다. 예를 들어, 스위칭 박막 트랜지스터는 산화물로 이루어진 반도체 물질로 형성될 수 있고, 구동 박막 트랜지스터는 저온 폴리 실리콘 물질로 이루어진 반도체 물질로 형성될 수 있다. 이때, 하나 이상의 스위칭 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는 더블 게이트(double gate) 구조를 가질 수 있다. 보다 상세하게, 더블 게이트 구조를 갖는 스위칭 박막 트랜지스터는 표시 장치(100) 구동 중 문턱 전압 특성이 네거티브 극성으로 쉬프트된 박막 트랜지스터일 수 있다. 본 발명의 일 실시예에 따른 액티브 영역(A/A)에 배치된 화소(P)의 화소 회로는 다음 도 4를 참조하여 보다 상세히 살펴보기로 한다.The driver of the pixel P disposed in the active area A/A includes one or more switching thin film transistors, driving thin film transistors, and capacitors. At this time, one or more switching thin film transistors and driving thin film transistors may be formed of different semiconductor materials. For example, the switching thin film transistor may be formed of a semiconductor material made of oxide, and the driving thin film transistor may be made of a semiconductor material made of low temperature polysilicon material. At this time, at least one of the one or more switching thin film transistors may have a double gate structure. In more detail, the switching thin film transistor having a double gate structure may be a thin film transistor in which threshold voltage characteristics are shifted to a negative polarity while driving the display device 100. The pixel circuit of the pixel P disposed in the active area A/A according to an embodiment of the present invention will be described in more detail with reference to FIG. 4 below.

비액티브 영역(N/A)은 액티브 영역(A/A)과 인접한 영역이다. 보다 상세하게, 비액티브 영역(N/A)은 액티브 영역(A/A)에 인접하여 액티브 영역(A/A)을 둘러싸는 영역이다. 비액티브 영역(N/A)은 영상이 표시되지 않는 영역으로, 더미 화소, 액티브 영역(A/A)에 배치된 화소에 신호를 전달하는 신호 라인 및 액티브 영역(A/A)의 화소들을 구동하기 위한 회로부 등이 배치될 수 있다. 예를 들면, 비액티브 영역(N/A)에는 정전기 방지 소자, 신호 패드 및 신호 링크 라인 등이 배치될 수 있다. The inactive area N/A is an area adjacent to the active area A/A. More specifically, the inactive area N/A is an area surrounding the active area A/A adjacent to the active area A/A. The inactive area (N/A) is an area in which an image is not displayed, driving dummy pixels, signal lines for transmitting signals to pixels disposed in the active area (A/A), and pixels in the active area (A/A). A circuit portion or the like may be disposed. For example, an anti-static element, a signal pad, and a signal link line may be disposed in the non-active area N/A.

액티브 영역(A/A)에 배치된 화소(P)가 제1 방향으로 배치된 복수의 행이 연장된 비액티브 영역(N/A)에 더미 화소(DP)가 더 배치될 수 있다. 보다 구체적으로, 비액티브 영역(N/A) 중 액티브 영역(A/A)과 가장 인접한 영역에 더미 화소(DP)가 배치될 수 있다. 즉, 더미 화소(DP)는 액티브 영역(A/A)에 배치된 화소(P)와 동일한 행에 배치되되, 액티브 영역(A/A)과 인접한 영역에 배치된다. 이에, 액티브 영역(A/A)의 화소(P)가 제1 방향으로 n행이 배치된다면 더미 화소(DP) 또한 n개가 배치될 수 있다. 한편, 도 1에서는 비액티브 영역(N/A) 중 액티브 영역(A/A)의 어느 하나의 측면에만 더미 화소(DP)가 배치되는 것으로 도시하였으나, 이에 한정되지 않고, 액티브 영역(A/A)과 인접한 비액티브 영역(N/A)에서 액티브 영역(A/A)의 양 측면에 배치될 수도 있고, 액티브 영역(A/A)과 인접한 비액티브 영역(N/A)의 상하측에 배치될 수도 있다. The dummy pixel DP may be further disposed in the inactive area N/A in which a plurality of rows in which the pixels P arranged in the active area A/A extend in the first direction. More specifically, a dummy pixel DP may be disposed in an area of the inactive area N/A closest to the active area A/A. That is, the dummy pixel DP is disposed in the same row as the pixel P disposed in the active area A/A, but is disposed in an area adjacent to the active area A/A. Accordingly, if n rows of pixels P of the active area A/A are arranged in the first direction, n dummy pixels DP may also be disposed. Meanwhile, FIG. 1 illustrates that the dummy pixel DP is disposed on only one side of the active area A/A among the inactive areas N/A, but is not limited thereto, and the active area A/A is not limited thereto. ) May be disposed on both sides of the active area A/A in the inactive area N/A adjacent to the active area A/A, and may be disposed above and below the inactive area N/A adjacent to the active area A/A. It may be.

더미 화소(DP)는 액티브 영역(A/A)에 배치된 화소(P)와 유사한 구조를 가질 수 있다. 다만, 비액티브 영역(N/A)에 배치되므로 발광 소자가 발광되지 않는다. 이에, 일반적으로 더미 화소(DP)는 공정 중 화소(P)의 이상을 테스트하기 위해 테스트 패턴으로 이용하는 등 다양한 형태로 이용되고 있다. 본 발명의 일 실시예에 따른 더미 화소(DP)는 액티브 영역(A/A)에 배치된 화소(P)의 열화 여부를 판단할 수 있도록 구성될 수 있다. 즉, 더미 화소(DP)는 액티브 영역(A/A)의 화소(P)의 열화 정도를 감지할 수 있는 센싱 구동 소자, 예를 들어 센싱 박막 트랜지스터를 더 포함할 수 있다. 이와 같은 더미 화소(DP)의 구조는 다음 도 4를 참조하여 보다 상세히 살펴보기로 한다. The dummy pixel DP may have a structure similar to the pixel P disposed in the active area A/A. However, since it is disposed in the inactive region N/A, the light emitting element does not emit light. Accordingly, in general, the dummy pixel DP is used in various forms such as using it as a test pattern to test the abnormality of the pixel P during the process. The dummy pixel DP according to an embodiment of the present invention may be configured to determine whether the pixel P disposed in the active area A/A is deteriorated. That is, the dummy pixel DP may further include a sensing driving element capable of sensing the degree of deterioration of the pixel P of the active area A/A, for example, a sensing thin film transistor. The structure of the dummy pixel DP will be described in more detail with reference to FIG. 4 below.

타이밍 컨트롤러(140)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(110)의 크기 및 해상도에 적합하게 처리하여 데이터 구동부(130)에 공급한다. 타이밍 컨트롤러(140)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어, 도트 클럭신호(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한다. 타이밍 컨트롤러(140)는 생성된 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 게이트 구동부(120) 및 데이터 구동부(130)에 각각 공급함으로써, 게이트 구동부(120) 및 데이터 구동부(130)를 제어한다. The timing controller 140 processes image data (RGB) input from the outside to be suitable for the size and resolution of the display panel 110 and supplies it to the data driver 130. The timing controller 140 receives synchronization signals SYNC input from the outside, for example, a dot clock signal DCLK, a data enable signal DE, a horizontal synchronization signal Hsync, and a vertical synchronization signal Vsync. Use to generate a number of gate control signal (GCS) and data control signal (DCS). The timing controller 140 supplies the generated gate control signal GCS and data control signal DCS to the gate driver 120 and the data driver 130, respectively, thereby providing the gate driver 120 and the data driver 130. Control.

타이밍 컨트롤러(140)는 더미 화소(DP)에 포함된 센싱 구동 소자로부터 입력되는 센싱 값과 미리 설정된 기준 값을 비교한 후 비교 결과에 따라 화소(P)에 보상 전압을 인가하도록 제어할 수 있는 보상부를 포함할 수 있다. 한편, 본 발명의 일 실시예에서는 더미 화소(DP)에서 센싱된 값과 미리 설정된 기준 값을 비교하는 보상부가 타이밍 컨트롤러(140)에 포함되는 것으로 설명하였으나, 이에 한정되는 것은 아니고, 열화 정도를 판단하기 위한 보상부는 게이트 구동부(120)에 포함되어 구성될 수도 있다.The timing controller 140 compares the sensing value input from the sensing driving element included in the dummy pixel DP with a preset reference value, and then controls to apply a compensation voltage to the pixel P according to the comparison result. It may contain wealth. On the other hand, in an embodiment of the present invention, the compensation unit comparing the value sensed by the dummy pixel DP and the preset reference value is described as being included in the timing controller 140, but is not limited thereto, and the degree of degradation is determined. The compensation unit for doing so may be included in the gate driver 120.

한편, 보상부가 화소(P) 내에 배치된 경우, 타이밍 컨트롤러(140)는 샘플링 및 프로그래밍 구간에서 제2 스캔 신호(SCAN2)가 인가될 때 화소 내에 배치된 보상부에서 보상 전압이 인가되도록 제어할 수 있다. 이에 대한 보다 상세한 설명은 다음 도 6 및 7을 참조하여 살펴보기로 한다.Meanwhile, when the compensation unit is disposed in the pixel P, the timing controller 140 may control the compensation voltage to be applied to the compensation unit disposed in the pixel when the second scan signal SCAN2 is applied in the sampling and programming period. have. A more detailed description of this will be provided with reference to FIGS. 6 and 7 below.

게이트 구동부(120)는 타이밍 컨트롤러(140)로부터 공급된 게이트 제어 신호(GCS)에 따라 n개의 게이트 라인(GL1, …, GLn)에 게이트 신호를 공급한다. 여기서, 게이트 신호는 적어도 하나의 스캔 신호(SCAN) 및 발광 제어 신호(EM)를 포함한다. The gate driver 120 supplies gate signals to the n gate lines GL1,..., GLn according to the gate control signal GCS supplied from the timing controller 140. Here, the gate signal includes at least one scan signal SCAN and a light emission control signal EM.

게이트 구동부(120)는 타이밍 컨트롤러(140)로부터 공급된 화소(P)의 열화 정도를 감지한 감지 신호에 따라 더블 게이트 구조를 갖는 박막 트랜지스터의 하부 게이트에 화소(P)의 열화에 따른 보상 전압을 인가할 수 있다.The gate driver 120 applies a compensation voltage according to the degradation of the pixel P to the lower gate of the thin film transistor having a double gate structure according to the detection signal detecting the degree of degradation of the pixel P supplied from the timing controller 140. Can apply.

데이터 구동부(130)는 타이밍 컨트롤러(140)로부터 공급된 데이터 제어 신호(DCS)에 따라 영상 데이터(RGB)를 데이터 전압으로 변환하고, 변환된 데이터 전압을 m개의 데이터 라인(DL1, …, DLm)을 통해 화소(P)에 공급한다. The data driver 130 converts the image data RGB into a data voltage according to the data control signal DCS supplied from the timing controller 140, and converts the converted data voltage into m data lines DL1, …, DLm. Is supplied to the pixel P through.

본 발명의 일 실시예에 따른 표시 장치(100)의 화소(P) 각각은 유기 발광 소자 및 유기 발광 소자의 구동을 제어하는 화소 회로를 포함한다. 유기 발광 소자는 애노드, 캐소드 및 애노드와 캐소드 사이의 발광층으로 이루어진다. 화소 회로는 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터를 포함한다. 보다 구체적으로, 구동 트랜지스터는 커패시터에 충전된 데이터 전압에 따라 유기 발광 소자에 공급되는 전류량을 제어하여 유기 발광 소자의 발광량을 조절하고, 스위칭 트랜지스터는 게이트 라인(GL)을 통해 공급되는 스캔 신호(SCAN)를 수신하여 데이터 전압(Vdata)을 커패시터에 충전한다.Each pixel P of the display device 100 according to an exemplary embodiment of the present invention includes an organic light emitting element and a pixel circuit that controls driving of the organic light emitting element. The organic light emitting device is composed of an anode, a cathode, and a light emitting layer between the anode and the cathode. The pixel circuit includes a switching transistor, a driving transistor and a capacitor. More specifically, the driving transistor controls the amount of current supplied to the organic light emitting device according to the data voltage charged in the capacitor to control the amount of light emitted from the organic light emitting device, and the switching transistor scan signal SCAN supplied through the gate line GL ) To charge the data voltage (Vdata) to the capacitor.

본 발명의 일 실시예에 따른 표시 장치(100)는, 앞서 설명한 바와 같이, 액티브 영역(A/A)에 배치되는 화소(P)를 구성하는 화소 회로 중 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 특성이 네거티브 극성으로 쉬프트됨으로써 표시 장치의 영상 품질이 저하되기 때문에 네거티브 특성으로 쉬프트된 문턱 전압 특성을 보상하기 위한 발명이다. 이에 본 발명에 대해 보다 상세히 살펴보기 전에, 일반적인 액티브 영역에 배치된 화소 회로를 살펴보면 다음과 같다.As described above, the display device 100 according to an exemplary embodiment of the present invention has a threshold voltage of a thin film transistor made of an oxide semiconductor material among pixel circuits constituting the pixel P disposed in the active area A/A. It is an invention for compensating the threshold voltage characteristic shifted by the negative characteristic because the image quality of the display device is deteriorated by the characteristic being shifted by the negative polarity. Accordingly, before looking at the present invention in more detail, a pixel circuit disposed in a general active region is as follows.

도 2는 일반적인 표시 장치의 화소 회로를 설명하기 위한 회로도이다. 2 is a circuit diagram for describing a pixel circuit of a general display device.

도 2를 참조하면, 일반적인 표시 장치의 화소 회로는 구동 박막 트랜지스터(DT), 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5) 및 커패시터(Cst)를 포함한다. 이때, 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5)와 구동 박막 트랜지스터(DT)는 서로 다른 반도체 물질로 이루어질 수 있다. 예를 들어, 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5) 중 적어도 하나의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5)는 산화물 반도체 물질로 이루어질 수 있고, 그 예가 제2 스위칭 박막 트랜지스터(T2)일 수 있다.Referring to FIG. 2, a pixel circuit of a typical display device includes a driving thin film transistor DT, one or more switching thin film transistors T1, T2, T3, T4, and T5, and a capacitor Cst. At this time, the one or more switching thin film transistors T1, T2, T3, T4, and T5 and the driving thin film transistor DT may be made of different semiconductor materials. For example, at least one of the switching thin film transistors T1, T2, T3, T4, and T5 of the one or more switching thin film transistors T1, T2, T3, T4, and T5 may be made of an oxide semiconductor material. 2 may be a switching thin film transistor T2.

구동 박막 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 의해 발광 소자(OD)에 인가되는 발광 전류를 제어한다. 구동 박막 트랜지스터(DT)는 제2 노드(N2)에 연결되는 게이트, 제3 노드(N3)에 연결되는 소스 및 제1 노드(N1)에 연결되는 드레인을 포함한다. 구체적으로, 구동 박막 트랜지스터(DT)의 게이트는 제2 스위칭 박막 트랜지스터(T2) 및 제3 스위칭 박막 트랜지스터(T3)가 턴 온(turn on)되는 경우 고전위 전압(VDD)을 저장한다. 제2 스위칭 박막 트랜지스터(T2)가 턴 온된 상태에서 데이터 전압이 공급되면 다이오드 커넥션(diode-connetion) 방식에 의해 데이터 전압이 구동 박막 트랜지스터(DT)의 게이트에 기입된다. 구동 박막 트랜지스터(DT)는 발광 제어 신호(EM)에 의해 발광 소자(OD)로 구동 전류를 공급하여 전류량에 따라 발광 소자(OD)의 발광을 제어한다. The driving thin film transistor DT controls the light emission current applied to the light emitting device OD by the gate-source voltage Vgs. The driving thin film transistor DT includes a gate connected to the second node N2, a source connected to the third node N3, and a drain connected to the first node N1. Specifically, the gate of the driving thin film transistor DT stores the high potential voltage VDD when the second switching thin film transistor T2 and the third switching thin film transistor T3 are turned on. When the data voltage is supplied while the second switching thin film transistor T2 is turned on, the data voltage is written to the gate of the driving thin film transistor DT by a diode-connetion method. The driving thin film transistor DT supplies driving current to the light emitting device OD by the light emission control signal EM to control light emission of the light emitting device OD according to the amount of current.

제1 스위칭 박막 트랜지스터(T1)는 제2 게이트 라인에 인가된 제2 스캔 신호(SCAN2)에 응답하여 턴 온되고, 데이터 라인(Data)을 통해 제공된 데이터 전압이 구동 박막 트랜지스터(DT)에 인가될 수 있도록 구성된다. 제1 스위칭 박막 트랜지스터(T1)은 제2 게이트 라인과 연결된 게이트, 데이터 라인과 연결된 드레인 및 제3 노드(N3)에 연결된 소스를 포함한다. 구체적으로, 제1 스위칭 박막 트랜지스터(T1)는 게이트로 제2 스캔 신호(SCAN2)가 하이(high) 상태로 공급되면, 제1 스위칭 박막 트랜지스터(T1)의 드레인으로부터 데이터 전압이 구동 박막 트랜지스터(DT)의 소스 노드인 제3 노드(N3)로 공급된다. The first switching thin film transistor T1 is turned on in response to the second scan signal SCAN2 applied to the second gate line, and the data voltage provided through the data line Data is applied to the driving thin film transistor DT. It is configured to be. The first switching thin film transistor T1 includes a gate connected to the second gate line, a drain connected to the data line, and a source connected to the third node N3. Specifically, when the second scan signal SCAN2 is supplied as a high state to the gate of the first switching thin film transistor T1, the data voltage is driven from the drain of the first switching thin film transistor T1 to the driving thin film transistor DT ) Is supplied to the third node N3 which is a source node.

제2 스위칭 박막 트랜지스터(T2)는 구동 박막 트랜지스터(DT)의 게이트 및 드레인 사이, 즉, 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제2 스위칭 박막 트랜지스터(T2)는 제1 게이트 라인에 연결된 게이트, 제2 노드(N2)에 연결된 소스 및 제1 노드(N1)에 연결된 드레인을 포함한다. 구체적으로, 제2 스위칭 박막 트랜지스터(T2)는 제1 게이트 라인을 통해 인가되는 제1 스캔 신호(SCAN1)가 하이 상태인 경우, 제2 스위칭 박막 트랜지스터(T2)는 턴 온된다. 이와 같이, 제2 스위칭 박막 트랜지스터(T2)가 턴 온되면 제2 스위칭 박막 트랜지스터(T2)는 제1 노드(N1)의 고전위 전압(VDD) 또는 구동 박막 트랜지스터(DT)의 샘플링된 전압을 제2 노드(N2)에 공급하여 발광 소자(OD)에 기입된 데이터 전압을 초기화시키거나, 데이터 전압을 기입하고 구동 박막 트랜지스터(DT)의 문턱 전압을 샘플링한다. 이러한 제2 스위칭 박막 트랜지스터(T2)는 산화물 반도체 물질로 이루어질 수 있다.The second switching thin film transistor T2 is connected between the gate and the drain of the driving thin film transistor DT, that is, between the first node N1 and the second node N2. The second switching thin film transistor T2 includes a gate connected to the first gate line, a source connected to the second node N2, and a drain connected to the first node N1. Specifically, when the first scan signal SCAN1 applied through the first gate line of the second switching thin film transistor T2 is in a high state, the second switching thin film transistor T2 is turned on. As described above, when the second switching thin film transistor T2 is turned on, the second switching thin film transistor T2 removes the high potential voltage VDD of the first node N1 or the sampled voltage of the driving thin film transistor DT. It is supplied to the two nodes N2 to initialize the data voltage written to the light emitting element OD, or to write the data voltage and sample the threshold voltage of the driving thin film transistor DT. The second switching thin film transistor T2 may be made of an oxide semiconductor material.

제3 스위칭 박막 트랜지스터(T3)는 제2 발광 제어 라인을 통해 인가된 제2 발광 제어 신호(EM2)에 응답하여 고전위 전압(VDD)과 구동 트랜지스터(DT) 간의 전류 경로를 제어한다. 제3 스위칭 박막 트랜지스터(T3)는 제2 발광 제어 라인에 연결된 게이트, 구동 트랜지스터(DT)의 드레인, 즉 제1 노드(N1)에 연결된 소스 및 고전위 전압(VDD)에 연결된 드레인을 포함한다. 구체적으로, 제3 스위칭 박막 트랜지스터(T3)는 제2 발광 제어 신호(EM2)가 하이 상태인 경우, 제3 스위칭 박막 트랜지스터(T3)는 턴 온되고, 소스로부터 고전위 전압(VDD)을 구동 박막 트랜지스터(DT)의 드레인 노드인 제1 노드(N1)에 공급한다. The third switching thin film transistor T3 controls the current path between the high potential voltage VDD and the driving transistor DT in response to the second emission control signal EM2 applied through the second emission control line. The third switching thin film transistor T3 includes a gate connected to the second emission control line, a drain of the driving transistor DT, that is, a source connected to the first node N1 and a drain connected to the high potential voltage VDD. Specifically, in the third switching thin film transistor T3, when the second emission control signal EM2 is in a high state, the third switching thin film transistor T3 is turned on, and the thin film driving the high potential voltage VDD from the source It is supplied to the first node N1 which is the drain node of the transistor DT.

제4 스위칭 박막 트랜지스터(T4)는 제1 발광 제어 라인을 통해 인가된 제1 발광 제어 신호(EM1)에 응답하여 발광 소자(OD)와 구동 트랜지스터(DT) 간의 전류 경로를 제어한다. 제4 스위칭 박막 트랜지스터(T4)는 제1 발광 제어 라인에 연결된 게이트, 발광 소자(OD)에 연결된 소스 및 제3 노드(N3)에 연결된 드레인을 포함한다. 구체적으로, 제4 스위칭 박막 트랜지스터(T4)는 제1 발광 제어 신호(EM1)가 하이 상태인 경우, 제4 스위칭 박막 트랜지스터(T4)는 턴 온되어, 구동 박막 트랜지스터(DT)의 소스인 제3 노드(N3)와 제4 스위칭 TFT(T4)의 소스 노드인 제4 노드(N4)가 전기적으로 연결된다. 이에 따라, 제1 발광 제어 신호(EM1)에 의해 제4 스위칭 박막 트랜지스터(T4)가 턴 온되면, 제3 노드(N3)의 전압이 제4 노드(N4)로 공급된다. 제4 스위칭 박막 트랜지스터(T4), 구동 박막 트랜지스터(DT) 및 제3 스위칭 박막 트랜지스터(T3)가 턴 온된 경우에는 고전위 전압(VDD)이 구동 박막 트랜지스터(DT)에 공급되고, 발광 소자(OD)에 구동 전류가 공급되어 발광 소자(OD)가 발광한다.The fourth switching thin film transistor T4 controls the current path between the light emitting device OD and the driving transistor DT in response to the first light emission control signal EM1 applied through the first light emission control line. The fourth switching thin film transistor T4 includes a gate connected to the first emission control line, a source connected to the light emitting device OD, and a drain connected to the third node N3. Specifically, in the fourth switching thin film transistor T4, when the first emission control signal EM1 is in a high state, the fourth switching thin film transistor T4 is turned on, and the third that is the source of the driving thin film transistor DT The node N3 and the fourth node N4, which is a source node of the fourth switching TFT T4, are electrically connected. Accordingly, when the fourth switching thin film transistor T4 is turned on by the first emission control signal EM1, the voltage of the third node N3 is supplied to the fourth node N4. When the fourth switching thin film transistor T4, the driving thin film transistor DT, and the third switching thin film transistor T3 are turned on, a high potential voltage VDD is supplied to the driving thin film transistor DT, and the light emitting device OD ), the driving current is supplied, and the light emitting element OD emits light.

제5 스위칭 박막 트랜지스터(T5)는 제1 게이트 라인을 통해 인가된 제1 스캔 신호(SCAN1)에 응답하여 턴 온되고, 이에 따라 초기화 전압(VINI)이 제4 노드(N4) 및 제5 노드(N5)에 인가될 수 있다. 제5 스위칭 박막 트랜지스터(T5)는 제1 게이트 라인에 연결된 게이트, 초기화 전압 라인에 연결된 드레인 및 제4 노드(N4) 및 발광 소자(OD)의 애노드인 제5 노드(N5)에 연결된 소스를 포함한다. 구체적으로, 제5 스위칭 박막 트랜지스터(T5)는 제1 스캔 신호(SCAN1)가 하이 상태인 경우, 제5 스위칭 박막 트랜지스터(T5)가 턴 온되어 초기화 전압(VINI)을 제4 노드(N4) 및 제5 노드(N5)에 공급한다. 이에 따라, 제5 스위칭 박막 트랜지스터(T5)는 제1 스캔 신호(SCAN1)에 의해 턴 온되면 제4 노드(N4) 및 제5 노드(N5)에 초기화 전압(VINI)이 공급되어 발광 소자(OD)에 기입되었던 데이터 전압을 초기화시킬 수 있다.The fifth switching thin film transistor T5 is turned on in response to the first scan signal SCAN1 applied through the first gate line, so that the initialization voltage VINI is the fourth node N4 and the fifth node ( N5). The fifth switching thin film transistor T5 includes a gate connected to the first gate line, a drain connected to the initialization voltage line, and a source connected to the fourth node N4 and the fifth node N5 which is an anode of the light emitting device OD. do. Specifically, when the first scan signal SCAN1 is in a high state, the fifth switching thin film transistor T5 is turned on to turn on the initialization voltage VINI to the fourth node N4 and It supplies to the fifth node N5. Accordingly, when the fifth switching thin film transistor T5 is turned on by the first scan signal SCAN1, the initialization voltage VINI is supplied to the fourth node N4 and the fifth node N5 to supply the light emitting device OD. ) Can initialize the data voltage.

커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트 전압과 문턱 전압(Vth)을 다음 리프레쉬 프레임까지 저장하는 저장 커패시터(Cst)일 수 있다. 여기서, 커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트인 제2 노드(N2) 및 발광 소자(OD)의 애노드와 전기적으로 연결된 제4 노드(N4) 사이에 배치된다. 즉, 커패시터(Cst)는 제2 노드(N2) 및 제4 노드(N4)와 전기적으로 연결되어 구동 박막 트랜지스터(DT)의 게이트의 전압과 발광 소자(OD)의 애노드에 공급되는 전압의 차이를 저장한다. The capacitor Cst may be a storage capacitor Cst that stores the gate voltage and the threshold voltage Vth of the driving thin film transistor DT until the next refresh frame. Here, the capacitor Cst is disposed between the second node N2 which is the gate of the driving thin film transistor DT and the fourth node N4 that is electrically connected to the anode of the light emitting element OD. That is, the capacitor Cst is electrically connected to the second node N2 and the fourth node N4 to determine the difference between the voltage of the gate of the driving thin film transistor DT and the voltage supplied to the anode of the light emitting device OD. To save.

발광 소자(OD)는 구동 트랜지스터(DT)로부터 공급되는 발광 전류에 의해 발광한다. 이러한 발광 소자(OD)의 애노드는 제5 노드(N5)에 연결되고, 캐소드는 저전위 전압(VSS)에 연결된다.The light emitting element OD emits light by the light emission current supplied from the driving transistor DT. The anode of the light emitting element OD is connected to the fifth node N5, and the cathode is connected to the low potential voltage VSS.

이와 같이 구성되는 일반적인 표시 장치의 화소 회로의 동작을 살펴보면 다음 도 3과 같다.The operation of the pixel circuit of the general display device configured as described above is as follows.

도 3은 도 2에 도시된 일반적인 표시 장치의 화소 회로에 입력되는 신호를 나타내는 파형도이다..3 is a waveform diagram showing a signal input to a pixel circuit of the general display device shown in FIG. 2.

도 3을 참조하면, 초기화 구간(P1), 샘플링 및 프로그래밍 구간(P2), 홀딩 구간(P3) 및 발광 구간(P4)을 거쳐 1 수평 라인에 배치된 화소 각각에 데이터 전압이 기입되고, 화소 각각이 발광한다. Referring to FIG. 3, data voltages are written to each pixel disposed on one horizontal line through the initialization section P1, the sampling and programming section P2, the holding section P3, and the emission section P4, and each pixel It emits light.

초기화 구간(P1)에는 제1 스캔 신호(SCAN1)가 라이징(rising)되어 하이(high) 상태가 되고, 제2 스캔 신호(SCAN2)는 로우(low) 상태를 유지한다. 이와 동시에 제1 발광 제어 신호(EM1)는 로우 상태로 폴링(falling)되고, 제2 발광 제어 신호(EM2)는 하이 상태를 유지한다. 이에, 초기화 구간(P1)에는 도 2에 도시된 화소 회로에서 제2 스위칭 박막 트랜지스터(T2), 제3 스위칭 박막 트랜지스터(T3) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제1 스위칭 박막 트랜지스터(T1) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라. 초기화 구간(P1)에는 제5 스위칭 박막 트랜지스터(T5)를 통해 초기화 전압(VINI)이 제4 노드(N4)에 공급되고, 제3 스위칭 박막 트랜지스터(T3)를 통해 제1 노드(N1)에 인가된 고전위 전압(VDD)이 제2 스위칭 박막 트랜지스터(T2)를 통해 제2 노드(N2)로 공급된다. 즉, 발광 소자(OD)의 애노드인 제5 노드(N5)에 초기화 전압(VINI)이 공급됨에 따라 발광 소자(OD)에 기입된 데이터 전압이 초기화되고, 구동 박막 트랜지스터(DT)의 게이트에 고전위 전압(VDD)이 공급된다.In the initialization period P1, the first scan signal SCAN1 rises to a high state, and the second scan signal SCAN2 maintains a low state. At the same time, the first emission control signal EM1 falls to a low state, and the second emission control signal EM2 maintains a high state. Accordingly, in the initialization period P1, the second switching thin film transistor T2, the third switching thin film transistor T3, and the fifth switching thin film transistor T5 are turned on in the pixel circuit illustrated in FIG. 2, and the first switching The thin film transistor T1 and the fourth switching thin film transistor T4 are turned off. Accordingly. In the initialization period P1, the initialization voltage VINI is supplied to the fourth node N4 through the fifth switching thin film transistor T5, and is applied to the first node N1 through the third switching thin film transistor T3. The high potential voltage VDD is supplied to the second node N2 through the second switching thin film transistor T2. That is, as the initialization voltage VINI is supplied to the fifth node N5 that is the anode of the light emitting device OD, the data voltage written to the light emitting device OD is initialized, and the gate of the driving thin film transistor DT is damaged. The above voltage (VDD) is supplied.

샘플링 및 프로그래밍 구간(P2)에는 제1 스캔 신호(SCAN1)가 로우 상태에서 하이 상태로 라이징되고, 제2 스캔 신호(SCAN2)는 또한 하이 상태로 라이징한다. 샘플링 및 프로그래밍 구간(P2)에는 제2 발광 제어 신호(EM2)는 폴링하여 로우 상태가 되고, 제1 발광 제어 신호(EM1) 또한 로우 상태로 유지된다. 이에, 샘플링 및 프로그래밍 구간(P2)에는 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라, 제1 스위칭 박막 트랜지스터(T1)를 통해 데이터 전압이 제3 노드(N3)로 공급된다. 또한, 제2 스위칭 박막 트랜지스터(T2)가 턴 온됨에 따라, 구동 박막 트랜지스터(DT)의 드레인 노드인 제1 노드(N1) 및 구동 박막 트랜지스터(DT)의 게이트 노드인 제2 노드(N2)가 연결됨으로써, 다이오드 커넥션(diode-connection) 방식에 의해 구동 박막 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)는 구동 박막 트랜지스터(DT)의 문턱 전압(Vth)으로 샘플링된다. 또한, 제5 스위칭 박막 트랜지스터(T5)가 턴 온됨에 따라, 제4 노드(N4)에 초기화 전압(VINI)이 공급되고, 커패시터(Cst)에는 데이터 전압(Vdata)+문턱 전압(Vth)-초기화 전압(VINI) 값이 저장된다. 이에, 샘플링 및 프로그래밍 기간(P2) 동안 제1 노드(N1) 및 제2 노드(N2)는 데이터 전압(Vdata)+문턱 전압(Vth) 값을 갖고, 제3 노드(N3)는 데이터 전압(Vdata) 값을 가지며, 제4 노드(N4)는 초기화 전압(VINI) 값을 가질 수 있다. In the sampling and programming period P2, the first scan signal SCAN1 rises from a low state to a high state, and the second scan signal SCAN2 also rises from a high state. In the sampling and programming period P2, the second emission control signal EM2 is polled to go low, and the first emission control signal EM1 is also kept low. Accordingly, in the sampling and programming period P2, the first switching thin film transistor T1, the second switching thin film transistor T2, and the fifth switching thin film transistor T5 are turned on, and the third switching thin film transistor T3 and The fourth switching thin film transistor T4 is turned off. Accordingly, the data voltage is supplied to the third node N3 through the first switching thin film transistor T1. Further, as the second switching thin film transistor T2 is turned on, the first node N1 which is a drain node of the driving thin film transistor DT and the second node N2 that is a gate node of the driving thin film transistor DT are By being connected, the gate-source voltage Vgs of the driving thin film transistor DT is sampled as a threshold voltage Vth of the driving thin film transistor DT by a diode-connection method. In addition, as the fifth switching thin film transistor T5 is turned on, the initialization voltage VINI is supplied to the fourth node N4, and the data voltage Vdata+threshold voltage Vth-initialization is applied to the capacitor Cst. The voltage (VINI) value is stored. Accordingly, during the sampling and programming period P2, the first node N1 and the second node N2 have a data voltage Vdata+threshold voltage Vth, and the third node N3 has a data voltage Vdata. ) Value, and the fourth node N4 may have an initialization voltage VINI value.

홀딩 구간(P3)은 제1 홀딩 구간(P3-1) 및 제2 홀딩 구간(P3-2)을 포함할 수 있다. The holding period P3 may include a first holding period P3-1 and a second holding period P3-2.

제1 홀딩 구간(P3-1)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 폴링하여 로우 상태가 되고, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 로우 상태를 유지한다. 이에, 제1 홀딩 구간(P3-1)에는 모든 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5)는 턴 오프된다. 이에 따라, 샘플링 및 프로그래밍 구간(P2) 동안 샘플링되거나 데이터 전압이 기입된 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4) 각각은 플로팅되고, 각 노드의 전압은 그대로 유지된다.In the first holding period P3-1, the first scan signal SCAN1 and the second scan signal SCAN2 are polled to become low, and the first emission control signal EM1 and the second emission control signal EM2 are generated. Remains low. Accordingly, in the first holding period P3-1, all the switching thin film transistors T1, T2, T3, T4, and T5 are turned off. Accordingly, each of the first node N1, the second node N2, the third node N3, and the fourth node N4, which is sampled or data voltage is written during the sampling and programming period P2, is floating, The voltage at each node is maintained.

제2 홀딩 구간(P3-2)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 폴링하여 로우 상태로 되고, 제1 발광 제어 신호(EM1)는 로우 상태에서 하이 상태로 라이징되며, 제2 발광 제어 신호(EM2)는 로우 상태를 유지한다. 이에, 제2 홀딩 구간(P3-2)에는 제4 스위칭 박막 트랜지스터(T4)만 턴 온되고, 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2), 제3 스위칭 박막 트랜지스터(T3) 및 제5 스위칭 박막 트랜지스터(T5)는 모두 턴 오프된다. 이에 따라, 제4 스위칭 박막 트랜지스터(T4)가 턴 온되어 제3 노드(N3)와 제5 노드(N5)가 연결되고, 제3 노드(N3)에 홀딩된 데이터 전압(Vdata)이 제5 노드(N5)에 공급된다. In the second holding period P3-2, the first scan signal SCAN1 and the second scan signal SCAN2 are polled to go low, and the first emission control signal EM1 rises from a low state to a high state. The second emission control signal EM2 maintains a low state. Accordingly, only the fourth switching thin film transistor T4 is turned on in the second holding period P3-2, the first switching thin film transistor T1, the second switching thin film transistor T2, and the third switching thin film transistor T3. ) And the fifth switching thin film transistor T5 are both turned off. Accordingly, the fourth switching thin film transistor T4 is turned on to connect the third node N3 and the fifth node N5, and the data voltage Vdata held at the third node N3 is the fifth node. (N5).

발광 구간(P4)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 로우 상태로 유지되고, 제2 발광 제어 신호(EM2)는 라이징되어 하이 상태를 유지한다. 또한, 제1 발광 제어 신호(EM1)도 하이 상태를 유지한다. 이에, 발광 구간(P4)에는 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 오프되고, 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 온된다. 또한, 제2 홀딩 구간(P3-2)까지 제2 노드(N2)에 저장되어 있던 데이터 전압(Vdata)+문턱 전압(Vth)에 의해 구동 트랜지스터(DT)도 턴 온되어 고전위 전압(VDD) 라인으로부터 발광 소자(OD)까지 구동 전류가 흐를 수 있는 경로가 형성된다. 즉, 발광 구간(P4)에는 턴 온된 구동 박막 트랜지스터(DT), 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)를 통해 발광 소자(OD)로 발광 전류(Ioled)가 흐른다. In the emission period P4, the first scan signal SCAN1 and the second scan signal SCAN2 are maintained in a low state, and the second emission control signal EM2 is raised to maintain a high state. In addition, the first emission control signal EM1 also maintains a high state. Accordingly, in the emission period P4, the first switching thin film transistor T1, the second switching thin film transistor T2, and the fifth switching thin film transistor T5 are turned off, and the third switching thin film transistor T3 and the fourth The switching thin film transistor T4 is turned on. In addition, the driving transistor DT is also turned on by the data voltage Vdata+threshold voltage Vth stored in the second node N2 until the second holding period P3-2 to turn on the high potential voltage VDD. A path through which the driving current flows from the line to the light emitting element OD is formed. That is, a light emission current (Ioled) flows to the light emitting device OD through the turned-on driving thin film transistor DT, the third switching thin film transistor T3 and the fourth switching thin film transistor T4 in the emission period P4.

이와 같이 구동되는 일반적인 표시 장치의 화소 회로의 제2 스위칭 박막 트랜지스터(T2)의 액티브층은 산화물 반도체 물질로 이루어질 수 있는데, 산화물 반도체 물질의 특성에 따라 바이어스 스트레스(Bias Stress)에 따른 변화가 심하여 문턱 전압(Vth)이 네거티브 극성으로 쉬프트하게 된다. 이때, 제2 스위칭 박막 트랜지스터(T2)의 소스인 제2 노드(N2)는, 도 3에서 설명한 바와 같이, 샘플링 및 프로그래밍 구간(P2)에서부터 홀딩 구간(P3)까지 데이터 전압(Vdata)+문턱 전압(Vth)이 저장되어 있는 노드이며 발광 구간(P4)에서 발광 소자(OD)의 발광에 영향을 미치는 노드이다. 그러나, 제2 스위칭 박막 트랜지스터(T2)의 특성에 따라 문턱 전압(Vth)의 특성이 네거티브 극성으로 쉬프트되면 이는 표시 장치의 휘도 저하를 일으키는 원인이되며 이에 표시 장치의 영상 품질을 저하시키는 원인이 된다. 특히, 도 3에 도시된 바와 같이, 샘플링 및 프로그래밍 구간(P2)에서 제2 노드(N2)에 공급된 전압이 제2 스캔 신호(SCAN2)가 턴 온됨에 따라 네거티브 극성으로 쉬프트되는 것을 알 수 있다. The active layer of the second switching thin film transistor T2 of the pixel circuit of the general display device driven as described above may be made of an oxide semiconductor material, and a threshold due to a change in bias stress according to characteristics of the oxide semiconductor material is severe. The voltage Vth is shifted to the negative polarity. At this time, the second node N2, which is the source of the second switching thin film transistor T2, as described in FIG. 3, data voltage (Vdata) + threshold voltage from the sampling and programming period P2 to the holding period P3 (Vth) is a node that stores and is a node that affects the light emission of the light emitting element OD in the light emission section P4. However, when the characteristic of the threshold voltage Vth is shifted to the negative polarity according to the characteristic of the second switching thin film transistor T2, this causes a decrease in luminance of the display device and thus deteriorates the image quality of the display device. . In particular, as illustrated in FIG. 3, it can be seen that the voltage supplied to the second node N2 in the sampling and programming period P2 is shifted to the negative polarity as the second scan signal SCAN2 is turned on. .

이에 본 발명에서는 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압의 변화 여부를 센싱할 수 있는 구성을 비액티브 영역(N/A)의 더미 화소 또는, 액티브 영역(A/A)의 화소 회로 구성에 더 부가함으로써 문턱 전압의 변화를 검출한 후 검출 결과에 따라 이를 보상하도록 구성하여 표시 장치의 영상 품질 저하를 최소화할 수 있도록 하는 방법을 제안하고자 한다. 이에, 먼저, 다음 도 4를 참조하여 더미 화소를 이용한 화소 열화 센싱 방법 및 그 보상 방법에 대해 상세히 살펴보기로 한다.Accordingly, in the present invention, a configuration capable of sensing whether the threshold voltage of the second switching thin film transistor T2 of the active area A/A is changed is a dummy pixel of the inactive area N/A or the active area A By adding to the pixel circuit configuration of /A), a method of detecting a change in the threshold voltage and compensating it according to the detection result is proposed to minimize the image quality degradation of the display device. Accordingly, first, a pixel deterioration sensing method using a dummy pixel and a compensation method thereof will be described in detail with reference to FIG. 4.

도 4는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 및 더미 화소 영역의 화소 회로를 개략적으로 나타낸 회로도이다. 도 5는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 단면도이다.4 is a circuit diagram schematically illustrating a pixel circuit of an active region and a pixel circuit of a dummy pixel region of a display device according to an exemplary embodiment of the present invention. 5 is a cross-sectional view schematically showing a structure of a portion of a pixel circuit in an active area of a display device according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 액티브 영역(A/A)에 배치된 화소(410), 액티브 영역(A/A)과 인접한 비액티브 영역(N/A)에 배치된 더미 화소(420) 및 보상부(430)를 포함할 수 있다.Referring to FIG. 4, the display device 100 according to an exemplary embodiment of the present invention includes a pixel 410 disposed in the active area A/A and an inactive area N/ adjacent to the active area A/A. The dummy pixel 420 and the compensation unit 430 disposed in A) may be included.

액티브 영역(A/A)에 배치된 화소(410)는 화소 구동부(411) 및 발광부(412)를 포함한다. 액티브 영역(A/A)에 배치된 화소 구동부(411)는 발광 소자(OD)를 구동시키기 위한 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5), 구동 박막 트랜지스터(DT) 및 커패시터(Cst)를 포함한다. 이때, 액티브 영역(A/A)에 배치된 화소(410)를 구성하는 구동 박막 트랜지스터(DT) 및 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5) 중 제2 스위칭 박막 트랜지스터(T2) 각각을 구성하는 액티브층이 서로 다른 반도체 물질로 구성될 수 있다. 이와 같이 하나의 화소 회로에서 구동 박막 트랜지스터(DT) 및 하나 이상의 스위칭 박막 트랜지스터(T1-T5) 중 적어도 하나는 서로 다른 반도체 물질로 이루어진 트랜지스터 구성을 멀티 타입의 트랜지스터 구성이라 지칭될 수 있다. The pixel 410 disposed in the active area A/A includes a pixel driver 411 and a light emitting unit 412. The pixel driver 411 disposed in the active area A/A includes one or more switching thin film transistors T1, T2, T3, T4, and T5 for driving the light emitting device OD, a driving thin film transistor DT, and a capacitor (Cst). At this time, the second switching thin film transistor T2 of the driving thin film transistor DT and one or more switching thin film transistors T1, T2, T3, T4, and T5 constituting the pixel 410 disposed in the active area A/A ) The active layers constituting each may be made of different semiconductor materials. In this way, in one pixel circuit, at least one of the driving thin film transistor DT and the one or more switching thin film transistors T1-T5 may be referred to as a multi-type transistor configuration.

이와 같은 구동 박막 트랜지스터(DT) 및 제2 스위칭 박막 트랜지스터(T2)의 구조는 다음 도 5를 참조하여 보다 상세히 살펴보기로 한다. The structures of the driving thin film transistor DT and the second switching thin film transistor T2 will be described in more detail with reference to FIG. 5 below.

도 5를 참조하면, 액티브 영역(A/A)에 배치된 화소(410)는 기판(SUB), 버퍼층(111), 구동 박막 트랜지스터(DT) 및 제2 박막 트랜지스터(T2)를 포함할 수 있다. Referring to FIG. 5, the pixel 410 disposed in the active area A/A may include a substrate SUB, a buffer layer 111, a driving thin film transistor DT, and a second thin film transistor T2. .

기판(SUB)은 표시 패널(100)의 다양한 구성 요소들을 지지한다. 기판(SUB)은 유리 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(SUB)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(polyimide: PI)로 이루어질 수 있다. The substrate SUB supports various components of the display panel 100. The substrate SUB may be made of glass or a plastic material having flexibility. When the substrate SUB is made of a plastic material, it may be made of, for example, polyimide (PI).

버퍼층(111)은 기판(SUB)의 전체 표면 위에 형성될 수 있다. 버퍼층(111)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(SUB) 간의 접착력을 향상시키고, 기판(SUB)으로부터 유출되는 알칼리 성분 등을 차단하는 역할을 수행할 수 있다. 이러한 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(SUB)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 따라 생략될 수 있다.The buffer layer 111 may be formed on the entire surface of the substrate SUB. The buffer layer 111 may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof. The buffer layer 111 may improve adhesion between the layers formed on the buffer layer 111 and the substrate SUB, and may serve to block alkali components, etc., from the substrate SUB. The buffer layer 111 is not an essential component, and may be omitted depending on the type and material of the substrate SUB and the structure and type of the thin film transistor.

구동 박막 트랜지스터(DT)는 버퍼층(111) 상에 배치될 수 있다. 구동 박막 트랜지스터(DT)는 제1 액티브층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다. The driving thin film transistor DT may be disposed on the buffer layer 111. The driving thin film transistor DT may include a first active layer 121, a first gate electrode 124, a first source electrode 122 and a first drain electrode 123.

버퍼층(111) 상에는 구동 박막 트랜지스터(DT)의 제1 액티브층(121)이 배치될 수 있다. 제1 액티브층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 에너지 소비 전력이 낮고 신뢰성이 우수하므로 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 구동부 및/또는 멀티플렉서(MUX)에 적용될 수 있다. 제1 액티브층(121)은 구동 박막 트랜지스터(DT)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다. The first active layer 121 of the driving thin film transistor DT may be disposed on the buffer layer 111. The first active layer 121 may include low temperature poly-silicon (LTPS). Since the polysilicon material has high mobility, low energy consumption, and high reliability, it can be applied to a gate driver and/or multiplexer (MUX) for driving thin film transistors for display elements. The first active layer 121 includes a first channel region 121a in which a channel is formed when driving the driving thin film transistor DT, a first source region 121b on both sides of the first channel region 121a, and a first drain. The region 121c may be included.

구동 박막 트랜지스터(DT)의 제1 액티브층(121) 상에는 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 제1 게이트 절연층(112)에는 구동 박막 트랜지스터(DT)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 구동 박막 트랜지스터(DT)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀을 포함할 수 있다.A gate insulating layer 112 may be disposed on the first active layer 121 of the driving thin film transistor DT. The first gate insulating layer 112 may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof. In the first gate insulating layer 112, each of the first source electrode 122 and the first drain electrode 123 of the driving thin film transistor DT is the first of the first active layer 121 of the driving thin film transistor DT. A contact hole for connecting to the source region 121b and the first drain region 121c may be included.

제1 게이트 절연층(112) 상에 구동 박막 트랜지스터(DT)의 제1 게이트 전극(124)이 배치될 수 있다. 제1 게이트 전극(124)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 전극(124)은 구동 박막 트랜지스터(DT)의 제1 액티브층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다. The first gate electrode 124 of the driving thin film transistor DT may be disposed on the first gate insulating layer 112. The first gate electrode 124 is any one of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd) Or it may be formed of a single layer or multiple layers of these alloys. The first gate electrode 124 may be formed on the first gate insulating layer 112 to overlap the first channel region 121a of the first active layer 121 of the driving thin film transistor DT.

제1 게이트 절연층(112) 및 제1 게이트 전극(124) 상에 층간 절연층(113)이 배치될 수 있다. 층간 절연층(113)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 층간 절연층(113)에는 구동 박막 트랜지스터(DT)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.An interlayer insulating layer 113 may be disposed on the first gate insulating layer 112 and the first gate electrode 124. The interlayer insulating layer 113 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof. A contact hole for exposing the first source region 121b and the first drain region 121c of the first active layer 121 of the driving thin film transistor DT may be formed in the interlayer insulating layer 113.

층간 절연층(113) 상에 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(121)과 연결될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 소스 전극(122) 및 제1 드레인 전극(123)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. The first source electrode 122 and the first drain electrode 123 may be formed on the interlayer insulating layer 113. The first source electrode 122 and the first drain electrode 123 may be connected to the first active layer 121 through contact holes formed in the interlayer insulating layer 113 and the first gate insulating layer 112. The first source electrode 122 and the first drain electrode 123 may be formed of a three-layer structure of titanium (Ti)/aluminum (Al)/titanium (Ti) made of a conductive metal material, but are not limited thereto. For example, the first source electrode 122 and the first drain electrode 123 are molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), Nickel (Ni), neodymium (Nd) may be formed of a single layer or multiple layers of any one or alloys thereof.

층간 절연층(113) 상에는 제2 스위칭 박막 트랜지스터(T2)가 배치될 수 있다. 제2 스위칭 박막 트랜지스터(T2)는 제2 스위칭 박막 트랜지스터(T2)는 더블 게이트 구조를 가질 수 있다. 보다 구체적으로, 제2 스위칭 박막 트랜지스터(T2)는 하부 제2 게이트 전극(134B), 제2 액티브층(131), 제2 소스 전극(132), 제2 드레인 전극(133) 및 상부 제2 게이트 전극(134T)를 포함할 수 있다. 한편, 도 5에서 제2 스위칭 박막 트랜지스터(T2)가 층간 절연층(113) 상에 배치되는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제2 스위칭 박막 트랜지스터(T2)는 분리 절연층(114) 상에 배치될 수도 있다.The second switching thin film transistor T2 may be disposed on the interlayer insulating layer 113. The second switching thin film transistor T2 may have a double gate structure. More specifically, the second switching thin film transistor T2 includes a lower second gate electrode 134B, a second active layer 131, a second source electrode 132, a second drain electrode 133, and an upper second gate. An electrode 134T may be included. Meanwhile, in FIG. 5, the second switching thin film transistor T2 is described as being disposed on the interlayer insulating layer 113, but is not limited thereto. For example, the second switching thin film transistor T2 may be disposed on the isolation insulating layer 114.

층간 절연층(113) 상에는 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)이 배치된다. 이러한 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)은 외부의 보상부(430)와 전기적으로 연결되어 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 특성 변화를 보상하기 위한 보상 전압이 인가될 수 있다. 이러한 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들면, 하부 제2 게이트 전극(134B)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)는 구동 박막 트랜지스터(DT)의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 동일한 공정으로 형성될 수 있다.The lower second gate electrode 134B of the second switching thin film transistor T2 is disposed on the interlayer insulating layer 113. The lower second gate electrode 134B of the second switching thin film transistor T2 is electrically connected to an external compensator 430 to compensate for a change in the threshold voltage characteristic of the second switching thin film transistor T2. This can be applied. The lower second gate electrode 134B of the second switching thin film transistor T2 may be formed of a three-layer structure of titanium (Ti)/aluminum (Al)/titanium (Ti) made of a conductive metal material, but is not limited thereto. Does not. For example, the lower second gate electrode 134B includes molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium ( Nd), or a single layer or a multi-layer made of an alloy thereof. The lower second gate electrode 134B of the second switching thin film transistor T2 may be formed in the same process as the first source electrode 122 and the first drain electrode 123 of the driving thin film transistor DT.

층간 절연층(113), 제1 소스 전극(122), 제1 드레인 전극(123) 및 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B) 상에는 분리 절연층(114)이 배치될 수 있다. 분리 절연층(114)은 구동 박막 트랜지스터(DT)와 제2 스위칭 박막 트랜지스터(T2) 사이에 배치되어 구동 박막 트랜지스터(DT)와 제2 스위칭 박막 트랜지스터(T2)를 분리시킬 수 있다. 분리 절연층(114)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.The separation insulating layer 114 is disposed on the lower second gate electrode 134B of the interlayer insulating layer 113, the first source electrode 122, the first drain electrode 123, and the second switching thin film transistor T2. Can be. The isolation insulating layer 114 may be disposed between the driving thin film transistor DT and the second switching thin film transistor T2 to separate the driving thin film transistor DT and the second switching thin film transistor T2. The separation insulating layer 114 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof.

분리 절연층(114) 상에는 제2 스위칭 박막 트랜지스터(T2)의 제2 액티브층(131)이 배치될 수 있다. 제2 액티브층(131)은 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 폴리 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이다. 이에 따라, 산화물 반도체 물질은 오프(off) 상태에서 전자가 밴드갭을 넘어가지 못하기 때문에 산화물 반도체 물질로 이루어진 제2 액티브층(131)은 오프-전류(off current)가 낮다. 따라서, 산화물 반도체 물질로 이루어진 액티브층을 포함하는 제2 스위칭 박막 트랜지스터(T2)는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합할 수 있으나, 이에 제한되지는 않는다. 즉, 표시 장치의 특성에 따라 산화물 반도체 물질로 이루어진 트랜지스터가 구동 트랜지스터로 적용될 수도 있다. 한편, 제2 액티브층(131)이 금속 산화물, 예를 들어 IGZO(Indium-Gallium-Zinc-Oxide), IZO(Indium-Zinc-Oxide) 또는 IGO(Indium-Gallium-Oxide) 등으로 이루어질 수 있다. The second active layer 131 of the second switching thin film transistor T2 may be disposed on the isolation insulating layer 114. The second active layer 131 may be made of an oxide semiconductor material. The oxide semiconductor material is a material having a larger band gap compared to the polysilicon material. Accordingly, the second active layer 131 made of the oxide semiconductor material has a low off current because the electron does not cross the band gap in the off state of the oxide semiconductor material. Accordingly, the second switching thin film transistor T2 including the active layer made of an oxide semiconductor material may be suitable for a switching transistor having a short on time and a long off time, but is not limited thereto. . That is, a transistor made of an oxide semiconductor material may be applied as a driving transistor according to the characteristics of the display device. Meanwhile, the second active layer 131 may be formed of a metal oxide, for example, Indium-Gallium-Zinc-Oxide (IGZO), Indium-Zinc-Oxide (IZO), or Indium-Gallium-Oxide (IGO).

제2 액티브층(131) 상에는 제2 게이트 절연층(116)이 배치될 수 있다. 제2 게이트 절연층(116)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. The second gate insulating layer 116 may be disposed on the second active layer 131. The second gate insulating layer 116 may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof.

제2 게이트 절연층(116) 상에는 상부 제2 게이트 전극(134T)이 배치될 수 있다. 상부 제2 게이트 전극(134T)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 상부 제2 게이트 전극(134T)은 제2 액티브층(131) 및 제2 게이트 절연층(114)과 중첩되도록 패터닝될 수 있다. 이러한 제2 상부 제2 게이트 전극(134T)으로는 제2 스위칭 박막 트랜지스터(T2)의 스위칭 여부를 제어하는 제1 스캔 신호(SCAN1)가 인가될 수 있다.The upper second gate electrode 134T may be disposed on the second gate insulating layer 116. The upper second gate electrode 134T includes any of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au), nickel (Ni), and neodymium (Nd) It may be formed of a single layer or multiple layers of one or alloys thereof. The upper second gate electrode 134T may be patterned to overlap the second active layer 131 and the second gate insulating layer 114. A first scan signal SCAN1 that controls whether to switch the second switching thin film transistor T2 may be applied to the second upper second gate electrode 134T.

분리 절연층(114), 제2 액티브층(131), 상부 제2 게이트 전극(134T) 상에는 보호층(115)이 배치될 수 있다. 보호층(115)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.A protective layer 115 may be disposed on the isolation insulating layer 114, the second active layer 131, and the upper second gate electrode 134T. The protective layer 115 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof.

보호층(115) 상에는 제2 소스 전극(132) 및 제2 드레인 전극(133)이 배치될 수 있다. 제2 소스 전극(132) 및 제2 드레인 전극(133)은 보호층(115)에 형성된 컨택홀을 통해 제2 액티브층(131)과 연결될 수 있다. The second source electrode 132 and the second drain electrode 133 may be disposed on the protective layer 115. The second source electrode 132 and the second drain electrode 133 may be connected to the second active layer 131 through a contact hole formed in the protective layer 115.

제2 소스 전극(132), 제2 드레인 전극(133) 및 보호층(115) 상에는 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 구동 박막 트랜지스터(DT) 및 제2 스위칭 박막 트랜지스터(T2)의 상부를 평탄화하기 위한 유기물질로 이루어질 수 있다. 평탄화층(117)에는, 도시하지는 않았으나, 평탄화층(117) 상부에 배치된 발광 소자의 애노드 전극과의 전기적 연결을 위해 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다. The planarization layer 117 may be disposed on the second source electrode 132, the second drain electrode 133, and the protective layer 115. The planarization layer 117 may be made of an organic material for planarizing the upper portions of the driving thin film transistor DT and the second switching thin film transistor T2. Although not illustrated, a contact hole for exposing the second drain electrode 133 may be formed in the planarization layer 117 for electrical connection with the anode electrode of the light emitting device disposed on the planarization layer 117.

이와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)의 액티브 영역(A/A)에 배치된 제2 스위칭 박막 트랜지스터(T2)가 더블 게이트 구조를 갖고, 하부 제2 게이트 전극(134B)에 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화에 따른 보상 전압이 인가되도록 구성함으로써, 본 발명의 일 실시예에 따른 표시 장치(100)의 영상 품질 저하를 최소화시킬 수 있다.As described above, the second switching thin film transistor T2 disposed in the active area A/A of the display device 100 according to an exemplary embodiment of the present invention has a double gate structure and the lower second gate electrode 134B. By configuring the compensation voltage according to the threshold voltage change of the second switching thin film transistor T2 to be applied, the degradation of the image quality of the display device 100 according to an exemplary embodiment of the present invention can be minimized.

한편, 도 4를 참조하면, 더미 화소(420)는 더미 화소 구동부(421) 및 검출부(422)를 포함할 수 있다. 더미 화소(420)는 액티브 영역(A/A)에 배치된 화소(410)와 유사한 구조를 가질 수 있으나, 발광 소자는 형성되지 않는다. 즉, 더미 화소(420)는 발광부를 포함하지 않는다. 이에 따라, 더미 화소(420)는 액티브 영역(A/A)의 화소(410)와 유사한 구조를 가지나 발광되지 않는다.Meanwhile, referring to FIG. 4, the dummy pixel 420 may include a dummy pixel driver 421 and a detector 422. The dummy pixel 420 may have a structure similar to the pixel 410 disposed in the active area A/A, but the light emitting device is not formed. That is, the dummy pixel 420 does not include a light emitting unit. Accordingly, the dummy pixel 420 has a structure similar to the pixel 410 of the active area A/A, but does not emit light.

더미 화소 구동부(421)는 하나 이상의 스위칭 박막 트랜지스터(T1-T5), 구동 박막 트랜지스터(DT) 및 커패시터(Cst)를 포함한다. 즉, 더미 화소 구동부(421)는 액티브 영역(A/A)에 배치된 화소 구동부(411)와 유사한 구조를 가질 수 있다. 다만, 더미 화소 구동부(421)의 제2 스위칭 박막 트랜지스터(T2)는 액티브 영역(A/A)에 배치된 제2 스위칭 박막 트랜지스터와는 다르게 싱글 게이트 구조를 가질 수 있다. 이러한 더미 화소 구동부(421)는 액티브 영역(A/A)의 화소 구동부(411)와 유사한 구조를 가지기 때문에 동일 공정 상에서 형성될 수 있다. 또한, 더미 화소 구동부(421)가 액티브 영역(A/A)의 화소 구동부(411)와 유사한 구조를 갖기 때문에 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 보다 정확히 검출할 수 있다.The dummy pixel driver 421 includes one or more switching thin film transistors T1-T5, a driving thin film transistor DT, and a capacitor Cst. That is, the dummy pixel driver 421 may have a structure similar to the pixel driver 411 disposed in the active area A/A. However, the second switching thin film transistor T2 of the dummy pixel driver 421 may have a single gate structure unlike the second switching thin film transistor disposed in the active area A/A. Since the dummy pixel driver 421 has a structure similar to that of the pixel driver 411 of the active area A/A, it can be formed in the same process. In addition, since the dummy pixel driver 421 has a structure similar to that of the pixel driver 411 of the active area A/A, a change in the threshold voltage of the second switching thin film transistor T2 can be more accurately detected.

검출부(422)는 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화 여부를 검출할 수 있다. 검출부(422)는 센싱 박막 트랜지스터(ST1)으로 구성될 수 있다. 이때, 센싱 박막 트랜지스터(ST1)의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다. 이러한 센싱 박막 트랜지스터(ST1)는 더미 화소 구동부(421)의 제5 노드(N5)와 저전위 전압(VSS) 사이에 연결된 게이트, 임의의 전압, 예를 들어 기준 전압(Vref)을 인가받도록 기준 전압 라인에 연결된 소스 및 보상부(430)에 연결된 드레인을 포함할 수 있다. 이러한 센싱 박막 트랜지스터(ST1)는 액티브 영역(A/A)에 배치된 화소(410)가 구동하는 매 프레임에 대응하여 구동될 수 있고, 소스를 통해 인가되는 전압, 즉 열화 스트레스 전압을 가해줌으로써 액티브 영역(A/A)에 배치된 화소(410)의 열화 여부를 검출할 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 화소(420)에 센싱 박막 트랜지스터(ST1)를 더 부가하여 배치하고, 센싱 박막 트랜지스터(ST1)에 임의의 스트레스 전압을 가해준 후 액티브 영역(A/A)에 형성된 화소(410)와 거의 동일한 수준으로 열화를 인위적으로 발생시켜 주어 액티브 영역(A/A)에 형성된 화소(410)의 열화 정도를 검출할 수 있다. The detector 422 may detect whether the threshold voltage of the second switching thin film transistor T2 is changed. The detector 422 may be configured as a sensing thin film transistor ST1. In this case, the active layer of the sensing thin film transistor ST1 may be made of a low temperature polysilicon material. The sensing thin film transistor ST1 is a gate connected between the fifth node N5 of the dummy pixel driver 421 and the low potential voltage VSS, an arbitrary voltage, for example, a reference voltage to receive a reference voltage Vref. A source connected to the line and a drain connected to the compensation unit 430 may be included. The sensing thin film transistor ST1 may be driven in response to every frame driven by the pixel 410 disposed in the active area A/A, and is active by applying a voltage applied through a source, that is, a deterioration stress voltage. Whether or not the pixel 410 disposed in the area A/A is deteriorated can be detected. That is, in the display device 100 according to an exemplary embodiment of the present invention, the sensing thin film transistor ST1 is further added to the dummy pixel 420 to be disposed, and an arbitrary stress voltage is applied to the sensing thin film transistor ST1. Deterioration of the pixel 410 formed in the active area A/A may be detected by artificially generating deterioration at a level substantially equal to the pixel 410 formed in the active area A/A.

보상부(430)는 더미 화소(420)의 검출부(422)에서 검출된 검출 결과와 미리 설정된 기준 값(Vr)과 비교한 후 그 결과에 따라 보상 전압을 생성하여 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 보상 전압이 인가되도록 한다. 즉, 보상부(430)의 일단은 더미 화소(420)의 검출부(422)와 연결되고, 타단은 액티브 영역(A/A)의 화소(410), 보다 구체적으로 제2 스위칭 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다. 이때, 보상 전압은 샘플링 및 프로그래밍 구간에서 제2 스캔 신호(SCAN2)가 턴 온되는 타이밍에 대응하여 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가될 수 있다. 이러한 보상부(430)는 비교부라고 지칭될 수도 있으며, 예를 들어 오피 앰프(OP AMP)로 구성될 수 있다. 한편, 본 발명의 일 실시예에서는 보상부(430)가 타이밍 컨트롤러(140)에 배치될 수 있다고 설명하였으나, 이에 한정되는 것은 아니고 게이트 구동부(120)에 배치될 수도 있다.The compensation unit 430 compares the detection result detected by the detection unit 422 of the dummy pixel 420 with a preset reference value Vr, and generates a compensation voltage according to the result to generate the compensation voltage of the active area A/A. The compensation voltage is applied to the lower second gate electrode 134B of the second switching thin film transistor T2. That is, one end of the compensation unit 430 is connected to the detection unit 422 of the dummy pixel 420, and the other end of the pixel 410 of the active area A/A, more specifically, the second switching thin film transistor T2. It can be electrically connected to. In this case, the compensation voltage corresponds to a timing at which the second scan signal SCAN2 is turned on in the sampling and programming period, and the lower second gate electrode 134B of the second switching thin film transistor T2 in the active area A/A. Can be applied to. The compensator 430 may be referred to as a comparator, and may be, for example, an op amp. On the other hand, in one embodiment of the present invention, the compensation unit 430 may be disposed on the timing controller 140, but is not limited thereto and may be arranged on the gate driver 120.

이와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 화소(420)에 센싱 박막 트랜지스터(ST1)를 더 배치하고, 액티브 영역(A/A)에 배치된 문턱 전압 변화에 따른 화소(410)의 열화 정도와 유사해지도록 더미 화소(420)에 배치된 센싱 박막 트랜지스터(ST1)를 이용하여 임의의 열화 스트레스 전압을 매프레임마다 인가함으로써 보다 정확히 액티브 영역(A/A)에 배치된 화소(410)의 열화 정도를 검출할 수 있다.As described above, in the display device 100 according to an exemplary embodiment of the present invention, the sensing thin film transistor ST1 is further disposed on the dummy pixel 420 and the pixel according to the change in the threshold voltage disposed in the active area A/A. Arbitrary deterioration stress voltage is applied every frame using the sensing thin film transistor ST1 disposed in the dummy pixel 420 to be similar to the deterioration degree of 410, so that it is more accurately disposed in the active region A/A. The degree of deterioration of the pixel 410 can be detected.

또한, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 화소(420)에 배치된 검출부(422)를 통해 검출된 결과에 대응하여 액티브 영역(A/A)의 화소(410)를 보상할 수 있는 보상 전압을 보상부(430)를 통해 인가되도록 구성함으로써 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화로 인한 표시 장치(100)의 영상 품질 저하를 최소화시킬 수 있다.Also, the display device 100 according to an embodiment of the present invention compensates the pixel 410 of the active area A/A in response to a result detected by the detector 422 disposed in the dummy pixel 420. By configuring the compensation voltage to be applied through the compensation unit 430, the image quality degradation of the display device 100 due to the change in the threshold voltage of the second switching thin film transistor T2 can be minimized.

이와 같은 본 발명의 일 실시예에 따른 표시 장치(100)는 액티브 영역(A/A)의 화소(P)와 유사한 구조를 갖는 비액티브 영역(N/A)의 더미 화소(DP)를 이용하여 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 검출한 후 검출 결과에 따른 보상 전압을 생성하여 제2 스위칭 박막 트랜지스터(T2)에 인가되도록 구성함으로써 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 보상이 보다 정확히 이루어질 수 있다.The display device 100 according to an exemplary embodiment of the present invention uses the dummy pixel DP of the non-active area N/A having a structure similar to the pixel P of the active area A/A. After detecting a change in the threshold voltage of the second switching thin film transistor T2, a compensation voltage according to the detection result is generated and configured to be applied to the second switching thin film transistor T2, so that the second switching thin film of the active area A/A The threshold voltage compensation of the transistor T2 can be more accurately performed.

이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100)는 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화로 인한 표시 장치(100)의 휘도 저하 및 영상 품질 저하를 최소화할 수 있다.Accordingly, the display device 100 according to an exemplary embodiment of the present invention can minimize a decrease in luminance and a decrease in image quality of the display device 100 due to a change in the threshold voltage of the second switching thin film transistor T2.

한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 동일한 각 화소 행에 배치되는 더미 화소(DP)를 이용하여 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 검출함으로써 각 화소행별로 문턱 전압 보상이 이루어질 수 있다. Meanwhile, the display device 100 according to an exemplary embodiment of the present invention uses a dummy pixel DP disposed in each of the same pixel rows to threshold voltage of the second switching thin film transistor T2 in the active area A/A. Threshold voltage compensation may be performed for each pixel row by detecting a change.

다음의 실시예들은 보다 영상품질 저하를 최소화하기 위해 각 화소별로 문턱 전압 보상이 이루어지도록 하는 다른 실시예들에 대해 다음의 도 6 및 7을 참조하여 설명하고자 한다. The following embodiments will be described with reference to FIGS. 6 and 7 for other embodiments in which threshold voltage compensation is performed for each pixel to minimize image quality degradation.

도 6은 본 발명의 다른 실시예에 따른 표시 장치의 액티브 영역의 화소 구조를 개략적으로 나타낸 회로도이다. 도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 액티브 영역(A/A)에 배치된 화소는 화소 구동부(610), 발광부(620) 및 보상부(630)를 포함할 수 있다. 도 6에 도시된 액티브 영역의 각 화소에 구비되는 화소 구동부(610)와 발광부(620)는 전술한 도 4 및 도 5를 참조하여 설명한 액티브 영역(A/A)의 화소 구동부(410) 및 발광부(420)와 동일한 구조를 가지므로, 화소 구동부(610) 및 발광부(620)에 대한 상세 설명은 생략하고, 보상부(630)를 중심으로 설명하고자 한다.6 is a circuit diagram schematically illustrating a pixel structure of an active area of a display device according to another exemplary embodiment of the present invention. Referring to FIG. 6, a pixel disposed in an active area A/A of a display device according to another exemplary embodiment of the present invention may include a pixel driver 610, a light emitting unit 620, and a compensation unit 630. have. The pixel driving unit 610 and the light emitting unit 620 provided in each pixel of the active area illustrated in FIG. 6 are the pixel driving unit 410 of the active area A/A described with reference to FIGS. 4 and 5 and Since it has the same structure as the light emitting unit 420, a detailed description of the pixel driving unit 610 and the light emitting unit 620 will be omitted, and the description will be focused on the compensation unit 630.

도 6을 참조하면, 보상부(630)는 센싱 박막 트랜지스터(ST1)를 포함하여 구성될 수 있다. 센싱 박막 트랜지스터(ST1)의 게이트는 제2 스위칭 박막 트랜지스터(T2)의 드레인에 연결되고, 소스는 기준 전압 라인(Vref)에 연결되며, 드레인은 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 연결된다. 이때, 보상부(630)는 기준 전압 라인(Vref)으로부터 기준 전압이 인가되면 센싱 박막 트랜지스터(ST1)은 하나의 가변 저항의 역할을 하면서 감소된 기준 전압, 즉 보상 전압을 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가되도록 한다. 보다 구체적으로, 제2 스위칭 박막 트랜지스터(T2)의 드레인 단자에는 샘플링 및 프로그래밍 구간에서 문턱 전압(Vth)과 데이터 전압(Vdata)의 합이 걸릴 수 있다. 그러나, 앞서 설명한 바와 같이, 제2 스위칭 박막 트랜지스터(T2)의 액티브층이 산화물 반도체 물질로 이루어지기 때문에 그 특유의 특성으로 인해 문턱 전압(Vth) 특성이 네거티브 특성으로 쉬프트되고, 이렇게 네거티브 극성으로 쉬프트된 문턱 전압(Vth) 특성은 발광 구간(P4)에서도 영향을 주기 때문에 결과적으로 표시 장치의 영상 품질 저하를 일으키는 원인이 된다. 이에, 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압(Vth) 특성을 보상하기 위해 포지티브 특성의 보상 전압을 더블 게이트 구조를 갖는 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가되도록 한다. 이때, 센싱 박막 트랜지스터(ST1)의 가변 저항의 크기는 제2 스위칭 박막 트랜지스터(T2)의 드레인 단자 또는 제2 노드(N2)의 문턱 전압(Vth)이 네거티브 특성을 가지면 그 크기가 커질 수 있다. 이때, 기준 전압 라인(Vref)로부터 인가되는 기준 전압은 포지티브(+) 바이어스 전압일 수 있다. 보다 구체적으로, 본 발명의 다른 실시예에 따른 표시 장치는 제2 스캔 신호(SCAN2)가 인가되어 제2 스위칭 박막 트랜지스터(T2)도 턴 온되고 이와 동시에 센싱 박막 트랜지스터(ST1)도 턴 온되면서 기준 전압 라인을 통해 인가된 포지티브 바이어스 전압이 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가될 수 있다. 이때, 센싱 박막 트랜지스터(ST1)는 하나의 가변 저항일 수 있다. 즉, 센싱 박막 트랜지스터(ST1)는 제2 노드(N2)와 연결되는 센싱 박막 트랜지스터(ST1)의 게이트에 입력되는 신호에 따라 기준 전압 라인(Vref)로부터 인가되는 전압을 조절하여 보상 전압이 인가되도록 할 수 있다. Referring to FIG. 6, the compensation unit 630 may include a sensing thin film transistor ST1. The gate of the sensing thin film transistor ST1 is connected to the drain of the second switching thin film transistor T2, the source is connected to the reference voltage line Vref, and the drain is the lower second gate of the second switching thin film transistor T2. It is connected to the electrode 134B. At this time, when the reference voltage is applied from the reference voltage line Vref, the compensation unit 630 senses the reduced reference voltage, that is, the compensation voltage, while the sensing thin film transistor ST1 acts as one variable resistor. T2) is applied to the lower second gate electrode 134B. More specifically, the sum of the threshold voltage Vth and the data voltage Vdata may be applied to the drain terminal of the second switching thin film transistor T2 in the sampling and programming period. However, as described above, since the active layer of the second switching thin film transistor T2 is made of an oxide semiconductor material, the threshold voltage (Vth) characteristic is shifted to a negative characteristic due to its unique characteristic, and thus shifted to a negative polarity. Since the characteristic of the threshold voltage Vth also affects the light emission section P4, it causes a decrease in image quality of the display device. Accordingly, in order to compensate for the threshold voltage (Vth) characteristic of the second switching thin film transistor T2, the compensation voltage of the positive characteristic is applied to the lower second gate electrode 134B of the second switching thin film transistor T2 having the double gate structure. To be applied. In this case, the size of the variable resistance of the sensing thin film transistor ST1 may be increased if the drain terminal of the second switching thin film transistor T2 or the threshold voltage Vth of the second node N2 has a negative characteristic. In this case, the reference voltage applied from the reference voltage line Vref may be a positive (+) bias voltage. More specifically, in the display device according to another embodiment of the present invention, the second scan signal SCAN2 is applied to turn on the second switching thin film transistor T2 and at the same time, the sensing thin film transistor ST1 is also turned on. The positive bias voltage applied through the voltage line may be applied to the lower second gate electrode 134B of the second switching thin film transistor T2. In this case, the sensing thin film transistor ST1 may be one variable resistor. That is, the sensing thin film transistor ST1 adjusts the voltage applied from the reference voltage line Vref according to a signal input to the gate of the sensing thin film transistor ST1 connected to the second node N2 so that a compensation voltage is applied. can do.

이에 따라, 본 발명의 다른 실시예에 따른 표시 장치는 각 화소 별로 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화에 따른 보상 전압을 생성하여 인가할 수 있는 보상부(630)를 화소 회로 내에 배치함으로써 각 화소 별로 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 보상할 수 있다.Accordingly, in the display device according to another exemplary embodiment of the present invention, a compensation unit 630 capable of generating and applying a compensation voltage according to a threshold voltage change of the second switching thin film transistor T2 for each pixel is disposed in the pixel circuit. By doing so, the threshold voltage change of the second switching thin film transistor T2 may be compensated for each pixel.

한편, 본 발명의 다른 실시예에 따른 보상부(630)를 구성하는 센싱 박막 트랜지스터(ST1)의 액티브층은 저온 폴리 실리콘으로 이루어질 수 있다. 이는, 앞서 설명한 바와 같이, 저온 폴리 실리콘의 특성상 보다 안정적인 특성을 갖기 때문이다.Meanwhile, the active layer of the sensing thin film transistor ST1 constituting the compensation unit 630 according to another embodiment of the present invention may be made of low-temperature polysilicon. This is because, as described above, the characteristics of the low-temperature polysilicon have more stable properties.

다만, 도 6의 보상부(630)는 하나의 센싱 박막 트랜지스터(ST1)로만 구성되고 센싱 박막 트랜지스터(ST1)를 가변 저항으로 이용함으로써 제2 스위칭 박막 트랜지스터(T2)에 인가되는 보상 전압의 크기를 조절하는데, 이에 따라 제2 스위칭 박막 트랜지스터(T2)에 인가되는 전압의 크기가 안정적이지 않고, 화소 구동의 단계에 따라 흔들릴 수 있다. 이에, 보다 안정적인 회로 구성을 또다른 실시예로 제안하며, 또다른 실시예에 따른 보상부의 구성은 다음 도 7을 참조하여 설명하고자 한다.However, the compensation unit 630 of FIG. 6 consists of only one sensing thin film transistor ST1 and uses the sensing thin film transistor ST1 as a variable resistor to increase the magnitude of the compensation voltage applied to the second switching thin film transistor T2. However, the magnitude of the voltage applied to the second switching thin film transistor T2 is not stable, and may be shaken according to the step of driving the pixel. Accordingly, a more stable circuit configuration is proposed as another embodiment, and the configuration of the compensation unit according to another embodiment will be described with reference to FIG. 7 below.

도 7은 본 발명의 또다른 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 회로도이다.7 is a circuit diagram schematically illustrating a structure of a portion of a pixel circuit in an active area of a display device according to another exemplary embodiment of the present invention.

도 7을 참조하면, 본 발명의 또다른 실시예에 따른 표시 장치의 액티브 영역(A/A)에 배치된 화소는 화소 구동부(610), 발광부(620) 및 보상부(730)를 포함할 수 있다. 도 7에 도시된 액티브 영역의 화소의 화소 구동부(610)와 발광부(620)는 전술한 도 4 및 도 5를 참조하여 설명한 액티브 영역(A/A)의 화소 구동부(410) 및 발광부(420)와 동일한 구조를 가지므로, 화소 구동부(610) 및 발광부(620)에 대한 상세 설명은 생략하고, 보상부(730)를 중심으로 설명하고자 한다.Referring to FIG. 7, a pixel disposed in the active area A/A of a display device according to another exemplary embodiment of the present invention includes a pixel driver 610, a light emitting unit 620, and a compensation unit 730. Can be. The pixel driving unit 610 and the light emitting unit 620 of the pixel in the active area illustrated in FIG. 7 are the pixel driving unit 410 and the light emitting unit (in the active area A/A) described with reference to FIGS. 4 and 5 described above. Since it has the same structure as 420, a detailed description of the pixel driver 610 and the light emitting unit 620 will be omitted, and the description will be focused on the compensation unit 730.

도 7을 참조하면, 보상부(730)는 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)를 포함할 수 있다. 이때, 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)의 액티브층은 서로 다른 반도체 물질로 이루어질 수 있다. 이러한 보상부(730)는 샘플링 및 프로그래밍 구간에서 제2 스캔 신호(SCAN2)가 인가되면 보상 전압이 인가되도록 구성될 수 있다.Referring to FIG. 7, the compensation unit 730 may include a first sensing thin film transistor ST1 and a second sensing thin film transistor ST2. In this case, the active layers of the first sensing thin film transistor ST1 and the second sensing thin film transistor ST2 may be made of different semiconductor materials. The compensation unit 730 may be configured to apply a compensation voltage when the second scan signal SCAN2 is applied in the sampling and programming period.

제1 센싱 박막 트랜지스터(ST1)는 보상부(730)를 보다 안정적으로 구성하기 위해 구성될 수 있다. 제1 센싱 박막 트랜지스터(ST1)는 제2 스위칭 박막 트랜지스터(T2)와 유사 구동 환경을 만들기 위해 구성될 수 있다. 이에 제1 센싱 박막 트랜지스터(ST1)의 액티브층은 산화물 반도체 물질로 이루어질 수 있다. 제1 센싱 박막 트랜지스터(ST1)는 제2 스캔 신호(SCAN2)가 인가되면 턴 온되고 제2 센싱 박막 트랜지스터(ST2)도 턴 온되도록 하여 제2 스캔 신호(SCAN2)가 인가되는 동안 보상 전압이 인가되도록 할 수 있다. 제1 센싱 박막 트랜지스터(ST1)의 게이트는 제2 게이트 라인에 연결되고, 소스는 제2 센싱 박막 트랜지스터(ST2)의 게이트에 연결되며, 드레인 단자는 고전위 전압 라인(VDD)에 연결된다. 제1 센싱 박막 트랜지스터(ST1)는 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압의 네거티브 특성을 보상하기 위해 제2 센싱 박막 트랜지스터(ST2)의 게이트 전위를 상승시키는 역할을 할 수 있다. The first sensing thin film transistor ST1 may be configured to more stably configure the compensation unit 730. The first sensing thin film transistor ST1 may be configured to create a driving environment similar to the second switching thin film transistor T2. Accordingly, the active layer of the first sensing thin film transistor ST1 may be made of an oxide semiconductor material. The first sensing thin film transistor ST1 is turned on when the second scan signal SCAN2 is applied, and the second sensing thin film transistor ST2 is also turned on so that the compensation voltage is applied while the second scan signal SCAN2 is applied. It can be done. The gate of the first sensing thin film transistor ST1 is connected to the second gate line, the source is connected to the gate of the second sensing thin film transistor ST2, and the drain terminal is connected to the high potential voltage line VDD. The first sensing thin film transistor ST1 may serve to increase the gate potential of the second sensing thin film transistor ST2 to compensate for the negative characteristic of the threshold voltage of the second switching thin film transistor T2.

제2 센싱 박막 트랜지스터(ST2)는 보상부(730)에서 가변 저항의 역할을 할 수 있다. 제2 센싱 박막 트랜지스터(ST2)의 게이트는 제1 센싱 박막 트랜지스터(ST1)의 드레인에 연결되고, 소스는 기준 전압 라인(Vref)에 연결되며, 드레인는 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 연결된다. 이때, 기준 전압 라인(Vref)으로부터 인가되는 기준 전압의 레벨은 네거티브 바이어스 전압일 수 있다. 왜냐하면, 제2 센싱 박막 트랜지스터(ST2)의 게이트가 열릴수록, 즉 제2 센싱 박막 트랜지스터(ST2)가 턴 온될수록 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극에 걸리는 전위가 크게 걸리기 때문에 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압의 네거티브 특성을 보상할 수 있기 때문이다.The second sensing thin film transistor ST2 may serve as a variable resistor in the compensation unit 730. The gate of the second sensing thin film transistor ST2 is connected to the drain of the first sensing thin film transistor ST1, the source is connected to the reference voltage line Vref, and the drain is the bottom second of the second switching thin film transistor T2. It is connected to the gate electrode 134B. In this case, the level of the reference voltage applied from the reference voltage line Vref may be a negative bias voltage. Because, as the gate of the second sensing thin film transistor ST2 is opened, that is, the second sensing thin film transistor ST2 is turned on, the potential applied to the lower second gate electrode of the second switching thin film transistor T2 is greatly increased. This is because the negative characteristic of the threshold voltage of the second switching thin film transistor T2 can be compensated.

이러한 제2 센싱 박막 트랜지스터(ST2)의 액티브층은 저온 폴리 실리콘 반도체 물질로 이루어질 수 있다. 여기서, 제2 센싱 박막 트랜지스터(ST2)는 제2 스위칭 박막 트랜지스터(T2)의 드레인의 문턱 전압 특성이 네거티브로 쉬프트될수록 저항 값이 큰 가변 저항으로 역할하게 된다. 이러한 제2 센싱 박막 트랜지스터(ST2)는 게이트 단자의 전위가 높을수록 가변 저항으로서의 저항 값은 감소할 수 있다. 이에 따라, 본 발명의 또다른 실시예에 따른 보상부(730)는 보상 전압의 전위가 출렁거리는 폭이 감소될 수 있고 안정적으로 제2 스위칭 박막 트랜지스터(T2)에 포지티브 전압이 안정적으로 인가되도록 할 수 있다. 즉, 보상부(730)는 제2 스캔 신호(SCAN2)가 인가되면 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)가 턴 온되고 제2 센싱 박막 트랜지스터(ST2)의 소스 단자에서 인가되는 기준 전압(Vref)이 가변 저항인 제2 센싱 박막 트랜지스터(ST2)를 거쳐 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)로 보상 전압을 인가하게 된다. The active layer of the second sensing thin film transistor ST2 may be made of a low temperature polysilicon semiconductor material. Here, the second sensing thin film transistor ST2 acts as a variable resistor having a larger resistance value as the threshold voltage characteristic of the drain of the second switching thin film transistor T2 is negatively shifted. In the second sensing thin film transistor ST2, as the potential of the gate terminal increases, a resistance value as a variable resistor may decrease. Accordingly, the compensation unit 730 according to another embodiment of the present invention may reduce the width at which the potential of the compensation voltage fluctuates and stably apply a positive voltage to the second switching thin film transistor T2 stably. Can be. That is, when the second scan signal SCAN2 is applied to the compensation unit 730, the first sensing thin film transistor ST1 and the second sensing thin film transistor ST2 are turned on and the source terminal of the second sensing thin film transistor ST2 is turned on. The compensation voltage is applied to the lower second gate electrode 134B of the second switching thin film transistor T2 through the second sensing thin film transistor ST2 whose reference voltage Vref is applied from the variable resistor.

이와 같이, 본 발명의 또다른 실시예에 따른 표시 장치의 액티브 영역(A/A)에 배치되는 보상부(730)는 도 6의 실시예와 비교하여 제2 스위칭 박막 트랜지스터(T2)과 동일하게 제2 스캔 신호(SCAN2)가 인가될 때 턴 온되도록 하는 제1 센싱 박막 트랜지스터(ST1)를 부가하여 제2 스캔 신호(SCAN2)가 인가될 때 안정적으로 보상 전압이 인가되도록 하고, 보상 전압의 크기를 제어할 수 있는 제2 센싱 박막 트랜지스터(ST2)를 포함하도록 구성하여 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 특성이 네거티브 특성으로 쉬프트됨에 따른 보상 전압을 보다 안정적으로 인가할 수 있다. As described above, the compensation unit 730 disposed in the active area A/A of the display device according to another embodiment of the present invention is the same as the second switching thin film transistor T2 compared to the embodiment of FIG. 6. When the second scan signal SCAN2 is applied, the compensation voltage is stably applied by adding the first sensing thin film transistor ST1 that is turned on when the second scan signal SCAN2 is applied, and the magnitude of the compensation voltage It is configured to include a second sensing thin film transistor ST2 capable of controlling the voltage, thereby more stably applying a compensation voltage as the threshold voltage characteristic of the second switching thin film transistor T2 is shifted to a negative characteristic.

또한, 본 발명의 또다른 실시예에 따른 표시 장치는 액티브 영역(A/A)의 각 화소에 보상부(730)를 더 구비하도록 구성함으로써 직접적으로 각 화소 별로 문턱 전압 변화에 대한 보상이 이루어지도록 할 수 있다.In addition, the display device according to another exemplary embodiment of the present invention is configured to further include a compensation unit 730 for each pixel of the active area A/A so that compensation for a threshold voltage change is directly performed for each pixel. can do.

도 8은 본 발명의 실시예에 따른 화소 회로에 입력되는 신호를 나타내는 파형도이다.8 is a waveform diagram illustrating a signal input to a pixel circuit according to an embodiment of the present invention.

도 8을 참조하면, 본 발명의 실시예에 따른 화소 회로는 초기화 구간(P1), 샘플링 및 프로그래밍 구간(P2), 홀딩 구간(P3) 및 발광 구간(P4)을 거쳐 1 수평 라인에 배치된 화소 각각에 데이터 전압이 기입되고, 화소 각각이 발광한다. Referring to FIG. 8, a pixel circuit according to an exemplary embodiment of the present invention is a pixel disposed on one horizontal line through an initialization section P1, a sampling and programming section P2, a holding section P3, and a light emitting section P4. A data voltage is written in each, and each pixel emits light.

초기화 구간(P1)에는 제1 스캔 신호(SCAN1)가 라이징(rising)되어 하이(high) 상태가 되고, 제2 스캔 신호(SCAN2)는 로우(low) 상태를 유지한다. 이와 동시에 제1 발광 제어 신호(EM1)는 로우 상태로 폴링(falling)되고, 제2 발광 제어 신호(EM2)는 하이 상태를 유지한다. 이에, 초기화 구간(P1)에는 도 2에 도시된 화소 회로에서 제2 스위칭 박막 트랜지스터(T2), 제3 스위칭 박막 트랜지스터(T3) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제1 스위칭 박막 트랜지스터(T1) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라. 초기화 구간(P1)에는 제5 스위칭 박막 트랜지스터(T5)를 통해 초기화 전압(VINI)이 제4 노드(N4)에 공급되고, 제3 스위칭 박막 트랜지스터(T3)를 통해 제1 노드(N1)에 인가된 고전위 전압(VDD)이 제2 스위칭 박막 트랜지스터(T2)를 통해 제2 노드(N2)로 공급된다. 즉, 발광 소자(OD)의 애노드인 제5 노드(N5)에 초기화 전압(VINI)이 공급됨에 따라 발광 소자(OD)에 기입된 데이터 전압이 초기화되고, 구동 박막 트랜지스터(DT)의 게이트에 고전위 전압(VDD)이 공급된다.In the initialization period P1, the first scan signal SCAN1 rises to a high state, and the second scan signal SCAN2 maintains a low state. At the same time, the first emission control signal EM1 falls to a low state, and the second emission control signal EM2 maintains a high state. Accordingly, in the initialization period P1, the second switching thin film transistor T2, the third switching thin film transistor T3, and the fifth switching thin film transistor T5 are turned on in the pixel circuit illustrated in FIG. 2, and the first switching The thin film transistor T1 and the fourth switching thin film transistor T4 are turned off. Accordingly. In the initialization period P1, the initialization voltage VINI is supplied to the fourth node N4 through the fifth switching thin film transistor T5, and is applied to the first node N1 through the third switching thin film transistor T3. The high potential voltage VDD is supplied to the second node N2 through the second switching thin film transistor T2. That is, as the initialization voltage VINI is supplied to the fifth node N5 that is the anode of the light emitting device OD, the data voltage written to the light emitting device OD is initialized, and the gate of the driving thin film transistor DT is damaged. The above voltage (VDD) is supplied.

샘플링 및 프로그래밍 구간(P2)에는 제1 스캔 신호(SCAN1)가 로우 상태에서 하이 상태로 라이징되고, 제2 스캔 신호(SCAN2)는 또한 하이 상태로 라이징한다. 샘플링 및 프로그래밍 구간(P2)에는 제2 발광 제어 신호(EM2)는 폴링하여 로우 상태가 되고, 제1 발광 제어 신호(EM1) 또한 로우 상태로 유지된다. 이에, 샘플링 및 프로그래밍 구간(P2)에는 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라, 제1 스위칭 박막 트랜지스터(T1)를 통해 데이터 전압이 제3 노드(N3)로 공급된다. 또한, 제2 스위칭 박막 트랜지스터(T2)가 턴 온됨에 따라, 구동 박막 트랜지스터(DT)의 드레인 노드인 제1 노드(N1) 및 구동 박막 트랜지스터(DT)의 게이트 노드인 제2 노드(N2)가 연결됨으로써, 다이오드 커넥션(diode-connection) 방식에 의해 구동 박막 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)는 구동 박막 트랜지스터(DT)의 문턱 전압(Vth)으로 샘플링된다. 또한, 제5 스위칭 박막 트랜지스터(T5)가 턴 온됨에 따라, 제4 노드(N4)에 초기화 전압(VINI)이 공급되고, 커패시터(Cst)에는 데이터 전압+문턱 전압-초기화 전압 값이 저장된다. 이에, 샘플링 및 프로그래밍 기간(P2) 동안 제1 노드(N1) 및 제2 노드(N2)는 데이터 전압+문턱 전압 값을 갖고, 제3 노드(N3)는 데이터 전압 값을 가지며, 제4 노드(N4)는 초기화 전압 값을 가진다. In the sampling and programming period P2, the first scan signal SCAN1 rises from a low state to a high state, and the second scan signal SCAN2 also rises from a high state. In the sampling and programming period P2, the second emission control signal EM2 is polled to go low, and the first emission control signal EM1 is also kept low. Accordingly, in the sampling and programming period P2, the first switching thin film transistor T1, the second switching thin film transistor T2, and the fifth switching thin film transistor T5 are turned on, and the third switching thin film transistor T3 and The fourth switching thin film transistor T4 is turned off. Accordingly, the data voltage is supplied to the third node N3 through the first switching thin film transistor T1. Further, as the second switching thin film transistor T2 is turned on, the first node N1 which is a drain node of the driving thin film transistor DT and the second node N2 that is a gate node of the driving thin film transistor DT are By being connected, the gate-source voltage Vgs of the driving thin film transistor DT is sampled as a threshold voltage Vth of the driving thin film transistor DT by a diode-connection method. In addition, as the fifth switching thin film transistor T5 is turned on, the initialization voltage VINI is supplied to the fourth node N4, and the data voltage+threshold voltage-initialization voltage value is stored in the capacitor Cst. Accordingly, during the sampling and programming period P2, the first node N1 and the second node N2 have a data voltage + threshold voltage value, the third node N3 has a data voltage value, and the fourth node ( N4) has an initialization voltage value.

또한, 제2 스캔 신호(SCAN2)가 인가되면, 도 7에 도시된 보상부(730)의 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)가 턴 온되어 기준 전압 라인(Vref)로부터 인가되는 전압이 제2 센싱 박막 트랜지스터(ST2)의 게이트를 열리게 하고, 게이트가 열릴수록 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극에 걸리는 전위가 크게 걸리므로 도 8에 도시된 바와 같이, 제2 노드(N2)의 전압이 포지티브(positive) 특성으로 쉬프트 되는 것을 알 수 있다.In addition, when the second scan signal SCAN2 is applied, the first sensing thin film transistor ST1 and the second sensing thin film transistor ST2 of the compensation unit 730 illustrated in FIG. 7 are turned on to turn on the reference voltage line Vref. The voltage applied from) opens the gate of the second sensing thin film transistor ST2, and as the gate is opened, the potential applied to the lower second gate electrode of the second switching thin film transistor T2 is greatly increased. As can be seen, the voltage of the second node N2 is shifted to a positive characteristic.

또한, 도 6에 도시된 보상부(730)의 센싱 박막 트랜지스터(ST1)는 샘플링 및 프로그래밍 구간(P2)에서 제2 스캔 신호(SCAN2)가 로우 레벨에서 하이 레벨로 라이징되면 기준 전압 라인을 통해 기준 전압이 공급되도록 하여 제2 스위칭 박막 트랜지스터(T2)에 보상 전압이 인가되도록 하여 표시 품질의 저하를 방지 또는 최소화할 수 있다.In addition, the sensing thin film transistor ST1 of the compensation unit 730 illustrated in FIG. 6 is referenced through a reference voltage line when the second scan signal SCAN2 is raised from a low level to a high level in the sampling and programming period P2. It is possible to prevent or minimize a decrease in display quality by supplying a voltage so that a compensation voltage is applied to the second switching thin film transistor T2.

이후 홀딩 구간(P3) 및 발광 구간(P4)의 동작은 전술한 도 3에서 설명한 바와 동일하게 구동되므로 상세한 설명은 생략하도록 한다.Since the operation of the holding section P3 and the light emitting section P4 is driven in the same manner as described in FIG. 3 above, detailed description will be omitted.

또한, 도 8에 도시된 바와 같이, 제2 스캔 신호(SCAN2)가 턴 온되는 동안 제2 스위칭 박막 트랜지스터(T2)에 보상 전압이 인가되도록 구성됨으로써 홀딩 구간(P3) 및 발광 구간(P4)에서도 보상 전압으로 인해 문턱 전압의 특성 변화를 최소화하여 본 발명의 실시예에 따른 표시 장치가 안정적으로 구동될 수 있다. In addition, as illustrated in FIG. 8, the compensation voltage is applied to the second switching thin film transistor T2 while the second scan signal SCAN2 is turned on, so that the holding period P3 and the emission period P4 are also applied. The display device according to an exemplary embodiment of the present invention can be stably driven by minimizing a change in the characteristic of the threshold voltage due to the compensation voltage.

본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.A display device according to various embodiments of the present invention may be described as follows.

본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널 및 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부를 포함하되, 복수의 화소는 발광 소자를 포함하는 발광부 및 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며, 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되도록 구성될 수 있다.A display device according to an exemplary embodiment of the present invention is disposed on a display panel and a display panel in which a plurality of pixels arranged in an active area in which an image is displayed and one or more dummy pixels arranged in adjacent inactive areas of the active area are arranged. A compensation unit configured to apply a compensation voltage according to the deterioration of the pixel, wherein the plurality of pixels control a light emitting unit including a light emitting element and driving of the light emitting unit, and at least one pixel including a thin film transistor having a double gate structure. A driving unit, and a compensation voltage applied from the compensation unit may be configured to be applied to the thin film transistor having the double gate structure.

본 발명의 다른 특징에 따르면, 화소 구동부는 화소에 공급되는 데이터 전압을 저장하는 커패시터, 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터, 화소의 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하며, 하나 이상의 스위칭 박막 트랜지스터 중 데이터 전압과 문턱 전압의 합이 걸리는 노드에 인접한 스위칭 트랜지스터는 더블 게이트 구조를 가질 수 있다.According to another feature of the present invention, the pixel driver receives a data voltage by receiving a capacitor that stores a data voltage supplied to a pixel, a driving thin film transistor that controls a light emission current flowing through a light emitting element, and a scan signal supplied through a gate line of a pixel. And one or more switching thin film transistors to be charged in the capacitor, and among the one or more switching thin film transistors, a switching transistor adjacent to a node having a sum of a data voltage and a threshold voltage may have a double gate structure.

본 발명의 또다른 특징에 따르면, 구동 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지고, 더블 게이트 구조를 갖는 스위칭 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어질 수 있다.According to another feature of the present invention, the active layer of the driving thin film transistor may be made of a low temperature polysilicon material, and the active layer of the switching thin film transistor having a double gate structure may be made of an oxide semiconductor material.

본 발명의 또다른 특징에 따르면, 더블 게이트 구조를 갖는 박막 트랜지스터는 상부 게이트 전극에 박막 트랜지스터를 스위칭하는 신호가 인가되고, 하부 게이트 전극에 상기 보상부에서 인가되는 보상 전압이 인가될 수 있다.According to another feature of the present invention, in a thin film transistor having a double gate structure, a signal for switching a thin film transistor is applied to an upper gate electrode, and a compensation voltage applied from the compensation unit may be applied to a lower gate electrode.

본 발명의 또다른 특징에 따르면, 더미 화소는 상기 더블 게이트 구조를 갖는 박막 트랜지스터의 문턱 전압 변화를 검출하는 검출부를 포함할 수 있다.According to another feature of the invention, the dummy pixel may include a detection unit that detects a change in threshold voltage of the thin film transistor having the double gate structure.

본 발명의 또다른 특징에 따르면, 검출부는 하나의 박막 트랜지스터로 구성되고, 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다.According to another feature of the invention, the detection unit is composed of one thin film transistor, and the active layer of the thin film transistor may be made of a low temperature polysilicon material.

본 발명의 또다른 특징에 따르면, 보상부는 일단이 검출부와 연결되고 타단은 더블 게이트 구조를 갖는 박막 트랜지스터와 연결될 수 있다.According to another feature of the present invention, the compensation unit may be connected to a detection unit at one end and a thin film transistor having a double gate structure at the other end.

본 발명의 또다른 특징에 따르면, 보상부는 검출부에서 검출된 검출된 값과 미리 설정된 기준 값을 비교하여 보상 전압을 생성할 수 있다.According to another feature of the present invention, the compensation unit may generate a compensation voltage by comparing the detected value detected by the detection unit with a preset reference value.

본 발명의 다른 실시예에 따른 표시 장치는 영상을 표시하는 복수의 화소가 배치된 액티브 영역과 액티브 영역의 주변에 배치되어 복수의 화소 각각을 구동하는 구동 회로가 배치된 비액티브 영역을 포함하고, 복수의 화소 각각은, 광을 발광하는 발광 소자를 포함하는 발광부, 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터 및 해당 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 라인을 통해 공급된 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하는 화소 구동부 및 하나 이상의 스위칭 박막 트랜지스터 중 어느 하나의 스위칭 박막 트랜지스터에 보상 전압을 인가하는 보상부를 포함할 수 있다. A display device according to another exemplary embodiment of the present invention includes an active area in which a plurality of pixels for displaying an image are disposed, and an inactive area in which a driving circuit is disposed around the active area to drive each of the plurality of pixels, Each of the plurality of pixels includes a light emitting unit including a light emitting element that emits light, a driving thin film transistor that controls light emission current flowing through the light emitting element, and a scan signal supplied through a corresponding gate line, and data supplied through the data line It may include a pixel driving unit including one or more switching thin film transistors to charge a voltage to a capacitor, and a compensation unit applying a compensation voltage to any one of the switching thin film transistors.

본 발명의 다른 특징에 따르면, 보상 전압이 인가되는 어느 하나의 스위칭 박막 트랜지스터는 액티브층이 산화물 반도체 물질로 이루어질 수 있다.According to another feature of the present invention, any one of the switching thin film transistors to which a compensation voltage is applied may have an active layer made of an oxide semiconductor material.

본 발명의 또다른 특징에 따르면, 어느 하나의 스위칭 박막 트랜지스터는 상부 게이트 전극과 하부 게이트 전극을 갖는 더블 게이트 구조를 가지며, 상부 게이트 전극과 상기 하부 게이트 전극에 서로 다른 신호가 인가될 수 있다.According to another feature of the present invention, any one of the switching thin film transistors has a double gate structure having an upper gate electrode and a lower gate electrode, and different signals may be applied to the upper gate electrode and the lower gate electrode.

본 발명의 또다른 특징에 따르면, 보상부에서 인가되는 보상 전압은 하부 게이트 전극에 인가될 수 있다.According to another feature of the invention, the compensation voltage applied from the compensation unit may be applied to the lower gate electrode.

본 발명의 또다른 특징에 따르면, 보상부는 하나의 센싱 박막 트랜지스터로 이루어지고, 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다.According to another feature of the invention, the compensation unit may be made of one sensing thin film transistor, and the active layer of the sensing thin film transistor may be made of a low temperature polysilicon material.

본 발명의 또다른 특징에 따르면, 센싱 박막 트랜지스터는 게이트 단자가 어느 하나의 박막 트랜지스터의 드레인 단자에 연결되고, 소스 단자가 기준 전압 라인에 연결되며, 드레인 단자는 어느 하나의 박막 트랜지스터의 하부 게이트 전극에 연결될 수 있다.According to another feature of the present invention, the sensing thin film transistor has a gate terminal connected to a drain terminal of any one thin film transistor, a source terminal connected to a reference voltage line, and a drain terminal a lower gate electrode of one thin film transistor. Can be connected to.

본 발명의 또다른 특징에 따르면, 기준 전압 라인으로부터 인가되는 기준 전압은 포지티브(positive) 극성을 가질 수 있다.According to another feature of the present invention, the reference voltage applied from the reference voltage line may have positive polarity.

본 발명의 또다른 특징에 따르면, 보상부는 어느 하나의 박막 트랜지스터의 문턱 전압 특성이 네거티브 극성으로 쉬프트 할 때 로우 레벨에서 하이 레벨로 라이징되는 스캔 신호에 의해 턴 온되는 제1 센싱 박막 트랜지스터 및 제1 센싱 박막 트랜지스터의 소스 단자와 연결되고, 상기 어느 하나의 박막 트랜지스터의 하부 게이트 전극과 연결되는 제2 센싱 박막 트랜지스터를 포함할 수 있다.According to another feature of the present invention, the compensation unit includes a first sensing thin film transistor and a first sensing thin film transistor turned on by a scan signal rising from a low level to a high level when a threshold voltage characteristic of any one thin film transistor is shifted to a negative polarity. A second sensing thin film transistor connected to a source terminal of the sensing thin film transistor and a lower gate electrode of any one of the thin film transistors may be included.

본 발명의 또다른 특징에 따르면, 제2 센싱 박막 트랜지스터는 보상부에서 가변 저항 역할을 하며, 상기 제2 센싱 박막 트랜지스터의 가변 저항은 상기 제2 센싱 박막 트랜지스터의 게이트가 턴 온될수록 작아질 수 있다.According to another feature of the present invention, the second sensing thin film transistor serves as a variable resistor in the compensation unit, and the variable resistance of the second sensing thin film transistor may be smaller as the gate of the second sensing thin film transistor is turned on. .

본 발명의 또다른 특징에 따르면, 제1 센싱 박막 트랜지스터와 제2 센싱 박막 트랜지스터 각각을 이루는 액티브층은 서로 다른 물질로 이루어질 수 있다.According to another feature of the invention, the active layer forming each of the first sensing thin film transistor and the second sensing thin film transistor may be made of different materials.

본 발명의 또다른 특징에 따르면, 상기 제1 센싱 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어지고, 제2 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다.According to another feature of the invention, the active layer of the first sensing thin film transistor may be made of an oxide semiconductor material, and the active layer of the second sensing thin film transistor may be made of a low temperature polysilicon material.

본 발명의 또다른 특징에 따르면, 제2 센싱 박막 트랜지스터에 인가되는 전압은 네거티브 바이어스 전압일 수 있다.According to another feature of the present invention, the voltage applied to the second sensing thin film transistor may be a negative bias voltage.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments of the present invention have been described in more detail with reference to the accompanying drawings, but the present invention is not necessarily limited to these embodiments, and may be variously modified without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all respects and not restrictive. The scope of protection of the present invention should be interpreted by the claims below, and all technical spirits within the equivalent range should be interpreted as being included in the scope of the present invention.

100: 표시장치
110: 표시 패널
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 컨트롤러
100: display device
110: display panel
120: gate driver
130: data driver
140: timing controller

Claims (20)

영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널; 및
상기 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부;를 포함하되,
상기 복수의 화소는 발광 소자를 포함하는 발광부 및 상기 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며,
상기 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되는, 표시 장치.
A display panel in which a plurality of pixels arranged in an active area in which an image is displayed and one or more dummy pixels arranged in adjacent inactive areas of the active area are arranged; And
It includes; a compensation unit configured to apply a compensation voltage according to the deterioration of the pixel disposed on the display panel;
The plurality of pixels control a light emitting unit including a light emitting element and the driving of the light emitting unit, and at least one includes a pixel driving unit including a thin film transistor having a double gate structure,
The compensation voltage applied from the compensation unit is applied to the thin film transistor having the double gate structure.
제1항에 있어서, 상기 화소 구동부는,
상기 화소에 공급되는 데이터 전압을 저장하는 커패시터;
상기 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터;
상기 화소의 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 상기 데이터 전압을 상기 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터;를 포함하며,
상기 하나 이상의 스위칭 박막 트랜지스터 중 상기 데이터 전압과 문턱 전압의 합이 걸리는 노드에 인접한 스위칭 트랜지스터는 더블 게이트 구조를 갖는, 표시 장치.
According to claim 1, wherein the pixel driver,
A capacitor storing a data voltage supplied to the pixel;
A driving thin film transistor for controlling a light emission current flowing through the light emitting element;
And one or more switching thin film transistors receiving the scan signal supplied through the gate line of the pixel and charging the data voltage to the capacitor.
A display device of the one or more switching thin film transistors adjacent to a node where a sum of the data voltage and a threshold voltage is applied has a double gate structure.
제2항에 있어서,
상기 구동 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지고, 상기 더블 게이트 구조를 갖는 스위칭 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어지는, 표시 장치.
According to claim 2,
The active layer of the driving thin film transistor is made of a low temperature polysilicon material, and the active layer of the switching thin film transistor having the double gate structure is made of an oxide semiconductor material.
제1항에 있어서,
상기 더블 게이트 구조를 갖는 박막 트랜지스터는 상부 게이트 전극에 박막 트랜지스터를 스위칭하는 신호가 인가되고, 하부 게이트 전극에 상기 보상부에서 인가되는 보상 전압이 인가되는, 표시 장치.
According to claim 1,
In the thin film transistor having the double gate structure, a signal for switching a thin film transistor is applied to an upper gate electrode, and a compensation voltage applied from the compensation unit is applied to a lower gate electrode.
제1항에 있어서,
상기 더미 화소는 상기 더블 게이트 구조를 갖는 박막 트랜지스터의 문턱 전압 변화를 검출하는 검출부를 포함하는, 표시 장치.
According to claim 1,
The dummy pixel includes a detector configured to detect a threshold voltage change of the thin film transistor having the double gate structure.
제5항에 있어서,
상기 검출부는 하나의 박막 트랜지스터로 구성되고,
상기 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지는, 표시 장치.
The method of claim 5,
The detection unit is composed of one thin film transistor,
The active layer of the thin film transistor is made of a low temperature polysilicon material.
제6항에 있어서,
상기 보상부는 일단이 상기 검출부와 연결되고 타단은 상기 더블 게이트 구조를 갖는 박막 트랜지스터와 연결되는, 표시 장치.
The method of claim 6,
The compensation unit has one end connected to the detection unit and the other end connected to the thin film transistor having the double gate structure.
제7항에 있어서,
상기 보상부는 상기 검출부에서 검출된 검출 값과 미리 설정된 기준 값을 비교하여 보상 전압을 생성하는, 표시 장치.
The method of claim 7,
The compensation unit generates a compensation voltage by comparing the detection value detected by the detection unit with a preset reference value.
영상을 표시하는 복수의 화소가 배치된 액티브 영역과 상기 액티브 영역의 주변에 배치되어 상기 복수의 화소 각각을 구동하는 구동 회로가 배치된 비액티브 영역을 포함하는 표시 장치에 있어서,
상기 복수의 화소 각각은,
광을 발광하는 발광 소자를 포함하는 발광부;
상기 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터 및 해당 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 라인을 통해 공급된 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하는 화소 구동부; 및
상기 하나 이상의 스위칭 박막 트랜지스터 중 어느 하나의 스위칭 박막 트랜지스터에 보상 전압을 인가하는 보상부를 포함하는, 표시 장치.
A display device comprising an active area in which a plurality of pixels for displaying an image are disposed and an inactive area in a vicinity of the active area and in which a driving circuit for driving each of the plurality of pixels is disposed.
Each of the plurality of pixels,
A light emitting unit including a light emitting element that emits light;
A pixel driver including a driving thin film transistor controlling a light emission current flowing through the light emitting device and one or more switching thin film transistors receiving a scan signal supplied through a corresponding gate line to charge a data voltage supplied through the data line to a capacitor. ; And
And a compensation unit applying a compensation voltage to any one of the one or more switching thin film transistors.
제9항에 있어서,
상기 보상 전압이 인가되는 어느 하나의 스위칭 박막 트랜지스터는 액티브층이 산화물 반도체 물질로 이루어진, 표시 장치.
The method of claim 9,
The display device of any one of the switching thin film transistors to which the compensation voltage is applied is made of an oxide semiconductor material.
제10항에 있어서,
상기 어느 하나의 스위칭 박막 트랜지스터는 상부 게이트 전극과 하부 게이트 전극을 갖는 더블 게이트 구조를 가지며,
상기 상부 게이트 전극과 상기 하부 게이트 전극에 서로 다른 신호가 인가되는, 표시 장치.
The method of claim 10,
Any one of the switching thin film transistors has a double gate structure having an upper gate electrode and a lower gate electrode,
A display device having different signals applied to the upper gate electrode and the lower gate electrode.
제11항에 있어서,
상기 보상부에서 인가되는 보상 전압은 상기 하부 게이트 전극에 인가되는, 표시 장치.
The method of claim 11,
The compensation voltage applied from the compensation unit is applied to the lower gate electrode.
제9항에 있어서,
상기 보상부는 하나의 센싱 박막 트랜지스터로 이루어지고, 상기 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어진, 표시 장치.
The method of claim 9,
The compensation unit is made of one sensing thin film transistor, and the active layer of the sensing thin film transistor is made of a low temperature polysilicon material.
제13항에 있어서,
상기 센싱 박막 트랜지스터의 게이트는 상기 어느 하나의 스위칭 박막 트랜지스터의 드레인에 연결되고, 소스는 기준 전압 라인에 연결되며, 드레인은 상기 어느 하나의 스위칭 박막 트랜지스터의 하부 게이트 전극에 연결되는, 표시 장치.
The method of claim 13,
The gate of the sensing thin film transistor is connected to the drain of any one of the switching thin film transistors, a source is connected to a reference voltage line, and a drain is connected to the lower gate electrode of the one switching thin film transistor.
제14항에 있어서,
상기 센싱 박막 트랜지스터의 소스에 인가되는 전압은 포지티브 바이어스 전압인, 표시 장치.
The method of claim 14,
The voltage applied to the source of the sensing thin film transistor is a positive bias voltage.
제9항에 있어서,
상기 보상부는 상기 어느 하나의 박막 트랜지스터의 문턱 전압 특성이 네거티브 극성으로 쉬프트 할 때 로우 레벨에서 하이 레벨로 라이징되는 스캔 신호에 의해 턴 온되는 제1 센싱 박막 트랜지스터; 및
상기 제1 센싱 박막 트랜지스터의 소스 단자와 연결되고, 상기 어느 하나의 박막 트랜지스터의 하부 게이트 전극과 연결되는 제2 센싱 박막 트랜지스터;를 포함하는, 표시 장치.
The method of claim 9,
The compensation unit may include: a first sensing thin film transistor turned on by a scan signal rising from a low level to a high level when the threshold voltage characteristic of any one of the thin film transistors is shifted to a negative polarity; And
And a second sensing thin film transistor connected to a source terminal of the first sensing thin film transistor and connected to a lower gate electrode of any one of the thin film transistors.
제16항에 있어서,
상기 제2 센싱 박막 트랜지스터은 상기 보상부에서 가변 저항 역할을 하며, 상기 제2 센싱 박막 트랜지스터의 가변 저항은 상기 제2 센싱 박막 트랜지스터의 게이트가 턴 온될수록 작아지는, 표시 장치.
The method of claim 16,
The second sensing thin film transistor serves as a variable resistor in the compensation unit, and the variable resistance of the second sensing thin film transistor decreases as the gate of the second sensing thin film transistor turns on.
제16항에 있어서,
상기 제1 센싱 박막 트랜지스터와 상기 제2 센싱 박막 트랜지스터 각각을 이루는 액티브층은 서로 다른 물질로 이루어지는, 표시 장치.
The method of claim 16,
The active layer forming each of the first sensing thin film transistor and the second sensing thin film transistor is formed of a different material.
제18항에 있어서,
상기 제1 센싱 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어지고, 제2 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지는, 표시 장치.
The method of claim 18,
The active layer of the first sensing thin film transistor is made of an oxide semiconductor material, and the active layer of the second sensing thin film transistor is made of a low temperature polysilicon material.
제17항에 있어서,
상기 제2 센싱 박막 트랜지스터에 인가되는 전압은 네거티브 바이어스 전압인, 표시 장치.
The method of claim 17,
The voltage applied to the second sensing thin film transistor is a negative bias voltage.
KR1020180159164A 2018-12-11 2018-12-11 Display device KR102631675B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180159164A KR102631675B1 (en) 2018-12-11 2018-12-11 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180159164A KR102631675B1 (en) 2018-12-11 2018-12-11 Display device

Publications (2)

Publication Number Publication Date
KR20200071433A true KR20200071433A (en) 2020-06-19
KR102631675B1 KR102631675B1 (en) 2024-01-30

Family

ID=71137284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180159164A KR102631675B1 (en) 2018-12-11 2018-12-11 Display device

Country Status (1)

Country Link
KR (1) KR102631675B1 (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113971934A (en) * 2020-07-22 2022-01-25 武汉天马微电子有限公司 Display device and terminal equipment
CN114028725A (en) * 2021-09-28 2022-02-11 杭州领挚科技有限公司 QLED (quantum light emitting diode) light-emitting module and beauty instrument
US11620949B2 (en) 2021-09-03 2023-04-04 Lg Display Co., Ltd. Pixel circuit and display device including the same
CN116800209A (en) * 2023-06-02 2023-09-22 香港科技大学 Dynamic compensation amplifying circuit based on double-gate thin film transistor and unit device
WO2023218497A1 (en) * 2022-05-09 2023-11-16 シャープディスプレイテクノロジー株式会社 Display device
US11854480B2 (en) 2021-07-08 2023-12-26 Lg Display Co., Ltd. Pixel circuit, method for driving pixel circuit and display device
US11862086B2 (en) 2021-07-08 2024-01-02 Lg Display Co., Ltd. Pixel circuit and display device including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110057552A (en) * 2009-11-24 2011-06-01 엘지디스플레이 주식회사 Organic light emitting diode display
KR20140080728A (en) * 2012-12-14 2014-07-01 엘지디스플레이 주식회사 Organic light emitting diode display device and driving method the same
KR20180058282A (en) * 2016-11-23 2018-06-01 엘지디스플레이 주식회사 Display device and degradation compensation method of the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110057552A (en) * 2009-11-24 2011-06-01 엘지디스플레이 주식회사 Organic light emitting diode display
KR20140080728A (en) * 2012-12-14 2014-07-01 엘지디스플레이 주식회사 Organic light emitting diode display device and driving method the same
KR20180058282A (en) * 2016-11-23 2018-06-01 엘지디스플레이 주식회사 Display device and degradation compensation method of the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113971934A (en) * 2020-07-22 2022-01-25 武汉天马微电子有限公司 Display device and terminal equipment
CN113971934B (en) * 2020-07-22 2024-02-09 武汉天马微电子有限公司 Display device and terminal device
US11854480B2 (en) 2021-07-08 2023-12-26 Lg Display Co., Ltd. Pixel circuit, method for driving pixel circuit and display device
US11862086B2 (en) 2021-07-08 2024-01-02 Lg Display Co., Ltd. Pixel circuit and display device including the same
US11620949B2 (en) 2021-09-03 2023-04-04 Lg Display Co., Ltd. Pixel circuit and display device including the same
CN114028725A (en) * 2021-09-28 2022-02-11 杭州领挚科技有限公司 QLED (quantum light emitting diode) light-emitting module and beauty instrument
WO2023218497A1 (en) * 2022-05-09 2023-11-16 シャープディスプレイテクノロジー株式会社 Display device
CN116800209A (en) * 2023-06-02 2023-09-22 香港科技大学 Dynamic compensation amplifying circuit based on double-gate thin film transistor and unit device
CN116800209B (en) * 2023-06-02 2024-06-25 香港科技大学 Dynamic compensation amplifying circuit based on double-gate thin film transistor and unit device

Also Published As

Publication number Publication date
KR102631675B1 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
KR102631675B1 (en) Display device
CN107424563B (en) Organic light emitting diode display device
EP2854124B1 (en) Organic light emitting display device
US9286832B2 (en) Organic light-emitting display
US9269293B2 (en) Organic light emitting diode display
KR102586974B1 (en) Display device
KR102238636B1 (en) Display Device
JP5080733B2 (en) Display device and driving method thereof
KR102274740B1 (en) Display device
US9558717B2 (en) Display apparatus
US20060007072A1 (en) Display device and driving method thereof
US9633598B2 (en) Pixel circuit and driving method thereof
KR101360768B1 (en) Organic light emitting diode display device and method for driving the same
US11250747B2 (en) Display device and method for driving the same
US9858865B2 (en) Display device having a data driver for sensing a voltage level difference and method of driving the same
CN104064149A (en) Pixel circuit, display panel with pixel circuit and displayers
KR20160018892A (en) Pixel circuit and organic light emitting display device having the same
EP2940682B1 (en) Pixel circuit, display device, and drive method therefor
KR20150079247A (en) Organic light emitting display device and method of driving the same
KR20150064544A (en) Organic light emitting diode display device and method for driving the same
KR20170122432A (en) Organic light emitting diode display device and driving method the same
JP5034208B2 (en) Display device and driving method of display device
KR20160074772A (en) Organic light emitting display device and method for driving thereof
KR101380525B1 (en) Organic Light Emitting Display and Driving Method of the same
KR102616670B1 (en) Display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant