KR20200057448A - 마이크로 발광 소자 - Google Patents
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Abstract
실시 예는, 마이크로 발광 소자에 관한 것으로, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물과, 제1 도전형 반도체층에 연결되는 제1 전극과, 제2 도전형 반도체층에 연결되는 제2 전극과, 반도체 구조물 하부에 배치되는 반사층을 포함하고, 반사층과 제1 도전형 반도체층 사이에는, AlGaInP층을 포함하는 계면층이 배치될 수 있으며, AlGaInP층의 두께는, 약 150nm ~ 약 300nm일 수 있다.
Description
실시 예는 마이크로 발광 소자에 관한 것이다.
일반적으로, 발광 다이오드(Light Emitting Diode: LED)는, 전류가 인가되면 광을 방출하는 발광 소자 중 하나로서, 저전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다.
최근에는, 약 100 마이크로 이하의 크기를 갖는 마이크로 발광 다이오드가 이슈화 되면서, 극소형의 발광 다이오드의 연구가 이루어지고 있다.
이에 따라서, 발광 다이오드 칩의 크기가 수 마이크로까지 작아지고 있으며, 에피 두께 이하의 칩 크기까지 구현 가능하게 되었다.
이러한, 마이크로 발광 다이오드는, 의료, 가시광통신, 조명, 디스플레이 등에 다양하게 응용이 기대되며 특히 픽셀형 디스플레이의 광원으로 주목되면서 차후 고효율의 마이크로 발광 다이오드 광원이 요구될 것으로 기대된다.
하지만, 이러한 발광 다이오드는, 칩 크기가 약 100 마이크로 이하를 가지면서 광 효율이 저하되는 문제가 있었다.
따라서, 광 효율을 개선할 수 있는 마이크로 발광 소자의 개발이 요구되고 있다.
실시 예는, 수평 구조의 반도체 구조물 하부에 광을 상부로 반사시키는 반사층을 배치함으로써, 광 효율을 향상시킬 수 있는 마이크로 발광 소자를 제공한다.
또한, 실시 예는, 반사층과 반도체 구조물 사이에 AlGaInP층을 배치함으로써, 반사층의 박리 현상을 제거할 수 있는 마이크로 발광 소자를 제공한다.
또는, 실시 예는, 금속층과 옥사이드 DBR층 중 적어도 어느 하나로 이루어진 반사층을 수평 구조의 반도체 구조물 하부에 배치함으로써, 광 성능을 극대화시킬 수 있는 마이크로 발광 소자를 제공한다.
실시 예에 따른 마이크로 발광 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물과, 제1 도전형 반도체층에 연결되는 제1 전극과, 제2 도전형 반도체층에 연결되는 제2 전극과, 반도체 구조물 하부에 배치되는 반사층을 포함하고, 반사층과 제1 도전형 반도체층 사이에는, AlGaInP층을 포함하는 계면층이 배치될 수 있다.
여기서, AlGaInP층의 두께는, 약 150nm ~ 약 300nm일 수 있다.
경우에 따라, 반사층과 제1 도전형 반도체층 사이에는, AlGaInP층 및 AlGaAs층이 적층된 계면층이 배치되고, AlGaInP층은, 반사층에 인접하여 배치되며, AlGaAs층은, 제1 도전형 반도체층에 인접하여 배치될 수 있다.
여기서, AlGaInP층의 두께는, AlGaAs층의 두께보다 더 얇을 수 있다.
AlGaInP층의 두께는, 약 150nm ~ 약 300nm일 수 있고, AlGaAs층의 두께는, 약 2500nm ~ 약 3500nm일 수 있다.
그리고, 반사층은, 금속일 수 있다.
여기서, 반사층은, Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조일 수 있다.
경우에 따라, 반사층은, Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조일 수도 있다.
이때, 반사층의 두께는, 약 100nm ~ 약 200nm일 수 있다.
다른 경우로서, 반사층은, 옥사이드 DBR(Distributed Bragg Reflector)일 수 있다.
여기서, 옥사이드 DBR은, 적어도 하나의 SiO2/TiO2 페어층을 포함할 수 있다.
이때, SiO2/TiO2 페어층은, SiO2의 두께가 TiO2의 두께보다 더 두꺼울 수 있다.
SiO2의 두께는, 약 70nm ~ 약 600nm일 수 있고, TiO2의 두께는, 약 40nm ~ 약 80nm일 수 있다.
여기서, SiO2의 두께와 TiO2의 두께는, 반도체 구조물에 인접할수록 얇아질 수 있다.
또 다른 경우로서, 반사층은, 금속층과 옥사이드 DBR층을 포함할 수 있다.
여기서, 금속층은, Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조이거나 또는 Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조일 수 있다.
여기서, 금속층의 두께는, 약 100nm ~ 약 200nm일 수 있다.
그리고, 옥사이드 DBR층은, 적어도 하나의 SiO2/TiO2 페어층을 포함할 수 있다.
여기서, SiO2/TiO2 페어층은, SiO2의 두께가 TiO2의 두께보다 더 두꺼울 수 있다.
SiO2의 두께는, 약 70nm ~ 약 600nm일 수 있고, TiO2의 두께는, 약 40nm ~ 약 80nm일 수 있다.
이때, SiO2의 두께와 TiO2의 두께는, 반도체 구조물에 인접할수록 얇아질 수 있다.
또한, 반사층과 반도체 구조물 사이에는, 투명 접합층이 배치될 수 있다.
여기서, 투명 접합층은, 반도체 구조물을 향하는 반사층의 상부면에 접촉될 수 있다.
경우에 따라, 반사층의 하부에는, 접합층이 배치될 수 있다.
여기서, 접합층은, 외측을 향하는 반사층의 하부면에 접촉될 수 있다.
그리고, 제1 도전형 반도체층은, AlInP층 및 AlGaAs층 중 적어도 어느 하나를 포함할 수 있다.
실시 예는, 수평 구조의 반도체 구조물 하부에 광을 상부로 반사시키는 반사층을 배치함으로써, 광 효율을 향상시킬 수 있다.
또한, 실시 예는, 반사층과 반도체 구조물 사이에 AlGaInP층을 배치함으로써, 반사층의 박리 현상을 제거할 수 있다.
또는, 실시 예는, 금속층과 옥사이드 DBR층 중 적어도 어느 하나로 이루어진 반사층을 수평 구조의 반도체 구조물 하부에 배치함으로써, 광 성능을 극대화시킬 수 있다.
도 1은 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 2는 실시 예에 따른 마이크로 발광 소자의 광 성능 개선을 설명하기 위한 구조 단면도이다.
도 3은 도 1의 계면층의 다른 실시 예를 설명하기 위한 구조 단면도이다.
도 4는 실시 예에 따른 마이크로 발광 소자의 광 성능 개선을 설명하기 위한 그래프이다.
도 5는 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 6은 또 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 7은 도 6의 반사층을 상세히 보여주는 구조 단면도이다.
도 8은 또 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 9a 및 도 9b는 도너 기판으로 웨이퍼의 마이크로 발광 소자가 전사되는 과정을 설명하기 위한 도면이다.
도 10a 내지 10c는 마이크로 발광 소자가 웨이퍼에서 도너 기판으로 전사되는 과정을 설명하기 위한 도면이다.
도 11은 도너 기판 상의 마이크로 발광 소자가 표시 장치의 패널 기판로 전사되는 개념도이다.
도 12a 내지 도 12b는 표시 장치의 패널 기판으로 마이크로 발광 소자가 전사되는 과정을 설명하기 위한 도면이다.
도 13은 실시예에 따른 마이크로 발광 소자가 전사된 디스플레이 장치의 개념도이다.
도 2는 실시 예에 따른 마이크로 발광 소자의 광 성능 개선을 설명하기 위한 구조 단면도이다.
도 3은 도 1의 계면층의 다른 실시 예를 설명하기 위한 구조 단면도이다.
도 4는 실시 예에 따른 마이크로 발광 소자의 광 성능 개선을 설명하기 위한 그래프이다.
도 5는 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 6은 또 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 7은 도 6의 반사층을 상세히 보여주는 구조 단면도이다.
도 8은 또 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 9a 및 도 9b는 도너 기판으로 웨이퍼의 마이크로 발광 소자가 전사되는 과정을 설명하기 위한 도면이다.
도 10a 내지 10c는 마이크로 발광 소자가 웨이퍼에서 도너 기판으로 전사되는 과정을 설명하기 위한 도면이다.
도 11은 도너 기판 상의 마이크로 발광 소자가 표시 장치의 패널 기판로 전사되는 개념도이다.
도 12a 내지 도 12b는 표시 장치의 패널 기판으로 마이크로 발광 소자가 전사되는 과정을 설명하기 위한 도면이다.
도 13은 실시예에 따른 마이크로 발광 소자가 전사된 디스플레이 장치의 개념도이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
실시 예에 따른 마이크로 발광 소자는, 발광 소자의 구조적 크기를 지칭할 수 있다.
여기서, 마이크로 발광 소자는, 구조적 크기가 약 1㎛ 내지 약 100㎛일 수 있다.
또한, 실시 예에 따른 마이크로 발광 소자는, 구조적 크기가 약 30㎛ 내지 약 60㎛일 수도 있으나, 반드시 그렇게 제한되는 것은 아니다.
또한, 실시 예의 기술적 특징 또는 양상은, 더 작은 크기의 스케일로 발광 소자에 적용될 수 있다.
또한, 본 발명의 실시 예에 따른 마이크로 발광 소자는, 약 530nm 내지 약 700nm 파장을 피크 파장으로 하는 적색 광을 생성할 수 있지만, 이러한 파장 대역에 한정되는 것은 아니다.
도 1은 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 1에 도시된 바와 같이, 실시 예는, 제1 도전형 반도체층(154), 제2 도전형 반도체층(152) 및 제1 도전형 반도체층(154)과 제2 도전형 반도체층(152) 사이에 배치되는 활성층(156)을 포함하는 반도체 구조물(150), 제1 도전형 반도체층(154)에 연결되는 제1 전극(164), 제2 도전형 반도체층(152)에 연결되는 제2 전극(162), 반도체 구조물(150) 하부에 배치되는 반사층(130)을 포함할 수 있다.
여기서, 반도체 구조물은, 제1, 제2 전극(164, 162)의 상면이 동일한 방향으로 향하도록 배치되는 수평 구조일 수 있다.
그리고, 반사층(130)과 제1 도전형 반도체층(154) 사이에는, AlGaInP층을 포함하는 계면층(140)이 배치될 수 있다.
여기서, AlGaInP층의 두께는, 약 150nm ~ 약 300nm일 수 있지만, 이에 한정되지는 않는다.
수평 구조의 반도체 구조물(150) 하부에 반사층(130)을 배치하는 이유는, 반도체 구조물(150)의 하부면으로 향하는 광을 반도체 구조물(150)의 상부 방향으로 반사시켜 광 성능을 향상시킬 수 있기 때문이다.
그리고, 반사층(130)과 제1 도전형 반도체층(154) 사이에 AlGaInP층을 포함하는 계면층(140)을 배치하는 이유는, 반사층(130)과 제1 도전형 반도체층(154) 사이의 결합력이 약하여 마이크로 발광 소자의 전사 과정 등에서 반사층(130)이 박리되는 현상을 방지하기 위함이다.
AlGaInP층을 포함하는 계면층(140)은, 제1 도전형 반도체층(154)이 AlInP층 및 AlGaAs층 중 적어도 어느 하나일 경우, 반사층(130)과 제1 도전형 반도체층(154)과의 결합력을 향상시켜 마이크로 발광 소자의 전사 과정 등에서도 반사층(130)의 박리 현상을 차단할 수 있다.
또한, AlGaInP층의 두께를 약 150nm ~ 약 300nm로 형성하는 이유는, AlGaInP층의 두께가 약 150nm 이하일 경우, 반사층(130)과의 결합력이 저하될 수 있어 마이크로 발광 소자의 전사 과정 등에서 반사층(130)과 함께 박리될 수 있고, AlGaInP층의 두께가 약 300nm 이상일 경우, 광을 투과시키지 않고 일부 광을 흡수하여 광 성능을 저하시킬 수 있기 때문이다.
경우에 따라, 반사층(130)과 제1 도전형 반도체층(154) 사이에는, AlGaInP층 및 AlGaAs층이 적층된 계면층이 배치될 수도 있다.
여기서, AlGaInP층은, 반사층(130)에 인접하여 배치되며, AlGaAs층은, 제2 도전형 반도체층(154)에 인접하여 배치될 수 있다.
이때, AlGaInP층의 두께는, AlGaAs층의 두께보다 더 얇을 수 있다.
일 예로, AlGaInP층의 두께는, 약 150nm ~ 약 300nm일 수 있고, AlGaAs층의 두께는, 약 2500nm ~ 약 3500nm일 수 있다.
AlGaInP층의 두께를 약 150nm ~ 약 300nm로 형성하는 이유는, AlGaInP층의 두께가 약 150nm 이하일 경우, 반사층(130)과의 결합력이 저하될 수 있어 마이크로 발광 소자의 전사 과정 등에서 반사층(130)과 함께 박리될 수 있고, AlGaInP층의 두께가 약 300nm 이상일 경우, 광을 투과시키지 않고 일부 광을 흡수하여 광 성능을 저하시킬 수 있기 때문이다.
다음, 반사층(130)은, 금속일 수 있다.
여기서, 반사층(130)은, Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조일 수 있다.
경우에 따라, 반사층(130)은, Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조일 수도 있다.
이때, 반사층(130)의 두께는, 약 100nm ~ 약 200nm일 수 있다.
반사층(130)의 두께를 약 100nm ~ 약 200nm로 형성하는 이유는, 반사층(130)의 두께가 약 100nm 이하일 경우, 광의 일부가 투과되어 손실될 수 있어 광 성능이 저하될 수 있을 뿐만 아니라, 마이크로 발광 소자의 전사 과정에서 일부가 박리될 수 있으며, 반사층(130)의 두께가 약 200nm 이상일 경우, 마이크로 발광 소자의 전체 두께가 두꺼워져 제품 적용에 제한이 있을 수 있기 때문이다.
또한, 반사층(130)과 반도체 구조물(150) 사이에는, 투명 접합층이 배치될 수 있다.
여기서, 투명 접합층은, 반도체 구조물(150)을 향하는 반사층(130)의 상부면에 접촉될 수 있다.
투명 접합층을 배치하는 이유는, 마이크로 발광 소자의 전사 과정에서 반사층(130)이 박리되는 것을 차단할 수 있고, 광을 투과할 수 있는 투명 재질로 형성하여 반사층(130)에서 반사된 광을 손실 없이 투과 및 확산시켜 광 성능을 향상시킬 수 있기 때문이다.
경우에 따라, 반사층(130)의 하부에는, 접합층이 배치될 수 있다.
여기서, 접합층은, 외측을 향하는 반사층(130)의 하부면에 접촉될 수 있다.
이 경우, 접합층은, 희생층 역할을 수행할 수 있다.
그리고, 제1 도전형 반도체층(154)은, AlInP층 및 AlGaAs층 중 적어도 어느 하나를 포함할 수 있다.
실시 예는, 제1 도전형 반도체층(154)이 AlInP층 및 AlGaAs층 중 적어도 어느 하나를 포함할 때, 반사층(130)이 전사 과정에서 박리될 수 있기 때문에, 반사층(130)과 제1 도전형 반도체층(154) 사이에 AlGaInP층을 포함하는 계면층(140)이 배치하거나 또는 AlGaInP층 및 AlGaAs층이 적층된 계면층(140)이 배치함으로써, 반사층(130)의 박리현상을 제거하고, 반사층(130)의 광 반사에 의해 광 효율 및 광 성능을 개선시킬 수 있다.
한편, 실시 예는, 기판(110)과, 기판(110) 위에 배치되는 희생층(120)을 더 포함할 수 있다.
그리고, 희생층(120) 위에 반사층(130)이 형성될 수도 있다.
여기서, 기판(110)은, 도전성 물질로 이루어질 수 있다.
일 예로, 기판(110)은, 금속 또는 반도체 물질을 포함할 수 있다.
경우에 따라, 기판(110)은, 전기 전도도 및/또는 열 전도도가 우수한 금속일 수도 있는데, 이 경우, 마이크로 발광 소자 동작시에 발생하는 열을 신속이 외부로 방출할 수 있다.
또한, 기판(110)은, GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 어느 하나를 포함할 수 있다.
이어, 희생층(120)은, 마이크로 발광 소자를 디스플레이 장치와 같이 소정 제품에 전사하면서 제거될 수 있다.
일 예로, 마이크로 발광 소자가 소정 제품에 전사되는 경우, 희생층(120)은, 전사 시 조사되는 레이저에 의해 분리될 수 있다.
이때, 희생층(120)은, 조사된 레이저의 파장에서 분리되도록 형성될 수 있는데, 레이저의 파장은, 약 532㎚ 또는 약 1064㎚일 수 있다.
그리고, 희생층(120)은, 산화물(oxide) 또는 질화물(nitride)을 포함할 수 있는데, 이에 한정되는 것은 아니다.
또한, 희생층(120)은, SOG 박막(Spin on Glass)인 경우, 실리케이트 또는 실릭산 타입일 수 있고, 희생층(120)은, SOD(Spin On Dielectrics) 박막인 경우, silicate, siloxane, methyl silsequioxane(MSQ), hydrogen silsequioxane(HSQ), MQS + HSQ, perhydrosilazane(TCPS) 또는 polysilazane을 포함할 수 있는데, 이에 한정되는 것은 아니다.
이어, 희생층(120)은, E-빔 증착법(E-beam evaporator), 열 증착법(thermal evaporator), MOCVD(Metal Organic Chemical Vapor Deposition), 스퍼터링(Sputtering) 및 PLD(Pulsed Laser Deposition)법으로 형성될 수 있으나, 이에 한정되지 않는다.
또한, 희생층(120)은, 레진을 포함할 수 있으나, 이에 한정되는 것은 아니다.
다음, 반도체 구조물(150)은, 제1 도전형 반도체층(154), 제2 도전형 반도체층(152) 및 제1 도전형 반도체층(154)과 제2 도전형 반도체층(152) 사이에 배치되는 활성층(156)을 포함할 수 있다.
제1 도전형 반도체층(154)의 두께는, 약 18㎛ 내지 약 22㎛일 수 있지만, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(154)은, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다.
제1 도전형 반도체층(154)은, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
그리고, 제1 도펀트는, Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다.
제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(154)은, n형 반도체층일 수 있다.
제1 도전형 반도체층(154)은, AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다.
그리고, 제1 도전형 반도체층(154)은, 화학증착방법(CVD) 혹은 분자선 에피택시(MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 도전형 반도체층(154) 위에는, 제1 전극(164)이 배치될 수 있는데, 제1 도전형 반도체층(154)은, 제1 전극(164)과 전기적으로 연결될 수 있다.
제1 전극(164)은, 제1 도전형 반도체층(154) 상면의 일부분에 배치될 수 있다.
여기서, 제1 전극(164)은, 제2 전극(162)보다 하부에 배치될 수 있다.
제1 전극(164)은, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinctin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지는 않는다.
제1 전극(151)은, 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
다음, 활성층(156)은, 제1 도전형 반도체층(154)과 제2 도전형 반도체층(152) 사이에 배치될 수 있다.
활성층(156)은, 제1 도전형 반도체층(154)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(152)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다.
활성층(156)은, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(156)은, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(156)의 구조는 이에 한정하지 않는다.
일 예로, 활성층(156)은, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
그리고, 제2 도전형 반도체층(152)은, 활성층(156) 위에 배치될 수 있다.
여기서, 제2 도전형 반도체층(152)은, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있는데, 제2 도전형 반도체층(152)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(152)은, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.
제2 도전형 반도체층(152)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제2 도전형 반도체층(152)은, 제2 도펀트가 도핑된 제2 도전형 반도체층(152)으로서, p형 반도체층일 수 있다.
이어, 제2 전극(162)은, 제2 도전형 반도체층(152) 위에 배치될 수 있는데, 제2 전극(162)은, 제2 도전형 반도체층(152)과 전기적으로 연결될 수 있다.
제2 전극(162)은, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(162)은, 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다.
다른 경우로서, 반사층(130)은, 옥사이드 DBR(Distributed Bragg Reflector)일 수 있다.
여기서, 옥사이드 DBR은, 적어도 하나의 SiO2/TiO2 페어층을 포함할 수 있다.
이때, SiO2/TiO2 페어층은, SiO2의 두께가 TiO2의 두께보다 더 두꺼울 수 있다.
SiO2의 두께는, 약 70nm ~ 약 600nm일 수 있고, TiO2의 두께는, 약 40nm ~ 약 80nm일 수 있다.
여기서, SiO2의 두께와 TiO2의 두께는, 반도체 구조물에 인접할수록 얇아질 수 있다.
또 다른 경우로서, 반사층은, 금속층과 옥사이드 DBR층을 포함할 수도 있다.
여기서, 금속층은, Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조이거나 또는 Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조일 수 있다.
여기서, 금속층의 두께는, 약 100nm ~ 약 200nm일 수 있다.
그리고, 옥사이드 DBR층은, 적어도 하나의 SiO2/TiO2 페어층을 포함할 수 있다.
여기서, SiO2/TiO2 페어층은, SiO2의 두께가 TiO2의 두께보다 더 두꺼울 수 있다.
SiO2의 두께는, 약 70nm ~ 약 600nm일 수 있고, TiO2의 두께는, 약 40nm ~ 약 80nm일 수 있다.
이때, SiO2의 두께와 TiO2의 두께는, 반도체 구조물에 인접할수록 얇아질 수 있다.
이와 같이, 실시 예는, 수평 구조의 반도체 구조물 하부에 광을 상부로 반사시키는 반사층을 배치함으로써, 광 효율을 향상시킬 수 있다.
또한, 실시 예는, 반사층과 반도체 구조물 사이에 AlGaInP층을 배치함으로써, 반사층의 박리 현상을 제거할 수 있다.
도 2는 실시 예에 따른 마이크로 발광 소자의 광 성능 개선을 설명하기 위한 구조 단면도이다.
도 2에 도시된 바와 같이, 실시 예는, 수평 구조의 반도체 구조물(150) 하부에 반사층(130)을 배치할 수 있다.
그리고, 반사층(130)과 제1 도전형 반도체층(154) 사이에는, AlGaInP층을 포함하는 계면층(140)이 배치될 수 있다.
여기서, AlGaInP층의 두께는, 약 150nm ~ 약 300nm일 수 있지만, 이에 한정되지는 않는다.
수평 구조의 반도체 구조물(150) 하부에 반사층(130)을 배치하는 이유는, 반도체 구조물(150)의 하부면으로 향하는 광을 반도체 구조물(150)의 상부 방향으로 반사시켜 광 성능을 향상시킬 수 있기 때문이다.
그리고, 반사층(130)과 제1 도전형 반도체층(154) 사이에 AlGaInP층을 포함하는 계면층(140)을 배치하는 이유는, 반사층(130)과 제1 도전형 반도체층(154) 사이의 결합력이 약하여 마이크로 발광 소자의 전사 과정 등에서 반사층(130)이 박리되는 현상을 방지하기 위함이다.
AlGaInP층을 포함하는 계면층(140)은, 제1 도전형 반도체층(154)이 AlInP층 및 AlGaAs층 중 적어도 어느 하나일 경우, 반사층(130)과 제1 도전형 반도체층(154)과의 결합력을 향상시켜 마이크로 발광 소자의 전사 과정 등에서도 반사층(130)의 박리 현상을 차단할 수 있다.
또한, AlGaInP층의 두께를 약 150nm ~ 약 300nm로 형성하는 이유는, AlGaInP층의 두께가 약 150nm 이하일 경우, 반사층(130)과의 결합력이 저하될 수 있어 마이크로 발광 소자의 전사 과정 등에서 반사층(130)과 함께 박리될 수 있고, AlGaInP층의 두께가 약 300nm 이상일 경우, 광을 투과시키지 않고 일부 광을 흡수하여 광 성능을 저하시킬 수 있기 때문이다.
도 3은 도 1의 계면층의 다른 실시 예를 설명하기 위한 구조 단면도이다.
도 3에 도시된 바와 같이, 실시 예의 계면층(140)은, 반사층(130)과 제1 도전형 반도체층(154) 사이에 배치되어 반사층(130)의 박리를 차단할 수 있다.
여기서, 계면층(140)은, 앞서 설명한 바와 같이, AlGaInP층을 포함할 수 있지만, 도 3과 같이, AlGaInP층(142) 및 AlGaAs층(144)이 적층된 계면층(140)이 배치될 수도 있다.
여기서, AlGaInP층(142)은, 반사층(130)에 인접하여 배치되며, AlGaAs층(144)은, 제2 도전형 반도체층(154)에 인접하여 배치될 수 있다.
이때, AlGaInP층(142)의 두께 t1는, AlGaAs층(144)의 두께 t2보다 더 얇을 수 있다.
일 예로, AlGaInP층(142)의 두께 t1는, 약 150nm ~ 약 300nm일 수 있고, AlGaAs층(144)의 두께 t2는, 약 2500nm ~ 약 3500nm일 수 있다.
AlGaInP층(142)의 두께 t1를 약 150nm ~ 약 300nm로 형성하는 이유는, AlGaInP층(142)의 두께 t1가 약 150nm 이하일 경우, 반사층(130)과의 결합력이 저하될 수 있어 마이크로 발광 소자의 전사 과정 등에서 반사층(130)과 함께 박리될 수 있고, AlGaInP층(142)의 두께 t1가 약 300nm 이상일 경우, 광을 투과시키지 않고 일부 광을 흡수하여 광 성능을 저하시킬 수 있기 때문이다.
도 4는 실시 예에 따른 마이크로 발광 소자의 광 성능 개선을 설명하기 위한 그래프이다.
실시 예는, 수평 구조의 반도체 구조물 하부에 반사층을 배치함으로써, 광 반사도를 높여 광 효율 및 광 성능을 개선시킬 수 있다.
도 4에 도시된 바와 같이, 반사층이 없이 사파이어 기판이 존재할 경우, 마이크로 발광 소자의 반사도에 비해, 금속 반사층이 존재할 경우, 마이크로 발광 소자의 반사도가 크게 증가하는 것을 알 수 있다.
실시 예와 같이, 수평 구조의 반도체 구조물 하부에 반사층을 배치할 경우, 반사층이 없는 기존 구조에 비해 약 30% 이상의 광 개선 효과가 나타남을 알 수 있다.
도 5는 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 5에 도시된 바와 같이, 다른 실시 예는, 제1 도전형 반도체층(154), 제2 도전형 반도체층(152) 및 제1 도전형 반도체층(154)과 제2 도전형 반도체층(152) 사이에 배치되는 활성층(156)을 포함하는 반도체 구조물(150), 제1 도전형 반도체층(154)에 연결되는 제1 전극(164), 제2 도전형 반도체층(152)에 연결되는 제2 전극(162), 반도체 구조물(150) 하부에 배치되는 반사층(130)을 포함할 수 있다.
여기서, 반도체 구조물은, 제1, 제2 전극(164, 162)의 상면이 동일한 방향으로 향하도록 배치되는 수평 구조일 수 있다.
도 5의 실시 예는, 반사층(130)과 제1 도전형 반도체층(154) 사이에 AlGaInP층을 포함하는 계면층이 배치되지 않는 구조이다.
그 이유는, 마이크로 발광 소자의 전체 두께를 최소화할 수 있어 다양한 제품에 적용 가능하고, 계면층이 존재하는 구조에 비해 광 반사율이 더 향상되어 광 성능이 더 향상될 수 있기 때문이다.
경우에 따라, 반사층(130)과 반도체 구조물(150) 사이에는, 투명 접합층이 배치될 수 있다.
여기서, 투명 접합층은, 반도체 구조물(150)을 향하는 반사층(130)의 상부면에 접촉될 수 있다.
투명 접합층을 배치하는 이유는, 마이크로 발광 소자의 전사 과정에서 반사층(130)이 박리되는 것을 차단할 수 있고, 광을 투과할 수 있는 투명 재질로 형성하여 반사층(130)에서 반사된 광을 손실 없이 투과 및 확산시켜 광 성능을 향상시킬 수 있기 때문이다.
경우에 따라, 반사층(130)의 하부에는, 접합층이 배치될 수 있다.
여기서, 접합층은, 외측을 향하는 반사층(130)의 하부면에 접촉될 수 있다.
이 경우, 접합층은, 희생층 역할을 수행할 수 있다.
그리고, 반사층(130)은, 금속일 수 있다.
여기서, 반사층(130)은, Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조일 수 있다.
경우에 따라, 반사층(130)은, Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조일 수도 있다.
이때, 반사층(130)의 두께는, 약 100nm ~ 약 200nm일 수 있다.
반사층(130)의 두께를 약 100nm ~ 약 200nm로 형성하는 이유는, 반사층(130)의 두께가 약 100nm 이하일 경우, 광의 일부가 투과되어 손실될 수 있어 광 성능이 저하될 수 있을 뿐만 아니라, 마이크로 발광 소자의 전사 과정에서 일부가 박리될 수 있으며, 반사층(130)의 두께가 약 200nm 이상일 경우, 마이크로 발광 소자의 전체 두께가 두꺼워져 제품 적용에 제한이 있을 수 있기 때문이다.
그리고, 마이크로 발광 소자의 다른 구성 요소는, 이미 앞서 설명되었으므로, 상세한 설명을 생략하기로 한다.
도 6은 또 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이고, 도 7은 도 6의 반사층을 상세히 보여주는 구조 단면도이다.
도 6에 도시된 바와 같이, 또 다른 실시 예는, 제1 도전형 반도체층(154), 제2 도전형 반도체층(152) 및 제1 도전형 반도체층(154)과 제2 도전형 반도체층(152) 사이에 배치되는 활성층(156)을 포함하는 반도체 구조물(150), 제1 도전형 반도체층(154)에 연결되는 제1 전극(164), 제2 도전형 반도체층(152)에 연결되는 제2 전극(162), 반도체 구조물(150) 하부에 배치되는 반사층(170)을 포함할 수 있다.
여기서, 반도체 구조물은, 제1, 제2 전극(164, 162)의 상면이 동일한 방향으로 향하도록 배치되는 수평 구조일 수 있다.
도 6의 실시 예는, 금속층의 반사층 대신에 반사층(170)이 옥사이드 DBR(Distributed Bragg Reflector)일 수 있다.
여기서, 옥사이드 DBR은, 적어도 하나의 SiO2/TiO2 페어층을 포함할 수 있다.
이때, SiO2/TiO2 페어층은, SiO2의 두께가 TiO2의 두께보다 더 두꺼울 수 있다.
SiO2의 두께는, 약 70nm ~ 약 600nm일 수 있고, TiO2의 두께는, 약 40nm ~ 약 80nm일 수 있다.
여기서, SiO2의 두께와 TiO2의 두께는, 반도체 구조물에 인접할수록 얇아질 수 있다.
도 7에 도시된 바와 같이, 옥사이드 DBR은, SiO2 층(172)과 TiO2 층(174)이 교대로 적층된 다층 구조일 수 있다.
여기서, SiO2 층(172)의 두께 t11은, TiO2 층(174)의 두께 t12보다 더 두꺼울 수 있다.
이처럼, 반사층(170)을 옥사이드 DBR(Distributed Bragg Reflector)로 형성하는 이유는, 반사층을 금속층으로 형성할 경우, 마이크로 발광 소자의 전사 과정에서 박리현상이 발생할 수 있지만, 옥사이드 DBR의 반사층의 경우, 박리 현상이 제거되므로 반사층과 반도체 구조물 사이에 추가적인 계면층을 형성하지 않으므로 구조가 단순화될 수 있기 때문이다.
경우에 따라, 반사층(170)과 반도체 구조물(150) 사이에는, 투명 접합층이 배치될 수 있다.
여기서, 투명 접합층은, 반도체 구조물(150)을 향하는 반사층(170)의 상부면에 접촉될 수 있다.
투명 접합층을 배치하는 이유는, 마이크로 발광 소자의 전사 과정에서 반사층(170)이 박리되는 것을 차단할 수 있고, 광을 투과할 수 있는 투명 재질로 형성하여 반사층(170)에서 반사된 광을 손실 없이 투과 및 확산시켜 광 성능을 향상시킬 수 있기 때문이다.
경우에 따라, 반사층(170)의 하부에는, 접합층이 배치될 수 있다.
여기서, 접합층은, 외측을 향하는 반사층(170)의 하부면에 접촉될 수 있다.
이 경우, 접합층은, 희생층 역할을 수행할 수 있다.
그리고, 마이크로 발광 소자의 다른 구성 요소는, 이미 앞서 설명되었으므로, 상세한 설명을 생략하기로 한다.
도 8은 또 다른 실시 예에 따른 마이크로 발광 소자를 설명하기 위한 구조 단면도이다.
도 8에 도시된 바와 같이, 또 다른 실시 예는, 제1 도전형 반도체층(154), 제2 도전형 반도체층(152) 및 제1 도전형 반도체층(154)과 제2 도전형 반도체층(152) 사이에 배치되는 활성층(156)을 포함하는 반도체 구조물(150), 제1 도전형 반도체층(154)에 연결되는 제1 전극(164), 제2 도전형 반도체층(152)에 연결되는 제2 전극(162), 반도체 구조물(150) 하부에 배치되는 제1, 제2 반사층(130, 170)을 포함할 수 있다.
여기서, 반도체 구조물은, 제1, 제2 전극(164, 162)의 상면이 동일한 방향으로 향하도록 배치되는 수평 구조일 수 있다.
도 8의 실시 예는, 금속층을 포함하는 제1 반사층(130)과 옥사이드 DBR층을 포함하는 제2 반사층(170)을 포함할 수 있다.
여기서, 제1 반사층(130)인 금속층은, Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조이거나 또는 Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조일 수 있다.
여기서, 금속층의 두께는, 약 100nm ~ 약 200nm일 수 있다.
그리고, 제2 반사층(170)인 옥사이드 DBR층은, 적어도 하나의 SiO2/TiO2 페어층을 포함할 수 있다.
여기서, SiO2/TiO2 페어층은, SiO2의 두께가 TiO2의 두께보다 더 두꺼울 수 있다.
SiO2의 두께는, 약 70nm ~ 약 600nm일 수 있고, TiO2의 두께는, 약 40nm ~ 약 80nm일 수 있다.
이때, SiO2의 두께와 TiO2의 두께는, 반도체 구조물에 인접할수록 얇아질 수 있다.
경우에 따라, 제1 반사층(130)과 제2 반사층(170) 사이에는, 투명 접합층이 배치될 수 있다.
여기서, 투명 접합층은, 제2 반사층(170)을 향하는 제1 반사층(130)의 상부면에 접촉될 수 있다.
투명 접합층을 배치하는 이유는, 마이크로 발광 소자의 전사 과정에서 제1 반사층(130)이 박리되는 것을 차단할 수 있고, 광을 투과할 수 있는 투명 재질로 형성하여 제1 반사층(130)에서 반사된 광을 손실 없이 투과 및 확산시켜 광 성능을 향상시킬 수 있기 때문이다.
경우에 따라, 제1 반사층(130)의 하부에는, 접합층이 배치될 수 있다.
여기서, 접합층은, 외측을 향하는 제1 반사층(130)의 하부면에 접촉될 수 있다.
이 경우, 접합층은, 희생층 역할을 수행할 수 있다.
이처럼, 실시 예는, 금속층과 옥사이드 DBR층 중 적어도 어느 하나로 이루어진 반사층을 수평 구조의 반도체 구조물 하부에 배치함으로써, 광 성능을 극대화시킬 수 있다.
도 9a 및 도 9b는 도너 기판으로 웨이퍼의 마이크로 발광 소자가 전사되는 과정을 설명하기 위한 도면이다.
도 9a 및 도 9b에 도시된 바와 같이, 복수 개의 마이크로 발광 소자(10)는, 하나의 웨이퍼(1) 상에 배치될 수 있다.
그리고, 웨이퍼(1) 상의 복수 개의 마이크로 발광 소자(10)는, 복수 개의 도너 기판(210)으로 1차 전사될 수 있다.
도 9a에서, 제1 폭(P1) 사이에 복수 개의 마이크로 발광 소자(10)가 배치될 수 있고, 제2 폭(P2) 사이에 복수 개의 마이크로 발광 소자(10)가 배치될 수 있다.
제1 폭(P1)은 복수 개의 반도체 소자가 배치된 일 방향으로의 길이일 수 있으며, 제2 폭(P2)은 상기 일 방향과 수직한 방향으로 길이일 수 있다.
여기서, 제1 폭(P1)은 웨이퍼(1) 상에서 세로 방향 길이이고, 제2 폭(P2)은 웨이퍼(1) 상에서 가로 방향 길이일 수 있는데, 제1 폭(P1)과 제2 폭(P2)은, 서로 동일한 길이일 수 있다.
그리고, 도 9b에서, 웨이퍼(1)의 소정의 영역(K)에 배치된 마이크로 발광 소자(10)는, 도너 기판(210)으로 전사될 수 있다.
여기서, 도너 기판(210)과 도너 기판(210) 상에 배치된 복수 개의 마이크로 발광 소자(10)를 포함하여 반도체 모듈이라 할 수 있다.
그리고, 웨이퍼(1)와 도너 기판(210)의 크기에 따라 하나의 웨이퍼(1)로부터 생성되는 도너 기판(210)의 수는 상이할 수 있다.
또한, 도너 기판(210)은 앞서 일 방향으로 길이인 제3 폭(P3)과 다른 방향으로 길이인 제4 폭(P4)을 가질 수 있는데, 제3 폭(P3)과 제4 폭(P4)은, 동일한 길이일 수 있다.
그리고, 적색 광을 생성하는 마이크로 발광 소자(10)를 포함하는 웨이퍼, 녹색 광을 생성하는 마이크로 발광 소자(10)를 포함하는 웨이퍼, 청색 광을 생성하는 마이크로 발광 소자(10)를 포함하는 웨이퍼는, 적색 광, 녹색 광, 청색 광을 생성하는 마이크로 발광 소자(10)를 각각 도너 기판(210)으로 전사할 수 있다.
이에 따라, 도너 기판(210) 상에 적색 광을 생성하는 마이크로 발광 소자(10), 녹색 광을 생성하는 마이크로 발광 소자(10), 청색 광을 생성하는 마이크로 발광 소자(10)가 순서대로 반복적으로 전사될 수 있다.
다만, 이러한 순서에 한정되는 것은 아니며, 하나의 웨이퍼 상에 적색광, 청색 광 및 녹색 광을 생성하는 마이크로 발광 소자(10)가 모두 배치될 수도 있다.
구체적으로, 도너 기판(210) 상에 배치된 복수 개의 마이크로 발광 소자(10)는, 적색(R, 레드), 녹색(G, 그린) 및 청색(B, 블루) 광을 제공할 수 있다.
또한, 도 9a 및 도 9b에서, 마이크로 발광 소자(10)는, 단일 칩 형태처럼 보이나, 이에 한정되는 것은 아니며 적색, 녹색 및 청색 발광 소자가 하나의 마이크로 발광 소자(10)를 이룰 수도 있다.
또한, 마이크로 발광 소자(10)는, 단일 칩 형태이면서 적색, 녹색 및 청색을 모두 제공하도록 설계될 수도 있다.
도 10a 내지 10c는 마이크로 발광 소자가 웨이퍼에서 도너 기판으로 전사되는 과정을 설명하기 위한 도면이다.
도 10a 내지 10c에 도시된 바와 같이, 웨이퍼 상에 배치된 기판과 복수 개의 마이크로 발광 소자는, 도너 기판으로 1차 전사될 수 있다.
먼저, 도 10a를 참조하면, 복수 개의 마이크로 발광 소자(10-1 내지 10-4)가 기판(110) 상에 배치될 수 있다.
이어, 도 10b를 참조하면, 복수 개의 마이크로 발광 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 발광 소자를 도너 기판(210)을 이용하여 기판(110)으로부터 분리할 수 있다.
예컨대, 도너 기판(210)은, 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다.
예시적으로, 반송틀(212)은, 요철구조로서, 마이크로 발광 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있지만, 이러한 형상에 한정되는 것은 아니다.
그리고, 도 10c를 참조하면, 레이저 조사 이후에 도너 기판(210)을 상부로 이동하면, 제1 마이크로 발광 소자(10-1)와 제3 마이크로 발광 소자(10-3)는, 도너 기판(210)로부터 분리될 수 있고, 제2 접합층(310)과 제1 마이크로 발광 소자(10-1) 및 제3 마이크로 발광 소자(10-3) 사이의 결합이 이루어질 수 있다.
일 예로, 기판(110)으로부터 마이크로 발광 소자를 분리하는 방법은, 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off: LLO)이 적용될 수 있다.
도 11은 도너 기판 상의 마이크로 발광 소자가 표시 장치의 패널 기판로 전사되는 개념도이다.
도 11에 도시된 바와 같이, 도너 기판(210) 상에 웨이퍼(1)로부터 1차 전사된 복수 개의 마이크로 발광 소자(10)가 배치될 수 있다.
그리고, 도너 기판(210) 상에 배치된 복수 개의 마이크로 발광 소자(10)는, 패널 기판(300) 상으로 2차 전사될 수 있다.
여기서, 패널 기판(300)에 형성된 각 영역은, 하나의 도너 기판으로부터 2차 전사되어 마이크로 발광 소자가 전사된 영역이다.
일 예로, 패널 기판(300)은, 약 12개의 영역(S1 내지 S12)을 포함할 수 있고, 제1 영역(S1) 내지 제12 영역(S12)은, 제1 라인(L1) 내지 제5 라인(L5)에 의해 구획될 수 있다.
그리고, 제1 라인(L1) 내지 제3 라인(L3)은, 패널 기판(300)의 제1 면(E1)을 4등분할 수 있으며, 제4 라인(L4) 내지 제5 라인(L5)은, 패널 기판(300)의 제2 면(E2)을 3등분할 수 있다.
또한, 제1 영역(S1) 내지 제12 영역(S12)은, 각각 얼라인 마크를 포함할 수 있고, 복수 개의 도너 기판(210)은, 각각 제1 영역(S1) 내지 제12 영역(S12)에 포함된 얼라인 마크를 따라 제1 영역(S1) 내지 제12 영역(S12)에 배치될 수 있다.
이어, 패널 기판(300) 상에 배치된 복수 개의 마이크로 발광 소자(10)는, 소정의 이격 거리(dw2)를 가질 수 있다.
앞서 얼라인 마크를 따라 도너 기판(210)의 마이크로 발광 소자(10)가 패널 기판(300)으로 전사되므로, 도너 기판(210) 상에 배치된 복수 개의 마이크로 발광 소자(10)도 패널 기판(300) 상에 배치된 복수 개의 마이크로 발광 소자(10)는, 소정의 이격 거리(dw2)와 동일한 이격 거리(dw1)를 가질 수 있다.
그리고, 패널 기판(300) 상의 인접한 마이크로 발광 소자(10) 간 이격 거리(dw2)와 도너 기판(210) 상의 인접한 마이크로 발광 소자자(10) 간 이격 거리(dw1)는, 웨이퍼(1) 상에 배치된 인접한 복수 개의 마이크로 발광 소자 사이의 이격 거리보다 클 수 있다.
도 12a 및 도 12b는 표시 장치의 패널 기판으로 마이크로 발광 소자가 전사되는 과정을 설명하기 위한 도면이다.
도 12a에 도시된 바와 같이, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 마이크로 발광 소자(10-1)와 제3 마이크로 발광 소자(10-3)는, 제2 접합층(310) 상에 배치될 수 있어, 제2 접합층(310)과 접합할 수 있다.
이러한 방식을 통해, 이격된 간격을 갖는 마이크로 발광 소자(10-1, 10-3)를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다.
그리고, 반송 기구(210) 상부로 레이저가 조사되어, 제1 접합층(211)과 선택된 마이크로 발광 소자가 물리적으로 분리될 수 있다.
이어, 도 12b에 도시된 바와 같이, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 마이크로 발광 소자(10-1)와 제3 마이크로 발광 소자(10-3)는, 반송 기구(210)로부터 분리될 수 있고, 제2 접합층(310)과 제1 마이크로 발광 소자(10-1) 및 제3 마이크로 발광 소자(10-3) 사이의 결합이 이루어질 수 있다.
이로써, 도너 기판 상의 복수 개의 마이크로 발광 소자는, 패널 기판으로 2차 전사될 수 있다.
도 13은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.
도 13에 도시된 바와 같이, 실시 예에 따른 마이크로 발광 소자를 포함하는 디스플레이 장치는, 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 마이크로 발광 소자(10)를 포함할 수 있다.
그리고, 구동 박막 트랜지스터(T2)는, 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
여기서, 구동 박막 트랜지스터는, 구동 소자로서, 마이크로 발광 소자(10)와 전기적으로 연결되어 마이크로 발광 소자를 구동할 수 있다.
이어, 마이크로 발광 소자(10)는, 그루브(450)에 배치될 수 있는데, 마이크로 발광 소자의 제1 및 제2 전극은, 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다.
또한, 마이크로 발광 소자(10)의 제 2 전극(152)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있고, 마이크로 발광 소자(10)의 제1 전극(151)은, 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.
이와 같이, 실시 예에 따른 마이크로 발광 소자는, 디스플레이 장치에 적용될 수 있으며, SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다.
여기서, 디스플레이 장치는, 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있다.
또한, 실시 예에 따른 마이크로 발광 소자는, 백라이트 유닛에 적용되어, 디스플레이 장치, 램프, 헤드 램프, 또는 가로등 등을 포함하는 조명 장치, 지시 장치에 더 적용될 수도 있다.
또한, 실시 예에 따른 마이크로 발광 소자는, 이동 단말의 카메라 플래시에도 적용될 수 있다.
이와 같이, 실시 예에 따른 마이크로 발광 소자는, 수평 구조의 반도체 구조물 하부에 광을 상부로 반사시키는 반사층을 배치함으로써, 광 효율을 향상시킬 수 있고, 반사층과 반도체 구조물 사이에 AlGaInP층을 배치함으로써, 반사층의 박리 현상을 제거할 수 있으며, 금속층과 옥사이드 DBR층 중 적어도 어느 하나로 이루어진 반사층을 수평 구조의 반도체 구조물 하부에 배치함으로써, 광 성능을 극대화시킬 수 있다.
따라서, 실시 예에 따른 마이크로 발광 소자는, 전사 과정을 포함하는 제조 과정에서도 수율이 향상되고, 광 효율 및 광 성능이 향상되므로, 다양한 제품에 적용될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판
120: 희생층
130: 반사층
140: 계면층
150: 반도체 구조물
120: 희생층
130: 반사층
140: 계면층
150: 반도체 구조물
Claims (10)
- 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
상기 제1 도전형 반도체층에 연결되는 제1 전극;
상기 제2 도전형 반도체층에 연결되는 제2 전극; 그리고,
상기 반도체 구조물 하부에 배치되는 반사층을 포함하고,
상기 반사층과 상기 제1 도전형 반도체층 사이에는,
AlGaInP층을 포함하는 계면층이 배치되며,
상기 AlGaInP층의 두께는,
150nm ~ 300nm인 마이크로 발광 소자. - 제1 항에 있어서, 상기 반사층과 상기 제1 도전형 반도체층 사이에는,
AlGaInP층 및 AlGaAs층이 적층된 계면층이 배치되고,
상기 AlGaInP층은,
상기 반사층에 인접하여 배치되며,
상기 AlGaAs층은,
상기 제1 도전형 반도체층에 인접하여 배치되는 마이크로 발광 소자. - 제2 항에 있어서, 상기 AlGaInP층의 두께는,
150nm ~ 300nm이고,
상기 AlGaAs층의 두께는,
2500nm ~ 3500nm인 마이크로 발광 소자. - 제1 항에 있어서, 상기 반사층은,
Cr, Ti, Au, Ag, ITO(Indium Tin Oxide)로부터 선택된 단일층 구조이거나 또는 Ti/Au/Ti, ITO/Ag, Ti/Au, Cr/Au, Ti/Au로부터 선택된 다층 구조인 마이크로 발광 소자. - 제4 항에 있어서, 상기 반사층의 두께는,
100nm ~ 200nm인 마이크로 발광 소자. - 제1 항에 있어서, 상기 반사층은,
옥사이드 DBR(Distributed Bragg Reflector)인 마이크로 발광 소자. - 제6 항에 있어서, 상기 옥사이드 DBR은,
적어도 하나의 SiO2/TiO2 페어층을 포함하는 마이크로 발광 소자. - 제7 항에 있어서, 상기 SiO2의 두께는,
70nm ~ 600nm이고,
상기 TiO2의 두께는,
40nm ~ 80nm인 마이크로 발광 소자. - 제1 항에 있어서, 상기 반사층은,
금속층과 옥사이드 DBR층을 포함하는 마이크로 발광 소자. - 제1 항에 있어서, 상기 반사층과 반도체 구조물 사이에는,
투명 접합층이 배치되는 마이크로 발광 소자.
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- 2018-11-16 KR KR1020180141879A patent/KR102643042B1/ko active IP Right Grant
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Also Published As
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| KR102643042B1 (ko) | 2024-03-05 |
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