KR20200045362A - 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

메모리 컨트롤러는 호스트로부터의 리퀘스트에 기초하여, 복수의 플레인들을 포함하는 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 리퀘스트 저장부 및 리퀘스트 제어부를 포함한다. 상기 리퀘스트 저장부는 상기 호스트로부터 수신되는 복수의 리드 리퀘스트들을 저장한다. 상기 리퀘스트 제어부는 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여, 멀티 플레인 리드를 위한 페어링 동작보다 맵 캐시 히트된 리드 리퀘스트의 처리 동작을 우선적으로 수행하도록 상기 리퀘스트 저장부를 제어한다.

Description

메모리 컨트롤러 및 이를 포함하는 메모리 시스템{Memory controller and memory system having the same}
본 발명은 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 멀티 플레인(multi plane) 동작을 수행할 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들 및 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
메모리 장치는 채널(channel)을 통해 메모리 컨트롤러와 통신할 수 있다. 예를 들면, 메모리 장치에 포함된 주변 회로들 중 데이터 출력 버퍼는 메모리 장치에서 리드된 데이터를 채널을 통해 출력할 수 있다.
본 발명의 실시 예는 리드 동작의 속도를 향상시킬 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 호스트로부터의 리퀘스트에 기초하여, 복수의 플레인들을 포함하는 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 리퀘스트 저장부 및 리퀘스트 제어부를 포함한다. 상기 리퀘스트 저장부는 상기 호스트로부터 수신되는 복수의 리드 리퀘스트들을 저장한다. 상기 리퀘스트 제어부는 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여, 멀티 플레인 리드를 위한 페어링 동작보다 맵 캐시 히트된 리드 리퀘스트의 처리 동작을 우선적으로 수행하도록 상기 리퀘스트 저장부를 제어한다.
일 실시 예에서, 상기 리퀘스트 제어부는, 상기 리퀘스트 저장부에 저장된 최우선 순위의 리드 리퀘스트가 페어링된 리드 리퀘스트인 경우, 상기 최우선 순위의 리드 리퀘스트를 처리하도록 상기 리퀘스트 저장부를 제어할 수 있다.
일 실시 예에서, 상기 리퀘스트 제어부는, 상기 리퀘스트 저장부에 저장된 최우선 순위의 리드 리퀘스트가 페어링 되지 않은 리드 리퀘스트인 경우, 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여 리드 리퀘스트의 처리 동작을 수행하도록 상기 리드 리퀘스트 저장부를 제어할 수 있다.
일 실시 예에서, 상기 리퀘스트 제어부는, 상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하는 경우, 상기 맵 캐시 히트된 리드 리퀘스트를 최우선 순위로 지정할 수 있다.
일 실시 예에서, 상기 리퀘스트 제어부는, 상기 맵 캐시 히트된 리드 리퀘스트가 처리되는 동안, 맵 캐시가 히트되지 않은 리드 리퀘스트들의 페어링 동작을 수행할 수 있다.
일 실시 예에서, 상기 리퀘스트 제어부는, 상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하지 않는 경우, 현재 최우선 순위의 리드 리퀘스트에 대한 페어링 동작을 수행할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 맵 캐시 버퍼를 더 포함할 수 있다. 상기 맵 캐시 버퍼는 상기 메모리 장치에 저장된 맵 데이터의 적어도 일부를 캐싱할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 커맨드 생성부를 더 포함할 수 있다. 상기 커맨드 생성부는 상기 리드 리퀘스트 저장부로부터 수신되는 최우선 순위의 리드 리퀘스트에 기초하여 리드 커맨드를 생성할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 호스트로부터의 리드 리퀘스트에 기초하여 데이터의 리드 동작을 수행한다. 상기 메모리 시스템은 복수의 플레인들을 포함하는 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 호스트로부터 수신되는 복수의 리드 리퀘스트들 중 서로 다른 플레인들에 대한 리드 리퀘스트를 페어링하여 멀티 플레인 리드 동작을 수행하도록 상기 메모리 장치를 제어한다. 상기 메모리 컨트롤러는, 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여, 상기 멀티 플레인 리드를 위한 페어링 동작에 우선하여 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작을 수행하도록 상기 메모리 장치를 제어한다.
일 실시 예에서, 상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하는 경우, 상기 메모리 컨트롤러는 상기 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작을 우선적으로 수행하도록 상기 메모리 장치를 제어할 수 있다.
일 실시 예에서, 상기 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작이 수행되는 동안, 상기 메모리 컨트롤러는 처리되지 않은 리드 리퀘스트들의 페어링 동작을 수행할 수 있다.
일 실시 예에서, 상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하지 않는 경우, 상기 메모리 컨트롤러는 수신한 복수의 리드 리퀘스트들 중 최우선 리드 리퀘스트의 페어링 동작을 수행할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하여, 복수의 플레인을 포함하는 메모리 장치의 리드 동작을 제어한다. 상기 동작 방법은 호스트로부터 복수의 리드 리퀘스트들을 수신하는 단계, 상기 리드 리퀘스트들 중 맵 캐시 히트되는 리드 리퀘스트가 존재하는지 여부를 판단하는 단계 및 상기 판단 결과에 기초하여 상기 복수의 리드 리퀘스트를 처리하는 단계를 포함한다.
일 실시 예에서, 상기 판단 결과 맵 캐시 히트되는 리드 리퀘스트가 존재하는 경우, 상기 복수의 리드 리퀘스트들을 처리하는 단계는, 상기 맵 캐시가 히트되는 리드 리퀘스트를 최우선 순위로 지정하는 단계 및 상기 최우선 순위의 리드 리퀘스트에 대응하는 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 복수의 리드 리퀘스트들을 처리하는 단계는 상기 메모리 장치가 상기 최우선 순위의 리드 리퀘스트에 대응하는 리드 동작을 수행하는 동안, 처리되지 않은 리드 리퀘스트들 중 서로 다른 플레인들에 대한 리드 리퀘스트들을 페어링하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 판단 결과 맵 캐시 히트되는 리드 리퀘스트가 존재하지 않는 경우, 상기 복수의 리드 리퀘스트들을 처리하는 단계는, 상기 복수의 리드 리퀘스트들 중 최우선 순위의 리드 리퀘스트에 대한 페어링 동작을 수행하는 단계 및 페어링 된 상기 최우선 순위의 리드 리퀘스트에 대응하는 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계를 포함할 수 있다.
본 발명의 실시 예에 의하면, 리드 동작의 속도를 향상시킬 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 제공할 수 있다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 멀티 플레인 구조를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 도 3의 메모리 블록이 3차원으로 구성된 실시 예를 설명하기 위한 도면이다.
도 6은 도 3의 메모리 블록이 3차원으로 구성된 다른 실시 예를 설명하기 위한 도면이다.
도 7은 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 8은 도 7의 리퀘스트 관리자를 보다 구체적으로 나타내는 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 단계(S190)를 보다 상세히 나타내는 순서도이다.
도 11은 호스트로부터 메모리 컨트롤러로 입력되는 리드 리퀘스트들을 예시적으로 나타낸 도면이다.
도 12a 내지 도 12e는 본 발명의 일 실시 예에 따라, 맵 캐시가 히트되는 리드 리퀘스트를 우선 처리하는 과정을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 14는 도 7에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 임시로 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 리드 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드 및 어드레스를 입력받고, 리드된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 이를 위해, 메모리 장치(1100)는 데이터를 입출력하기 위한 입출력 회로를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 리퀘스트에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(1300)에 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 수신된 리퀘스트들에 따라 커맨드를 생성할 수 있다. 보다 구체적으로, 메모리 장치(1100)는 복수의 플레인들을 포함할 수 있으며, 메모리 컨트롤러(1200)는 호스트(2000)로부터의 리퀘스트에 기초하여, 복수의 플레인들을 포함하는 메모리 장치(1100)의 멀티 플레인 동작을 제어할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)로부터 수신되는 복수의 리드 리퀘스트들 중, 서로 다른 플레인들을 리드하기 위한 리드 리퀘스트들을 페어링하여 리드 커맨드를 생성하여 메모리 장치(1100)로 전달할 수 있다. 전달된 리드 커맨드가 페어링된 리드 리퀘스트에 기초하여 생성된 것이므로, 메모리 장치(1100)는 상기 리드 커맨드에 기초하여, 복수의 플레인에 대한 멀티 플레인 리드 동작을 수행할 수 있다.
복수의 리드 리퀘스트들의 "페어링(Pairing)"은, 멀티 플레인 리드 동작으로서 한번에 처리될 수 있는 복수의 리드 리퀘스트들을 하나로 묶는 동작을 의미할 수 있다. 이를 위해, 페어링 동작에 포함되는 복수의 리드 리퀘스트들은 서로 다른 플레인을 리드하기 위한 리드 리퀘스트들이어야 한다. 리드 리퀘스트들의 페어링 동작에 대해서는 도 12a 내지 도 12e를 참조하여 후술하기로 한다.
한편, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)에 의하면, 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여, 상기 멀티 플레인 리드를 위한 페어링 동작에 우선하여 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다.
버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리 또는 캐시 메모리로 사용될 수 있으며, 상술한 정보 외에도 메모리 시스템(1000) 내에서 사용되는 시스템 데이터를 저장할 수 있다. 실시 예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있고, 도 2에는 비휘발성 메모리 장치가 실시 예로써 도시되어 있으나, 본 실시 예는 비휘발성 메모리 장치로 제한되지는 않는다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 2의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(100)는 하나 이상의 플레인들(planes)을 포함할 수 있고, 플레인들 각각은 하나 이상의 메모리 블록들(memory blocks)을 포함할 수 있다. 메모리 블록들 각각은 다수의 메모리 셀들을 포함할 수 있다. 다수의 플레인들이 포함된 구조를 멀티 플레인 구조라고 할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조의 메모리 블록들이 주로 사용되고 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 제어 로직(300)에서 출력되는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 입출력 패드(input/output pad; DQ)를 통해 메모리 컨트롤러(도 1의 1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신받을 수 있고, 리드된 데이터를 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(1200)로부투 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 멀티 플레인 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 멀티 플레인 구조를 가지는 메모리 장치(1100)는 다수의 플레인들(P1~P4)을 포함할 수 있다.
예를 들면 제1 내지 제4 플레인들(P1~P4)이 하나의 메모리 장치(1100)에 포함될 수 있다. 도 3에는 예시적으로 네 개의 플레인들이 도시되었으나, 플레인들의 개수는 이에 제한되지 않는다.
제1 내지 제4 플레인들(P1~P4) 각각은 로우 디코더들(RD1~RD4) 및 페이지 버퍼 그룹들(PBG1~PBG4)이 연결될 수 있으며, 각각 독립적으로 동작할 수 있다. 예를 들면, 제1 플레인(P1)은 제1 로우 디코더(RD1) 및 제1 페이지 버퍼 그룹(PBG1)에 연결되어 동작할 수 있고, 제2 플레인(P2)은 제2 로우 디코더(RD2) 및 제2 페이지 버퍼 그룹(PBG2)에 연결되어 동작할 수 있고, 제3 플레인(P3)은 제3 로우 디코더(RD3) 및 제4 페이지 버퍼 그룹(PBG4)에 연결되어 동작할 수 있다. 제1 내지 제4 로우 디코더들(RD1~RD4)과 제1 내지 제4 페이지 버퍼들(PBG1~PBG4)은 모두 제어 로직(도 2의 300)에 의해 제어될 수 있으며, 제1 내지 제4 플레인들(P1~P4)은 동시에 동작할 수 있다.
리드 동작을 예를 들면, 제1 내지 제4 로우 디코더들(RD1~RD4)은 각각 수신된 로우 어드레스에 응답하여 제1 내지 제4 플레인들(P1~P4) 각각에서 선택된 메모리 블록에 리드 전압을 인가할 수 있다. 제1 내지 제4 페이지 버퍼 그룹들(PBG1~PBG4)은 제1 내지 제4 플레인들(P1~P4)에 연결된 비트 라인들의 전압 또는 전류를 센싱하여 리드된 데이터를 임시로 저장할 수 있다. 제1 내지 제4 플레인들(P1~P4)의 센싱 동작이 모두 완료되면, 제1 내지 제4 페이지 버퍼 그룹들(PBG1~PBG4)에 임시로 저장된 리드된 데이터는 입출력 회로(도 2의 250)를 통해 순차적으로 출력될 수 있다. 예를 들면, 제1 페이지 버퍼 그룹(PBG1)의 리드된 데이터가 첫 번째로 출력된 후, 제2 내지 제4 페이지 버퍼 그룹들(PBG2~PBG4)의 리드된 데이터가 순차적으로 출력될 수 있다. 이와 같은 멀티 플레인 리드 동작에 대해서는 도 13을 참조하여 후술하기로 한다.
복수의 플레인들은 각각 복수의 메모리 블록(Block)들을 포함할 수 있다. 각각의 메모리 블록에 대한 동작을 병렬적으로 처리하기 위해, 복수의 플레인들에 대한 동작을 동시에 처리하는 멀티 플레인 동작을 수행할 수 있다. 실시 예에서, 플레인은 프로그램, 리드 또는 이레이즈 동작을 수행시에 엑세스 되는 메모리 영역의 단위일 수 있다. 따라서, 메모리 장치(1100)가 복수의 플레인들을 포함하는 멀티 플레인는 구조에서는, 서로 다른 플레인에 위치한 블록들 또는 페이지들에 대해 동시에 이레이즈, 리드 또는 프로그램 동작을 수행할 수 있다.
본 발명의 실시 예에 따르면, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 복수의 플레인들에 대한 리드 동작을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 대한 멀티 플레인 리드 동작을 수행하도록 서로 다른 플레인에 대한 리드 커맨드들을 메모리 장치(1100)에 제공하여, 동시에 복수의 플레인들에 대한 리드 동작이 가능하도록 메모리 장치(1100)를 제어할 수 있다.
본 발명의 실시 예에서, 메모리 컨트롤러(1200) 인터리브 방식으로 멀티 플레인 리드 동작을 수행하도록 메모리 장치(1100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(1200)는 동일한 메모리 장치(1100) 내의 서로 다른 플레인에 대한 리드 리퀘스트들을 페어링(pairing)하고, 페어링 된 리드 리퀘스트들에 대응하는 리드 커맨드를 생성하여 메모리 장치(1100)로 전달할 수 있다. 메모리 장치(1100)는 수신한 리드 커맨드에 대응하여 인터리브 방식에 따라 복수의 플레인에 대한 리드 동작을 수행할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 도 3에 도시된 다수의 메모리 블록들(BLK1~BLK6)은 서로 동일하게 구성될 수 있으므로, 이 중에서 제1 메모리 블록(BLK1)을 예를 들어 설명하도록 한다.
제1 메모리 블록(BLK1)은 비트 라인들(BL1~BLI)과 소스 라인(source line; SL) 사이에 연결된 다수의 셀 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 셀 스트링들(ST)은 비트 라인들(BL1~BLI)에 각각 연결되고, 소스 라인(SL)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 제1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)의 개수는 도 4에 도시된 개수로 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 제1 비트 라인(BL1) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수도 있다.
서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다. 여기서, 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들(F1~Fn) 중 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1)의 그룹이 하나의 물리 페이지(physical page; PPG)가 될 수 있다. 프로그램 및 리드 동작들은 물리 페이지(PPG) 단위로 수행될 수 있다.
도 5는 도 3의 메모리 블록이 3차원으로 구성된 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 3차원 구조로 구현된 제1 메모리 블록(BLK1)은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 또는, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 6은 도 3의 메모리 블록이 3차원으로 구성된 다른 실시 예를 설명하기 위한 도면이다.
도 6을 참조하면, 3차원 구조로 구현된 제1 메모리 블록(BLK1)은 기판 상에 수직한 방향(Z 방향)의 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결되며 쌍을 이루는 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 구조를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제2 방향(Y)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
제1 메모리 블록(BLK1)은 도 4 내지 도 6에서 설명한 구조 외에도 다양한 구조로 구현될 수 있다.
도 7은 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(1200)는 내부 메모리(Internal Memory; 1210), 중앙 처리 장치(Central Processing Unit; CPU; 1220), 리퀘스트 관리자(RQ Manager; 1230), 호스트 인터페이스(Host Interface; 1240), 버퍼 메모리 인터페이스(Buffer Memory Interface; 1250) 및 메모리 인터페이스(Memory Interface; 1260)를 포함할 수 있다.
내부 메모리(1210)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. 예를 들면, 내부 메모리(1210)는 논리적, 물리적(logical, physical) 어드레스 맵 테이블들(address map tables)을 포함할 수 있다. 내부 메모리(1210)는 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), 캐시(cache) 및 강하게 결합된 메모리(tightly coupled memory; TCM) 중 적어도 하나 이상으로 구성될 수 있다.
중앙 처리 장치(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행할 수 있다. 또한, 중앙 처리 장치(1220)는 메모리 컨트롤러(1200) 내 다른 구성 요소인 내부 메모리(1210), 리퀘스트 관리자(1230), 호스트 인터페이스(1240), 버퍼 메모리 인터페이스(1250) 및 메모리 인터페이스(1260)의 동작을 제어할 수 있다.
리퀘스트 관리자(1230)는 호스트로터 수신된 리퀘스트들을 저장하고, 수신한 리퀘스트에 기초하여 커맨드를 생성할 수 있다. 생성된 커맨드는 메모리 인터페이스(1260)를 통해 메모리 장치(1100)로 전달될 수 있다.
호스트 인터페이스(1240)는 메모리 컨트롤러(1200)와 호스트(2000) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 호스트 인터페이스(1240)는 호스트(2000)로부터 리퀘스트, 어드레스 및 데이터 등을 수신할 수 있고, 메모리 장치(1100)로부터 리드된 데이터를 호스트(2000)로 출력할 수 있다. 호스트 인터페이스(1240)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI) 또는 NVMe(Non-Volatile Memory Express)와 같은 프로토콜을 사용하여 호스트(2000)와 통신할 수 있다. 호스트 인터페이스(1240)는 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
버퍼 메모리 인터페이스(1250)는 중앙 처리 장치(1220)와 버퍼 메모리(1300) 사이에서 데이터를 전송할 수 있다. 버퍼 메모리(1300)가 메모리 컨트롤러(1200) 내부에 포함되는 경우에는 버퍼 메모리 인터페이스(1250)는 생략될 수 있다.
메모리 인터페이스(1260)는 메모리 컨트롤러(1200)와 메모리 장치(1100) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 메모리 인터페이스(1260)는 채널(channel)을 통해 메모리 장치(1100)에 커맨드, 어드레스 및 데이터 등을 전송할 수 있고, 메모리 장치(1100)로부터 데이터 등을 수신할 수 있다.
도 8은 도 7의 리퀘스트 관리자를 보다 구체적으로 나타내는 블록도이다.
도 8을 참조하면, 리퀘스트 관리자(1230)는 맵 캐시 버퍼(Map Cache Buffer; 1231), 리퀘스트 큐(Request Queue; 1233), 리퀘스트 제어부(Request Controller; 1235) 및 커맨드 생성부(Command Generator; 1237)를 포함할 수 있다.
맵 캐시 버퍼(1231)는 호스트로부터의 요청에 대응하는 데이터의 논리 주소와 물리 주소를 맵핑하는 맵 데이터의 일부를 캐싱할 수 있다. 일반적으로, 메모리 장치(1100)의 용량이 증대됨에 따라 맵 데이터 또한 크기가 증가한다. 전체 맵 데이터는 메모리 장치(1100)의 메모리 셀 어레이(100) 중 일부 영역에 저장될 수 있다. 메모리 시스템의 동작 속도를 향상 시키기 위하여, 전체 맵 데이터 중 일부 맵 데이터를 맵 캐시 버퍼(1231)에 캐싱할 수 있다. 보다 구체적으로, 맵 캐시 버퍼(1231)는 전체 맵 데이터 중 일부 맵 데이터를 세그먼트(segment) 단위로 캐싱할 수 있다. 호스트로부터 수신한 리드 리퀘스트에 대응하는 맵 데이터가 맵 캐시 버퍼에 캐시되어 있는 경우, 해당 리드 리퀘스트가 맵 캐시 히트되었다고 한다. 맵 캐시가 히트되는 경우, 해당 리드 리퀘스트의 맵 데이터를 메모리 장치(1100)로부터 읽어 들일 필요 없이, 맵 캐시 버퍼에 저장된 맵 데이터를 이용하여 리드 커맨드를 생성할 수 있다.
도 8의 실시 예에서, 맵 캐시 버퍼(1231)가 리퀘스트 관리자(1230) 내부에 포함되는 것으로 도시되어 있다. 다른 실시 예에서, 맵 캐시 버퍼는 메모리 컨트롤러(1200)의 내부 메모리(1210)에 포함될 수 있다. 맵 캐시 버퍼는 도 1의 버퍼 메모리(1300)에 포함될 수도 있다.
리퀘스트 큐(1233)는 호스트로부터 수신된 리퀘스트들을 저장할 수 있다. 예시적으로, 리퀘스트 큐(1233)는 호스트로부터 수신된 리드 리퀘스트들(RE_RQs) 및 대응하는 논리 주소를 큐잉할 수 있다. 리퀘스트 큐(1233)는 리퀘스트 제어부(1235)로부터의 제어 신호(CTRL_Q)에 기초하여, 큐잉된 리퀘스트들 중 우선 순위가 가장 높은 최우선 리퀘스트(TP_RQ)를 커맨드 생성부(1237)로 전달할 수 있다. 도 8의 실시 예에서, 수신된 리퀘스트를 저장하기 위한 구성 요소로서 리퀘스트 큐(1233)가 도시되어 있으나, 다른 다양한 저장부가 호스트로부터의 리퀘스트를 저장하기 위해 사용될 수 있다.
리퀘스트 제어부(1235)는 리퀘스트 큐(1233)에 저장된 복수의 리드 리퀘스트들(RD_RQs)의 맵 캐시 히트 여부에 기초하여, 멀티 플레인 리드를 위한 페어링 동작보다 맵 캐시 히트된 리드 리퀘스트의 처리 동작을 우선적으로 수행하도록, 리퀘스트 큐(1233)를 제어할 수 있다. 보다 구체적으로, 리퀘스트 제어부(1235)는 리퀘스트 큐(1233)로부터 복수의 리드 리퀘스트들(RD_RQs)을 수신할 수 있다. 다른 실시 예에서, 리퀘스트 제어부(1235)는 리퀘스트 큐(1233)로부터 복수의 리드 리퀘스트들(RD_RQs)을 수신하는 대신에, 리드 리퀘스트들(RD_RQs)을 가리키는 디스크립터들을 수신할 수도 있다.
한편, 리퀘스트 제어부(1235)는 맵 캐시 버퍼(1231)에 캐시된 맵 캐시 데이터(MCD)를 수신한다. 리퀘스트 제어부(1235)는 맵 캐시 데이터(MCD)와 리드 리퀘스트들(RD_RQs)을 비교하여, 맵 캐시 히트된 리드 리퀘스트가 존재하는지 여부를 판단한다.
맵 캐시 히트된 리드 리퀘스트가 존재하는 경우, 리퀘스트 제어부(1235)는 상기 맵 캐시 히트된 리드 리퀘스트가 최우선 순위가 되도록 리퀘스트 큐(1233)를 제어할 수 있다. 이 경우, 리퀘스트 제어부(1235)는 제어 신호(CTRL_Q)를 통해 맵 캐시 히트된 리드 리퀘스트를 최우선 순위로 지정할 수 있다.
맵 캐시 히트된 리드 리퀘스트가 최우선 순위로 지정된 후에, 리퀘스트 큐(1233)는 최우선 순위의 리드 리퀘스트(TP_RQ)를 커맨드 생성부(1237)로 전달할 수 있다.
커맨드 생성부(1237)는 리퀘스트 큐(1233)로부터 수신한 최우선 순위의 리드 리퀘스트(TP_RQ)에 기초하여 리드 커맨드(RD_CMD)를 생성할 수 있다. 이 경우, 커맨드 생성부는 맵 캐시 버퍼(1231)로부터 수신되는 맵 캐시 데이터(MCD)에 기초하여 리드 커맨드(RD_CMD)를 생성할 수 있다. 생성된 리드 커맨드(RD_CMD)는 메모리 장치(1100)로 전달되고, 메모리 장치(1100)는 수신한 리드 커맨드(RD_CMD)에 기초하여 리드 동작을 수행한다.
한편, 리드 리퀘스트들(RD_RQs)의 맵 캐시 히트 여부를 판단하기에 앞서, 리퀘스트 제어부는 리퀘스트 큐(1233)에 큐잉된 최우선 순위의 리드 리퀘스트가 이미 페어링되었는지 여부를 먼저 판단할 수 있다. 만약 최우선 순위의 리드 리퀘스트가 이미 페어링된 경우라면, 리퀘스트 제어부(1235)는 이미 페어링 되어 있는 최우선 순위의 리드 리퀘스트(TP_RQ)를 커맨드 생성부(1237)로 전달하도록, 리퀘스트 큐(1233)를 제어할 수 있다. 이하에서는 도 9를 함께 참조하여, 도 8에 도시된 리퀘스트 관리자를 포함하는 메모리 컨트롤러의 동작을 설명하기로 한다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 동작 방법을 나타내는 순서도이다.
도 8 및 도 9를 함께 참조하면, 먼저 메모리 컨트롤러(1200)는 호스트(2000)로부터 리드 리퀘스트를 수신하여 리퀘스트 저장부에 저장한다(S110). 상기 리퀘스트 저장부는 도 8에 도시된 리퀘스트 큐(1233)를 포함할 수 있다. 이후, 리퀘스트 관리자(1230)는 리퀘스트 저장부에 저장된 최우선 순위의 리드 리퀘스트가 이미 페어링 된 리드 리퀘스트인지 여부를 판단한다(S130).
리퀘스트 큐(1233)에 큐잉된 최우선 순위의 리드 리퀘스트가 이미 페어링 된 리드 리퀘스트인 경우, 페어링된 리드 리퀘스트를 처리한다(S150). 단계(S150)에서, 리퀘스트 제어부(1235)는 해당 리드 리퀘스트를 바로 처리하도록 리퀘스트 큐(1233)를 제어할 수 있다. 리퀘스트 큐(1233)에 큐잉되어 있던 최우선 순위의 페어링된 리드 리퀘스트는 커맨드 생성부(1237)로 전달될 수 있다. 커맨드 생성부(1237)는 수신된 최우선 순위의 리드 리퀘스트(TP_RQ)에 기초하여 리드 커맨드(RD_CMD)를 생성하고, 이를 메모리 장치(1100)로 전달할 수 있다.
단계(S130)의 판단 결과 리퀘스트 저장부에 저장된 최우선 순위의 리드 리퀘스트가 페어링되지 않은 리드 리퀘스트인 경우, 리퀘스트 제어부(1235)가 리퀘스트 저장부된 리드 리퀘스트들 중 맵 캐시가 히트된 리드 리퀘스트를 검색한다(S170). 단계(S170)에서, 맵 캐시가 히트된 리드 리퀘스트를 검색하기 위해 맵 캐시 버퍼(1231)로부터 수신되는 맵 캐시 데이터(MCD)를 이용할 수 있다.
이후, 리퀘스트 제어부(1235)는 맵 캐시가 히트된 리드 리퀘스트를 우선 처리하고, 이와 병행하여 맵 캐시가 히트되지 않은 리드 리퀘스트를 페어링할 수 있다(S190).
통상적인 멀티 플레인 동작 방식에 의하면, 호스트로부터 수신된 리드 리퀘스트들을 수신된 순서에 따라 순차적으로 처리한다. 경우에 따라, 최우선 순위의 리드 리퀘스트의 페어링이 지연될 수 있다. 예를 들어, 제1 내지 제4 플레인을 포함하는 메모리 장치의 멀티 플레인 동작에 있어서, 페어링을 위해서는 제1 내지 제4 플레인 각각에 대한 리드 커맨드들이 적어도 1 개씩은 입력되어야 한다. 경우에 따라, 제1 내지 제4 플레인 중 어느 하나의 플레인에 대한 리드 리퀘스트가 입력되지 않는 경우, 페어링 동작이 수행될 수 없으므로 전체 리드 동작이 지연될 수 있다. 이는 메모리 시스템(1000)의 동작에 병목 현상을 일으킬 수 있으며, 전체 동작 속도가 낮아지는 원인이 될 수 있다. 또한, 제1 내지 제4 플레인 각각에 대한 리드 커맨드들이 적어도 1개씩 입력된 경우에 페어링 동작이 수행될 수 있으나, 페어링 동작은 그 자체로도 시간을 소모하며, 이로 인해 리드 지연이 발생할 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 맵 캐시가 히트되는 리드 리퀘스트를 우선 처리함으로써, 일부 플레인에 대한 리드 리퀘스트가 입력되지 않아 페어링이 지연되어 전체 리드 속도가 낮아지는 현상을 방지할 수 있다. 또한, 맵 캐시가 히트되는 리드 리퀘스트를 처리하는 동안 후속 리드 리퀘스트들에 대한 페어링 동작을 수행하게 함으로써, 페어링에 의해 리드 지연이 발생하는 현상을 감소시킬 수 있다.
단계(S190)의 보다 자세한 실시 예에 대해서는 도 10을 참조하여 후술하기로 한다.
도 10은 도 9의 단계(S190)를 보다 상세히 나타내는 순서도이다.
맵 캐시가 히트되는 리드 리퀘스트를 우선 처리하기 위해, 먼저 리퀘스트 제어부(1235)는 맵 캐시 히트된 리드 리퀘스트가 존재하는지 여부를 판단한다(S210). 맵 캐시 히트된 리드 리퀘스트가 존재하는 경우, 리퀘스트 제어부(1235)는 맵 캐시 히트된 리드 리퀘스트를 최우선 순위로 지정할 수 있다(S230). 이후 최우선 순위의 리드 리퀘스트(TP_RQ)가 처리된다(S250). 보다 구체적으로, 최우선 순위로 지정된 리드 리퀘스트(TP_RQ)가 커맨드 생성부(1237)로 전달되고, 커맨드 생성부(1237)는 대응하는 리드 커맨드(RD_CMD)를 생성하여 메모리 장치(1100)로 전달한다.
한편, 맵 캐시 히트된 리드 리퀘스트가 존재하는 경우, 맵 캐시 히트된 리드 리퀘스트가 처리되는 동안, 멀티 플레인 리드 동작이 가능한 후속 리드 리퀘스트들이 페어링될 수 있다(S250). 단계(S250)에서, 리퀘스트 제어부(1235)는 리퀘스트 큐(1233)에 큐잉되어 있는 후속 리드 리퀘스트들 중, 맵 캐시가 히트되지 않은 리드 리퀘스트들의 페어링 동작을 수행할 수 있다.
한편, 단계(S210)의 판단 결과 맵 캐시 히트된 리드 리퀘스트가 존재하지 않는 경우, 리퀘스트 제어부(1235)는 현재 최우선 순위의 리드 리퀘스트에 대한 페어링 동작을 수행할 수 있다(S270). 이후에 페어링된 최우선 순위의 리드 리퀘스트들이 처리된다(S290).
도 11은 호스트로부터 메모리 컨트롤러로 입력되는 리드 리퀘스트들을 예시적으로 나타낸 도면이다.
도 11을 참조하면, 메모리 컨트롤러로 입력되는 리드 리퀘스트들이 표로써 도시되어 있다. 도 11의 표에서, 가장 좌측 필드(No.)는 리드 리퀘스트의 입력 순서를 나타내고, 두번째 필드(RQ_id)는 리드 리퀘스트들을 구분하기 위한 리퀘스트 아이디를 나타낸다. 한편 세번째 필드(PLN_No.)는 각 리드 리퀘스트에 대응하는 리드 동작이 수행되는 플레인 번호를 나타내며, 마지막 필드(Hit/Miss)는 해당 리드 리퀘스트가 캡 캐시 히트되는지 여부를 나타낸다. 리드 리퀘스트가 맵 캐시 히트되는 경우의 마지막 필드(Hit/Miss) 값은 1이고, 리드 리퀘스트가 맵 캐시 히트되지 않는 경우의 마지막 필드(Hit/Miss) 값은 0이다.
도 11에서, 순차적으로 입력되는 8개의 리드 리퀘스트가 도시되었다. 첫 번째 리드 리퀘스트(A)는 메모리 장치(1100)의 제3 플레인을 리드하기 위한 것으로서, 맵 캐시가 히트되지 않는 리드 리퀘스트이다. 두 번째 리드 리퀘스트(B)는 메모리 장치(1100)의 제2 플레인을 리드하기 위한 것으로서, 맵 캐시가 히트되는 리드 리퀘스트이다. 위와 같은 방식으로, 리드 리퀘스트들(A~H)의 리드 대상 플레인과 맵 캐시 히트 여부를 알 수 있다.
도 11을 참조하면, 다섯 번째 리드 리퀘스트(E)가 입력될 때까지, 제1 내지 제3 플레인에 대한 리드 리퀘스트만이 입력되었음을 알 수 있다. 따라서 이 경우에 리드 리퀘스트들의 페어링을 할 수 없다. 이후, 제4 플레인을 리드하기 위한 여섯 번째 리드 리퀘스트(F)가 입력된 이후에 페어링 동작의 수행이 가능하다.
기존의 멀티 플레인 방식에 의하면, 첫 번째 리드 리퀘스트(A) 내지 다섯 번째 리드 리퀘스트(E)가 입력되는 동안 페어링 동작을 수행할 수 없으므로 저장되어 있는 리드 리퀘스트들(A~E)을 처리할 수 없다. 이에 따라 불필요하게 리드 동작이 지연되며, 이는 메모리 시스템의 전체 동작 속도를 낮추는 원인이 된다.
본 발명의 실시 예에 의하면, 페어링을 수행할 수 없는 경우이더라도 맵 캐시가 히트되는 리드 리퀘스트를 우선 처리함으로써, 일부 플레인에 대한 리드 리퀘스트가 입력되지 않아 페어링이 지연되어 전체 리드 속도가 낮아지는 현상을 방지할 수 있다. 또한, 맵 캐시가 히트되는 리드 리퀘스트를 처리하는 동안 후속 리드 리퀘스트들에 대한 페어링 동작을 수행하게 함으로써, 페어링에 의해 리드 지연이 발생하는 현상을 감소시킬 수 있다.
도 12a 내지 도 12e는 본 발명의 일 실시 예에 따라, 맵 캐시가 히트되는 리드 리퀘스트를 우선 처리하는 과정을 설명하기 위한 도면이다. 이하에서는 도 9, 도 10, 도 11 및 도 12a 내지 도 12e를 함께 참조하여 설명하기로 한다.
도 12a를 참조하면, 도 11에 도시된 순서대로 리드 리퀘스트가 리퀘스트 큐(1233)에 저장된 케이스가 도시되어 있다. 다만 도 12a에서는 도 11에 도시된 리드 리퀘스트들 중 다섯 개의 리드 레퀘스트들(A~E)이 리퀘스트 큐에 저장된 상태가 도시되어 있다. 도 12a에서 해칭 표시된 리드 리퀘스트들(B, D)는 맵 캐시 히트되는 리드 리퀘스트임을 나타낸다.
최우선 순위(Top Priority)의 리드 리퀘스트(A)는 페어링되지 않은 상태이다. 또한, 리퀘스트 큐(1233)에 저장되어 있는 제1 내지 제5 리드 리퀘스트들(A~E)은 제1 내지 제3 플레인에 대한 리드 리퀘스트이므로, 제4 플레인에 대한 리드 리퀘스트가 아직 리퀘스트 큐(1233)에 저장되지 않았다. 따라서 도 12a에 도시된 상황에서 멀티 플레인 리드 동작을 위한 페어링 동작을 수행할 수 없다. 이에 따라 메모리 컨트롤러(1200)는 맵 캐시 히트된 리드 리퀘스트를 검색하고(S170), 맵 캐시 히트된 리드 리퀘스트의 우선 처리를 수행한다(S190).
단계(S210)의 판단 결과 맵 캐시 히트된 리드 리퀘스트(B, D)가 존재하므로, 도 12b에 도시된 바와 같이 리퀘스트 큐에 저장된 리퀘스트들(A~E) 중 맵 캐시 히트된 리드 리퀘스트(B, D)를 최우선 순위로 지정한다(S230). 한편, 이후 도 12b에 도시된 바와 같이 제6 내지 제8 리드 리퀘스트들(F, G, H)이 리퀘스트 큐에 인큐(ENQUEUE)될 수 있다.
도 12c를 참조하면, 최우선 순위로 지정된 리드 리퀘스트(B, D)를 처리한다. 최우선 순위로 지정된 리드 리퀘스트(B, D)들에 의해, 메모리 장치는 싱글 플레인 리드 동작을 수행할 것이다. 한편, 최우선 순위로 지정된 리드 리퀘스트(B, D)들을 처리하는 동안, 메모리 컨트롤러는 후속 리드 리퀘스트들(A, C, E, F, G, H) 중 멀티 플레인 리드 동작이 가능한 리드 리퀘스트들(A, C, F, H)을 페어링한다(S250). 최우선 순위로 지정된 리드 리퀘스트(B, D)들에 의해, 메모리 장치는 싱글 플레인 리드 동작을 수행할 것이다. 메모리 장치가 리드 리퀘스트(B, D)들에 대한 싱글 플레인 리드 동작을 수행하는 동안, 메모리 컨트롤러는 리드 리퀘스트들(A, C, F, H)은 각각 서로 다른 플레인들, 즉 제1 내지 제4 플레인들을 리드하기 위한 리드 리퀘스트들이므로, 멀티 플레인 리드 동작을 위해 페어링될 수 있다.
도 12d를 참조하면, 처리 완료된 리드 리퀘스트(B, D)가 리퀘스트 큐(1233)에서 제거된다. 이후 도 12e를 참조하면, 페어링된 리드 리퀘스트들(A, C, F, H)이 최우선 순위로 지정되고, 페어링되지 않은 나머지 리드 리퀘스트들(E, G)이 이 이후 순위로 지정된다.
도 12a 내지 도 12e에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 맵 캐시가 히트되는 리드 리퀘스트를 우선 처리함으로써, 일부 플레인에 대한 리드 리퀘스트가 입력되지 않아 페어링이 지연되어 전체 리드 속도가 낮아지는 현상을 방지할 수 있다. 또한, 맵 캐시가 히트되는 리드 리퀘스트를 처리하는 동안 후속 리드 리퀘스트들에 대한 페어링 동작을 수행하게 함으로써, 페어링에 의해 리드 지연이 발생하는 현상을 감소시킬 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다. 도 13에서, 도 11 및 도 12a 내지 도 12e를 참조하여 설명한 예시에 따른 메모리 시스템(1000)의 동작이 도시되어 있다.
구간(t0~t1)에서, 메모리 컨트롤러(1200)는 리퀘스트 큐(1233)에 저장된 리드 리퀘스트들 중, 맵 캐시 히트되는 리드 리퀘스트들을 검색한다. 구간(t0~t1)에서, 메모리 컨트롤러(1200)는 맵 캐시 히트되는 리드 리퀘스트들(B, D)을 최우선 순위로 지정한다.
구간(t1~t3)에서, 최우선 순위인 리드 리퀘스트(B)에 대한 리드 동작이 수행된다(READ: RQ B). 리드 리퀘스트(B)에 대한 리드 동작은 두 개의 세부 동작으로 구분된다. 먼저, 메모리 장치(1100)가 리드 리퀘스트(B)에 대응하는 제2 플레인의 선택된 페이지에 대한 데이터 센싱 동작을 수행한다(tR#P2: RQ B). 이후 센싱된 데이터가 메모리 장치(1100)로부터 메모리 컨트롤러(1200)로 출력된다(Dout: RQ B). 리드 리퀘스트(B)에 대한 리드 동작이 완료되면, 리드 리퀘스트(B)는 리퀘스트 큐(1233)에서 제거되고 다음 리드 리퀘스트(D)가 최우선 순위가 될 것이다.
한편, 구간(t1~t2)에서, 제6 내지 제8 리드 리퀘스트들(F, G, H)이 리퀘스트 큐(1233)에 인큐(ENQUEUE)될 수 있다. 제6 내지 제8 리드 리퀘스트들(F, G, H)이 리퀘스트 큐(1233)에 인가되기 전에는 제4 플레인에 대한 리드 리퀘스트가 존재하지 않아 페어링 동작을 수행할 수 없었다. 제6 내지 제8 리드 리퀘스트들(F, G, H)이 리퀘스트 큐(1233)에 인가된 이후에는, 제1 내지 제4 플레인에 각각 대응하는 리드 리퀘스트들(H, C, A, F)이 리퀘스트 큐(1233)에 존재하므로, 멀티 플레인 리드 동작을 위한 페어링 동작을 수행할 수 있다. 따라서, 구간(t2~t4) 동안 페어링 동작이 수행될 것이다.
또한, 구간(t3~t4)에서, 최우선 순위인 리드 리퀘스트(D)에 대한 리드 동작이 수행된다(READ: RQ D). 마찬가지로, 리드 리퀘스트(D)에 대한 리드 동작은 두 개의 세부 동작으로 구분된다. 먼저, 메모리 장치(1100)가 리드 리퀘스트(D)에 대응하는 제1 플레인의 선택된 페이지에 대한 데이터 센싱 동작을 수행한다(tR#P1: RQ D). 이후 센싱된 데이터가 메모리 장치(1100)로부터 메모리 컨트롤러(1200)로 출력된다(Dout: RQ D). 리드 리퀘스트(D)에 대한 리드 동작이 완료되면, 리드 리퀘스트(D)는 리퀘스트 큐(1233)에서 제거되 될 것이다.
맵 캐시 히트되는 리드 리퀘스트들(B, D)이 처리되는 동안, 메모리 컨트롤러(1200)는 후속 리드 리퀘스트들(A, C, F, H)에 대한 페어링 동작을 수행할 수 있다(PAIRING: RQs H, C, A, F). 리드 리퀘스트들(A, C, F, H)가 각각 제3 플레인, 제2 플레인, 제4 플레인, 제1 플레인의 리드 동작을 위한 것이므로, 구간(t2~t4) 동안 리드 리퀘스트들(A, C, F, H)이 페어링 된다. 맵 캐시 히트되는 리드 리퀘스트들(B, D)이 처리 완료되어 리퀘스트 큐(1233)에서 제거되면, 시간(t4)에서 페어링된 리드 리퀘스트들(A, C, F, H)이 최우선 순위로 지정될 수 있다.
이후 구간(t4~t5)에서, 페어링 된 리드 리퀘스트들(A, C, F, H)에 대한 멀티 플레인 리드 동작이 수행된다(MULTI-PLANE READ: RQs H, C, A, F). 멀티 플레인 리드 동작 중에, 메모리 장치(1100)가 리드 리퀘스트(H)에 데이터 센싱 동작(tR#P1: RQ H), 리드 리퀘스트(C)에 데이터 센싱 동작(tR#P2: RQ C), 리드 리퀘스트(A)에 데이터 센싱 동작(tR#P3: RQ A) 및 리드 리퀘스트(F)에 데이터 센싱 동작(tR#P4: RQ F)을 수행한다. 제1 내지 제4 플레인에 대한 데이터 센싱 동작은 중첩하여 수행되므로 리드 시간을 줄일 수 있다. 이후 제1 플레인에서 리드된 데이터가 메모리 컨트롤러(1200)로 출력되고(Dout: RQ H), 제2 플레인에서 리드된 데이터가 메모리 컨트롤러(1200)로 출력되며(Dout: RQ C), 제3 플레인에서 리드된 데이터가 메모리 컨트롤러(1200)로 출력되고(Dout: RQ A), 제4 플레인에서 리드된 데이터가 메모리 컨트롤러(1200)로 출력된다(Dout: RQ F).
구간(t4~t5) 동안, 메모리 컨트롤러(1200)는 후속 리드 리퀘스트들 중 페어링 가능한 리퀘스트들을 페어링하거나, 또는 맵 캐시 히트된 리드 리퀘스트를 검색할 수 있다. 도 13에 도시된 실시 예에서 후속 리드 리퀘스트들(E, G)는 아직 페어링을 할 수 없다. 또한, 리드 리퀘스트(E)는 맵 캐시 히트되지 않은 리드 리퀘스트이고, 리드 리퀘스트(G)는 맵 캐시 히트된 리드 리퀘스트이다. 따라서 시간(t5) 이후에 맵 캐시 히트된 리드 리퀘스트(G)를 최우선 순위로 지정할 수 있다.
도 13에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 맵 캐시가 히트되는 리드 리퀘스트를 우선 처리함으로써, 일부 플레인에 대한 리드 리퀘스트가 입력되지 않아 페어링이 지연되어 전체 리드 속도가 낮아지는 현상을 방지할 수 있다. 또한, 맵 캐시가 히트되는 리드 리퀘스트를 처리하는 동안 후속 리드 리퀘스트들에 대한 페어링 동작을 수행하게 함으로써, 페어링에 의해 리드 지연이 발생하는 현상을 감소시킬 수 있다.
도 14은 도 7에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 15는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 16은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방법을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 버퍼 메모리
2000: 호스트 1210: 내부 메모리
1220: 중앙 처리 장치 1230: 리퀘스트 관리자
1240: 호스트 인터페이스 1250: 버퍼 메모리 인터페이스
1260: 메모리 인터페이스 1231: 맵 캐시 버퍼
1233: 리퀘스트 큐 1235: 리퀘스트 제어부
1237: 커맨드 생성부

Claims (16)

  1. 호스트로부터의 리퀘스트에 기초하여, 복수의 플레인들을 포함하는 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서:
    상기 호스트로부터 수신되는 복수의 리드 리퀘스트들을 저장하는 리퀘스트 저장부; 및
    상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여, 멀티 플레인 리드를 위한 페어링 동작보다 맵 캐시 히트된 리드 리퀘스트의 처리 동작을 우선적으로 수행하도록 상기 리퀘스트 저장부를 제어하는 리퀘스트 제어부를 포함하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 리퀘스트 제어부는,
    상기 리퀘스트 저장부에 저장된 최우선 순위의 리드 리퀘스트가 페어링된 리드 리퀘스트인 경우, 상기 최우선 순위의 리드 리퀘스트를 처리하도록 상기 리퀘스트 저장부를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제1 항에 있어서, 상기 리퀘스트 제어부는,
    상기 리퀘스트 저장부에 저장된 최우선 순위의 리드 리퀘스트가 페어링 되지 않은 리드 리퀘스트인 경우, 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여 리드 리퀘스트의 처리 동작을 수행하도록 상기 리드 리퀘스트 저장부를 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 리퀘스트 제어부는,
    상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하는 경우, 상기 맵 캐시 히트된 리드 리퀘스트를 최우선 순위로 지정하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 리퀘스트 제어부는,
    상기 맵 캐시 히트된 리드 리퀘스트가 처리되는 동안, 맵 캐시가 히트되지 않은 리드 리퀘스트들의 페어링 동작을 수행하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제3 항에 있어서, 상기 리퀘스트 제어부는,
    상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하지 않는 경우, 현재 최우선 순위의 리드 리퀘스트에 대한 페어링 동작을 수행하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제1 항에 있어서, 상기 메모리 장치에 저장된 맵 데이터의 적어도 일부를 캐싱하는 맵 캐시 버퍼를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제1 항에 있어서, 상기 리드 리퀘스트 저장부로부터 수신되는 최우선 순위의 리드 리퀘스트에 기초하여 리드 커맨드를 생성하는 커맨드 생성부를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 호스트로부터의 리드 리퀘스트에 기초하여 데이터의 리드 동작을 수행하는 메모리 시스템으로서:
    복수의 플레인들을 포함하는 메모리 장치; 및
    상기 호스트로부터 수신되는 복수의 리드 리퀘스트들 중 서로 다른 플레인들에 대한 리드 리퀘스트를 페어링하여 멀티 플레인 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 상기 복수의 리드 리퀘스트들의 맵 캐시 히트 여부에 기초하여, 상기 멀티 플레인 리드를 위한 페어링 동작에 우선하여 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 시스템.
  10. 제9 항에 있어서, 상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하는 경우,
    상기 메모리 컨트롤러는 상기 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작을 우선적으로 수행하도록 상기 메모리 장치를 제어하는 것을 특징으로 하는, 메모리 시스템.
  11. 제10 항에 있어서, 상기 맵 캐시 히트된 리드 리퀘스트에 기초한 리드 동작이 수행되는 동안, 상기 메모리 컨트롤러는 처리되지 않은 리드 리퀘스트들의 페어링 동작을 수행하는 것을 특징으로 하는, 메모리 시스템.
  12. 제9 항에 있어서, 상기 복수의 리드 리퀘스트들 중 맵 캐시 히트된 리드 리퀘스트가 존재하지 않는 경우,
    상기 메모리 컨트롤러는 수신한 복수의 리드 리퀘스트들 중 최우선 리드 리퀘스트의 페어링 동작을 수행하는 것을 특징으로 하는, 메모리 시스템.
  13. 복수의 플레인을 포함하는 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서:
    호스트로부터 복수의 리드 리퀘스트들을 수신하는 단계;
    상기 리드 리퀘스트들 중 맵 캐시 히트되는 리드 리퀘스트가 존재하는지 여부를 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 복수의 리드 리퀘스트를 처리하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  14. 제13 항에 있어서, 상기 판단 결과 맵 캐시 히트되는 리드 리퀘스트가 존재하는 경우, 상기 복수의 리드 리퀘스트들을 처리하는 단계는:
    상기 맵 캐시가 히트되는 리드 리퀘스트를 최우선 순위로 지정하는 단계; 및
    상기 최우선 순위의 리드 리퀘스트에 대응하는 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 복수의 리드 리퀘스트들을 처리하는 단계는:
    상기 메모리 장치가 상기 최우선 순위의 리드 리퀘스트에 대응하는 리드 동작을 수행하는 동안, 처리되지 않은 리드 리퀘스트들 중 서로 다른 플레인들에 대한 리드 리퀘스트들을 페어링하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제13 항에 있어서, 상기 판단 결과 맵 캐시 히트되는 리드 리퀘스트가 존재하지 않는 경우, 상기 복수의 리드 리퀘스트들을 처리하는 단계는:
    상기 복수의 리드 리퀘스트들 중 최우선 순위의 리드 리퀘스트에 대한 페어링 동작을 수행하는 단계; 및
    페어링 된 상기 최우선 순위의 리드 리퀘스트에 대응하는 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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