KR20200043772A - Sl 기반의 3d 이미지 센서 - Google Patents
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Abstract
본 발명의 기술적 사상은 배선층의 공정 난이도를 감소시키고, 커패시터의 하부 패드의 면적을 증가시킬 수 있는 구조를 갖는 SL 기반의 3D 이미지 센서를 제공한다. 그 3D 이미지 센서는 반도체 기판 내에 형성된 포토다이오드, 및 상기 포토다이오드의 상부와 주변의 복수의 게이트를 구비한 게이트 그룹을 포함한 픽셀 영역; 상기 픽셀 영역의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및 상기 다중 배선층 중 최하부에 위치하는 제1 배선층과 상기 제1 배선층의 상부에 위치하는 제2 배선층 사이에 배치되고, 바텀 패드, 탑 패드 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고, 상기 바텀 패드는 상기 제1 배선층에 연결된다.
Description
본 발명의 기술적 사상은 3D 이미지 센서에 관한 것으로, 특히 SL 기반의 3D 이미지 센서에 관한 것이다.
대상체(object) 또는 측정 대상을 3차원 이미지로 구현하는 방법과 관련하여, 별도의 광원 없이 자연광을 이용하는 수동 방식과 능동 광원을 이용하는 능동 방식이 있다. 수동 방식의 하나인 스테레오 비전(stereo vision) 방식은, 두 장 이상의 영상을 촬영한 두 센서 사이의 거리에 의하여, 시차(disparity)가 발생하게 되고, 이러한 시차를 이용하여 3차원 깊이 정보를 산출한다. 한편, 능동 방식의 하나인 구조 광(Structured Light: SL) 방식의 경우, 특정 패턴의 레이저를 대상체에 발사한 후 대상체 표면의 모양에 따라 패턴의 변형 정도를 분석해 깊이 정보를 산출한다.
본 발명의 기술적 사상은 배선층의 공정 난이도를 감소시키고, 커패시터의 하부 패드의 면적을 증가시킬 수 있는 구조를 갖는 SL 기반의 3D 이미지 센서를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 반도체 기판 내에 형성된 포토다이오드, 및 상기 포토다이오드의 상부와 주변의 복수의 게이트를 구비한 게이트 그룹을 포함한 픽셀 영역; 상기 픽셀 영역의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및 상기 다중 배선층 중 최하부에 위치하는 제1 배선층과 상기 제1 배선층의 상부에 위치하는 제2 배선층 사이에 배치되고, 바텀 패드, 탑 패드, 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고, 상기 바텀 패드는 상기 제1 배선층에 연결된, SL 기반의 3D 이미지 센서를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 기판 상의 픽셀의 중심 부분에 배치된 전하 생성 영역; 상기 전하 생성 영역에서 생성된 전하를 전송하는, 복수의 게이트를 구비한 게이트 그룹; 상기 픽셀의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및 인접하는 2개의 상기 배선층 사이에 배치되고, 바텀 패드, 탑 패드, 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고, 상기 바텀 패드가 배치된 레벨에는 배선층이 없는, SL 기반의 3D 이미지 센서를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 기판 내에 형성된 포토다이오드, 및 상기 포토다이오드의 상부와 주변의 복수의 게이트를 구비한 게이트 그룹을 포함한 픽셀 영역; 상기 픽셀 영역의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및 상기 다중 배선층 중 최하부에 위치하는 제1 배선층과 상기 제1 배선층의 상부에 위치하는 제2 배선층 사이에 배치되고, 바텀 패드, 탑 패드, 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고, 상기 픽셀 영역에 대응하여 적어도 2개의 바텀 패드가 서로 이격되어 배치되며, 상기 바텀 패드는 상기 제1 배선층에 연결된, SL 기반의 3D 이미지 센서를 제공한다.
본 발명의 기술적 사상에 의한 SL 기반의 3D 이미지 센서는, 포토다이오드에서 생성된 전하를 저장하기 위한 커패시터 구조체를 포함할 수 있고, 커패시터 구조체의 바텀 패드는 반도체 기판 상의 수직 방향으로 제1 배선층의 제1 레벨과 제2 배선층의 제3 레벨 사이의 제2 레벨에 위치할 수 있다. 이와 같이, 바텀 패드가 제1 배선층의 제1 레벨과 제2 배선층의 제3 레벨 사이에 배치됨으로써, 제2 배선층의 패드들 및 바텀 패드의 형성이 용이하고, 제2 배선층의 패드들과 바텀 패드 간의 쇼트(short) 불량을 감소시킬 수 있다. 또한, 차후 픽셀 사이즈가 감소할 때, 바텀 패드의 면적을 충분히 확보할 수 있다.
도 1a은 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서에 대한 단면도이고, 도 1b 및 도 1c는 도 1a의 3D 이미지 센서에 대응하는 등가 회로도들이며, 도 1d는 도 1a의 3D 이미지 센서에서 바텀 패드의 상면의 레벨에서의 평면도이다.
도 2는 도 1a의 3D 이미지 센서에서 커패시터 구조체체의 A 부분을 확대하여 보여주는 확대도이다.
도 3a 내지 도 3c 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서들에서 바텀 패드의 상면의 레벨에서의 평면도들로서, 도 1d에 대응한다.
도 4a은 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서에 대한 단면도이고, 도 4b는 도 4a의 3D 이미지 센서에서 바텀 패드의 상면의 레벨에서의 평면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 SL 기반의 3D 이미지 센서에 대한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 3D 이미지 센서를 구비한 전자 장치에 대한 개략적인 구성도이다.
도 2는 도 1a의 3D 이미지 센서에서 커패시터 구조체체의 A 부분을 확대하여 보여주는 확대도이다.
도 3a 내지 도 3c 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서들에서 바텀 패드의 상면의 레벨에서의 평면도들로서, 도 1d에 대응한다.
도 4a은 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서에 대한 단면도이고, 도 4b는 도 4a의 3D 이미지 센서에서 바텀 패드의 상면의 레벨에서의 평면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 SL 기반의 3D 이미지 센서에 대한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 3D 이미지 센서를 구비한 전자 장치에 대한 개략적인 구성도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a은 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서에 대한 단면도이고, 도 1b 및 도 1c는 도 1a의 3D 이미지 센서에 대응하는 등가 회로도들이며, 도 1d는 도 1a의 3D 이미지 센서에서 바텀 패드의 상면의 레벨에서의 평면도이다.
도 1a 내지 도 1c를 참조하면, 본 실시예의 SL 기반의 3D 이미지 센서(100, 이하, '3D 이미지 센서'라 한다)는, 반도체 기판(101), 포토다이오드(103, PD), 게이트 그룹(110), 커패시터 구조체(120), 층간 절연층(130), 및 다중 배선층(140)을 포함할 수 있다.
반도체 기판(101)은 예컨대, p형 반도체 기판일 수 있다. 물론, 반도체 기판(101)이 p형 반도체 기판에 한정되는 것은 아니다. 반도체 기판(101) 상에 다수의 픽셀들이 2차원 어레이 구조로 배치될 수 있고, 각각의 픽셀은 포토다이오드 영역과 트랜지스터(TR) 영역(TA)을 포함할 수 있다. 반도체 기판(101)의 상부 영역에는 p형 웰 영역이 형성될 수 있다. p형 웰 영역 상에 게이트 그룹(110)이 배치되어 다양한 TR들을 구성할 수 있다. 반도체 기판(101)의 하면에 마이크로 렌즈(107)가 배치될 수 있다. 광은 마이크로 렌즈(107)를 통해 반도체 기판(101)의 하면에서 입사될 수 있다. 그에 따라, 본 실시예의 3D 이미지 센서(100)는 BSI(Back Side Illumination) 구조를 가질 수 있다. 실시예에 따라, 반도체 기판(101)과 마이크로 렌즈(107) 사이에 컬러 필터가 배치될 수 있다.
포토다이오드(103)는 반도체 기판(101) 내에 형성될 수 있다. 포토다이오드(103)는 n형 도핑 영역과 p형 도핑 영역을 포함할 수 있다. 포토다이오드(103)는 픽셀의 포토다이오드 영역(PA)에 배치될 수 있다. 한편, 포토다이오드 영역(PA)의 포토다이오드(103)의 상부 부분과 포토다이오드 영역(PA)에 인접한 TR 영역(TA)에 전하 전송을 위한 다수의 TR들이 배치될 수 있다. 도 1a에 도시된 바와 같이, 포토다이오드 영역(PA)과 TR 영역(TA)이 분리 구조(105)에 의해 분리될 수 있다. 분리 구조(105)는 예컨대, 깊은 트렌치 분리(Deep Trench Isolation: DTI) 구조일 수 있다. 그러나 분리 구조(105)가 DTI 구조에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 분리 구조(105)는 얇은 트렌치 분리(Shallow Trench Isolation: STI) 구조일 수도 있다. 또한, 실시예에 따라, 포토다이오드 영역(PA)과 TR 영역(TA) 사이에 분리 구조가 생략될 수도 있다. 한편, 실시예에 따라, TR 영역(TA)으로의 광의 입사를 차단하기 위해 TR 영역(TA)에 대응하는 반도체 기판(101)의 하면 상에 메탈 쉴드층이 형성될 수 있다.
참고로, 본 실시예의 3D 이미지 센서(100)는, 광 조사부(도 7의 200 참조)의 구조 광(SL)을 이용하고, 글로벌 셔터(global shutter) 방식을 채용할 수 있다. 여기서, 구조 광은 1D 또는 2D 격자 형태의 광을 의미할 수 있다. 글로벌 셔터 방식은 전체 픽셀을 동시에 리셋(reset)하고 광신호을 누적하는 방식으로, 로(row) 단위로 픽셀 동작을 제어하는 롤링 셔터(rolling shutter) 방식에 반대되는 개념일 수 있다.
한편, 본 실시예의 3D 이미지 센서(100)는 대상체에서 반사된 구조 광을 수광하여 생성된 전하를 저장하는 전하 저장 구조로서, 이하에서 설명하는 커패시터 구조체(120)를 포함할 수 있다.
게이트 그룹(110)은 트랜스퍼 게이트(112), 리셋 게이트(114), 제1 및 제2 소스 팔로워 게이트(116-1, 116-2), 프리 차지 게이트(115), 샘플링 게이트(117), 캘리브레이션 게이트(119), 및 선택 게이트(118)를 포함할 수 있다. 트랜스퍼 게이트(112), 리셋 게이트(114), 제1 및 제2 소스 팔로워 게이트(116-1, 116-2), 프리 차지 게이트(115), 샘플링 게이트(117), 캘리브레이션 게이트(119), 및 선택 게이트(118)는 각각 트랜스퍼 TR(TX), 리셋 TR(RX), 제1 및 제2 소스 팔로워 TR(SF1, SF2), 프리 차지 TR(PRE), 샘플링 TR(SAMP), 캘리브레이션 TR(CAL) 및 선택 TR(SEL)를 구성할 수 있다. 한편, 도 1b의 회로도를 통해 알 수 있듯이, 플로팅 디퓨젼(Floating Diffusion: FD) 영역(109)이 트랜스퍼 게이트(112)와 리셋 게이트(114) 사이에 배치되고, 제1 소스 팔로워 게이트(116-1)에 전기적으로 연결될 수 있다. 한편, 도 1a에서, 트랜스퍼 게이트(112), FD 영역(109), 및 제1 소스 팔로워 게이트(116-1)만이 포토다이오드 영역(PA)에 도시되어 있는데, 다른 게이트들은 제2 방향(y 방향)으로 포토다이오드 영역(PA)의 다른 위치에 배치되거나, 또는 TR 영역(TA)에 배치될 수 있다. 또한, 도 1a에서, TR 영역(TA)에 예시적으로 하나의 게이트만이 도시되고 있으나, 제2 방향(y 방향)을 따라, 다수의 게이트들이 배치될 수 있다.
도 1b의 회로도를 참조하여, 본 실시예의 3D 이미지 센서(100)의 동작을 간단히 설명하면, 먼저, 트랜스퍼 TR(TX)와 리셋 TR(RX)이 온(On) 되고, 이에 의해 전체 픽셀들의 포토다이오드(103)가 리셋된다. 이어서, 트랜스퍼 TR(TX)과 리셋 TR(RX)이 오프(Off) 되어 전체 픽셀들의 전하 축적이 시작된다. 이후, 리셋 TR(RX)이 온 되어 FD 영역(109)이 리셋되고, 동시에 캘리브레이션 TR(CAL)이 온 되어 제1 커패시터(124-1)가 리셋된다. 또한, 샘플링 TR(SAMP)이 온 되어, 제2 커패시터(124-2)의 타단 전위가 캘리브레이션 전압(Vcal)에 의해 리셋됨과 동시에 샘플링 TR(SAMP)이 제2 커패시터(124-2)의 타단 전위에 대한 샘플 홀드를 시작한다. 이어서, 리셋 TR(RX)가 오프 되고 이에 의해 FD 영역(109)의 리셋이 종료되며, 캘리브레이션 TR(CAL)이 오프 되고 이에 의해 제1 커패시터(124-1)의 리셋이 종료된다. 이 시점에서, 제2 커패시터(124-2)는 제1 소스 팔로워 TR(116-1)에서 출력되는 증폭 신호에 해당하는 제1 전압(FD 영역(109)의 리셋 후의 전압)을 고정하고 있다. 이후, 트랜스퍼 TR(TX)가 온 되어 포토다이오드(103)에 축적된 전하가 트랜스퍼 TR(TX)를 통해 FD 영역(109)으로 전송되어 FD 영역(109)에 축적된다. 이어서, 트랜스퍼 TR(TX)이 오프 되고, 그 후 샘플링 TR(SAMP)이 오프 된다. 이에 의해 제2 커패시터(124-2)의 타단 전위의 샘플 홀드를 종료한다. 이 시점에서, 제2 커패시터(124-2)는 제1 소스 팔로워 TR(116-1)에서 출력되는 증폭 신호에 해당하는 제2 전압(FD 영역(109)의 전하 축적 후 전압)을 고정하고 있다. 이후, 리셋 TR(RX)이 온 되고, 선택 TR(SEL)이 온 됨으로써, 제1 커패시터(124-1)에 저장된 전하에 대응하는 전압(Vout)이 출력된다.
제2 커패시터(124-2) 및 샘플링 TR(SAMP)의 작용에 의해 포토다이오드(103)에서 생성된 전하에 의한 전압 변동에 해당하는 전하가 제1 커패시터(124-1)에 축적될 수 있다. 또한, 이러한 작용에 의해, 리셋 TR(RX)의 동작에 의한 리셋 노이즈나 제1 소스 팔로워 TR(SF1)의 회로 임계값 편차에 의한 노이즈 등을 제거할 수 있다. 이러한 제2 커패시터(124-2) 및 샘플링 TR(SAMP)의 작용은 CDS(Correlated Double Sampling)에 해당할 수 있다.
한편, 도 1c의 회로의 경우는 제2 커패시터(124-2)가 캘리브레이션 TR(CAL)와 제1 커패시터(124-1) 사이에 배치되는데, 전체적인 동작에 있어서는 도 1b의 회로와 크게 다르지 않다. 다만, 제2 커패시터(124-2)의 용량을 크게 함으로써, 캘리브레이션 TR(CAL)이 오프 될 때 발생하는 노이즈를 감소시킬 수 있다.
덧붙여, 실시예에 따라, 도 1b의 회로에서, 캘리브레이션 TR(CAL)이 제1 커패시터(124-1) 부분이 아닌 샘플링 TR(SAMP)과 제2 커패시터(124-2) 사이에 배치될 수도 있다. 또한, 실시예에 따라, 제2 커패시터(124-2) 및/또는 캘리브레이션 TR(CAL)이 생략될 수도 있다. 제2 커패시터(124-2)가 생략되는 경우, 도 1a의 커패시터 구조체(120)에서, 제2 바텀 패드(122-2)가 생략될 수 있다.
한편, 트랜스퍼 게이트(112)는 리세스 구조를 가질 수 있다. 구체적으로, 트랜스퍼 게이트(112)는 반도체 기판(101)의 상부 부분이 소정 깊이로 리세스 되고, 리세스 부분이 폴리실리콘으로 채워져 형성될 수 있다. 도 1a에 도시된 바와 같이, 트랜스퍼 게이트(112)의 하면은 포토다이오드(103)의 상부 부분까지 확장할 수 있다. 이러한 리세스 구조의 트랜스퍼 게이트(112)를 수직 트랜스퍼 게이트로 언급하기도 한다. 한편, 트랜스퍼 게이트(112)와 반도체 기판(101) 사이에는 게이트 산화막(113)이 개재될 수 있다.
트랜스퍼 게이트(112)에 전압이 인가되면, 도 1a에 도시된 바와 같이, 포토다이오드(103)에서 생성된 전하, 예컨대, 전자가 트랜스퍼 게이트(112)의 하면으로 형성된 채널을 통해 FD 영역(109)으로 이동할 수 있다. 한편, 포토다이오드(103)에서 생성된 전하 중 정공은 분리 구조(105)를 통해 외부로 배출될 수 있다. 그에 따라, 분리 구조(105)의 내부에는 도전 물질이 배치되고 도전 물질에 마이너스(-) 또는 그라운드 전압이 인가될 수 있다.
한편, 트랜스퍼 게이트(112) 이외의 다른 게이트들(114, 115, 116-1, 116-2, 117, 118, 119)은 반도체 기판(102) 상에 폴리실리콘으로 형성된 수평형 구조를 가질 수 있다. 실시예에 따라, 게이트들(112, 114, 115, 116-1, 116-2, 117, 118, 119)은 메탈로 형성될 수 있다.
반도체 기판(101)과 게이트 그룹(110)의 상부에 층간 절연층(130), 및 다중 배선층(140)이 배치될 수 있다. 또한, 다중 배선층들 중 인접하는 2개의 배선층 사이의 층간 절연층(130) 내에 커패시터 구조체(120)가 배치될 수 있다.
좀더 구체적으로 설명하면, 반도체 기판(101)과 게이트들(112, 114, 116, 118)의 상부의 층간 절연층(130) 내에는 다수의 배선층을 구비한 다중 배선층(140)이 배치될 수 있다. 예컨대, 다중 배선층(140)은 제1 배선층 내지 제5 배선층(M1 ~ M5)을 포함할 수 있다.
제1 배선층(M1)은 다중 배선층(140) 중 가장 하부의 반도체 기판(101)에 인접하여 배치될 수 있다. 제1 배선층(M1)은 다수의 배선들 및/또는 패드들을 포함하고, 반도체 기판(101)의 수직 방향, 즉 제3 방향(z 방향)으로 제1 레벨(L1)에 배치될 수 있다. 제1 배선층(M1)의 패드들은 제1 수직 콘택(Vc1)에 의해 반도체 기판(101), 게이트들(112, 114, 115, 116-1, 116-2, 117, 118, 119), 분리 구조(105)의 도전 물질에 연결될 수 있다. 한편, 도 1a에 도시된 바와 같이, 제1 배선층(M1)의 패드들 중 하나는 하부로 반도체 기판(101)으로 연결되며, 상부로 커패시터 구조체(120)의 바텀 패드(122)에 연결될 수 있다.
제2 배선층(M2)은 제1 배선층(M1)의 상부에 배치될 수 있고, 역시 다수의 배선들 및/또는 패드들을 포함할 수 있다. 제2 배선층(M2)은 제2 수직 콘택(Vc2)과 추가 제2 수직 콘택(Vc2')을 통해 제1 배선층(M1)에 연결될 수 있다. 도 1a에 도시된 바와 같이, 제2 수직 콘택(Vc2)의 상부에 추가 제2 수직 콘택(Vc2')이 배치될 수 있다. 추가 제2 수직 콘택(Vc2')은 다마신 공정을 통해 형성될 수 있다. 그러나 실시예에 따라, 추가 제2 수직 콘택(Vc2')은 생략될 수 있다.
제3 내지 제5 배선층(M3 ~ M5)은 제2 배선층(M2)의 상부에 배치되고, 대응하는 수직 콘택들을 통해 다른 층의 배선층에 연결될 수 있다. 한편, 제5 배선층(M5)은 외부로부터의 노이즈를 차단하기 위하여 최상부 부분에 넓게 형성된 쉴드판(shield plate)을 포함할 수 있다. 실시예에 따라, 제4 배선층(M4) 및 제5 배선층(M5) 중 적어도 하나는 생략될 수 있다.
한편, 제1 배선층(M1), 제1 수직 콘택(Vc1), 및 제2 수직 콘택(Vc2)은 텅스텐(W)으로 형성되고, 추가 제2 수직 콘택(Vc2'), 및 제2 내지 제5 배선층(M2 ~ M5)은 구리(Cu)로 형성될 수 있다. 물론, 제1 배선층 내지 제5 배선층(M2 ~ M5), 제1 수직 콘택(Vc1), 제2 수직 콘택(Vc2), 및 추가 제2 수직 콘택(Vc2')의 재질이 텅스텐이나 구리에 한정되는 것은 아니다. 한편, 제1 배선층 내지 제5 배선층(M2 ~ M5), 제1 수직 콘택(Vc1), 제2 수직 콘택(Vc2), 및 추가 제2 수직 콘택(Vc2')과 층간 절연층(130)의 경계 부분에는 적어도 하나의 장벽 금속층이 배치될 수 있다.
커패시터 구조체(120)는 다중 배선층(140)의 제1 배선층(M1)과 제2 배선층(M2) 사이에 배치될 수 있다. 커패시터 구조체(120)는 바텀 패드(122), 탑 패드(126), 및 커패시터(124)를 포함할 수 있다. 바텀 패드(122)는 하나의 픽셀(PX)에 대응하여 2개 배치될 수 있다. 하나의 커패시터 구조체(120)에 2개의 바텀 패드(122)가 배치됨으로써, 커패시터 구조체(120)는 기능상으로 2개의 커패시터로 작용할 수 있다. 예컨대, 바텀 패드(122)는 제1 바텀 패드(122-1)와 제2 바텀 패드(122-2)를 포함하고, 제1 바텀 패드(122-1)와 제2 바텀 패드(122-2)는 도 1b 또는 도 1c에 도시된 제1 및 제2 커패시터(124-1, 124-2)에 대응할 수 있다. 제2 커패시터(124-2) 및 샘플링 TR(SAMP)를 이용하여 CDS를 수행할 수 있음은 전술한 바와 같다.
제1 바텀 패드(122-1)는 하부 수직 콘택(VWl)을 통해 제1 배선층(M1)의 해당 패드에 연결되고, 제2 바텀 패드(122-2)는 제2 수직 콘택(Vc2)과 추가 제2 수직 콘택(Vc2')을 통해 제2 배선층(M2)의 해당 패드에 연결될 수 있다. 제2 바텀 패드(122-2)에 연결된 제2 수직 콘택(Vc2)은 제1 배선층(M1)의 패드로 연결된 제2 수직 콘택(Vc2)보다 짧을 수 있다. 탑 패드(126)는 상부 수직 콘택(VWh) 및 추가 상부 수직 콘택(VCu)을 통해 제2 배선층(M2)의 해당 패드에 연결될 수 있다. 바텀 패드, 하부 수직 콘택(VWl), 및 상부 수직 콘택(VWh)은 예컨대, 텅스텐으로 형성될 수 있다. 추가 상부 수직 콘택(VCu)은 추가 제2 수직 콘택(Vc2')과 마찬가지로 다마신 공정으로 형성되고, 구리로 형성될 수 있으며, 실시예에 따라 생략될 수도 있다. 물론, 바텀 패드(122), 하부 수직 콘택(VWl), 상부 수직 콘택(VWh), 및 추가 상부 수직 콘택(VCu)의 재질이 텅스텐이나 구리에 한정되는 것은 아니다.
도 1d에 도시된 바와 같이, 픽셀(PX)의 수평 단면이 제1 직사각형(Re1)의 구조를 가질 때, 바텀 패드(122)는 제1 직사각형(Re1)의 중앙 부분에 넓게 배치될 수 있다. 예컨대, 2개의 바텀 패드(122-1, 122-2) 각각은 제2 방향(y 방향)으로 길게 연장된 제2 직사각형(Re2)의 구조를 가질 수 있다. 또한, 2개의 바텀 패드(122-1, 122-2)는 제1 직사각형(Re1)의 중심을 지나는 중심 라인(CL)에 대하여 서로 대칭이 되도록 제1 직사각형(Re1)의 중앙 부분에 서로 인접하여 배치될 수 있다.
2개의 바텀 패드(122-1, 122-2) 각각은 제1 방향(x 방향)으로 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 제1 직사각형(Re1)의 제1 방향(x 방향)의 폭의 1/2보다 작을 수 있다. 그에 따라, 바텀 패드(122) 외부로 제1 직사각형(Re1)의 외곽 부분에 수직 콘택 영역(Avc)이 할당될 수 있다. 수직 콘택 영역(Avc)에는 다수의 제2 수직 콘택들(Vc2)이 배치될 수 있다. 참고로, 도 1d는 바텀 패드(122)의 상면 레벨(Lbp)에서 바라본 픽셀(PX)에 대한 평면도이고, 그에 따라, 제2 수직 콘택들(Vc2)은 상면 레벨(Lbp)에서 수평으로 잘린 형태로 도시되고 있다. 한편, 수직 콘택 영역(Avc)이 제1 방향(x 방향)으로 제1 직사각형(Re1)의 양쪽 외곽 부분에 할당되고 있지만, 수직 콘택 영역(Avc)의 할당 위치가 그에 한정되는 것은 아니다. 예컨대, 수직 콘택 영역(Avc)은 제2 방향(y 방향)으로 제1 직사각형(Re1)의 양쪽 외곽 부분에 추가로 할당될 수 있고, 추가로 할당된 수직 콘택 영역(Avc)에 제2 수직 콘택들(Vc2)이 제1 방향(x 방향)을 따라 배치될 수 있다.
다수의 커패시터들(124)이 바텀 패드(122)와 탑 패드(126) 사이에 배치될 수 있다. 탑 패드(126)는 커패시터들(124) 전체를 덮는 구조로 커패시터들(124)의 상부에 배치되며, 바텀 패드(122)와 달리 하나로 형성될 수 있다. 커패시터 구조체(120)에 대한 내용은 도 2의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 3D 이미지 센서(100)에서, 반도체 기판(101) 상의 수직 방향, 즉, 제3 방향(z 방향)으로 제1 배선층(M1)은 제1 레벨(L1)에 위치하고, 제2 배선층(M2)은 제3 방향(z 방향)으로 제3 레벨(L3)에 위치할 수 있다. 한편, 바텀 패드(122)는 제3 방향(z 방향)으로 제1 레벨(L1)과 제3 레벨(L3)의 사이인 제2 레벨(L2)에 위치할 수 있다. 바텀 패드(122)가 제1 레벨(L1)과 제3 레벨(L3) 사이에 배치됨으로써, 다음과 같은 장점이 있다. 첫 번째, 제2 배선층(M2)의 패드들 및 바텀 패드(122)의 형성이 용이할 수 있다. 두 번째, 제2 배선층(M2)의 패드들과 바텀 패드(122) 간의 쇼트(short) 불량이 감소할 수 있다. 세 번째 차후 픽셀 사이즈가 감소할 때, 바텀 패드(122)의 면적 확보 측면에서 유리할 수 있다.
참고로, 기존의 3D 이미지 센서에서, 바텀 패드는 제2 배선층(M2)의 패드들과 동일 레벨에 위치할 수 있다. 예컨대, 기존의 3D 이미지 센서에서는, 제2 배선층(M2)에 작은 사이즈의 제1 패드들과 큰 사이즈의 바텀 패드가 함께 형성될 수 있다. 그에 따라, 기존의 3D 이미지 센서의 경우, 제2 배선층(M2)을 형성하는 공정의 난이도가 증가하고, 또한 공정 시간도 증가할 수 있다. 패턴을 형성하기 위하여, 일반적으로, 먼저, OPC(Optical Proximity Correction) 통해 해당 패턴에 대응하는 마스크를 제조하고, 다음, 마스크를 이용하여 포토리소그라피(photo-lithography) 공정을 수행하여 포토레지스트 패턴을 형성한다. 이후, 포토레지스트 패턴을 이용하여 해당 패턴에 대한 식각(etch) 공정을 수행할 수 있다. 그러나 제2 배선층(M2) 내에 서로 다른 사이즈와 형태를 갖는 제1 패드들과 바텀 패드가 함께 존재하는 경우, OPC, 포토리소그라피, 식각 공정 등이 복잡해지고, 공정 횟수도 증가하며, 형성된 패턴의 완성도도 크게 낮아질 수 있다. 또한, 제2 배선층(M2)의 공간의 부족과 패턴 형성의 낮은 완성도에 기인하여, 제1 패드들과 바텀 패드 간의 쇼트 불량이 증가할 수 있다.
일반적으로 바텀 패드는 픽셀의 중앙 부분에 배치되고 제1 패드들은 픽셀의 외곽 부분에 배치될 수 있다. 예컨대, 도 1d에서, 바텀 패드(122)의 외부의 제1 직사각형(Re1)의 외곽 부분에 제1 패드들이 배치될 수 있다. 한편, 바텀 패드는 커패시터의 용량 확보를 위해 어느 정도의 넓이가 확보되어야 한다. 따라서, 제1 패드들과 바텀 패드가 제2 배선층(M2)에 함께 형성되는 기존의 3D 이미지 센서의 구조에서는, 차후, 픽셀의 사이즈가 작아지는 경우, 바텀 패드의 넓이를 충분히 확보하기 힘든 문제가 있다.
그에 반해, 본 실시예의 3D 이미지 센서(100)에서는, 바텀 패드(122)를 제1 배선층(M1)과 제2 배선층(M2) 사이의 레벨에 배치함으로써, 앞서 문제점들을 모두 해결할 수 있다. 즉, 제2 배선층(M2)의 패드들과 바텀 패드(122)를 용이하게 형성할 수 있고, 제2 배선층(M2)의 패드들과 바텀 패드(122) 간의 쇼트(short) 불량을 감소시킬 수 있으며, 차후 픽셀 사이즈가 감소하는 경우에도, 바텀 패드(122)의 면적을 충분히 확보할 수 있다.
도 2는 도 1a의 3D 이미지 센서에서 커패시터 구조체의 A 부분을 확대하여 보여주는 확대도이다.
도 2를 참조하면, 본 실시예의 3D 이미지 센서(100)에서, 커패시터 구조체(120)는 하부의 바텀 패드(122), 상부의 탑 패드(126), 및 바텀 패드(122)와 탑 패드(126) 사이에 배치된 다수의 커패시터들(124)을 포함할 수 있다.
바텀 패드(122)는 하부 수직 콘택(도 1a의 VWl 참조)을 통해 제1 배선층(M1)의 패드로 연결되고, 패드는 반도체 기판(101)으로 연결될 수 있다. 예컨대, 제1 바텀 패드(122-1)는 제1 배선층(M1)의 패드를 통해 샘플링 TR(SAMP)의 소스 영역에 연결될 수 있다. 따라서, 제1 바텀 패드(122-1)를 포함하는 제1 커패시터(도 1b 또는 도 1c의 124-1 참조)는 제2 커패시터(124-2)에 고정된 전압에 대응하는 전하들을 저장할 수 있다.
커패시터(124)는 원통형 구조를 가지며, 제1 메탈층(124m1), 유전체층(124d) 및 제2 메탈층(124m2)을 포함할 수 있다. 여기서, 원통형 구조는 제1 메탈층(124m1), 유전체층(124d) 및 제2 메탈층(124m2)이 바텀 패드(122)의 상면에 대하여 수직하게 형성된 부분만을 의미할 수 있다. 제1 메탈층(124m1)과 제2 메탈층(124m2)은 예컨대, TiN으로 형성될 수 있다. 그러나 제1 메탈층(124m1)과 제2 메탈층(124m2)의 재질이 TiN에 한정되는 것은 아니다.
한편, 유전체층(124d)은 약 10 내지 25의 유전 상수를 갖는 고유전체(high-k) 물질로 형성될 수 있다. 예컨대, 유전체층(124d)은 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 티타늄옥사이드(TiO2), 알루미늄옥사이드(Al2O3) 등과 같은 금속산화물, 그들의 실리케이트(silicates) 또는 알루미네이트(aluminates)로 형성될 수 있다. 또한, 유전체층(124d)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON)과 같은 금속질화산화물, 그들의 실리케이트 또는 알루미네이트로 형성될 수 있다.
탑 패드(126)는, 다수의 커패시터들(124) 전체를 덮는 구조로 형성되고, 예컨대, SiGe로 형성될 수 있다. 물론, 탑 패드(126)의 재질이 SiGe에 한정되는 것은 아니다.
커패시터 구조체(120)는 다음과 같은 공정을 통해 형성될 수 있다. 먼저, 바텀 패드(122)를 반도체 기판(101) 상부의 제2 레벨(L2) 상에 형성한다. 다음, 바텀 패드(122)를 덮는 층간 절연층을 형성하고 평탄화한 후, 커패시터가 형성될 부분들에 트렌치를 형성한다. 트렌치의 바닥면으로 바텀 패드(122)가 노출될 수 있다. 이후, 제1 메탈층(124m1), 유전체층(124d), 및 제2 메탈층(124m2)을 위한 물질층들을 차례로 형성하고, 제2 메탈층(124m2)의 물질층 상부에 탑 패드(126)를 위한 물질층, 예컨대 SiGe층을 형성한다. 마지막으로 패터닝 공정을 통해 제1 메탈층(124m1), 유전체층(124d), 및 제2 메탈층(124m2), 및 탑 패드(126)를 형성함으로써, 커패시터 구조체(120)를 완성한다.
이후, 커패시터 구조체(120)의 상부로 상부 수직 콘택(VWh)과 추가 상부 수직 콘택(VCu)이 형성되고, 탑 패드(126)가 상부 수직 콘택(VWh)과 추가 상부 수직 콘택(VCu)을 통해 제2 배선층(M2)의 해당 패드에 전기적으로 연결될 수 있다.
도 3a 내지 도 3c 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서들에서 바텀 패드의 상면의 레벨에서의 평면도들로서, 도 1d에 대응한다. 도 1a 내지 도 2의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a를 참조하면, 본 실시예의 3D 이미지 센서(100a)는 커패시터 구조체(120a)의 바텀 패드(122a)의 형태와 제2 수직 콘택(Vc2)의 배치 위치에서, 도 1c의 3D 이미지 센서(100)와 다를 수 있다. 구체적으로 설명하면, 도 1c의 3D 이미지 센서(100)에서, 커패시터 구조체(120)의 바텀 패드(122)는 제2 방향(y 방향)으로 연장된 직사각형 구조를 가질 수 있다. 그에 반해, 본 실시예의 3D 이미지 센서(100a)에서, 바텀 패드(122a)는 제2 방향(y 방향)으로 연장된 직사각형 구조를 가지되 외곽 부분에 단차부(S)를 포함할 수 있다. 이러한 단차부(S)의 존재로 인해 바텀 패드(122a)는 'L'와 유사한 형태를 가질 수 있다. 한편, 2개의 바텀 패드(122a-1, 122a-2)는 제1 직사각형(Re1)의 중심점(CP)에 대하여 대칭 구조를 가질 수 있다. 예컨대, 제1 바텀 패드(122a-1)의 단차부(S)는 제2 방향(y 방향) 하방으로 향하고, 제2 바텀 패드(122a-2)의 단차부(S)는 제2 방향(y 방향) 상방으로 향하도록 형성됨으로써, 2개의 바텀 패드(122a-1, 122a-2) 각각의 단차부(S)는 제1 직사각형(Re1)의 중심점(CP)에 대하여 대칭이 될 수 있다.
한편, 바텀 패드(122a)는 제1 방향(x 방향)으로 두 개의 폭을 가질 수 있다. 즉, 바텀 패드(122a)는 단차부(S)가 형성되지 않은 부분에서는 제2 폭(W2)을 갖고, 단차부가 형성된 부분에서는 제2 폭(W2)보다 작은 제3 폭(W3)을 가질 수 있다. 바텀 패드(122a)의 제2 폭(W2)은 도 1c의 3D 이미지 센서(100)에서의 바텀 패드(122)의 제1 폭(W1)보다 크고, 제3 폭(W3)은 제1 폭(W1)보다 작을 수 있다. 그에 따라, 도 3a에 도시된 바와 같이, 수직 콘택 영역(Avca)은 단차부(S)가 형성된 제1 직사각형(Re1)의 외곽 부분에 할당되고, 그러한 수직 콘택 영역(Avca)에 제2 수직 콘택들(Vc2)이 배치될 수 있다.
도 3b를 참조하면, 본 실시예의 3D 이미지 센서(100b)는 커패시터 구조체(120b)의 바텀 패드(122b)의 형태와 제2 수직 콘택(Vc2)의 배치 위치에서, 도 1c의 3D 이미지 센서(100)와 다를 수 있다. 구체적으로 설명하면, 본 실시예의 3D 이미지 센서(100b)에서, 바텀 패드(122b)는 제2 방향(y 방향)으로 연장된 직사각형 구조를 가지되, 제2 방향(y 방향)으로 중앙 부분의 외곽으로 외측 오목부(Cout)를 가질 수 있다. 이러한 외측 오목부(Cout)의 존재로 인해 바텀 패드(122b)는 'ㄷ'과 유사한 형태를 가질 수 있다. 한편, 2개의 바텀 패드(122b-1, 122b-2)는 제1 직사각형(Re1)의 중심 라인(CL)에 대하여 대칭 구조를 가질 수 있다. 예컨대, 제1 바텀 패드(122b-1)의 외측 오목부(Cout)는 제1 방향(x 방향)으로 좌측 외곽에 형성되고, 제2 바텀 패드(122b-2)의 외측 오목부(Cout)는 제1 방향(x 방향)으로 우측 외곽에 형성됨으로써, 2개의 바텀 패드(122b-1, 122b-2) 각각의 외측 오목부(Cout)는 제1 직사각형(Re1)의 중심 라인(CL)에 대하여 대칭이 될 수 있다.
바텀 패드(122b)는 제1 방향(x 방향)으로 두 개의 폭을 가질 수 있다. 즉, 바텀 패드(122b)는 외측 오목부(Cout)가 형성되지 않은, 제2 방향(y 방향)의 양쪽 외곽 부분에서 제2 폭(W2')을 갖고, 외측 오목부(Cout)가 형성된 제2 방향(y 방향)의 중앙 부분에서 제2 폭(W2')보다 작은 제3 폭(W3')을 가질 수 있다. 바텀 패드(122b)의 제2 폭(W2')은 도 1c의 3D 이미지 센서(100)에서의 바텀 패드(122)의 제1 폭(W1)보다 크고, 제3 폭(W3')은 제1 폭(W1)보다 작을 수 있다. 그에 따라, 도 3b에 도시된 바와 같이, 수직 콘택 영역(Avcb)은 외측 오목부(Cout)가 형성된 제1 직사각형(Re1)의 외곽 부분에 할당되고, 그러한 수직 콘택 영역(Avcb)에 제2 수직 콘택들(Vc2)이 배치될 수 있다.
한편, 제2 폭(W2') 및 제3 폭(W3')은, 도 3a의 이미지 센서(100a)에서의 바텀 패드(122a)의 제2 폭(W2) 및 제3 폭(W3)과 실질적으로 동일할 수 있다. 그러나 실시예에 따라, 제2 폭(W2') 및 제3 폭(W3')은 제2 폭(W2) 및 제3 폭(W3)과 다를 수도 있다.
도 3c를 참조하면, 본 실시예의 3D 이미지 센서(100c)는 커패시터 구조체(120c)의 바텀 패드(122c)의 형태와 제2 수직 콘택(Vc2)의 배치 위치에서, 도 1c의 3D 이미지 센서(100)와 다를 수 있다. 구체적으로 설명하면, 본 실시예의 3D 이미지 센서(100c)에서, 바텀 패드(122c)는 제2 방향(y 방향)으로 연장된 직사각형 구조를 가지되, 제2 방향(y 방향)으로 중앙 부분의 내측에 내측 오목부(Cin)를 가질 수 있다. 이러한 내측 오목부(Cin)의 존재로 인해 바텀 패드(122c)는, 도 3b의 3D 이미지 센서(100b)의 바텀 패드(122b)와 같이, 'ㄷ'과 유사한 형태를 가질 수 있다. 또한, 본 실시예의 3D 이미지 센서(100c)에서, 바텀 패드(122c)는 도 3b의 3D 이미지 센서(100b)의 바텀 패드(122b)와 비교할 때, 제1 방향(x 방향)으로 내측 오목부(Cin)와 외측 오목부(Cout)가 서로 반대쪽에 배치된다는 차이점이 있다. 예컨대, 제1 바텀 패드(122b-1)의 외측 오목부(Cout)는 제1 바텀 패드(122b-1)의 왼쪽에 배치되나, 제1 바텀 패드(122c-1)의 내측 오목부(Cin)는 제1 바텀 패드(122c-1)의 오른쪽에 배치될 수 있다.
바텀 패드(122c)는 제1 방향(x 방향)으로 두 개의 폭을 가질 수 있다. 즉, 바텀 패드(122c)는 내측 오목부(Cin)가 형성되지 않은 제2 방향(y 방향)의 양쪽 외곽 부분에서 제2 폭(W2")을 갖고, 내측 오목부(Cin)가 형성된 제2 방향(y 방향)의 중앙 부분에서 제2 폭(W2")보다 작은 제3 폭(W3")을 가질 수 있다. 바텀 패드(122ab)의 제2 폭(W2")은 도 1c의 3D 이미지 센서(100)에서의 바텀 패드(122)의 제1 폭(W1)보다 크고, 제3 폭(W3")은 제1 폭(W1)보다 작을 수 있다. 그에 따라, 도 3c에 도시된 바와 같이, 수직 콘택 영역(Avcc)은 내측 오목부(Cin)가 형성된 제1 직사각형(Re1)의 중앙 부분에 할당되고, 그러한 수직 콘택 영역(Avcc)에 제2 수직 콘택들(Vc2)이 배치될 수 있다.
한편, 제2 폭(W2") 및 제3 폭(W3")은, 도 3a의 이미지 센서(100a)에서의 바텀 패드(122a)의 제2 폭(W2) 및 제3 폭(W3)과 실질적으로 동일할 수 있다. 그러나 실시예에 따라, 제2 폭(W2") 및 제3 폭(W3")은 제2 폭(W2) 및 제3 폭(W3)과 다를 수도 있다.
도 4a은 본 발명의 일 실시예에 따른 SL 기반의 3D 이미지 센서에 대한 단면도이고, 도 4b는 도 4a의 3D 이미지 센서에서 바텀 패드의 상면의 레벨에서의 평면도이다. 도 1a 내지 도 3c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 및 도 4b를 참조하면, 본 실시예의 3D 이미지 센서(100d)는 커패시터 구조체(120d)의 형태에서, 도 1a의 3D 이미지 센서(100)와 다를 수 있다. 구체적으로 설명하면, 본 실시예의 3D 이미지 센서(100)에서, 바텀 패드(122d) 중 제2 반터 패드(122d-2)는 제1 방향(x 방향)으로 왼쪽 외곽으로 돌출된 돌출부(122p)를 포함할 수 있고, 돌출부(122p)는 제2 제2 수직 콘택(Vc2) 및 추가 제2 수직 콘택(Vc2’)을 통해 제2 배선층(M2)의 해당 패드에 연결될 수 있다.
본 실시예의 3D 이미지 센서(100d)에서도, 커패시터 구조체(120d)는 제1 배선층(M1)과 제2 배선층(M2) 사이에 배치될 수 있다. 따라서, 제2 배선층(M2)의 패드들과 바텀 패드(122d)의 형성 공정이 용이하고, 쇼트 불량이 감소하며, 차후 픽셀의 사이즈가 감소하는 경우에도 바텀 패드(122d)의 면적을 용이하게 확보할 수 있다. 또한, 도 4b에 도시된 바와 같이, 바텀 패드(122d)의 돌출부(122p)에 대응하는 위치에서 제2 방향(y 방향)을 따라 제2 수직 콘택들(Vc2)이 배치되고, 제2 수직 콘택들(Vc2)은 제1 배선층(M1)의 해당 패드들을 통해 반도체 기판(101), 또는 반도체 기판(101) 상에 배치된 게이트들로 연결될 수 있다. 물론, 게이트들에 대응하는 제1 배선층(M1)의 해당 패드들은 바텀 패드(122d)보다 아래에 배치되므로 도 4b에서는 도시되지 않고 있다.
본 실시예의 3D 이미지 센서(100d)에서는 돌출부(122p)를 포함함으로써, 수직 콘택 영역(Avca)을 충분히 확보할 수 있다. 또한, 수직 콘택 영역(Avca)이 충분히 확보됨으로써, 차후 픽셀 사이즈가 감소할 때, 바텀 패드(122d)의 면적 확보를 최대화할 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 SL 기반의 3D 이미지 센서에 대한 단면도들로서, 반도체 기판의 상부에 배치된 커패시터 구조체, 층간 절연층, 및 다중 배선층 등은 생략되고, 반도체 기판 상의 전하 생성 영역만을 도시하고 있다. 도 1 내지 도 5b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 본 실시예의 3D 이미지 센서(100e)에서는 반도체 기판(101) 내에 별도의 포토다이오드가 형성되지 않을 수 있다. 포토다이오드 대신 반도체 기판(101) 상에 포토게이트(150)가 배치될 수 있다. 포토게이트(150)에 고전압이 인가되면, 반도체 기판(101) 내에 필드가 형성되고, 반도체 기판(101)의 후면을 통해 입사된 광이 필드 근처에서 전자-전공 쌍으로 변환됨으로써, 전하가 생성될 수 있다.
포토게이트(150)는 전하 생성 기능을 하면서 트랜스퍼 게이트의 기능을 수행할 수 있다. 따라서, 별도의 트랜스퍼 게이트가 형성되지 않을 수 있다. 그러나 실시예에 따라, 포토게이트(150)와 함께 별도의 트랜스퍼 게이트가 포토게이트(150) 주변에 배치될 수 있다.
본 실시예의 3D 이미지 센서(100e)에서도, 반도체 기판(101)의 상부로 커패시터 구조체(도 1a의 120 참조)가 배치되고, 커패시터 구조체(120)는 제1 배선층(도 1a의 M1 참조)과 제2 배선층(도 1a의 M2 참조) 사이에 배치될 수 있다. 즉, 커패시터 구조체(120)의 바텀 패드(도 1a의 122 참조)는 제2 배선층(M2)과 다른 레벨에 별도로 형성될 수 있다. 그에 따라, 본 실시예의 3D 이미지 센서(100e) 역시, 도 1a의 3D 이미지 센서(100)에 대해 설명한 바와 같은 효과를 가질 수 있다.
도 5b를 참조하면, 본 실시예의 3D 이미지 센서(100f)는 반도체 기판(101) 내에 포토다이오드(103a)가 추가적으로 배치된다는 측점에서, 도 5a의 3D 이미지 센서(100e)와 다를 수 있다. 본 실시예의 3D 이미지 센서(100f)에서는, 포토게이트(150)의 하부에 포토다이오드(103a)를 추가적으로 형성함으로써, 필드를 더욱 깊게 형성할 수 있다. 따라서, 본 실시예의 3D 이미지 센서(100f)는, 포토게이트(150)와 포토다이오드(103a)의 복합 구조를 통해 보다 많은 전하를 생성할 수 있다.
본 실시예의 3D 이미지 센서(100f)에서도, 반도체 기판(101)의 상부로 커패시터 구조체(도 1a의 120 참조)가 배치되고, 커패시터 구조체(120)는 제1 배선층(도 1a의 M1 참조)과 제2 배선층(도 1a의 M2 참조) 사이에 배치될 수 있다. 그에 따라, 본 실시예의 3D 이미지 센서(100f) 역시, 도 1a의 3D 이미지 센서(100)에 대해 설명한 바와 같은 효과를 가질 수 있다.
한편, 지금까지 SL 기반 3D 이미지 센서 위주로 커패시터 구조체의 구조적 기능적 특징에 대해 설명하였지만, 커패시터 구조체의 구조적 기능적 특징이 SL 기반 3D 이미지 센서에만 적용되는 것은 아니다. 예컨대, 커패시터 구조체의 구조적 기능적 특징은 ToF(Time of Flight) 기반 3D 이미지 센서 등과 같은 다른 방식의 3D 이미지 센서에도 적용될 수도 있다. 또한, 커패시터 구조체의 구조적 기능적 특징은 일반적인 2D 이미지 센서에도 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 3D 이미지 센서를 구비한 전자 장치에 대한 개략적인 구성도이다. 도 1a 내지 도 5b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예의 전자 장치(1000)는 3D 이미지 센서(100), 광 조사부(200), 렌즈(300), 제어부(400), 및 신호 처리부(500)를 포함할 수 있다. 3D 이미지 센서(100)는, 예컨대, 도 1a의 3D 이미지 센서(100)일 수 있다. 그러나 그에 한하지 않고, 도 3a ~ 도 3c, 도 4a, 도 5a, 및 도 5b의 3D 이미지 센서(100a ~ 100f)가 본 실시예의 전자 장치(1000)에 채용될 수 있음은 물론이다.
광 조사부(200)는 광을 생성하여 대상체(10)로 조사할 수 있다. 광 조사부(200)는, 예컨대, 적외선을 생성하여 대상체(10)로 조사할 수 있다. 그러나 그에 한정되지 않고, 광 조사부(200)는, 근적외선(Near Infra-Red: NIR), 자외선(UV), 가시광선 등을 생성하여 대상체(10)로 조사할 수도 있다. 광 조사부(200)는 LED 어레이, 또는 레이저(LASER) 장치 등으로 구현될 수 있다. 전술한 바와 같이, 광 조사부(200)는 구조 광(Li)을 생성하여 대상체(10)에 조사할 수 있다. 한편, 도 6에서, 1D 구조 광이 예시되고 있지만 2D 구조 광이 생성되어 조사될 수 있음은 물론이다.
렌즈(300)는 대상체(10)에서 반사된 구조 광(Lr)을 집광하여 3D 이미지 센서(100)로 전달할 수 있다. 제어부(400)는 3D 이미지 센서(100), 광 조사부(200), 신호 처리부(500)를 전반적으로 제어할 수 있다. 신호 처리부(500)는 3D 이미지 센서(100)에서 SL 방식에 따라 측정한 전하량에 기초하여, 신호 처리 모듈을 통해 대상체에 대한 깊이 영상, 즉 3D 영상을 생성할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100g: 3D 이미지 센서, 101: 반도체 기판, 103, 103a: 포토다이오드, 105: 분리 구조, 107: 마이크로 렌즈, 112: 트랜스퍼 게이트, 113: 게이트 산화막, 114: 리셋 게이트, 109: FD 영역, 115: 프리 차지 게이트, 116-1, 116-2: 제1, 제2 소스 팔로워 게이트, 117: 샘플링 게이트, 118: 선택 게이트, 119: 캘리브레이션 게이트, 120, 120a ~ 120e: 커패시터 구조체, 122, 122a ~ 122e: 바텀 패드, 124: 커패시터, 126: 탑 패드, 130: 층간 절연층, 140: 다중 배선층, TX: 트랜스퍼 TR, RX: 리셋 TR, SF1, SF2: 제1, 제2 소스 팔로워 TR, PRE: 프리 차지 TR, SAMP: 샘플링 TR, CAL: 캘리브레이션 TR, SEL: 선택 TR, M1 ~ M5: 제1 배선층 내지 제5 배선층, Vc1, Vc2: 수직 콘택, 200: 광 조사부, 300: 렌즈, 400: 제어부, 500: 신호 처리부, 1000: 전자 장치
Claims (10)
- 반도체 기판 내에 형성된 포토다이오드, 및 상기 포토다이오드의 상부와 주변의 복수의 게이트를 구비한 게이트 그룹을 포함한 픽셀 영역;
상기 픽셀 영역의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및
상기 다중 배선층 중 최하부에 위치하는 제1 배선층과 상기 제1 배선층의 상부에 위치하는 제2 배선층 사이에 배치되고, 바텀 패드, 탑 패드, 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고,
상기 바텀 패드는 상기 제1 배선층에 연결된, SL 기반의 3D 이미지 센서. - 제1 항에 있어서,
상기 바텀 패드가 배치된 레벨에는 배선층이 없는 것을 특징으로 하는 3D 이미지 센서. - 제1 항에 있어서,
상기 픽셀 영역에 대응하여 2개의 상기 바텀 패드가 서로 이격되어 배치된 것을 특징으로 하는 3D 이미지 센서. - 제3 항에 있어서,
상기 바텀 패드가 위치하는 레벨에서, 상기 픽셀 영역의 수평 단면이 직사각형의 형태를 가질 때,
2개의 상기 바텀 패드는 상기 직사각형의 중심을 지나는 직선 또는 상기 직사각형의 중심에 대하여 대칭인 구조를 가지며,
2개의 상기 바텀 패드의 외부의 상기 직사각형의 외곽 부분에 배선층이 없는 것을 특징으로 하는 3D 이미지 센서. - 제1 항에 있어서,
상기 게이트 그룹의 상기 트랜스퍼 게이트는 상기 포토다이오드의 상부에 배치되고, 상기 반도체 기판이 소정 깊이로 리세스 되어 폴리실리콘으로 채워진 구조를 갖는 것을 특징으로 하는 3D 이미지 센서. - 반도체 기판 상의 픽셀의 중심 부분에 배치된 전하 생성 영역;
상기 전하 생성 영역에서 생성된 전하를 전송하는, 복수의 게이트를 구비한 게이트 그룹;
상기 픽셀의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및
인접하는 2개의 상기 배선층 사이에 배치되고, 바텀 패드, 탑 패드, 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고,
상기 바텀 패드가 배치된 레벨에는 배선층이 없는, SL 기반의 3D 이미지 센서. - 제6 항에 있어서,
상기 커패시터 구조체는 상기 다중 배선층 중 최하부에 위치하는 제1 배선층과 상기 제1 배선층의 상부에 위치하는 제2 배선층 사이에 배치되고,
상기 바텀 패드는 상기 제1 배선층을 통해 상기 반도체 기판에 전기적으로 연결된 것을 특징으로 하는 3D 이미지 센서. - 제6 항에 있어서,
상기 전하 생성 영역은,
포토다이오드 구조, 포토게이트 구조, 및 포토게이트와 포토다이오드의 복합 구조 중 어느 하나의 구조로 형성된 것을 특징으로 하는 3D 이미지 센서. - 반도체 기판 내에 형성된 포토다이오드, 및 상기 포토다이오드의 상부와 주변의 복수의 게이트를 구비한 게이트 그룹을 포함한 픽셀 영역;
상기 픽셀 영역의 상부에 배치되고, 상기 반도체 기판 및 게이트에 전기적으로 연결된 적어도 2개의 배선층을 구비한 다중 배선층; 및
상기 다중 배선층 중 최하부에 위치하는 제1 배선층과 상기 제1 배선층의 상부에 위치하는 제2 배선층 사이에 배치되고, 바텀 패드, 탑 패드, 및 상기 바텀 패드와 탑 패드 사이의 복수의 커패시터를 구비하는 커패시터 구조체;를 포함하고,
상기 픽셀 영역에 대응하여 적어도 2개의 바텀 패드가 서로 이격되어 배치되며,
상기 바텀 패드는 상기 제1 배선층에 연결된, SL 기반의 3D 이미지 센서. - 제9 항에 있어서,
상기 바텀 패드가 위치하는 레벨에서, 상기 픽셀 영역의 수평 단면이 직사각형의 형태를 가질 때,
2개의 상기 바텀 패드는 상기 직사각형의 중심을 지나는 직선 또는 상기 직사각형의 중심에 대하여 대칭인 구조를 가지며,
상기 직사각형의 중심 부분 또는 외곽 부분에 수직 콘택이 배치된 것을 특징으로 하는 3D 이미지 센서.
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