KR20200038446A - Multi-layered ceramic capacitor - Google Patents

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Abstract

The present invention comprises a body including a dielectric layer and an internal electrode, and an external electrode disposed on the body, wherein the external electrode comprises: an electrode layer connected to the internal electrode; a first plating portion having a thickness of 0.3-1 μm disposed on the electrode layer; and a second plating portion disposed on the first plating portion.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}Multilayer Ceramic Capacitor {MULTI-LAYERED CERAMIC CAPACITOR}

본 발명은 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor.

적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.Multi-Layered Ceramic Capacitor (MLCC) is an important chip component used in industries such as communication, computers, home appliances, automobiles, etc. due to its small size, high volume, and easy mounting. , It is a core passive element used in various electric, electronic, and information communication devices such as digital TV.

최근에는 모바일(mobile) 기기, 웨어러블(wearable) 기기 등의 수요가 증가함에 따라, 다양한 기후와 환경에서 사용할 수 있도록 적층 세라믹 커패시터의 내습 신뢰성을 확보하는 것에 대한 중요도가 높아지고 있다. Recently, as demands for mobile devices and wearable devices have increased, the importance of securing the moisture resistance reliability of the multilayer ceramic capacitor for use in various climates and environments has increased.

일반적으로 외부 전극의 전극층 상에 Ni 도금층 및 Sn 도금층을 도금하여 내습 신뢰성을 확보하고 있으나, 전극층의 끊김, 전극층에 포함된 글라스가 외부로 돌출되는 글라스 비딩(glass beading) 현상 등으로 인하여 일반적인 도금 방법에 의해서는 도금 끊김 현상이 발생하는 문제점이 있었다. 도금 끊김이 발생한 부위는 수분 침투의 경로가 되어 내습 신뢰성을 저하시킬 우려가 있다. In general, the Ni plating layer and the Sn plating layer are plated on the electrode layer of the external electrode to secure the moisture resistance, but the general plating method is due to breakage of the electrode layer, glass beading phenomenon in which the glass contained in the electrode layer protrudes to the outside. There was a problem in that plating breakage occurred. The site where the plating breakage occurs may become a path for moisture penetration, which may lower the reliability of moisture resistance.

본 발명의 일 목적은 도금 끊김 현상을 억제하여 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공하기 위함이다. An object of the present invention is to provide a multilayer ceramic capacitor having excellent moisture resistance reliability by suppressing plating breakage.

본 발명의 일 실시형태는 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며, 상기 외부 전극은, 상기 내부 전극과 연결되는 전극층; 상기 전극층 상에 배치되는 0.3~1㎛ 두께의 제1 도금부; 및 상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하는 적층 세라믹 커패시터를 제공한다.One embodiment of the present invention includes a body including a dielectric layer and an internal electrode, and an external electrode disposed on the body, wherein the external electrode includes: an electrode layer connected to the internal electrode; A first plating portion having a thickness of 0.3 to 1 μm disposed on the electrode layer; And a second plating portion disposed on the first plating portion.

본 발명의 일 실시 형태에 따르면, 0.3~1㎛ 두께의 제1 도금부를 전극층과 제2 도금부 사이에 배치시킴으로써 도금 끊김 현상을 억제하여 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있는 효과가 있다. According to an embodiment of the present invention, by disposing the first plating portion having a thickness of 0.3 to 1 μm between the electrode layer and the second plating portion, it is possible to suppress plating breakage and provide a multilayer ceramic capacitor having excellent moisture resistance reliability. .

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도를 개략적으로 나타낸 도면이다.
도 3은 적층 세라믹 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 4는 표 1의 시험번호 1에 대한 도금부 단면을 촬영한 사진이다.
도 5는 표 1의 시험번호 2에 대한 도금부 단면을 촬영한 사진이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a view schematically showing a cross-sectional view taken along line I-I 'of FIG. 1.
3 shows a ceramic green sheet printed with an internal electrode for manufacturing a body of a multilayer ceramic capacitor.
FIG. 4 is a photograph of a cross-section of the plating portion for test number 1 in Table 1.
5 is a photograph of a cross-section of the plating portion for the test number 2 in Table 1.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Moreover, the embodiment of this invention is provided in order to fully describe this invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for a more clear description. In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment are described using the same reference numerals.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and thicknesses are enlarged to clearly express various layers and regions, and components having the same function within the scope of the same idea have the same reference. It is explained using a sign. Furthermore, in the specification, when a part “includes” a certain component, this means that other components may be further included rather than excluding other components unless specifically stated to the contrary.

도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.In the drawing, the X direction may be defined as the second direction, the L direction or the longitudinal direction, the Y direction is the third direction, the W direction or the width direction, and the Z direction may be defined as the first direction, the stacking direction, the T direction, or the thickness direction.

적층 세라믹 커패시터Multilayer ceramic capacitor

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 도 1의 I-I'선에 따른 단면도를 개략적으로 나타낸 도면이다. 2 is a view schematically showing a cross-sectional view taken along line I-I 'of FIG. 1.

도 3은 적층 세라믹 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다. 3 shows a ceramic green sheet printed with an internal electrode for manufacturing a body of a multilayer ceramic capacitor.

도 4는 표 1의 시험번호 1에 대한 도금부 단면을 촬영한 사진이다.FIG. 4 is a photograph of a cross-section of the plating portion for test number 1 in Table 1.

도 5는 표 1의 시험번호 2에 대한 도금부 단면을 촬영한 사진이다.5 is a photograph of a cross-section of the plating portion for the test number 2 in Table 1.

도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110)와, 상기 바디에 배치되는 외부 전극(131, 132)을 포함하며, 상기 외부 전극은, 상기 내부 전극과 연결되는 전극층(131a, 132a); 상기 전극층 상에 배치되는 0.3~1㎛ 두께의 제1 도금부(131b, 132b); 및 상기 제1 도금부 상에 배치되는 제2 도금부(131c, 132c);를 포함한다. 1 to 5, the multilayer ceramic capacitor 100 according to an embodiment of the present invention includes a body 110 including a dielectric layer 111 and internal electrodes 121 and 122 and disposed on the body External electrodes 131 and 132, and the external electrodes include electrode layers 131a and 132a connected to the internal electrodes; 0.3 to 1 μm thick first plating portions 131b and 132b disposed on the electrode layer; And second plating portions 131c and 132c disposed on the first plating portion.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.In the body 110, the dielectric layers 111 and the internal electrodes 121 and 122 are alternately stacked.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.The specific shape of the body 110 is not particularly limited, but as shown, the body 110 may be formed in a hexahedral shape or a similar shape. Due to the shrinkage of the ceramic powder contained in the body 110 during the firing process, the body 110 may have a substantially hexahedral shape, although not a hexahedral shape having a complete straight line.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. The bodies 110 are connected to the first and second surfaces 1 and 2, which are opposite to each other in the thickness direction (Z direction), and are connected to the first and second surfaces 1 and 2 and to each other in the longitudinal direction (X direction). Opposing third and fourth faces (3, 4), first and second faces (1, 2), connected to third and fourth faces (3, 4), and widthwise (Y direction) to each other It may have opposing fifth and sixth faces 5, 6.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of dielectric layers 111 forming the body 110 is in a fired state, and the boundary between the adjacent dielectric layers 111 can be integrated to a degree that it is difficult to check without using a scanning electron microscope (SEM). have.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient electrostatic capacity can be obtained, and may be, for example, barium titanate (BaTiO 3 ) powder. As a material for forming the dielectric layer 111, various ceramic additives, organic solvents, plasticizers, binders, dispersants, etc. may be added to powders such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

한편, 유전체층(111)의 두께는 특별히 한정할 필요는 없다. On the other hand, the thickness of the dielectric layer 111 is not particularly limited.

다만, 유전체층을 0.6㎛ 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.4㎛ 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다. However, when the dielectric layer is formed to be thin with a thickness of less than 0.6 µm, in particular, when the thickness of the dielectric layer is 0.4 µm or less, there is a fear that moisture resistance reliability is deteriorated.

하술하는 바와 같이 본 발명의 일 실시형태에 따라, 0.3~1㎛ 두께의 제1 도금부(131b, 132b)를 전극층(131a, 132a)과 제2 도금부(131c, 132c) 사이에 배치시킴으로써 도금 끊김 현상을 억제하여 내습 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께가 0.4㎛ 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다. As described below, according to an embodiment of the present invention, plating is performed by arranging 0.3 to 1 μm thick first plating portions 131b and 132b between electrode layers 131a and 132a and second plating portions 131c and 132c. Since the moisture resistance reliability can be improved by suppressing the break phenomenon, sufficient moisture resistance reliability can be secured even when the thickness of the dielectric layer is 0.4 μm or less.

따라서, 유전체층(111)의 두께가 0.4㎛ 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다. Therefore, when the thickness of the dielectric layer 111 is 0.4 μm or less, the effect of improving the reliability of moisture resistance according to the present invention may be more remarkable.

상기 유전체층(111)의 두께는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. The thickness of the dielectric layer 111 may mean an average thickness of the dielectric layer 111 disposed between the first and second internal electrodes 121 and 122.

상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다. The average thickness of the dielectric layer 111 may be measured by scanning an image of a length and thickness direction cross-section (L-T cross-section) of the body 110 with a scanning electron microscope (SEM).

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, for any dielectric layer extracted from an image scanned by a scanning electron microscope (SEM) of a length and thickness direction cross-section (LT cross-section) cut at the center of the width direction of the body 110, length The average value can be measured by measuring the thickness at 30 equally spaced points in the direction.

상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.The equally spaced 30 points may be measured in a capacity forming unit which means a region where the first and second internal electrodes 121 and 122 overlap each other.

이때, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다. In this case, the multilayer ceramic capacitor 100 according to an embodiment of the present invention is disposed inside the body 110 and is disposed to face each other with the dielectric layer 111 interposed therebetween. And it may include a capping portion 112 formed on the upper and lower portions of the capacitive forming portion and the capacitive forming portion is formed, including a second internal electrode 122.

커버부(112)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.The cover portion 112 does not include an internal electrode, and may include the same material as the dielectric layer 111. That is, the cover portion 112 may include a ceramic material, for example, a barium titanate (BaTiO 3 ) -based ceramic material.

커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The cover portion 112 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the capacitive forming unit in the vertical direction, and basically serve to prevent damage to the internal electrode due to physical or chemical stress. have.

커버부(112)의 두께는 특별히 한정할 필요는 없다. 다만, 적층 세라믹 커패시터의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112)의 두께(tp)는 20㎛ 이하일 수 있으며, 이 경우 수분 침투 경로가 단축되기 때문에 내습신뢰성이 저하될 우려가 있다. The thickness of the cover portion 112 is not particularly limited. However, in order to more easily achieve miniaturization and high capacity of the multilayer ceramic capacitor, the thickness tp of the cover portion 112 may be 20 μm or less, and in this case, the moisture penetration path is shortened, so that the moisture resistance may be deteriorated. .

하술하는 바와 같이 본 발명의 일 실시형태에 따라, 0.3~1㎛ 두께의 제1 도금부(131b, 132b)를 전극층(131a, 132a)과 제2 도금부(131c, 132c) 사이에 배치시킴으로써 도금 끊김 현상을 억제하여 내습 신뢰성을 향상시킬 수 있기 때문에, 커버부(112)의 두께(tp)가 20㎛ 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다. As described below, according to an embodiment of the present invention, plating is performed by arranging 0.3 to 1 μm thick first plating portions 131b and 132b between electrode layers 131a and 132a and second plating portions 131c and 132c. Since the break-in phenomenon can be suppressed to improve the moisture resistance reliability, sufficient moisture resistance reliability can be secured even when the thickness tp of the cover portion 112 is 20 μm or less.

따라서, 커버부(112)의 두께(tp)가 20㎛ 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다. Therefore, when the thickness tp of the cover portion 112 is 20 μm or less, the effect of improving the reliability of moisture resistance according to the present invention may be more remarkable.

내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다. The internal electrodes 121 and 122 are alternately stacked with the dielectric layer, and may include first and second internal electrodes 121 and 122. The first and second internal electrodes 121 and 122 are alternately disposed to face each other with the dielectric layers 111 constituting the body 110 therebetween, and the third and fourth surfaces 3 and 4 of the body 110 are disposed. ).

도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. Referring to FIG. 2, the first internal electrode 121 is spaced apart from the fourth surface 4 and exposed through the third surface 3, and the second internal electrode 122 is spaced apart from the third surface 3 And can be exposed through the fourth side 4.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 형성할 수 있다.At this time, the first and second internal electrodes 121 and 122 may be electrically separated from each other by the dielectric layer 111 disposed in the middle. Referring to FIG. 3, the body 110 alternately stacks the ceramic green sheet (a) on which the first internal electrode 121 is printed and the ceramic green sheet (b) on which the second internal electrode 122 is printed, alternately, It can be formed by firing.

제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다. The materials forming the first and second internal electrodes 121 and 122 are not particularly limited, and for example, precious metal materials such as palladium (Pd) and palladium-silver (Pd-Ag) alloys, and nickel (Ni) and copper (Cu) may be formed using a conductive paste made of at least one material.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. The conductive paste may be printed using a screen printing method or a gravure printing method, and the present invention is not limited thereto.

한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다. 다만, 적층 세라믹 커패시터의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께(te)는 0.4㎛ 이하일 수 있다. Meanwhile, the thicknesses of the first and second internal electrodes 121 and 122 are not particularly limited. However, in order to more easily achieve miniaturization and high capacity of the multilayer ceramic capacitor, the thickness te of the first and second internal electrodes 121 and 122 may be 0.4 μm or less.

제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부전극(121, 122)의 평균 두께를 의미할 수 있다. The thickness of the first and second internal electrodes 121 and 122 may mean the average thickness of the first and second internal electrodes 121 and 122.

상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다. The average thickness of the first and second internal electrodes 121 and 122 may be measured by scanning an image of a length and thickness direction cross section (LT cross section) of the body 110 with a scanning electron microscope (SEM). have.

예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, an arbitrary first extracted from an image scanned by a scanning electron microscope (SEM) in a length and thickness direction cross-section (LT cross-section) cut at a central portion in the width (W) direction of the body 110. And about the second internal electrodes 121 and 122, the average value can be measured by measuring the thickness at 30 equally spaced points in the longitudinal direction.

상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.The equally spaced 30 points may be measured in a capacity forming unit which means a region where the first and second internal electrodes 121 and 122 overlap each other.

외부 전극(131, 132)은 바디(110)에 배치되며, 전극층(131a, 132a), 제1 도금부(131b, 132b) 및 제2 도금부(131c, 132c)를 포함한다. The external electrodes 131 and 132 are disposed on the body 110 and include electrode layers 131a and 132a, first plating parts 131b and 132b, and second plating parts 131c and 132c.

외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. The external electrodes 131 and 132 may include first and second external electrodes 131 and 132 connected to the first and second internal electrodes 121 and 122, respectively.

이때, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디(110)의 제1 및 제2 면(1, 2) 중 일부까지 각각 연장되게 형성될 수 있다. 또한, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에서 바디의 제5 및 제6 면(5, 6) 중 일부까지 각각 연장되게 형성될 수 있다.In this case, the first and second external electrodes 131 and 132 are part of the first and second surfaces 1 and 2 of the body 110 in the third and fourth surfaces 3 and 4 of the body 110. It can be formed to extend to each. In addition, the first and second external electrodes 131 and 132 extend from the third and fourth surfaces 3 and 4 of the body 110 to some of the fifth and sixth surfaces 5 and 6 of the body, respectively. Can be formed.

전극층(131a, 132a)은 바디(110)와 외부 전극(131, 132)을 기계적으로 접합시켜주는 역할을 하며, 내부 전극(121, 122)과 외부 전극(131, 132)을 전기적 및 기계적으로 접합시켜주는 역할을 한다. The electrode layers 131a and 132a serve to mechanically bond the body 110 and the external electrodes 131 and 132, and electrically and mechanically bond the internal electrodes 121 and 122 and the external electrodes 131 and 132. It plays a role.

전극층(131a, 132a)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다. The electrode layers 131a and 132a may be formed of any material as long as they have electrical conductivity, such as metal, and specific materials may be determined in consideration of electrical properties and structural stability.

예를 들어, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함하는 소성 전극이거나, 도전성 금속 및 베이스 수지를 포함하는 수지계 전극일 수 있다. For example, the electrode layers 131a and 132a may be a plastic electrode including a conductive metal and glass, or a resin-based electrode containing a conductive metal and a base resin.

또한, 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다. In addition, the electrode layers 131a and 132a are atomic layer deposition (ALD), molecular layer deposition (MLD), chemical vapor deposition (CVD), and sputtering It may be formed using a.

다만, 전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 소성 전극인 경우, 전극층 끊김, 전극층에 포함된 글라스가 외부로 돌출되는 글라스 비딩(glass beading) 현상 등으로 인하여 일반적인 도금 방법에 의해서는 도금 끊김 현상이 발생할 수 있어 내습 신뢰성이 특히 문제될 수 있다. 본 발명에 따라 제2 도금부(131c, 132c)와 전극층(131a, 132a) 사이에 0.3~1㎛ 두께의 제1 도금부(131b, 132b)를 형성하는 경우 글라스가 돌출된 부분까지 도금되어 도금 끊김 현상을 억제할 수 있다. However, in the case where the electrode layers 131a and 132a are a fired electrode including a conductive metal and glass, the electrode layer may be broken, or the glass beading phenomenon in which the glass contained in the electrode layer protrudes to the outside may be caused by a general plating method. Plating breakage may occur, so reliability of moisture resistance may be particularly problematic. When forming the first plating portions 131b and 132b having a thickness of 0.3 to 1 μm between the second plating portions 131c and 132c and the electrode layers 131a and 132a according to the present invention, the glass is plated to the protruding portion and plated Suppression can be suppressed.

따라서, 전극층(131a, 132a)이 도전성 금속 및 글라스를 포함하는 경우 본 발명에 따른 내습 신뢰성 향상 효과가 보다 효과적일 수 있다.Therefore, when the electrode layers 131a and 132a include a conductive metal and glass, an effect of improving the moisture resistance reliability according to the present invention may be more effective.

글라스는 바디(110)와 외부 전극(131, 132)을 기계적으로 접합시켜주는 역할을 하며, 도전성 금속은 내부 전극(121, 122)과 외부 전극(131, 132)을 전기적 및 기계적으로 접합시켜주는 역할을 한다. 이때, 도전성 금속은 Cu일 수 있다. Glass serves to mechanically bond the body 110 and the external electrodes 131 and 132, and conductive metal electrically and mechanically bonds the internal electrodes 121 and 122 and the external electrodes 131 and 132. Plays a role. At this time, the conductive metal may be Cu.

제1 도금부(131b, 132b)는 0.3~1㎛ 두께를 가지며 전극층(131a, 132a) 상에 배치되고, 제2 도금부(131c, 132c)는 제1 도금부(131b, 132b) 상에 배치된다. The first plating portions 131b and 132b have a thickness of 0.3 to 1 μm and are disposed on the electrode layers 131a and 132a, and the second plating portions 131c and 132c are disposed on the first plating portions 131b and 132b. do.

제1 도금부(131b, 132b)의 두께가 0.3㎛ 미만일 경우에는 도금 끊김을 억제하는 효과가 불충분할 수 있으며, 1㎛ 초과인 경우에는 외부 전극이 두꺼워지기 때문에 적층 세라믹 커패시터의 부피가 커질 수 있으며, 단위 부피당 용량이 저하됨에 따라 소형화 및 고용량화에 불리할 수 있다. When the thickness of the first plating parts 131b and 132b is less than 0.3 μm, the effect of suppressing plating breakage may be insufficient, and when it exceeds 1 μm, the volume of the multilayer ceramic capacitor may increase because the external electrode is thickened. , As the capacity per unit volume decreases, it may be disadvantageous for miniaturization and high capacity.

제2 도금부(131c, 132c)는 종래의 일반적인 도금층에 해당할 수 있으며, Ni 도금층(131c1, 132c1) 및 Sn 도금층(131c2, 132c2)을 포함할 수 있다. 즉, 제2 도금부(131c, 132c)는 제1 도금부(131c, 132c) 상에 순차적으로 배치되는 Ni 도금층(131c1, 132c1) 및 Sn 도금층(131c2, 132c2)을 포함할 수 있다. The second plating parts 131c and 132c may correspond to a conventional general plating layer, and may include Ni plating layers 131c1 and 132c1 and Sn plating layers 131c2 and 132c2. That is, the second plating parts 131c and 132c may include Ni plating layers 131c1 and 132c1 and Sn plating layers 131c2 and 132c2 sequentially disposed on the first plating parts 131c and 132c.

일반적으로 적층 세라믹 커패시터의 외부 전극의 도금층은 전극층 상에 Ni 도금층 및 상기 Ni 도금층 상에 형성된 Sn 도금층으로 구성되며, 전극층 상에 Ni 도금 및 Sn 도금을 순차적으로 행하여 도금층을 형성한다. In general, the plating layer of the external electrode of the multilayer ceramic capacitor is composed of a Ni plating layer on the electrode layer and an Sn plating layer formed on the Ni plating layer, and Ni plating and Sn plating are sequentially performed on the electrode layer to form a plating layer.

이러한 종래의 일반적인 도금층은 전극층의 끊김, 전극층에 포함된 글라스가 외부로 돌출되는 글라스 비딩(glass beading) 현상 등으로 인하여 도금 끊김 현상이 발생하는 문제점이 있었으며, 도금 끊김이 발생한 부위는 수분 침투의 경로가 되어 내습 신뢰성을 저하시킬 우려가 있었다. 도금 끊김 현상은 Sn 도금 시에는 Sn이 주로 횡 방향으로 성장을 하나, Ni 도금 시에는 Ni이 주로 종 방향으로 성장을 하게 되기 때문에 발생하게 된다. 즉, Sn은 도금 시 바디의 일면을 덮도록 바디의 일면에 평행한 방향(횡 방향)으로 주로 성장하기 때문에 도금 끊김이 잘 발생하지 않으나, Ni은 도금시 바디의 일면과 수직한 방향(종 방향)으로 주로 성장하기 때문에 도금 끊김이 발생하기 쉽다. 또한, Ni 도금의 끊김 간격이 넓은 부분에서는 Sn 도금이 횡 방향으로 성장함에도 불구하고 Sn 도금도 끊기는 현상이 발생할 수 있다.In the conventional plating layer, there is a problem in that the plating break occurs due to the breakage of the electrode layer and the glass beading phenomenon in which the glass contained in the electrode layer protrudes outward. There was a risk of decreasing the humidity resistance reliability. The plating breakage phenomenon occurs because Sn mainly grows in the transverse direction when Sn is plated, but Ni mainly grows in the longitudinal direction when Ni is plated. That is, since Sn mainly grows in a direction parallel to one surface of the body (transverse direction) so as to cover one surface of the body during plating, plating is not easily broken, but Ni is perpendicular to one surface of the body during plating (longitudinal direction) ), So plating breakage is likely to occur. In addition, in the portion where the gap between Ni plating is wide, even though Sn plating grows in the lateral direction, Sn plating may also break.

반면에, 본 발명에서는 제2 도금부(131c, 132c)와 전극층(131a, 132a) 사이에 0.3~1㎛ 두께의 제1 도금부(131b, 132b)가 배치되기 때문에 도금 끊김 현상을 억제할 수 있으며, 내습 신뢰성을 향상시킬 수 있다. On the other hand, in the present invention, since the first plating portions 131b and 132b having a thickness of 0.3 to 1 μm are disposed between the second plating portions 131c and 132c and the electrode layers 131a and 132a, the plating breakage phenomenon can be suppressed. And can improve the moisture resistance reliability.

하기 표 1은 제1 도금부에 의한 내습 신뢰성 향상 효과를 확인하기 위한 실험 결과이다. Table 1 below is an experimental result for confirming the effect of improving the moisture resistance reliability by the first plating portion.

내부전극 및 유전체층을 포함하는 바디를 준비한 후, 상기 바디의 길이 방향 양면에 Cu 분말 및 글라스(glass)를 포함하는 페이스트를 도포한 후 소성하여 전극층을 형성하였다. 그 후, 전극층 상에 하기 표 1에 기재된 두께를 가지도록 제1 및 제2 도금부를 형성하였다. 그 후, 각각 80개의 샘플에 대하여 내습부하 시험을 실시하여 그 결과를 하기 표 1에 기재하였다. After preparing a body including an internal electrode and a dielectric layer, a paste containing Cu powder and glass was coated on both sides of the body in the longitudinal direction, followed by firing to form an electrode layer. Thereafter, first and second plating portions were formed on the electrode layer to have the thicknesses shown in Table 1 below. Subsequently, each of the 80 samples was subjected to a moisture load test, and the results are shown in Table 1 below.

내습 부하 시험은 온도 85 ℃, 상대 습도 85%의 환경 하에서 40개의 샘플에 대해서는 기준 전압을 6시간 인가하였고, 나머지 40개의 샘플에 대해서는 기준 전압의 1.5배를 6시간 인가하였다. 시험 후 절연 저항치가 1.0E+5 이하로 열화된 시료를 불량으로 판정하여, 내습 부하 불량빈도를 하기 표 1에 기재하였다. In the moisture load test, for 40 samples, a reference voltage was applied for 6 hours under an environment of 85 ° C and 85% relative humidity, and 1.5 times the reference voltage was applied for the remaining 40 samples for 6 hours. After the test, a sample whose insulation resistance value was deteriorated to 1.0E + 5 or less was judged to be defective, and the frequency of moisture resistance load defects is shown in Table 1 below.

시험
번호exam
number 제1 도금부1st plating part 제2 도금부Second plating part 내습 부하
불량빈도Moisture load
Poor frequency Sn 도금층 두께Sn plating layer thickness Ni 도금층 두께Ni plating layer thickness Sn 도금층 두께Sn plating layer thickness 1One 0.8㎛0.8㎛ 3㎛3㎛ 5㎛5㎛ 0%0% 2*2* 0㎛0㎛ 3㎛3㎛ 5㎛5㎛ 15%15%

제1 도금부의 두께가 0.8㎛인 시험번호 1의 경우 내습 부하 불량 빈도가 0%로 내습 신뢰성이 우수한 것을 확인할 수 있다. In the case of Test No. 1 in which the thickness of the first plating portion was 0.8 µm, it was confirmed that the moisture resistance reliability was excellent as the frequency of defective moisture resistance was 0%.

반면에, 제1 도금부를 형성하지 않은 시험번호 2의 경우 내습 부하 불량빈도가 15%로 내습 신뢰성이 열위하였다. On the other hand, in the case of Test No. 2 in which the first plated portion was not formed, the humidity resistance reliability was inferior to 15% of the failure load.

도 4는 표 1의 시험번호 1에 대한 도금부 단면을 촬영한 사진이며, 도 5는 표 1의 시험번호 2에 대한 도금부 단면을 촬영한 사진이다.FIG. 4 is a photograph of the cross section of the plating part for test number 1 in Table 1, and FIG. 5 is a photograph of the cross section of the plating part for test number 2 in Table 1.

도 4 및 도 5를 참조하면, 시험번호 1의 경우 제2 도금부의 Ni 도금층(131c1)이 끊김없이 연결되어 형성된 것을 확인할 수 있다. 반면에, 시험번호 2의 경우 제1 도금부가 존재하지 않으며, Ni 도금층이 끊겨 있는 것을 확인할 수 있다. 4 and 5, it can be seen that in the case of Test No. 1, the Ni plating layer 131c1 of the second plating portion was formed without interruption. On the other hand, in the case of Test No. 2, the first plating portion does not exist, and it can be confirmed that the Ni plating layer is broken.

한편, 제1 도금부(131b, 132b)는 전극층(131a, 132a)의 90 면적% 이상을 덮고 있을 수 있다. Meanwhile, the first plating parts 131b and 132b may cover 90 area% or more of the electrode layers 131a and 132a.

전극층(131a, 132a) 상에는 제1 도금부(131b, 132b)가 배치되지 않은 영역이 존재할 수 있으나, 제1 도금부(131b, 132b)가 전극층(131a, 132a)을 덮고 있는 면적이 전극층(131a, 132a)의 90 면적% 미만일 경우에는 제2 도금부(131c, 132c)에 도금 끊김 현상이 발생할 우려가 있기 때문이다. On the electrode layers 131a and 132a, an area in which the first plating parts 131b and 132b are not disposed may exist, but the area where the first plating parts 131b and 132b cover the electrode layers 131a and 132a has an electrode layer 131a. , 132a) if less than 90% by area, there is a risk of plating breakage in the second plating parts 131c and 132c.

또한, 제1 도금부(131b, 132b)는 Sn 도금층이며, 제2 도금부(131c, 132c)는 제1 도금부(131b, 132b) 상에 순차적으로 배치되는 Ni 도금층(131c1, 132c1) 및 Sn 도금층(131c2, 132c2)을 포함할 수 있다. In addition, the first plating portions 131b and 132b are Sn plating layers, and the second plating portions 131c and 132c are Ni plating layers 131c1 and 132c1 and Sn sequentially disposed on the first plating portions 131b and 132b. Plating layers 131c2 and 132c2 may be included.

Sn은 도금 시 횡 방향으로 성장하며 연성이 우수하기 때문에, 제1 도금부(131b, 132b)를 Sn 도금층으로 함으로써 도금 끊김을 보다 효과적으로 억제할 수 있다. Since Sn grows in the transverse direction during plating and has excellent ductility, plating breakage can be more effectively suppressed by using the first plating portions 131b and 132b as Sn plating layers.

이때, 제1 도금부(131b, 132b)와 제2 도금부(131c, 132c) 간의 계면에는 Sn-Ni 금속간화합물층이 배치될 수 있다. Sn-Ni 금속간화합물층은 제1 도금부(131b, 132b)와 제2 도금부(131c, 132c)간의 결합력을 향상시킬 수 있다. 예를 들어, Sn-Ni 금속간화합물층은 별도의 열처리 또는 리플로우(Reflow) 시 제1 도금부(131b, 132b)의 Sn 도금층과 제2 도금부의 Ni 도금층(131c1, 132c1) 간의 계면에서 Sn과 Ni가 상호 확산함에 따라 형성된 것일 수 있다. In this case, an Sn-Ni intermetallic compound layer may be disposed at an interface between the first plating parts 131b and 132b and the second plating parts 131c and 132c. The Sn-Ni intermetallic compound layer can improve the bonding force between the first plating parts 131b and 132b and the second plating parts 131c and 132c. For example, the Sn-Ni intermetallic compound layer has Sn at the interface between the Sn plating layer of the first plating portions 131b and 132b and the Ni plating layers 131c1 and 132c1 of the second plating portion during a separate heat treatment or reflow. It may be formed as the Ni diffuses.

또한, 제1 도금부(131b, 132b)는 Cu 도금층이며, 제2 도금부(131c, 132c)는 제1 도금부(131b, 132b) 상에 순차적으로 배치되는 Ni 도금층(131c1, 132c1) 및 Sn 도금층(131c2, 132c2)을 포함할 수 있다. In addition, the first plating portions 131b and 132b are Cu plating layers, and the second plating portions 131c and 132c are Ni plating layers 131c1 and 132c1 and Sn sequentially disposed on the first plating portions 131b and 132b. Plating layers 131c2 and 132c2 may be included.

Cu는 도금 시 횡 방향으로 성장하며 연성이 우수하기 때문에, 제1 도금부(131b, 132b)를 Cu 도금층으로 함으로써 도금 끊김을 보다 효과적으로 억제할 수 있다. Since Cu grows in the transverse direction during plating and has excellent ductility, it is possible to more effectively suppress plating breakage by using the first plating portions 131b and 132b as Cu plating layers.

이때, 제1 도금부(131b, 132b)와 상기 제2 도금부(131c, 132c) 간의 계면에는 Cu-Ni 금속간화합물층이 배치될 수 있다. Cu-Ni 금속간화합물층은 제1 도금부(131b, 132b)와 제2 도금부(131c, 132c)간의 결합력을 향상시킬 수 있다. 예를 들어, Cu-Ni 금속간화합물층은 별도의 열처리 또는 리플로우(Reflow) 시 제1 도금부(131b, 132b)의 Cu 도금층과 제2 도금부의 Ni 도금층(131c1, 132c1) 간의 계면에서 Cu와 Ni가 상호 확산함에 따라 형성된 것일 수 있다. At this time, a Cu-Ni intermetallic compound layer may be disposed at an interface between the first plating parts 131b and 132b and the second plating parts 131c and 132c. The Cu-Ni intermetallic compound layer can improve the bonding force between the first plating parts 131b and 132b and the second plating parts 131c and 132c. For example, the Cu-Ni intermetallic compound layer is formed of Cu and Cu at the interface between the Cu plating layer of the first plating parts 131b and 132b and the Ni plating layers 131c1 and 132c1 of the second plating part during a separate heat treatment or reflow. It may be formed as the Ni diffuses.

한편, 상기 제2 도금부(131c, 132c)는 제1 도금부(131b, 132b) 상에 순차적으로 배치되는 Ni 도금층(131c1, 132c1) 및 Sn 도금층(131c2, 132c2)을 포함하며, 제2 도금부의 Ni 도금층(131c1, 132c1) 두께는 1~10㎛이고, 제2 도금부의 Sn 도금층(131c2, 132c2) 두께는 1~10㎛일 수 있다. Meanwhile, the second plating parts 131c and 132c include Ni plating layers 131c1 and 132c1 and Sn plating layers 131c2 and 132c2 sequentially disposed on the first plating parts 131b and 132b, and the second plating The thickness of the negative Ni plating layers 131c1 and 132c1 may be 1 to 10 µm, and the thickness of the Sn plating layers 131c2 and 132c2 of the second plating portion may be 1 to 10 µm.

한편, 적층 세라믹 커패시터(100)의 사이즈는 특별히 한정할 필요는 없다. Meanwhile, the size of the multilayer ceramic capacitor 100 is not particularly limited.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 적층 세라믹 커패시터에서 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다. However, in order to simultaneously achieve miniaturization and high capacity, since the number of stacks must be increased by reducing the thickness of the dielectric layer and the internal electrode, the effect of improving the moisture resistance reliability according to the present invention in a multilayer ceramic capacitor of size 0402 (0.4mm × 0.2mm) or less Can become more pronounced.

따라서, 바디의 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하일 수 있다. Accordingly, when the distance between the third and fourth surfaces of the body is defined as L and the distance between the fifth and sixth surfaces is defined as W, the L may be 0.4 mm or less, and the W may be 0.2 mm or less.

즉, 0402(0.4mm×0.2mm) 사이즈 이하의 적층 세라믹 커패시터일 수 있다. That is, it may be a multilayer ceramic capacitor having a size of 0402 (0.4 mm × 0.2 mm) or less.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Although the embodiments of the present invention have been described in detail above, the present invention is not limited by the above-described embodiments and the accompanying drawings, and is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and modification will be possible by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also belongs to the scope of the present invention. something to do.

100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
121, 122: 내부 전극
130, 140: 외부 전극
131a, 132a: 전극층
131b, 132b: 제1 도금부
131c, 132c: 제2 도금부100: multilayer ceramic capacitor
110: body
111: dielectric layer
121, 122: internal electrode
130, 140: external electrode
131a, 132a: electrode layer
131b, 132b: 1st plating part
131c, 132c: second plating part

Claims (10)

유전체층 및 내부 전극을 포함하는 바디와, 상기 바디에 배치되는 외부 전극을 포함하며,
상기 외부 전극은,
상기 내부 전극과 연결되는 전극층;
상기 전극층 상에 배치되는 0.3~1㎛ 두께의 제1 도금부; 및
상기 제1 도금부 상에 배치되는 제2 도금부;를 포함하는
적층 세라믹 커패시터.
A body including a dielectric layer and an inner electrode, and an outer electrode disposed on the body,
The external electrode,
An electrode layer connected to the internal electrode;
A first plating portion having a thickness of 0.3 to 1 μm disposed on the electrode layer; And
It includes; a second plating portion disposed on the first plating portion
Multilayer ceramic capacitor.
제1항에 있어서,
상기 제1 도금부는 상기 전극층의 90 면적% 이상을 덮고 있는
적층 세라믹 커패시터.
According to claim 1,
The first plating portion covers more than 90 area% of the electrode layer
Multilayer ceramic capacitor.
제1항에 있어서,
상기 제1 도금부는 Sn 도금층이며,
상기 제2 도금부는 상기 제1 도금부 상에 순차적으로 배치되는 Ni 도금층 및 Sn 도금층을 포함하는
적층 세라믹 커패시터.
According to claim 1,
The first plating portion is an Sn plating layer,
The second plating portion includes a Ni plating layer and an Sn plating layer sequentially disposed on the first plating portion
Multilayer ceramic capacitor.
제3항에 있어서,
상기 제1 도금부와 상기 제2 도금부 간의 계면에는 Sn-Ni 금속간화합물층이 배치되는
적층 세라믹 커패시터.
According to claim 3,
An Sn-Ni intermetallic compound layer is disposed at an interface between the first plating part and the second plating part
Multilayer ceramic capacitor.
제1항에 있어서,
상기 제1 도금부는 Cu 도금층이며,
상기 제2 도금부는 상기 제1 도금부 상에 순차적으로 배치되는 Ni 도금층 및 Sn 도금층을 포함하는
적층 세라믹 커패시터.
According to claim 1,
The first plating portion is a Cu plating layer,
The second plating portion includes a Ni plating layer and an Sn plating layer sequentially disposed on the first plating portion
Multilayer ceramic capacitor.
제5항에 있어서,
상기 제1 도금부와 상기 제2 도금부 간의 계면에는 Cu-Ni 금속간화합물층이 배치되는
적층 세라믹 커패시터.
The method of claim 5,
A Cu-Ni intermetallic compound layer is disposed at an interface between the first plating part and the second plating part
Multilayer ceramic capacitor.
제1항에 있어서,
상기 제2 도금부는 상기 제1 도금부 상에 순차적으로 배치되는 Ni 도금층 및 Sn 도금층을 포함하며, 상기 제2 도금부의 Ni 도금층 두께는 1~10㎛이고, 상기 제2 도금부의 Sn 도금층 두께는 1~10㎛인
적층 세라믹 커패시터.
According to claim 1,
The second plating portion includes a Ni plating layer and a Sn plating layer sequentially disposed on the first plating portion, the Ni plating layer thickness of the second plating portion is 1-10 μm, and the thickness of the Sn plating layer of the second plating portion is 1 ~ 10㎛
Multilayer ceramic capacitor.
제1항에 있어서,
상기 전극층은 도전성 금속 및 글라스를 포함하는
적층 세라믹 커패시터.
According to claim 1,
The electrode layer includes a conductive metal and glass
Multilayer ceramic capacitor.
제1항에 있어서,
상기 유전체층의 두께는 0.4㎛ 이하이고, 상기 내부 전극의 두께는 0.4㎛ 이하인
적층 세라믹 커패시터.
According to claim 1,
The thickness of the dielectric layer is 0.4 μm or less, and the thickness of the internal electrode is 0.4 μm or less.
Multilayer ceramic capacitor.
제1항에 있어서,
상기 내부 전극은 제1 및 제2 내부 전극을 포함하고,
상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부전극을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부의 두께는 20㎛ 이하인
적층 세라믹 커패시터.
According to claim 1,
The inner electrode includes first and second inner electrodes,
The body includes a capacitive forming part including capacities including the first and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and a cover part formed above and below the capacitive part, and the cover part. The thickness is less than 20㎛
Multilayer ceramic capacitor.
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