KR102076148B1 - Multi-layered capacitor - Google Patents

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Abstract

본 발명의 일 측면은, 유전체층을 사이에 두고 번갈아 배치되는 내부전극을 포함하는 바디; 상기 바디에 배치되어 상기 내부 전극과 접촉되는 제1 전극층, 상기 제1 전극층 상에 형성된 제1 코팅층, 및 상기 제1 코팅층 상에 배치되며 상기 제1 전극층과 전기적으로 연결되는 제2 전극층을 포함하는 외부 전극; 및 상기 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층;을 포함하고, 상기 제1 및 제2 코팅층은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터를 제공한다. One aspect of the invention, the body including an internal electrode alternately disposed with a dielectric layer interposed therebetween; A first electrode layer disposed on the body and in contact with the internal electrode, a first coating layer formed on the first electrode layer, and a second electrode layer disposed on the first coating layer and electrically connected to the first electrode layer. External electrodes; And a second coating layer formed on an area of the outer surface of the body where the first electrode layer is not formed and connected to the first coating layer, wherein the first and second coating layers are formed of an amorphous inorganic material, glass, and the like. Provided is a multilayer capacitor including at least one of oxides thereof.

Description

적층형 커패시터{MULTI-LAYERED CAPACITOR}Multilayer Capacitors {MULTI-LAYERED CAPACITOR}

본 발명은 적층형 커패시터에 관한 것이다.The present invention relates to a multilayer capacitor.

적층형 커패시터 중 하나인 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.Multi-Layered Ceramic Capacitors (MLCCs), one of the multilayer capacitors, are important chip components used in the telecommunications, computer, home appliances, and automobile industries due to their small size, high capacity, and easy mounting. It is a key passive device used in various electric, electronic and information communication devices such as mobile phones, computers and digital TVs.

최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 신뢰성에 대한 중요도가 높아지고 있으며, 특히 내습 신뢰성에 대한 중요도가 높아지고 있다. Recently, with the miniaturization and high performance of electronic devices, multilayer ceramic capacitors are also miniaturized and high in capacity, and the importance of the reliability of multilayer ceramic capacitors is increasing, and in particular, the importance of moisture resistance reliability is increasing.

적층 세라믹 커패시터의 내습 신뢰성을 확보하기 위한 방안으로, 외부 전극 상에 비전도 코팅층을 형성하거나, 외부 전극 상에 도금층을 형성한 후 코팅층을 형성하여 내습 신뢰성을 향상시키고자 하는 시도가 있었다. In order to secure the moisture resistance reliability of the multilayer ceramic capacitor, there have been attempts to improve the moisture resistance reliability by forming a non-conductive coating layer on the external electrode or by forming a coating layer on the external electrode.

그러나, 외부 전극 상에 코팅층을 형성하는 경우 도금 공정 중 도금이 끊기는 문제점이 있었으며, 도금층 상에 코팅층을 형성하는 경우 실장성이 떨어지는 문제점이 있었다. However, when the coating layer is formed on the external electrode, there is a problem in that the plating is interrupted during the plating process, and when the coating layer is formed on the plating layer, there is a problem in that the mountability is poor.

본 발명의 일 목적 중 하나는, 도금성 및 실장성이 우수하면서도 내습 신뢰성이 우수한 적층형 커패시터를 제공하기 위함이다. One object of the present invention is to provide a multilayer capacitor having excellent plating property and mounting property and excellent moisture resistance reliability.

본 발명의 일 측면은, 유전체층을 사이에 두고 번갈아 배치되는 내부전극을 포함하는 바디; 상기 바디에 배치되어 상기 내부 전극과 접촉되는 제1 전극층, 상기 제1 전극층 상에 형성된 제1 코팅층, 및 상기 제1 코팅층 상에 배치되며 상기 제1 전극층과 전기적으로 연결되는 제2 전극층을 포함하는 외부 전극; 및 상기 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층;을 포함하고, 상기 제1 및 제2 코팅층은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터를 제공한다.One aspect of the invention, the body including an internal electrode alternately disposed with a dielectric layer interposed therebetween; A first electrode layer disposed on the body and in contact with the internal electrode, a first coating layer formed on the first electrode layer, and a second electrode layer disposed on the first coating layer and electrically connected to the first electrode layer. External electrodes; And a second coating layer formed on an area of the outer surface of the body where the first electrode layer is not formed and connected to the first coating layer, wherein the first and second coating layers are formed of an amorphous inorganic material, glass, and the like. Provided is a multilayer capacitor including at least one of oxides thereof.

본 발명의 일 측면에 따른 적층형 커패시터는 외부 전극 중간에 제1 코팅층을 배치하고, 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층을 포함함으로써, 도금성 및 실장성이 우수하면서도 내습 신뢰성을 향상시킬 수 있다. In the multilayer capacitor according to an aspect of the present invention, a second coating layer is disposed in the middle of an external electrode, and is formed in an area of the outer surface of the body where the first electrode layer is not formed and is connected to the first coating layer. By including it, it is possible to improve the moisture resistance reliability while being excellent in plating property and mounting property.

도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 4는 도 3의 세라믹 그리시트들을 적층하여 제작한 바디의 사시도이다.
도 5는 도 4의 바디에 제1 전극층을 형성한 것을 도시한 사시도이다.
도 6은 도 5의 제1 전극층이 형성된 바디에 코팅층을 형성한 것을 도시한 사시도이다. 1 schematically shows a perspective view of a capacitor according to an embodiment of the present invention.
FIG. 2 schematically illustrates a cross-sectional view of II ′ of FIG. 1.
3 illustrates a ceramic green sheet printed with an internal electrode for manufacturing a body of a capacitor according to an embodiment of the present invention.
4 is a perspective view of a body manufactured by stacking the ceramic grit sheets of FIG. 3.
FIG. 5 is a perspective view illustrating a first electrode layer formed on the body of FIG. 4. FIG.
FIG. 6 is a perspective view illustrating a coating layer formed on a body in which the first electrode layer of FIG. 5 is formed.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shape and size of the elements in the drawings may be exaggerated for more clear description. In addition, the components with the same functions within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and thicknesses are exaggerated for clarity of representation of various layers and regions. It demonstrates using a sign. Furthermore, throughout the specification, when a part is said to "include" a certain component, it means that it may further include other components, except to exclude other components unless specifically stated otherwise.

도면에서 X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다. In the drawings, the X direction may be understood as the first direction or the longitudinal direction, the Y direction as the second direction or the width direction, and the Z direction as the third direction, the thickness direction, or the lamination direction, but is not limited thereto.

적층형 커패시터Multilayer Capacitors

도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 3은 본 발명의 일 실시예에 따른 커패시터의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다. 1 schematically shows a perspective view of a capacitor according to an embodiment of the present invention. FIG. 2 is a schematic cross-sectional view of II ′ of FIG. 1. 3 illustrates a ceramic green sheet printed with an internal electrode for manufacturing a body of a capacitor according to an embodiment of the present invention.

이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 커패시터(100)에 대해 설명하도록 한다. Hereinafter, a capacitor 100 according to an embodiment of the present invention will be described with reference to FIGS. 1 to 3.

도 1을 참조하면, 본 발명의 일 실시예에 따른 적층형 커패시터(100)는 유전체층(111)과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디와, 상기 바디에 배치되는 외부 전극(131, 132)을 포함한다. Referring to FIG. 1, a multilayer capacitor 100 according to an exemplary embodiment of the present invention may include a body including internal electrodes 121 and 122 alternately disposed with the dielectric layer 111, and an external electrode 131 disposed on the body. , 132).

바디(110)는 복수의 유전체층(111)을 두께(Z) 방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다. Body 110 is formed by laminating a plurality of dielectric layers 111 in the thickness (Z) direction and then firing, and the shape, dimensions and number of layers of dielectric layer 111 of such body 110 are shown in this embodiment. It is not limited.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. The body 110 is connected to the first and second surfaces 1 and 2 facing each other in the thickness direction (Z direction) and the first and second surfaces 1 and 2 and to each other in the longitudinal direction (X direction). Connected to the opposing third and fourth surfaces 3 and 4, the first and second surfaces 1 and 2, connected to the third and fourth surfaces 3 and 4, and in the width direction (Y direction). It may have opposing fifth and sixth faces 5, 6.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of dielectric layers 111 forming the body 110 are in a fired state, and the boundaries between adjacent dielectric layers 111 may be integrated to a degree that is difficult to identify without using a scanning electron microscope (SEM). have.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다. The raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained, and may be, for example, barium titanate (BaTiO 3 ) powder. As the material for forming the dielectric layer 111, various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like may be added to powders such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.

바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.The upper and lower portions of the body 110 may include a cover layer 112 formed by stacking dielectric layers on which internal electrodes are not formed. The cover layer 112 may serve to maintain the reliability of the capacitor against external shock.

도 1 및 도 2를 참조하면, 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 상기 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. Referring to FIGS. 1 and 2, the body 110 may be alternately exposed through the third and fourth surfaces 3 and 4 with the dielectric layer 111 and the dielectric layer 111 interposed therebetween. 2 may include internal electrodes 121 and 122.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.The first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities, and are electrically insulated from each other by the dielectric layer 111 disposed in the middle.

제1 및 제2 내부 전극(121, 122)은 바디(110)의 길이 방향(X 방향)의 제3 및 제4 면(3, 4)으로 교대로 노출됨으로써, 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 연결된다.The first and second internal electrodes 121 and 122 are alternately exposed to the third and fourth surfaces 3 and 4 in the longitudinal direction (X direction) of the body 110, thereby being disposed outside the body 110. First and second external electrodes 131 and 132, respectively.

제1 및 제 2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.The thicknesses of the first and second internal electrodes 121 and 122 may be determined according to a use.

예를 들어, 제1 및 제2 내부 전극(121, 122)의 두께는 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위를 만족하도록 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다. For example, the thicknesses of the first and second internal electrodes 121 and 122 may be formed to satisfy the range of 0.2 to 1.0 μm in consideration of the size of the body 110, but are not necessarily limited thereto.

제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다. The first and second internal electrodes 121 and 122 may be made of one or an alloy thereof, such as nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), lead (Pb), or platinum (Pt). It may comprise a conductive metal.

도 3을 참조하면, 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 바디를 형성할 수 있다. Referring to FIG. 3, the ceramic green sheet a on which the first internal electrode 121 is printed and the ceramic green sheet b on which the second internal electrode 122 is printed are alternately stacked, and then fired to form a body. can do.

외부 전극(131, 132)은 바디(110)에 배치되며, 내부 전극(121, 122)과 접촉하는 제1 전극층(131a, 132a), 제1 전극층(131a, 132a) 상에 형성된 제1 코팅층(131b, 132b) 및 제1 코팅층(131b, 132b) 상에 배치되며 제1 전극층(131a, 132a)과 전기적으로 연결되는 제2 전극층(131c, 132c)을 포함한다. 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. The external electrodes 131 and 132 are disposed on the body 110, and the first coating layers formed on the first electrode layers 131a and 132a and the first electrode layers 131a and 132a that contact the internal electrodes 121 and 122. 131b and 132b and second electrode layers 131c and 132c disposed on the first coating layers 131b and 132b and electrically connected to the first electrode layers 131a and 132a. The external electrodes 131 and 132 may include first and second external electrodes 131 and 132 connected to the first and second internal electrodes 121 and 122, respectively.

제2 코팅층(133)은 바디(110)의 외표면 중 제1 전극층(131a, 132a)이 형성되지 않은 영역에 형성되며 제1 코팅층(131b, 132b)과 연결되어 배치된다. 즉, 제1 코팅층(131b, 132b)과 제2 코팅층(133)이 연결되어 하나의 코팅층(133, 131b, 132b)을 이룬다. The second coating layer 133 is formed in a region where the first electrode layers 131a and 132a are not formed among the outer surfaces of the body 110 and is connected to the first coating layers 131b and 132b. That is, the first coating layers 131b and 132b and the second coating layer 133 are connected to form one coating layer 133, 131b and 132b.

코팅층(133, 131b, 132b)은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하며, 수분 침투 경로를 차단하여 내습신뢰성을 향상시키는 역할을 한다. 무정형 무기물, 글라스 및 이들의 산화물은 제1 전극층(131a, 132a) 또는 제2 전극층(131c, 132c)에 포함되는 글라스 성분과 젖음성이 좋기 때문에 제1 전극층(131a, 132a) 또는 제2 전극층(131c, 132c)과의 결합력이 높아 수분 침투 경로를 차단할 수 있다. 또한, 코팅층 상에 제2 전극층(131c, 132c)을 형성하고 소성 시 제1 코팅층(131b, 132b)의 적어도 일부가 소실됨으로써 제1 전극층(131a, 132a)과 제2 전극층(131c, 132c) 간의 전기적 연결성도 충분히 확보할 수 있다. 예를 들어, 코팅층(133, 131b, 132b)은 Si, Al, Ba, Zn, Dy, Zr 및 이들의 산화물 중 1 이상을 포함할 수 있다. The coating layers 133, 131b, and 132b include at least one of amorphous inorganic materials, glass, and oxides thereof, and serve to improve moisture resistance and reliability by blocking a moisture penetration path. The amorphous inorganic material, glass, and oxides thereof have good wettability with glass components included in the first electrode layers 131a and 132a or the second electrode layers 131c and 132c, and thus, the first electrode layers 131a and 132a or the second electrode layers 131c. , 132c) can block the moisture penetration path due to the high binding force. In addition, by forming the second electrode layer (131c, 132c) on the coating layer and at least a portion of the first coating layer (131b, 132b) is lost during firing, between the first electrode layer (131a, 132a) and second electrode layer (131c, 132c) Electrical connection can also be secured sufficiently. For example, the coating layers 133, 131b, and 132b may include at least one of Si, Al, Ba, Zn, Dy, Zr, and oxides thereof.

또한, 제2 코팅층(133)은 바디(110)의 미세한 기공이나 크랙을 실링하여 바디 내부로 수분이 침투하는 것을 방지할 수 있다. In addition, the second coating layer 133 may seal minute pores or cracks of the body 110 to prevent moisture from penetrating into the body.

도 4는 도 3의 세라믹 그리시트들을 적층하여 제작한 바디의 사시도이다. 도 5는 도 4의 바디에 제1 전극층을 형성한 것을 도시한 사시도이다. 도 6은 도 5의 제1 전극층이 형성된 바디에 코팅층을 형성한 것을 도시한 사시도이다. 4 is a perspective view of a body manufactured by stacking the ceramic grit sheets of FIG. 3. FIG. 5 is a perspective view illustrating a first electrode layer formed on the body of FIG. 4. FIG. FIG. 6 is a perspective view illustrating a coating layer formed on a body in which the first electrode layer of FIG. 5 is formed.

도 3 내지 도 6을 참조하면, 세라믹 그리시트들을 적층하여 바디(110)를 제작한 후, 바디(110)에 제1 전극층(131a, 132a)을 형성한다. 다음으로, 제1 전극층(131a, 132a)이 형성된 바디의 외표면 전체에 코팅층(133, 131b, 132b)을 형성한다. 다음으로, 외부 전극이 형성될 위치에 도전성 페이스트를 도포 및 소성하여 제2 전극층을 형성함으로써, 도 1의 본 발명의 일 실시예에 따른 커패시터를 얻을 수 있다. Referring to FIGS. 3 to 6, after manufacturing the body 110 by laminating ceramic grit sheets, first electrode layers 131a and 132a are formed on the body 110. Next, the coating layers 133, 131b, and 132b are formed on the entire outer surface of the body on which the first electrode layers 131a and 132a are formed. Next, a capacitor according to an embodiment of the present invention of FIG. 1 may be obtained by applying and baking a conductive paste to a position where an external electrode is to be formed to form a second electrode layer.

커패시터의 내습 신뢰성을 확보하기 위한 종래의 방안으로, 외부 전극 상에 비전도 코팅층을 형성하거나, 외부 전극 상에 도금층을 형성한 후 코팅층을 형성하여 내습 신뢰성을 향상시키고자 하는 시도가 있었다. As a conventional method for securing the moisture resistance reliability of the capacitor, there has been an attempt to improve the moisture resistance reliability by forming a non-conductive coating layer on the external electrode or by forming a coating layer on the external electrode.

그러나, 외부 전극 상에 코팅층을 형성하는 경우 도금 공정 중 도금이 끊기는 문제점이 있었으며, 도금층 상에 코팅층을 형성하는 경우 실장성이 떨어지는 문제점이 있었다. However, when the coating layer is formed on the external electrode, there is a problem in that the plating is interrupted during the plating process, and when the coating layer is formed on the plating layer, there is a problem in that the mountability is poor.

이러한 문제점을 해결하기 위해서는 코팅층의 일부를 선택적으로 제거하는 건식 연마 공정, 화학적 식각 공정 등의 추가 공정이 필수적으로 요구되었으며, 이러한 추가 공정을 행하더라도 도금성 혹은 실장성에 산포가 발생할 수 밖에 없었고, 코팅층의 끊김을 억제하기 어려웠다. In order to solve this problem, additional processes such as a dry polishing process and a chemical etching process, which selectively remove a part of the coating layer, were required. Even with such an additional process, dispersion in plating or mounting properties was inevitably generated. It was difficult to suppress the breakdown.

반면에, 본원발명에서는 외부 전극 중간에 제1 코팅층을 배치하고, 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 배치되는 제2 코팅층을 포함함으로써 상술한 문제점들을 해결할 수 있다. On the contrary, in the present invention, the first coating layer is disposed in the middle of the external electrode, and includes a second coating layer formed in a region where the first electrode layer is not formed on the outer surface of the body and connected to the first coating layer. One problem can be solved.

하기 표 1에 표시된 코팅재를 이용하여 코팅 단계 및 연마 공정을 달리하여 샘플 칩을 제작한 후, 도금성, 실장성, 내습신뢰성을 평가하여 하기 표 1에 기재하였다. By using the coating material shown in Table 1 below to prepare a sample chip by varying the coating step and the polishing process, the plating property, mounting resistance, moisture resistance and the reliability was described in Table 1 below.

도금성은 각 샘플당 100개의 칩에 대하여 평가하였으며, 판정 기준은 외관 및 단면을 현미경 관찰하여 도금이 불착되거나 끊겨있는 경우를 불량으로 판정하여 불량수를 기재하였다. Plating property was evaluated for 100 chips per each sample, and the criterion was a microscopic examination of the appearance and cross section, and the case where the plating was unstained or broken was judged as defective and the defective number was described.

실장성은 각 샘플당 100개의 칩에 대하여 평가하였으며, 판정 기준은 실장 평가 기판에 솔더 크림을 인쇄한 후 칩을 로딩하고 대기 조건에서 리플로우(reflow)를 진행한 후, 이를 현미경 관찰하여 칩에 솔더링 높이가 정상 기준의 50% 이하이거나, 실장된 칩이 리플로우(reflow) 후에 솔더 크림 인쇄 구간을 일부라도 벗어나는 경우를 불량으로 판정하고 불량수를 기재하였다. The mountability was evaluated for 100 chips for each sample, and the criterion of the test was to print solder cream on the mounting evaluation board, load the chip, reflow under atmospheric conditions, and then solder it to the chip by observing the microscope. It was determined that the height was 50% or less of the normal reference or the mounted chip was partially out of the solder cream printing section after reflow, and the defective number was described.

내습신뢰성은 각 샘플당 400개의 칩에 대하여 평가하였으며, 온도 85 ℃, 상대 습도 85%의 환경 하에서 기준 전압의 1.5배를 12시간 인가하여, 시험 후 절연 저항치가 시험 전 대비 1-order 이상 열화된 시료를 불량으로 판정하고 불량수를 기재하였다. Moisture resistance was evaluated for 400 chips for each sample, and 1.5 times of the reference voltage was applied for 12 hours under an environment of 85 ° C and 85% relative humidity. The sample was determined to be defective and the defective number was described.

No.No. 코팅재Coating material 코팅 단계Coating steps 연마
공정grinding
fair 도금
불량수Plated
Bad 실장
불량수Chief
Bad 내습신뢰성
불량수Moisture Reliability
Bad 1One -- -- XX 0/1000/100 0/1000/100 15/40015/400 22 AA 외부 전극형성 후After external electrode formation XX 65/10065/100 -- -- 33 AA 외부 전극형성 후After external electrode formation OO 23/10023/100 -- 9/4009/400 44 AA 도금층형성 후After plating layer formation XX -- 5/1005/100 -- 55 BB 외부 전극형성 후After external electrode formation XX 11/10011/100 -- -- 66 BB 외부 전극형성 후After external electrode formation OO 3/1003/100 -- 8/4008/400 77 BB 도금층형성 후After plating layer formation XX -- 4/1004/100 -- 88 CC 외부 전극형성 후After external electrode formation XX 100/100100/100 -- -- 99 CC 외부 전극형성 후After external electrode formation OO 41/10041/100 -- 2/4002/400 1010 CC 도금층형성 후After plating layer formation XX -- 11/10011/100 -- 1111 CC 제1 전극층형성 후After forming the first electrode layer XX 0/1000/100 0/1000/100 0/4000/400

(상기 표 1에서, A: 실리콘 레진, B: 불소계 실란 발수 처리제, C: 글라스 전구체를 의미한다.)(In Table 1, A: silicone resin, B: fluorine-based silane repellent treatment agent, C: means a glass precursor.)

시험번호 1은 코팅층을 형성하지 않은 경우로서 내습신뢰성 불량수가 15/400으로 내습신뢰성이 열위한 것을 확인할 수 있다. Test No. 1 is a case in which the coating layer is not formed, and it can be confirmed that the moisture resistance reliability defects are poor at 15/400.

시험번호 2, 5 및 8은 외부 전극 형성 후 코팅층을 형성한 경우로서, 미도금 불량이 발생하였다. Test Nos. 2, 5, and 8 were cases where the coating layer was formed after the external electrode was formed, and unplated defects occurred.

시험번호 3, 6 및 9는 외부 전극 형성 후 코팅층을 형성하고, 연마 공정을 행한 경우로서, 미도금 불량은 시험번호 2, 5 및 8에 비하여 개선되었으나, 내습신뢰성이 열위한 것을 확인할 수 있다. Test Nos. 3, 6, and 9 form a coating layer after the formation of the external electrode, and the polishing process was performed. The unplated defect was improved compared to Test Nos. 2, 5, and 8, but it was confirmed that the moisture resistance was poor.

시험번호 4, 7 및 10은 도금층 형성 후 코팅층을 형성한 경우로서, 실장 불량이 발생하였다. Test Nos. 4, 7, and 10 are cases where the coating layer was formed after the plating layer was formed, and mounting failure occurred.

반면에, 제1 전극층 형성 후 코팅층을 형성하고, 제2 전극층을 형성하여 외부 전극 중간에 코팅층을 형성한 경우인 시험번호 11의 경우 도금성, 실장성 및 내습신뢰성이 모두 우수한 것을 확인할 수 있다. On the other hand, in the case of Test No. 11, in which the coating layer is formed after the first electrode layer is formed, and the second electrode layer is formed to form the coating layer in the middle of the external electrode, it can be confirmed that the plating property, the mountability, and the moisture resistance are excellent.

한편, 제1 코팅층(131b, 132b)의 두께는 0.01~10㎛일 수 있다. On the other hand, the thickness of the first coating layer (131b, 132b) may be 0.01 ~ 10㎛.

제1 코팅층(131b, 132b)의 두께가 0.01㎛ 미만인 경우에는 내습 신뢰성이 저하될 우려가 있으며, 10㎛ 초과인 경우에는 제1 전극층과 제2 전극층 간의 전기적 연결성이 저하될 우려가 있다. If the thickness of the first coating layers 131b and 132b is less than 0.01 μm, the moisture resistance may be lowered. If the thickness of the first coating layers 131b and 132b is less than 10 μm, the electrical connection between the first electrode layer and the second electrode layer may be reduced.

또한, 제2 코팅층(133)의 두께는 0.001~1㎛일 수 있다. In addition, the thickness of the second coating layer 133 may be 0.001 ~ 1㎛.

또한, 제1 코팅층(131b, 132b)은 제2 코팅층(133)보다 두꺼울 수 있다. In addition, the first coating layers 131b and 132b may be thicker than the second coating layer 133.

제1 전극층(131a, 132a)은 내부 전극(121, 122)과 외부 전극(131, 132)을 전기적으로 연결하는 역할을 한다. 제1 전극층(131a, 132a)을 형성하는 방법은 특별히 제한하지 않으며, 도전성 금속 및 글라스를 포함하는 페이스트를 이용하여 형성하거나, 스퍼터링, 무전해 도금법, 원자층 증착(Atomic Layer Deposition, ALD) 등을 이용하여 형성할 수 있다. The first electrode layers 131a and 132a electrically connect the internal electrodes 121 and 122 and the external electrodes 131 and 132. The method for forming the first electrode layers 131a and 132a is not particularly limited, and may be formed using a paste containing a conductive metal and glass, or may be formed by sputtering, electroless plating, atomic layer deposition (ALD), or the like. It can form using.

예를 들어, 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다. 즉, 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있다. 제1 전극층(131a, 132a)이 글라스를 포함함으로써, 제1 코팅층과의 결합력을 높일 수 있다. For example, the first electrode layers 131a and 132a may include a conductive metal and glass. That is, the first electrode layers 131a and 132a may be fired electrodes including a conductive metal and glass. Since the first electrode layers 131a and 132a include glass, bonding strength with the first coating layer may be enhanced.

제2 전극층(131c, 132c)은 제1 코팅층(131b, 132b) 상에 형성되며, 제2 코팅층(133) 상에도 일부분 형성될 수 있다. 제2 전극층(131c, 132c)은 도금층과의 접합력을 상승시키는 역할 또는 실장시 패드와의 연결성을 향상시키는 역할을 할 수 있다. The second electrode layers 131c and 132c are formed on the first coating layers 131b and 132b, and may be partially formed on the second coating layer 133. The second electrode layers 131c and 132c may serve to increase the bonding force with the plating layer or to improve the connectivity with the pad at the time of mounting.

이때, 제2 전극층(131c, 132c)은 도전성 금속 및 글라스를 포함할 수 있다. 즉, 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있다. 도전성 금속 및 글라스를 포함하는 페이스트를 도포한 후 소성하여 제2 전극층(131c, 132c)을 형성함에 따라, 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하는 제1 코팅층(131b, 132b)과의 결합력을 높일 수 있다. In this case, the second electrode layers 131c and 132c may include a conductive metal and glass. That is, the first electrode layers 131a and 132a may be fired electrodes including a conductive metal and glass. As the second electrode layers 131c and 132c are formed by applying a paste including a conductive metal and glass, and then baking, the first coating layers 131b and 132b including at least one of an amorphous inorganic material, glass, and oxides thereof, and Can increase the binding force.

한편, 상기 제2 전극층(131c, 132c) 상에 도금층이 추가로 형성될 수 있다. 예를 들어, 제2 전극층(131c, 132c) 상에 Ni 도금층 또는 Sn 도금층이 형성될 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성될 수도 있다. Meanwhile, a plating layer may be further formed on the second electrode layers 131c and 132c. For example, a Ni plating layer or a Sn plating layer may be formed on the second electrode layers 131c and 132c, and the Ni plating layer and the Sn plating layer may be sequentially formed.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. Although the embodiments of the present invention have been described in detail above, the present invention is not limited to the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.Accordingly, various forms of substitution, modification, and alteration may be made by those skilled in the art without departing from the technical spirit of the present invention described in the claims, which are also within the scope of the present invention. something to do.

100: 커패시터
110: 바디
111: 유전체층
112, 113: 커버층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 산화물층
131c, 132c: 제2 전극층100: capacitor
110: body
111: dielectric layer
112, 113: cover layer
121, 122: internal electrode
131, 132: external electrode
131a and 132a: first electrode layer
131b and 132b: oxide layer
131c and 132c: second electrode layer

Claims (8)

유전체층을 사이에 두고 번갈아 배치되는 내부전극을 포함하는 바디;
상기 바디에 배치되어 상기 내부 전극과 접촉되는 제1 전극층, 상기 제1 전극층 상에 형성된 제1 코팅층, 및 상기 제1 코팅층 상에 배치되며 상기 제1 전극층과 전기적으로 연결되는 제2 전극층을 포함하는 외부 전극; 및
상기 바디의 외표면 중 상기 제1 전극층이 형성되지 않은 영역에 형성되며 상기 제1 코팅층과 연결되어 하나의 코팅층을 이루는 제2 코팅층;을 포함하고,
상기 제1 전극층은 도전성 금속 및 글라스를 포함하며, 상기 제1 및 제2 코팅층은 무정형 무기물, 글라스 및 이들의 산화물 중 1 이상을 포함하고, 상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 적층형 커패시터.
A body including internal electrodes disposed alternately with a dielectric layer interposed therebetween;
A first electrode layer disposed on the body and in contact with the internal electrode, a first coating layer formed on the first electrode layer, and a second electrode layer disposed on the first coating layer and electrically connected to the first electrode layer. External electrodes; And
And a second coating layer formed on an area of the outer surface of the body where the first electrode layer is not formed and connected to the first coating layer to form one coating layer.
The first electrode layer includes a conductive metal and glass, wherein the first and second coating layers include at least one of an amorphous inorganic material, glass, and oxides thereof, and the second electrode layer includes a conductive metal and glass. .
제1항에 있어서,
상기 제1 코팅층의 두께는 0.01~10㎛인 적층형 커패시터.
The method of claim 1,
The thickness of the first coating layer is a multilayer capacitor of 0.01 ~ 10㎛.
제1항에 있어서,
상기 제2 코팅층의 두께는 0.001~1㎛인 적층형 커패시터.
The method of claim 1,
The thickness of the second coating layer is a multilayer capacitor of 0.001 ~ 1㎛.
제1항에 있어서,
상기 제1 코팅층은 상기 제2 코팅층보다 두꺼운 적층형 커패시터.
The method of claim 1,
The first coating layer is a multilayer capacitor thicker than the second coating layer.
제1항에 있어서,
상기 제1 및 제2 코팅층은 Si, Al, Ba, Zn, Dy, Zr 및 이들의 산화물 중 1 이상을 포함하는 적층형 커패시터.
The method of claim 1,
The first and second coating layer is a multilayer capacitor comprising at least one of Si, Al, Ba, Zn, Dy, Zr and their oxides.
삭제delete 삭제delete 제1항에 있어서,
상기 외부 전극 상에 배치되는 도금층을 추가로 포함하는 적층형 커패시터.
The method of claim 1,
The multilayer capacitor further comprises a plating layer disposed on the external electrode.
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