KR20200028297A - 개선된 증폭기 디바이스 - Google Patents

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KR20200028297A
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다니엘 슈로에겐도르페르
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인피니언 테크놀로지스 아게
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Abstract

다중 스테이지 디바이스는 제1 스테이지 및 제2 스테이지와 같은 다수의 스테이지를 포함한다. 동작 중에, 제1 스테이지는 입력 신호를 수신하고 입력 신호에 기반하여 중간 신호를 출력한다. 제2 스테이지는 제1 스테이지에 커플링되어 중간 신호를 수신하고 출력 신호를 산출한다. 하나의 구성에 따르면, 제2 스테이지는: i) 트랜지스터와, ii) 제1 스테이지 및 제2 스테이지 간의 회로 경로를 포함한다. 트랜지스터 컴포넌트는 회로 경로에 입력된 중간 신호로부터 출력 신호를 도출하도록 제어된다.

Description

개선된 증폭기 디바이스{IMPROVED AMPLIFIER DEVICE}
종래의 저잡음 증폭기(Low-Noise Amplifier: LNA)는 매우 낮은 전압의 입력 신호를 출력 신호로, 그것의 신호 대 잡음 비(signal-to-noise ratio)를 상당히 저하시키지 않고서 증폭하는 전자 증폭기이다. 구체적인 예로서, 각자의 이득(gain) 설정에 따라서, 증폭기 회로는 바람직하게는 제한된 잡음 증폭을 갖는, 입력 신호의 더 큰 크기의 모사(replica)를 산출한다(produce).
모바일 통신 디바이스에서 사용되는 종래의 LNA 회로망은 전형적으로 이른바 "주문식 선형성"(linearity on demand) 특징을 지원하는데, 이는 상이한 이득 스텝(gain step) 모드의 구현을 요구한다. 이들 모드 중 하나는 이른바 "고이득 모드"(High Gain Mode)인데, 이는 입력으로부터 출력으로 최선의 이득 및 잡음 지수(noise figure) 성능을 달성하는 데에 최대의 허용된 전류를 사용한다. 통신 디바이스의 적절한 동작 및 성능은 전형적으로 증폭기 회로가 알맞은 이득을 제공하는 능력에 달려 있다.
도 1은 1.8 볼트 DC의 (VDD와 같은) 전력 공급부(power supply)에 기반하여 동작하는 종래의 증폭기 회로를 보여주는 예시도이다. 일반적으로, 동작 중에, 증폭기(100)의 입력 스테이지(stage)(110)는 신호(120)를 산출한다. 출력 스테이지(130)는 입력 스테이지(110)로부터 신호(120)를 입력으로서 수신하고 출력 신호 Vout을 산출한다. 출력 전압 Vout은 입력 전압 Vin의 증폭된 표현(amplified rendition)이다.
도 1에서의 종래의 증폭기의 한 가지 결점은 분압기(voltage divider), 즉, 출력 스테이지(130) 내의 커패시터(capacitor) C1 및 커패시터 C2의 조합이다. 예를 들어, 일반적으로, 출력 전압 Vout = Vtank * [C1/(C1 +C2)]이되, 여기서 Vtank = 노드(118)에서의 전압이다. (단일 캐스코드(cascode)와 같은) 증폭기(100)의 고이득 성능(~18dB)은 주로 출력 스테이지(130)(탱크 회로(tank circuit)) 내의 용량성(capacitive) 분압기 C1 및 C2에 의해 야기되어 양호한 출력 매칭(matching)(200 옴(Ohm)으로부터 50 옴으로의 변환)을 달성하게 된다. 이 변환은 큰 결점을 갖는데 전압 이득의 25-50%를 잃을 수 있기 때문이다.
추가적으로, 증폭기(100)의 출력 스테이지(130)는 C1 및 C2를 위해 적절한 값을 선택함으로써 튜닝된다(tuned). 유감스럽게도, 증폭기(100)의 종래의 출력 스테이지(130)는 20 메가헤르츠(MegaHertz) 범위와 같은 매우 좁은 주파수 범위에서 적절한 임피던스(impedance) 매칭을 제공할 뿐이다. 이것은 매우 한정적인데 증폭기(100)가 광대역 응용을 위해 사용될 수 없기 때문이다.
훨씬 더 낮은 전력 공급부 전압에서 회로망을 동작시키는 것이 산업에서 흔하다는 점에 또한 유의한다. 예를 들어, 가까운 장래에, 증폭기가 1.8 VDC 대신에 1.2 VDC에 기반하여 동작한다고 예상된다. 더 낮은 전압은 증폭기로부터 높은 이득을 달성하는 것을 훨씬 더 어렵게 한다.
그러므로, 1.2VDC와 같은 더 낮은 전압에서 종래의 증폭기 회로를 구현하는 것과 연관된 난제가 있다. 예를 들어, 이전에 논의된 바와 같이, 그러한 낮은 전압에서의 동작하는 종래의 증폭기는 각 증폭기의 저하된 RF 성능, 부정적 영향성(negatively impacting) 파라미터, 예컨대 이득, 잡음 지수, 선형성 등을 야기한다. 추가적으로, 이전에 논의된 바와 같이, 이 개시는 종래의 CMOS LNA 구현이 협대역 출력 매칭을 달성할 뿐, 그러한 디바이스가 광대역 응용에서 사용되지 못하게 한다는 관찰을 포함한다.
종래의 접근법과는 대조적으로, 본 문서에서의 실시예는 다중 스테이지(multi-stage) 디바이스의 개선된 성능을 제공하는 신규한 방식을 포함한다.
예를 들어, 하나의 실시예에 따르면, 다중 스테이지 디바이스는 제1 스테이지 및 제2 스테이지와 같은 다수의 스테이지를 포함한다. 전형적으로, 다중 스테이지 디바이스의 스테이지는 회로망(circuitry)의 형태를 취한다. 그러나, 그러한 리소스는 임의의 적합한 방식으로 예시화될(instantiated) 수 있다.
동작 중에, 제1 스테이지는 입력 신호(input signal)를 수신하고 입력 신호에 기반하여 중간 신호(intermediate signal)를 출력한다. 제2 스테이지는 제1 스테이지에 커플링되어(coupled) 중간 신호를 수신하고 출력 신호를 산출한다. 하나의 예시적 실시예에서, 제2 스테이지는, i) 트랜지스터(transistor)와, ii) 제1 스테이지 및 트랜지스터 간의 회로 경로(circuit path)를 포함한다. 하나의 실시예에서, 트랜지스터의 동작은 회로 경로에 입력된 중간 신호로부터 출력 신호를 도출한다(derive).
요망되는 경우, 커패시터를 거치는 중간 신호 및/또는 바이어스 전압(bias voltage)의 조합이 트랜지스터의 게이트(gate)에 인가되어 트랜지스터의 동작 및 출력 신호의 생성을 제어한다.
또 다른 실시예에 따르면, 트랜지스터의 게이트는 주로 DC 바이어스 전압 및 DC 전류(트랜지스터를 거치는 흐름)의 인가를 통해 제어된다.
하나의 실시예에서, 중간 신호는 무선 주파수(radio frequency) 신호(AC 신호)인데, 이는 트랜지스터의 게이트 노드에 입력된 전압에 변화를 준다.
다른 실시예에 따르면, 중간 신호와 연관되고 회로 경로에 입력되는 전류의 적어도 일부분이 트랜지스터를 통과하여 출력 신호를 도출한다.
하나의 실시예에서, 본 문서에 기술된 바와 같은 다중 스테이지 디바이스는 증폭기이다. 그러한 사례에서, 출력 신호는 입력 신호의 증폭된 표현이다. 다중 스테이지 디바이스의 전체적인 이득은 출력 신호의 크기를 입력 신호의 크기로 나눔으로써 나타내어진다. 하나의 실시예에서, 중간 신호는 입력 신호의 증폭된 표현이다. 출력 신호는 중간 신호의 증폭된 표현이다. 하나의 실시예에서, 중간 신호에 대한 출력 신호의 증폭 또는 이득은 0이거나 꽤 작다. 그러한 사례에서, 입력 스테이지는 입력 신호의 증폭을 제공한다. 출력 스테이지는 버퍼(buffer)로서의 역할을 한다.
추가의 실시예에 따르면, 다중 스테이지 디바이스 내의 회로 경로(또는 이중(dual) 회로 경로)는 중간 신호를 산출하는 제1 스테이지의 노드(node)를 (게이트 노드와 같은) 트랜지스터의 입력 및 (소스(source) 노드와 같은) 트랜지스터의 출력 중 하나 또는 양자 모두에 커플링한다(couple).
또 다른 실시예에 따르면, 제1 스테이지에 의해 산출되고 회로 경로에 입력되는 중간 신호는 트랜지스터의 동작 및 회로 경로를 거치는 전류의 대응하는 흐름을 제어한다. 전류의 그러한 제어는 제2 스테이지로부터 출력 신호를 산출한다.
하나의 실시예에서, 다중 스테이지 디바이스의 제2 스테이지는 출력 신호를 생성하기 위하여 제1 스테이지로부터 출력된 중간 신호와 연관된 전류를 사용(하거나 재사용)하도록 동작가능하다. 본 문서에서 추가로 논의되는 바와 같이, 제2 스테이지로부터의 출력 신호를 산출하기 위한 제1 스테이지로부터의 전류의 사용 또는 재사용은 다중 스테이지 회로망의 전력 소비를 감소시킨다.
본 문서에서의 추가의 실시예는 중간 신호를 출력하는 제1 스테이지의 노드를 트랜지스터의 게이트 노드에 커플링하는 커패시터와 같은 회로 경로를 포함한다.
요망되는 경우, 트랜지스터의 게이트 노드는 또한 저항기(resistor)를 거쳐 트랜지스터의 게이트로의 바이어스 전압의 입력을 통해 바이어싱될(biased) 수 있다는 점에 유의하시오.
추가의 실시예에 따르면, 제1 스테이지는 제2 스테이지에 출력되는 중간 신호와 연관된 전류의 양을 제어하도록 동작가능한 트랜지스터를 포함한다. 하나의 실시예에서, 아래에서 추가로 논의되는 바와 같이, 중간 신호에 의해 제공되는 전류의 크기는 다중 스테이지 회로망과 연관된 이득을 제어한다.
다중 스테이지 회로망은 저항기, 커패시터 및/또는 인덕터(inductor)와 같은 임의의 수의 수동 컴포넌트(passive component)를 포함할 수 있다. 예를 들어, 하나의 실시예에서, 제2 스테이지는 중간 신호를 산출하는 제1 스테이지의 노드 및 제2 스테이지 내의 트랜지스터의 (소스 노드와 같은) 노드 간에 직렬로 배치된 제1 수동 회로 컴포넌트 및 제2 수동 회로 컴포넌트를 포함한다. 다중 스테이지 디바이스의 출력 신호는 제1 수동 회로 컴포넌트를 제2 수동 회로 컴포넌트에 커플링하는 회로 노드로부터 도출된다.
이전에 논의된 바와 같이, 다중 스테이지 회로망은 중간 신호를 산출하는 스테이지의 노드 및 트랜지스터의 하나 이상의 노드 간의 연결성(connectivity)을 제공하는 임의의 수의 회로 경로를 포함한다. 하나의 실시예에서, 여기에서 기술된 바와 같은 회로 경로는 제1 스테이지의 노드로부터 트랜지스터의 게이트 노드로의 제1 회로 경로이다. 다중 스테이지 회로망은 중간 신호를 산출하는 제1 스테이지의 노드 및 트랜지스터의 소스 노드 간의 제2 회로 경로를 더 포함하도록 구성될 수 있다.
하나의 실시예에서, 제1 회로 경로는 중간 신호를 출력하는 제1 스테이지의 노드를 트랜지스터의 게이트 노드에 커플링하는 커패시터를 포함한다.
추가의 실시예에 따르면, 제2 스테이지는 공통 드레인(common drain) 회로로서 구현된다. 본 문서에 기술된 바와 같은 새로운 공통 드레인 출력 버퍼 스테이지로써, 제2 스테이지를 사용하여 더 높은 이득 및 광대역 출력 매칭을 달성하는 것이 가능하다.
또한, 이전에 논의된 바와 같이, 하나의 실시예에서, 다중 스테이지 디바이스는 임의의 적합한 응용에서의 사용을 위한 증폭기 회로이다. 예를 들어, 하나의 비한정적인 예시적 실시예에서, (통신 디바이스와 같은) 장치는 본 문서에 기술된 바와 같은 다중 스테이지 디바이스의 하나 이상의 버전(version)을 포함한다. 하나의 실시예에서, 장치는 무선 신호(wireless signal)를 수신하는 안테나를 포함한다. 안테나는 무선 신호를 다중 스테이지 디바이스의 제1 스테이지에 입력되는 입력 신호로 변환한다. 본 문서에 기술된 바와 같은 방식으로, 다중 스테이지 디바이스는 입력 신호를 출력 신호로 증폭한다.
추가의 실시예에 따르면, 제2 스테이지의 임피던스는 제1 스테이지의 임피던스에 매칭된다(또는 실질적으로 매칭된다). 하나의 실시예에서, 제2 스테이지의 임피던스는 광대역 주파수 범위, 예컨대 1 기가헤르츠(Gigahertz)와 3 기가헤르츠 사이 또는 임의의 다른 주파수 범위 상에서 제1 스테이지의 임피던스에 실질적으로 매칭된다.
본 문서에서의 추가의 실시예는 다중 스테이지 디바이스의 제2 스테이지를, 입력 신호를 출력 신호로 증폭하는 공통 드레인 증폭기 회로로서 구현하는 것을 포함한다.
본 문서에서의 실시예는 입력 신호를 수신하고 출력 신호를 산출하는 방법을 더 포함한다. 예를 들어, 하나의 실시예에서, 방법은, 입력 신호를 수신하는 것, 입력 신호로부터 중간 신호를 생성하는 것, 중간 신호를 제1 회로 경로를 통하여 트랜지스터로 출력하는 것, 그리고 중간 신호로부터 출력 신호를 도출하도록 트랜지스터의 동작을 제어하는 것을 포함한다. 하나의 실시예에서, 이전에 논의된 바와 같이, 방법은 입력 신호의 증폭된 표현이도록 출력 신호를 산출하는 것을 포함한다.
하나의 실시예에 따르면, 트랜지스터의 동작을 제어하는 것은, 출력 신호를 산출하도록 트랜지스터의 입력 노드(예컨대 게이트 노드) 및 트랜지스터를 거치는 전류의 대응하는 흐름을 제어하기 위하여 (예컨대 커패시터를 거치는) 입력으로서 중간 신호를 이용하는 것을 포함한다.
추가의 실시예에 따르면, 중간 신호를 출력하는 것은, 중간 신호를 제2 스테이지의 제1 회로 컴포넌트에 출력하는 것을 포함하되, 제1 회로 컴포넌트 및 제2 회로 컴포넌트는 트랜지스터의 (소스 노드와 같은) 노드에 입력되는 중간 신호를 산출하는 제1 스테이지의 노드 사이에 직렬로 배치된다. 본 문서에서의 또 다른 실시예는 회로 경로, 예컨대 제1 회로 컴포넌트를 제2 회로 컴포넌트에 커플링하는 회로 노드에 커플링된 제3 회로 컴포넌트로부터의 것을 통하여 출력 신호를 출력하는 것을 포함한다.
본 문서에서의 추가의 실시예는 트랜지스터의 (게이트 노드와 같은) 입력 노드에 커플링된 회로 경로를 통하여 제1 스테이지에 의해 생성된 중간 신호를 입력하는 것을 포함한다. 요망되는 경우, 방법은 트랜지스터의 (소스 노드와 같은) 출력 노드에 커플링된 제1 회로 경로를 통하여 제1 스테이지에 의해 생성된 중간 신호를 입력하는 것을 또한 포함할 수 있다.
또 다른 실시예에 따르면, 전력 소비를 줄이기 위하여, 본 문서에 기술된 바와 같은 방법은 출력 신호를 생성하기 위하여 제1 스테이지로부터 출력된 중간 신호와 연관된 전류를 이용하는 것을 포함할 수 있다.
또 다른 실시예에 따르면, 방법은 무선 디바이스 내에서 구현된다. 그러한 사례에서, 방법은, 안테나에서 무선 신호를 수신하는 것과, 수신된 무선 신호에 기반하여 제1 스테이지에 입력되는 입력 신호를 산출하는 것을 더 포함한다.
본 문서에서의 추가의 실시예는 매칭 임피던스를 갖는 LNA 회로의 "고이득 모드" 성능을 개선하는 개선된 다중 스테이지 증폭기 디바이스 및 방법을 포함한다는 점에 유의하시오. 하나의 실시예에서, 다중 스테이지 디바이스 내의 매칭 인덕터 컴포넌트는 매우 높은 품질 계수(quality factor)가 LNA 핵심 파라미터(key parameter) 잡음 지수에 덜 영향을 미칠 것을 요구한다.
이들 및 다른 더욱 구체적인 실시예가 아래에서 더욱 상세히 개시된다.
본 문서에서 논의된 바와 같은 실시예가 증폭기 회로망에 적용가능하나, 본 문서에 개시된 개념은 임의의 다른 적합한 토폴로지(topology)에 유리하게 적용될 수 있다는 점에 또한 유의하시오.
본 문서에서의 상이한 특징, 기법, 구성 등 각각이 이 개시의 상이한 곳에서 논의될 수 있으나, 적절한 데에서, 개념 각각은 선택적으로 서로 관계 없이 또는 서로 조합이 되어 실행될 수 있다고 의도된다는 점에 유의하시오. 따라서, 본 문서에 기술된 바와 같은 하나 이상의 본 발명은 많은 상이한 방식으로 체현되고 고찰될 수 있다.
또한, 본 문서에서의 실시예에 대한 이 예비적인 논의는 의도적으로 본 개시 또는 청구된 발명(들)의 실시예 하나하나를 그리고/또는 점진적으로 신규 양상을 명시하지는 않는다는 점에 유의하시오. 대신에, 이 간략한 설명은 단지 일반적인 실시예를, 그리고 종래의 기법을 넘어선 대응하는 신규성 항목을 제시한다. 발명(들)의 추가적인 세부사항 및/또는 가능한 관점(순열(permutation))에 대해서, 독자는 아래에서 추가로 논의되는 바와 같은 본 개시의 상세한 설명 부문 및 대응하는 도면으로 인도된다.
도 1은 종래의 기법에 따라 다중 스테이지 증폭기 디바이스를 보여주는 예시도이다.
도 2는 본 문서에서의 실시예에 따라 다중 스테이지 디바이스의 구현을 보여주는 예시도이다.
도 3은 본 문서에서의 실시예에 따라 다중 스테이지 증폭기 회로의 더욱 구체적인 구현을 보여주는 예시도이다.
도 4는 (도 1에서와 같이) 종래의 회로에 의해 제공되는 이득 대비(versus) 본 문서에서의 실시예에 따라 (도 3에서와 같이) 다중 스테이지 디바이스에 의해 제공되는 이득의 이론적 차이를 보여주는 예시도이다.
도 5는 본 문서에서의 실시예에 따라 다수의 인덕터 컴포넌트를 사용한 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
도 6a는 본 문서에서의 실시예에 따라 도 5에서의 다중 스테이지 증폭기 회로의 단순화된 도면을 보여주는 예시도이다.
도 6b는 본 문서에서의 실시예에 따라 도 6a에서의 다중 스테이지 증폭기 회로의 소신호 분석(small signal analysis)을 수행하는 대체 회로(replacement circuit)를 보여주는 예시도이다.
도 6c는 본 문서에서의 실시예에 따라 도 6b의 단순화된 회로를 위한 Rout을 계산하는 방정식을 보여주는 예시도이다.
도 7은 본 문서에서의 실시예에 따라 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
도 8은 본 문서에서의 실시예에 따라 다중 스테이지 증폭기 회로의 일반적인 형태를 보여주는 예시도이다.
도 9는 본 문서에서의 실시예에 따라 다수의 입력 스테이지를 포함하는 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
도 10은 본 문서에서의 실시예에 따라 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
도 11은 본 문서에서의 실시예에 따라 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
도 12는 본 문서에서의 실시예에 따라 무선 디바이스 응용에서의 다중 스테이지 회로망의 구현을 보여주는 예시도이다.
도 13은 본 문서에서의 실시예에 따라 신호 증폭을 제공하는 방법을 보여주는 예시도이다.
본 문서에서의 실시예의 전술된 그리고 다른 목적, 특징 및 이점은 상이한 도면 도처에서 동일한 부분을 비슷한 참조 부호가 가리키는 첨부된 도면에서 보여지는 바와 같은, 본 문서에서의 다음의 더욱 자세한 설명으로부터 명백할 것이다. 도면은 반드시 축척에 의거하지는(scale) 않는바, 대신에 실시예, 원리, 개념 등을 보여줄 때에 강조가 된다.
본 문서에서의 실시예는, 입력 신호를 수신하는 제1 스테이지(제1 스테이지는 입력 신호에 기반하여 중간 신호를 산출함)와, 제1 스테이지에 커플링되어 중간 신호를 수신하고 출력 신호를 산출하는 제2 스테이지를 포함하는 장치 증폭기를 포함한다. 제2 스테이지는, i) 트랜지스터와, ii) 제1 스테이지 및 트랜지스터 간의 회로 경로를 포함한다. 중간 신호로부터 출력 신호를 도출하기 위하여 회로 경로에 중간 신호가 입력된다.
이제, 더욱 구체적으로, 도 2는 본 문서에서의 실시예에 따른 신규 다중 스테이지 디바이스를 보여주는 예시도이다. 비한정적인 예시적 실시예로서, 본 문서에 기술된 바와 같은 다중 스테이지 디바이스는 다중 스테이지 증폭기 디바이스이다. 예를 들면, 다중 스테이지 디바이스는 저잡음 증폭기 또는 이른바 LNA 디바이스, 장치, 회로 등이다.
도시된 바와 같이, 이 예시적인 실시예에서, 다중 스테이지 디바이스(200)는 임의의 수의 스테이지를 포함한다.
예를 들어, 하나의 실시예에서, 다중 스테이지 디바이스(200)는 (입력 스테이지와 같은) 스테이지(221) 및 (출력 버퍼 또는 출력 스테이지와 같은) 스테이지(222)를 포함한다. 또한 도시된 바와 같이, 스테이지(222)는 회로 경로(225) 및 트랜지스터(228)를 포함한다.
이전에 논의된 바와 같이, 전형적으로, 스테이지 각각 및 다중 스테이지 디바이스(200)의 대응물은 회로망과 같은 하드웨어의 형태를 취한다. 그러나, 그러한 리소스는 임의의 적합한 방식으로 예시화될 수 있다.
하나의 실시예에서, 트랜지스터(228)는 기판이 VSUBSTRATE에 연결된 N 채널 CMOS(Complementary Metal Oxide Semiconductor(상보형 금속 산화물 반도체)) 컴포넌트이다. 그러나, 트랜지스터(228)는 본 문서에서의 기능을 지원하는 임의의 적합한 트랜지스터(전계 효과 트랜지스터(field effect transistor), 양극성 접합 트랜지스터(bipolar junction transistor) 등등) 또는 스위치 디바이스일 수 있다는 점에 유의하시오.
동작 중에, (탱크 또는 공진 회로와 같은) 제1 스테이지(221)는 입력 신호(210)를 수신하고 입력 신호(210)에 기반하여 중간 신호(230)를 출력한다. 도시된 바와 같이, (다른 탱크 또는 공진 회로와 같은) 제2 스테이지(222)는 제1 스테이지(221)에 커플링되어 중간 신호(230)를 수신한다.
하나의 실시예에서, 제2 스테이지는, i) 트랜지스터(228)와, ii) 제1 스테이지(221) 및 트랜지스터(228) 간에 배치된 회로 경로(225)를 포함한다. 본 문서에서 또한 논의되는 바와 같이, 트랜지스터(228)를 제어하고/거나 중간 신호(230)로부터 출력 신호(240)를 도출하기 위하여 중간 신호(230)가 회로 경로(225)에 입력된다. 아래에서 또한 논의되는 바와 같이, 본 문서에서의 실시예는 바이어스 전압을 트랜지스터(228)에 인가하여 그것의 동작 또는 상태를 제어하는 것을 더 포함한다.
다중 스테이지 디바이스(200)가 (저잡음 증폭기 회로와 같은) 증폭기인 실시예에서, 출력 신호(240)는 입력 신호(210)의 증폭된 표현이다.
추가의 예로서, 하나의 실시예에서, 중간 신호(230)는 입력 신호(210)의 증폭된 표현임에 유의하시오. 출력 신호(240)는 중간 신호(230)의 증폭된 표현이다. 이전에 논의된 바와 같이, 중간 신호에 대한 출력 신호의 증폭 또는 이득은 0이거나 꽤 작도록 선택될 수 있다. 다시 말해, 스테이지(222)에 의해 제공되는 이득의 양은 작거나 0일 수 있다. 그러한 사례에서, 입력 스테이지(221)는 다중 스테이지 디바이스(200)와 연관된 이득의 대부분 또는 전부를 공급한다.
추가의 실시예에 따르면, 회로 경로(225)는 중간 신호(230)를 산출하는 제1 스테이지의 노드를 트랜지스터(228)의 (입력 및/또는 출력 노드와 같은) 하나 이상의 노드에 커플링한다.
더욱 구체적으로, 본 문서에서 또한 논의되는 바와 같이, 회로 경로(225)는 스테이지(221)로부터 트랜지스터(228)의 게이트 노드(입력 노드)로의 연결성을 제공하도록 구성될 수 있다; 회로 경로(225)는 스테이지(221)로부터 트랜지스터(228)의 소스 노드로의 연결성을 제공하도록 구성될 수 있다.
또 다른 실시예에 따르면, 제1 스테이지(221)에 의해 산출되고 회로 경로(225)에 입력되는 중간 신호(230)는 트랜지스터(228)의 동작 및 회로 경로(225)를 거치는 전류의 대응하는 흐름을 제어한다. 회로 경로(225)를 거치는 전류의 그러한 제어는 제2 스테이지(222)로부터 출력되는 출력 신호(240)를 산출한다.
본 문서에서 또한 논의되는 바와 같이, 하나의 실시예에서, 제2 스테이지(222)는 출력 신호(240)를 생성하기 위하여 제1 스테이지(221)로부터 출력된 중간 신호(230)와 연관된 전류를 사용하거나 재사용하도록 동작가능하다. 본 문서에서 또한 논의되는 바와 같이 제2 스테이지로부터의 출력 신호(240)를 산출하기 위한 제1 스테이지(221)로부터의 전류의 사용 또는 재사용은 입력 신호(210)를 출력 신호(240)로 변환하는 경우에 다중 스테이지 디바이스(200)의 전력 소비를 감소시킨다.
도 3은 본 문서에서의 실시예에 따른 다중 스테이지 디바이스의 더욱 구체적인 구현을 보여주는 예시도이다.
이 예시적인 실시예에서, (증폭기 회로와 같은) 다중 스테이지 디바이스(200-1)는 스테이지(221-1) 및 스테이지(222-2)를 포함한다. 이전에 논의된 바와 같이, 다중 스테이지 디바이스(200-1)는 임의의 수의 스테이지를 포함할 수 있다.
전형적으로, 스테이지 각각 및 다중 스테이지 디바이스(200-2)의 대응물은 회로망과 같은 하드웨어의 형태를 취한다. 그러나, 그러한 리소스는 임의의 적합한 방식으로 예시화될 수 있다.
이 예시적인 실시예에서 도시된 바와 같이, 다중 스테이지 디바이스(200-1)의 입력 스테이지(221-1)는 트랜지스터(322), 트랜지스터(323), 인덕터 Lmatch, 커패시터 Ccoupling, 저항기 RbiasCS 및 인덕터 Lds를 포함한다.
이 예시적인 실시예에서, 스테이지(221-1)에 도시된 바와 같이, 입력 신호(210)는 트랜지스터(323)의 게이트 노드에 연결된 인덕터 Lmatch 및 커패시터 Ccoupling의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323)의 게이트 노드(G)에 커플링된 저항기 RBIASCS를 포함하는 회로 경로에 입력 전압 VBIASCS가 입력된다. 트랜지스터(322), 트랜지스터(323) 및 인덕터 LDS의 직렬 조합은 스테이지(221-1)의 노드(392)를 접지 기준(ground reference)(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323)의 드레인 노드(D)에 커플링되고, 인덕터 LDS는 트랜지스터(323)의 소스 노드(S)를 접지 기준(GND)에 커플링한다. 또한 도시된 바와 같이, 다중 스테이지 디바이스(200-1)의 출력 스테이지(222-1)(또는 출력 버퍼)는 커패시터(351), 전력 공급부 VDD, 컴포넌트(341), 컴포넌트(342), 컴포넌트(343), 컴포넌트(344), 트랜지스터(228), 저항기 RbiasGY 및 커패시터(345)를 포함한다.
또한 이 예시적인 실시예에서, 스테이지(222-1)에 도시된 바와 같이, 커패시터(351)는 노드(392) 및 트랜지스터(228)의 게이트 노드 간의 연결성을 제공한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드에 커플링된다. 컴포넌트(341)는 (전압 VDD와 같은) 전력 소스(power source)(310)를 트랜지스터(228)의 드레인 노드(D)에 커플링하고, 컴포넌트(342)는 트랜지스터(342)의 소스 노드(S)를 노드(393)에 커플링하고, 컴포넌트(343)는 노드(392)를 노드(393)에 커플링하고, 컴포넌트(344) 및 커패시터(345)의 직렬 조합은 노드(393)를 출력 신호(240)를 산출하는 다중 스테이지 디바이스(200-1)의 출력에 커플링한다.
이전에 논의된 바와 같이, 입력 신호(210)(Vin)는 (이 예에서 단일 캐스코드와 같은) 입력 스테이지(221-1)에 입력된다.
입력 스테이지(221-1)는 입력 신호(210)를 노드(392)에서 출력되는 중간 신호로 변환하도록 튜닝된다. 환언하면, 입력 신호(210)(Vin)는 제1 스테이지(221-1)의 노드(392)로부터 제2 스테이지(222-1)로 출력되는 중간 신호(230)를 산출하기 위하여 스테이지(221-1) 내의 (정확한 또는 요망되는 DC 바이어스 상태에 있도록 제어되는) 트랜지스터(323)의 적어도 동작을 제어한다.
하나의 실시예에서, 트랜지스터(323)는 기판이 기준 전압(reference voltage) VSUBSTRATE에 연결된 N 채널 CMOS(Complementary Metal Oxide Semiconductor) 컴포넌트이다. 그러나, 트랜지스터(323)는 본 문서에서의 기능을 지원하는 임의의 적합한 트랜지스터(전계 효과 트랜지스터, 양극성 접합 트랜지스터 등등) 또는 스위치 디바이스일 수 있다는 점에 유의하시오.
또한 도시된 바와 같이, 제1 스테이지(221-1)는 제2 스테이지(222-1)에 출력되는 (무선 주파수 신호와 같은) 중간 신호(230)와 연관된 전류의 양을 제어하는 트랜지스터(322)를 포함하도록 구성될 수 있다는 점에 유의하시오. 트랜지스터(323)는 다중 스테이지 디바이스를 거쳐 접지 기준(GND)으로의 DC 전류의 흐름을 제어한다.
하나의 실시예에서, 트랜지스터(322)는 기판이 기준 전압 VSUBSTRATE에 연결된 N 채널 CMOS(Complementary Metal Oxide Semiconductor) 컴포넌트이다. 그러나, 트랜지스터(322)는 본 문서에서의 기능을 지원하는 임의의 적합한 트랜지스터(전계 효과 트랜지스터, 양극성 접합 트랜지스터 등등) 또는 스위치 디바이스일 수 있다는 점에 유의하시오.
더욱 구체적으로, 하나의 실시예에서, 입력 전압(333)(즉, VbiasCG, 예컨대 DC 전압 값)이 스테이지(221-1) 내의 트랜지스터(322)의 게이트(G)에 인가된다. 전압 VbiasCG는 트랜지스터(322)의 무선 주파수 성능을 제어하기 위하여 적절한 DC 바이어스 전압으로 설정된다. 본 문서에 기술된 바와 같이, 중간 신호(230)에 의해 스테이지(222-1)에 제공되는 전류의 크기는 다중 스테이지 디바이스(200-1)와 연관된 이득을 제어하는 하나의 파라미터이다. 더욱 구체적으로, 하나의 실시예에서, 전체 회로망에 종속적인 가장 요망되는 이득 및 선형성 성능을 획득하기 위하여 VbiasCG의 DC 전압의 적절한 설정을 택한다.
그러므로, 전압 VBiasCG의 설정은 다중 스테이지 디바이스(100)와 연관된 이득을 제어하는 한 방식이다.
스테이지(222-1) 내의 컴포넌트(341, 342, 343, 344)(예컨대 하나 이상의 상이한 유형의 수동 컴포넌트를 포함함)의 임피던스 설정은 복소 임피던스 값의 임의의 적합한 단순한 것일 수 있다는 점에 유의하시오. 아래에서 또한 논의되는 바와 같이, 이들 컴포넌트의 설정은 스테이지(322)와 연관된 상이한 파라미터를 제어한다.
어떤 사례에서, 본 문서에서의 실시예는 하나 이상의 각 컴포넌트(341, 342, 343, 344)를 0 옴(즉, 단락 회로(short circuit))으로 설정하는 것을 포함한다. 대안적으로, 이들 컴포넌트 중 임의의 것은 복소 임피던스 값으로 설정될 수 있다. 하나의 실시예에서, 0 옴으로의 하나 이상의 컴포넌트의 설정은 1.2 VDC VDD 공급 전압이 고성능을 달성하기 위한 최선의 해결안일 것이다.
이전에 논의된 바와 같이, 다중 스테이지 디바이스(200-1)는 저항기, 커패시터 및/또는 인덕터와 같은 임의의 수의 수동 컴포넌트를 포함할 수 있다.
다중 스테이지 디바이스(200-1)는 스테이지(221-1)의 노드(392)를 트랜지스터(228)에 커플링하는 임의의 수의 하나 이상의 회로 경로를 포함한다.
예를 들어, 하나의 실시예에서, 제2 스테이지(222-1)는 노드(392)를 트랜지스터(228)의 게이트 노드(G)에 커플링하는 (커패시터(351)를 포함하는 것과 같은) 회로 경로(225-1)를 포함한다. 회로 경로(225-1) 및 트랜지스터(228)의 게이트에 입력되는 중간 신호(230)는 적절한 DC 바이어스 상태에 있는 트랜지스터(228)를 거치는 전류를 제어한다.
제2 스테이지(222-1)는 회로 경로(225-2)를 더 포함한다. 회로 경로(225-2)는 제1 스테이지(221-1)의 노드(392) 및 제2 스테이지(222-1) 내의 트랜지스터(228)의 노드(소스 노드(S)와 같은 출력 노드) 간에 직렬로 배치된 컴포넌트(343) 및 컴포넌트(342)를 포함한다. 본 문서에서 또한 논의되는 바와 같이, 회로 경로(225-2)는 적어도 부분적인 경로(전력 공급부 VDD로부터 유래되고(sourced) 트랜지스터(228)를 통과하는 전류를 이를 통하여 전달할 것임)를 제공한다. 하나의 실시예에서, 회로 경로(225-2)에 입력되는 (네트워크 RF 신호와 같은) 중간 신호(230)와 연관된 DC 전류의 적어도 일부분은 내부적으로 트랜지스터(228)(예컨대 그것의 드레인으로부터 소스로 또는 그것의 소스로부터 드레인으로) 및 컴포넌트(341)를 거쳐 기준 전압 VDD으로 나아가 출력 신호(240)를 도출한다. 추가의 실시예에 따르면, DC 전류는 주로 회로 경로(225-2)를 통하여 흐른다.
또한 이 예시적인 실시예에서, (전압 Vout과 같은) 출력 신호(240)는 노드(393)로부터 도출되는데, 이의 전압은 회로 경로(225-2)에 입력된 중간 신호(230)에 적어도 부분적으로 기반한다.
일반적으로, 하나의 실시예에서, 컴포넌트(342)의 값은 스테이지(222-1)의 전체 임피던스를 스테이지(221-1)의 임피던스(예컨대 약 50 옴 또는 다른 적합한 값)에 매칭시키기 위해 선택된다. 컴포넌트(343)를 위해 선택된 임피던스 값은 일반적으로 스테이지(222-1)의 이득을 제어하거나 조정한다.
또한 도시된 바와 같이, 그리고 이전에 논의된 바와 같이, 커패시터(351)는 중간 신호(230)를 출력하는 제1 스테이지(221-1)의 노드(392)의, 트랜지스터(228)의 게이트 노드(G)에의 커플링을 제공한다. 커패시터(351)를 위해 선택된 크기/값/설정은 스테이지(222-1)와 연관된 이득 및 임피던스에 영향을 미친다는 점에 유의하시오.
더욱 구체적으로, 회로 경로(225-2)에 입력되는 중간 신호(230)는 컴포넌트(351)(커패시터)를 거쳐 트랜지스터(228)의 게이트 노드(G)로 나아간다. 컴포넌트(351)의 커패시턴스(capacitance)는 임의의 적합한 값일 수 있다. 컴포넌트(351)를 위한 더 높은 커패시턴스 값은 다중 스테이지 디바이스(200-1)에 의해 제공되는 더 높은 이득을 초래하고, 컴포넌트(351)를 위한 더 낮은 커패시턴스 값은 다중 스테이지 디바이스(200-1)에 의해 제공되는 더 낮은 이득을 초래한다.
일반적으로, 컴포넌트(343)의 임피던스 값 또는 설정은 다중 스테이지 디바이스(200-1)의 이득을 제어하도록 선택된다. 예를 들어, 컴포넌트(343)를 위한 임피던스(예컨대 인덕턴스(inductance)) 값이 더 높을수록 이득은 더 높고, 컴포넌트(343)를 위한 임피던스(예컨대 인덕턴스) 값이 더 낮을수록 이득은 더 낮다.
트랜지스터(228)와 연관된 채널 폭(그리고 일반적으로 대응하는 드레인-소스 컨덕턴스(conductance))은 또 다중 스테이지 디바이스(200-1)의 전체적인 이득을 제어하는 데에 사용될 수도 있다는 점에 또한 유의하시오. 예를 들어, 트랜지스터(228)의 폭이 더 클수록 스테이지(222-1)에 의해 제공되는 이득은 더 낮고, 폭이 더 작을수록 스테이지(222-1)에 의해 제공되는 이득은 더 높다.
저항기 RBIASGY를 거쳐 트랜지스터(228)의 게이트 노드로의 VBIASGY의 인가는 트랜지스터(228)를 요망되는 작동 포인트/상태로 설정하기 위하여 트랜지스터(228)의 게이트 노드(G)를 바이어싱한다. 하나의 실시예에서, 전압 VBIASGY의 설정은 스테이지(222-1)를 위해 적절한 선형성을 제공하도록 제어된다.
동작 중에, 이전에 논의된 바와 같이, 트랜지스터(228)의 게이트에의 입력(예컨대 트랜지스터(228)의 게이트 노드에서의 전압 또는 컴포넌트(351)를 통과하는 중간 신호(230))은 트랜지스터(228)의 상태를, 그리고 전압 소스(310)(VDD)로부터 컴포넌트(341)와, 트랜지스터(228)의 드레인에서 소스까지(drain to source)와, 컴포넌트(342)와, 컴포넌트(343)와, 트랜지스터(322)의 드레인에서 소스까지와, 트랜지스터(323)의 드레인에서 소스까지와, 인덕터 LDS의 조합을 거쳐 접지 기준(GND)으로의 회로 경로 상에서 주로 흐르는 DC 전류의 흐름을 제어한다.
이전에 논의된 바와 같이, 그리고 도시된 바와 같이, 출력 신호(240)는 노드(393)에서의 전압으로부터 도출된다. 하나의 실시예에서, 도시된 바와 같이, 출력 신호(240)를 산출하는 다중 스테이지 디바이스(200-1)의 출력은 컴포넌트(344) 및 커패시터(345)의 직렬 연결을 포함한다.
본 문서에서의 추가의 실시예는 다중 스테이지 디바이스(200-1)의 제1 스테이지(221-1) 및 제2 스테이지(222-2)의 조합을, 입력 신호(210)를 출력 신호(240)로 증폭하는 공통 드레인 증폭기 회로로서 구현하는 것을 포함한다. 그러므로, 하나의 실시예에서, 제2 스테이지(222-1)는 공통 드레인 회로이다(예를 들어, 트랜지스터(228)의 드레인이 공급 전압 VDD에 커플링된다). 예시적인 공통 드레인 출력 버퍼 스테이지(스테이지(222-1))를 통해, 본 문서에서의 실시예는 도 1에 관해서 이전에 논의된 바와 같은 종래의 회로 및 기법에 비해 광대역 주파수 범위 상에서 스테이지(221-1) 및 스테이지(222-1)의 더 높은 이득 및 임피던스 출력 매칭을 제공하는 것을 포함한다.
더욱 구체적으로, 도 3을 다시 참조하면, 제2 스테이지(222-1)의 출력 임피던스는 제1 스테이지(221-1)의 출력 임피던스에 매칭된다(또는 실질적으로 매칭된다). 하나의 실시예에서, 제2 스테이지(222-1)의 임피던스는 1.5 GHz 또는 임의의 다른 적합한 값보다 더 큰 주파수 범위에 걸쳐서 제1 스테이지(221-1)의 임피던스에 실질적으로 매칭될 수 있다. 이전에 논의된 바와 같이, 스테이지가 매칭되는 범위가 더 넓을수록, 다중 스테이지 디바이스(200-1)가 광대역 응용에서 동작할 능력이 더 좋다.
하나의 실시예에서, 도 4에서 아래에서 논의되는 바와 같이, 다중 스테이지 디바이스(200-1)는 1 기가헤르츠와 3 기가헤르츠 또는 임의의 다른 주파수 범위 간의 임피던스 매칭을 제공한다.
도 3을 다시 참조하면, 이전에 논의된 바와 같이, 입력 스테이지(221-1)는 단일 캐스코드일 수 있다. 그러나, 출력 버퍼 스테이지(스테이지(222-1))는 임의의 적합한 유형의 입력 스테이지(예컨대 더 낮은 이득, 또는 < 1.2 VDC VDD 공급 전압을 위한 공통 소스, 더 높은 이득 또는 > 1.8 VDC VDD 공급 전압을 위한 이중 캐스코드 스테이지)와의 조합이 되어 사용될 수 있다는 점에 유의하시오.
본 문서에서의 실시예는 종래의 증폭기보다도 유용하다. 예를 들어, 신규 다중 스테이지 디바이스(200-1)는 다음을 지원한다:
·(낮은 전압 <1.2 VDC LNA에 중요할 수 있는) 더 적은 캐스코드 스테이지와 함께 더 높은 이득
·넓은 범위에 걸친 스테이지의 출력 임피던스 매칭
·더 낮은 프로세스 변형 영향(어떤 S22 주파수 편이(frequency shift)도 없음)
·광대역 응용 영역(외부 매칭을 바꿀 뿐임)
·다중 스테이지 디바이스(200)를 구현하는 각 기판 상의 감소된 반도체 칩 영역(회로 크기)
·LNA 개발 시간 및 비용의 큰 감소
·많은 주파수 대역을 위해 사용가능한 1개의 포괄적(generic) LNA의 개발
(출력 버퍼 스테이지와 같은) 스테이지(222-1)는 몇 개의 입력 스테이지와 함께 사용될 수 있다:
·공통 소스 스테이지
·단일 캐스코드 스테이지
·다수 캐스코드 스테이지
도 4는 종래의 증폭기 회로 대비 본 문서에서의 실시예에 따른 다중 스테이지 디바이스에 의해 제공되는 이득에서의 이론적 차이를 보여주는 예시도이다.
도 4에서의 그래프(400)에 따르면, 도 1에서의 종래의 증폭기 회로(100)는 0부터 5 GHz까지의 주파수의 범위 상에서 가정적 이득(410)을 제공한다. 대조적으로, 도 2 및 도 3에서의 개선된 다중 스테이지 디바이스(200)(200-1)는 0부터 5 GHz까지의 주파수의 범위 상에서 가정적 이득(420)을 제공한다.
그러므로, 본 문서에서의 실시예에 따른 다중 스테이지 디바이스(200)는 종래의 증폭기 회로(100)보다 더 높은 이득을 제공한다.
더 낮은 동작 주파수에서, 다중 스테이지 디바이스(200)는 종래의 증폭기(100)보다 훨씬 더 높은 이득을 제공한다는 점에 또한 유의한다. 이것이 나타내는 바는 다중 스테이지 디바이스(200)를 구현하는 각 회로의 반도체 칩 영역을 감소시키는 것이 가능하다는 것인데 LB 주파수에서 필요한 인덕터 값이 종래의 증폭기(100)(예를 들어, 캐스코드 입력 스테이지 및 용량성 분압기 C1 및 C2의 조합) 출력 스테이지를 구현하는 데에 필요한 인덕터에 비해 훨씬 더 낮기(예컨대 3nH 대 >10nH) 때문이다.
도 5는 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
이 예시적인 실시예에서 도시된 바와 같이, 다중 스테이지 디바이스(200-2)의 입력 스테이지(221-2)는 트랜지스터(322), 트랜지스터(323), 인덕터 Lmatch, 커패시터 Ccoupling, 저항기 RbiasCS 및 인덕터 Lds를 포함한다.
이 예시적인 실시예에서, 스테이지(221-2)에 도시된 바와 같이, 입력 신호(210)는 트랜지스터(323)의 게이트 노드에 연결된 인덕터 Lmatch 및 커패시터 Ccoupling의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323)의 게이트 노드(G)에 커플링된 저항기 RBIASCS를 포함하는 회로 경로에 입력 전압 VBIASCS가 입력된다. 트랜지스터(322), 트랜지스터(323) 및 인덕터 LDS의 직렬 조합은 스테이지(221-1)의 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323)의 드레인 노드(D)에 커플링되고, 인덕터 LDS는 트랜지스터(323)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
또한 도시된 바와 같이, 다중 스테이지 디바이스(200-2)의 출력 스테이지(222-2)(또는 출력 버퍼)는 커패시터(351), 전력 공급부 VDD, 컴포넌트(342-1)(예컨대 인덕터 L2), 컴포넌트(343-1)(예컨대 인덕터 L1), 트랜지스터(228), 저항기 RbiasGY 및 커패시터(345)를 포함한다.
또한 이 예시적인 실시예에서, 스테이지(222-2)에 도시된 바와 같이, 커패시터(351)는 노드(392) 및 트랜지스터(228)의 게이트 노드 간의 연결성을 제공한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드에 커플링된다. 전력 소스(310)(VDD)는 직접적으로 트랜지스터(228)의 드레인 노드(D)에 연결되고, 컴포넌트(342-1)(예컨대 인덕터 L2)는 트랜지스터(228)의 소스 노드(S)를 노드(393)에 커플링하고, 컴포넌트(343-1)(예컨대 인덕터 L1)는 노드(392)를 노드(393)에 커플링하고, 컴포넌트(345)(예컨대 커패시터)는 노드(393)를 출력 신호(240)를 산출하는 다중 스테이지 디바이스(200-2)의 출력에 커플링한다.
이 예시적인 실시예에서, 전력 공급부 VDD(전력 소스(310))는 트랜지스터(228)의 드레인(D)에 직접적으로 연결된다. 예를 들어, (도 3에 관해서 이전에 논의된 바와 같은) 컴포넌트(341)는 단락 회로 또는 거의 0 옴인 연결이다.
또한 도시된 바와 같이, 컴포넌트(342-1)는 인덕터 L2로서 예시화되고, 컴포넌트(343-1)는 인덕터 L1으로서 예시화된다.
일반적으로, 하나의 실시예에서, 인덕터 L1(컴포넌트(343-1))의 값은 다중 스테이지 디바이스(200-2)의 이득을 제어하도록 선택된다. 예를 들어, L1을 위한 인덕턴스 값 또는 설정이 더 높을수록 다중 스테이지 디바이스(200-2)의 이득은 더 높고, L1을 위한 인덕턴스 값이 더 낮을수록 다중 스테이지 디바이스(200-2)의 이득은 더 낮다.
일반적으로, 하나의 실시예에서, 인덕터 L2(컴포넌트(342-1))의 값 또는 설정은 다중 스테이지 디바이스(2002)의 제2 스테이지(222-2)의 출력 임피던스를 제어하도록 선택된다.
다중 스테이지 디바이스(200-2)를 위한 출력 매칭(Rout) 및 전압/전력-이득(Av)을 계산하기 위하여, (캐스코드와 같은) 스테이지(221-2)를 도 6에 도시된 바와 같이 전체 임피던스 값(625)으로 대체하는 것이 유리할 수 있다. 다시 말해, 도 6a에서의 다중 스테이지 디바이스(200-2)는 도 5에서의 다중 스테이지 디바이스(200-2)의 단순화이다.
도 6a는 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 단순화를 보여주는 예시도이다.
이 예시적인 실시예에서, 입력 스테이지(221-2)는 임피던스(625)라고 단순화된다. 다중 스테이지 디바이스(200-2)의 이 단순화된 회로는, 예컨대 도 6b에 또한 도시된 바와 같은 소신호 대체 회로(small signal replacement circuit)를 사용하여, 스테이지(222-2)의 Rout을 계산하는 데에 사용될 수 있다.
도 6b는 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 단순화를 보여주는 예시도이다.
요망되는 경우, 시뮬레이션을 수행하기 위하여, 그리고 입력 스테이지(221-2)와 연관된 임피던스(625) 및 출력 스테이지(222-2)의 임피던스의 광대역 출력 매칭을 확인하기 위하여 (도 6b에 도시된 바와 같은 스테이지(222)를 위한) 소신호 대체 회로를 삽입할 수 있다.
이 예시적인 실시예에서 도시된 바와 같이, 임피던스(625)는 노드(392) 및 접지 기준(GND) 간에 커플링된다. 커패시터(351)는 노드(392) 및 노드(693) 간에 커패시터 CGS와 직렬로 커플링된다. 인덕터 L2는 노드(693) 및 노드(692) 간에 커플링된다. 인덕터 L1은 노드(692) 및 노드(392) 간에 연결된다. 저항기 rds는 노드(693) 및 접지 기준(GND) 간에 소스(620)와 병렬로 연결된다.
도 6c는 본 문서에서의 실시예에 따라 도 6b의 단순화된 회로를 위한 Rout을 계산하는 방정식을 보여주는 예시도이다.
하나의 실시예에서, 소신호 대체 회로 Rout의 계산은 다음과 같다:
Figure pat00001
메쉬:
Figure pat00002
노드:
Figure pat00003
이전에 논의된 바와 같이, Rout을 계산하는 방정식에 대해서 도 6c를 보시오.
도 7은 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
이 예시적인 실시예에서 도시된 바와 같이, 다중 스테이지 디바이스(200-3)의 입력 스테이지(221-3)는 트랜지스터(322), 트랜지스터(323), 인덕터 Lmatch, 커패시터 Ccouple, 저항기 RBIASCS 및 인덕터 LDS를 포함한다.
이 예시적인 실시예에서, 스테이지(221-3)에 도시된 바와 같이, 입력 신호(210)는 트랜지스터(323)의 게이트 노드에 연결된 인덕터 Lmatch 및 커패시터 Ccouple의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323)의 게이트 노드(G)에 커플링된 저항기 RBIASCS를 포함하는 회로 경로에 입력 전압 VBIASCS가 입력된다. 트랜지스터(322), 트랜지스터(323) 및 인덕터 LDS의 직렬 조합은 스테이지(221-1)의 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323)의 드레인 노드(D)에 커플링되고, 인덕터 LDS는 트랜지스터(323)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
또한 도시된 바와 같이, 다중 스테이지 디바이스(200-3)의 자이레이터(gyrator) 스테이지(722)(또는 출력 버퍼)는 커패시터 CGY, 전력 소스(310)(예컨대 VDD), 저항기 RD, 트랜지스터(228), 저항기 RGY, 커패시터 C701 및 저항기 RBIASGY를 포함한다.
또한 이 예시적인 실시예에서, 자이레이터 스테이지(722)에 도시된 바와 같이, 저항기 RD는 소스(310) 및 트랜지스터(228)의 드레인 노드(D) 간의 연결성을 제공한다. 저항기 RGY는 트랜지스터(228)의 소스 노드(S)를 노드(392)에 커플링한다. 커패시터 CGY는 노드(392)를 트랜지스터(228)의 게이트 노드(G)에 커플링한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드(G)에 커플링된다. 노드(392)에 커플링된 커패시터 C701은, 회로 경로로서 이로부터 다중 스테이지 디바이스(200-3)로부터의 출력 신호(240)를 출력할 회로 경로를 제공한다.
이 예시적인 실시예에서, 다중 스테이지 디바이스(200-3)는 이른바 자이레이터 원리(즉, 능동 인덕터(active inductor))에 기반하여 구현된다. 그러므로, 다중 스테이지 디바이스(200-3)는 제2 스테이지(222)를 자이레이터 스테이지(722)로서 구현하는 것을 포함한다.
도시된 바와 같이, 이 예시적인 실시예에서의 자이레이터 스테이지(722)는 커패시터 CGY, 저항기 RGY, 트랜지스터(228) 및 저항기 RBIASGY를 포함한다. 이 실시예에서 동작 중에, 다중 스테이지 디바이스(200-3)는 출력 신호(240)를 노드(392)로부터 커패시터 C701을 거쳐 출력한다. 이전에 논의된 바와 같은 다른 실시예와 유사하게, 출력 신호(240)는 입력 신호(210)의 증폭된 표현이다.
하나의 비한정적인 예시적 실시예에서, 다중 스테이지 디바이스(200)의 제2 스테이지를 (도 7에 도시된 바와 같이) 자이레이터 스테이지(722)로서 구현하는 것은 다중 스테이지 디바이스(200-3)가 제조되는 대응하는 반도체 칩의 풋프린트(footprint)를 감소시킨다. 그러나, 다중 스테이지 디바이스(200-3)의 전체적인 성능은 앞서의 실시예에서와 같이 인덕터 코일을 사용한 스테이지(222)의 구현에 비해 더 낮을 수 있다.
도 8은 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 일반적인 형태를 보여주는 예시도이다.
이 예시적인 실시예에서 도시된 바와 같이, 다중 스테이지 디바이스(200-4)의 입력 스테이지(221-4)는 트랜지스터(322), 트랜지스터(323), 인덕터 Lmatch, 커패시터 Ccouple, 저항기 RBIASCS 및 인덕터 LDS를 포함한다.
이 예시적인 실시예에서, 스테이지(221-4)에 도시된 바와 같이, 입력 신호(210)는 트랜지스터(323)의 게이트 노드에 연결된 인덕터 Lmatch 및 커패시터 Ccouple의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323)의 게이트 노드(G)에 커플링된 저항기 RBIASCS를 포함하는 회로 경로에 입력 전압 VBIASCS가 입력된다. 트랜지스터(322), 트랜지스터(323) 및 인덕터 LDS의 직렬 조합은 스테이지(221-1)의 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323)의 드레인 노드(D)에 커플링되고, 인덕터 LDS는 트랜지스터(323)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
또한 도시된 바와 같이, 다중 스테이지 디바이스(200-4)의 자이레이터 스테이지(822)(또는 출력 버퍼)는 전력 소스(310)(예컨대 VDD), 커패시터 CGY, 저항기 ROUT, 트랜지스터(228), 저항기 RGY, 커패시터 C801 및 저항기 RBIASGY를 포함한다.
또한 이 예시적인 실시예에서, 자이레이터 스테이지(822)에 도시된 바와 같이, 소스(310)는 트랜지스터(228)의 드레인 노드(D)에 연결된다. 저항기 RGY는 노드(392)를 트랜지스터(228)의 소스 노드(S)에 커플링한다. 커패시터 CGY는 노드(392)를 트랜지스터(228)의 게이트 노드(G)에 커플링한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드(G)에 커플링된다. 노드(852)에 커플링된 저항기 ROUT 및 커패시터 C801의 직렬 조합은, 회로 경로로서 이로부터 다중 스테이지 디바이스(200-4)로부터의 출력 신호(240)를 출력할 회로 경로를 제공한다.
이 예시적인 실시예에서, 다중 스테이지 디바이스(200-4)의 스테이지(822)(출력 버퍼)는 이른바 자이레이터 원리(즉, 능동 인덕터)를 사용하여 구현된다.
더욱 구체적으로, 이전에 논의된 바와 같이, 다중 스테이지 디바이스(200-4)의 자이레이터 스테이지(822)는 커패시터 CGY, 저항기 RGY, 트랜지스터(228) 및 저항기 RBIASGY를 포함한다. 그러한 사례에서, 다중 스테이지 디바이스(200-4)는 출력 신호(240)를 노드(852)로부터 저항기 ROUT 및 커패시터 C801을 거쳐 출력한다.
이전에 논의된 바와 같이, 다중 스테이지 디바이스(200-4)로부터의 출력 신호(240)는 입력 신호(210)의 증폭된 표현이다.
하나의 실시예에서, 다중 스테이지 디바이스(200-4)의 제2 스테이지를 (도 8에 도시된 바와 같이) 자이레이터 스테이지(822)로서 구현하는 것은 다중 스테이지 디바이스(200)가 제조되는 대응하는 반도체 칩의 풋프린트를 감소시킨다. 그러나, 다중 스테이지 디바이스(200-4)의 전체적인 성능은 이전에 논의된 바와 같이 인덕터 코일을 사용한 스테이지(222)의 구현에 비해 더 낮을 수 있다.
도 9는 본 문서에서의 실시예에 따라 다수의 입력 스테이지를 사용한 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
이 예시적인 실시예에서 도시된 바와 같이, 입력 스테이지(921)는 입력 스테이지(921-1), ..., 입력 스테이지(921-N)를 포함하되, N >1이다.
다중 스테이지 디바이스(200-5)의 입력 스테이지(921-1)는 트랜지스터(322), 트랜지스터(323-1), 인덕터 Lmatch1, 커패시터 Ccouple1, 저항기 RBIAS1 및 인덕터 LDS1을 포함한다. 다중 스테이지 디바이스(200-5)의 입력 스테이지(921-N)는 트랜지스터(322), 트랜지스터(323-N), 인덕터 LmatchN, 커패시터 CcoupleN, 저항기 RBIASN 및 인덕터 LDSN을 포함한다.
이 예시적인 실시예에서, 스테이지(921-1)에 도시된 바와 같이, 입력 신호(210-1)는 트랜지스터(323-1)의 게이트 노드에 연결된 인덕터 Lmatch1 및 커패시터 Ccouple1의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323-1)의 게이트 노드(G)에 커플링된 저항기 RBIASCS1을 포함하는 회로 경로에 입력 전압 VBIASCS1이 입력된다. 트랜지스터(322), 트랜지스터(323-1) 및 인덕터 LDS1의 직렬 조합은 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323-1)의 드레인 노드(D)에 커플링되고, 인덕터 LDS1은 트랜지스터(323-1)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
입력 스테이지(921-N)에 도시된 바와 같이, 입력 신호(210-N)는 트랜지스터(323-N)의 게이트 노드(G)에 연결된 인덕터 LmatchN 및 커패시터 CcoupleN의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323-N)의 게이트 노드(G)에 커플링된 저항기 RBIASCSN을 포함하는 회로 경로에 입력 전압 VBIASCSN이 입력된다. 트랜지스터(322), 트랜지스터(323-N) 및 인덕터 LDSN의 직렬 조합은 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323-N)의 드레인 노드(D)에 커플링되고, 인덕터 LDSN은 트랜지스터(323-N)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
또한 도시된 바와 같이, 다중 스테이지 디바이스(200-5)의 스테이지(922)(또는 출력 버퍼)는 전력 소스(310)(예컨대 VDD), 커패시터 CGY(1:N), 트랜지스터(228), 저항기 RBIASGY, 인덕터 LGY2, 인덕터 LGY1 및 커패시터(902)(Couple)를 포함한다.
더욱 구체적으로, 스테이지(922)에서, 커패시터(951)(CGY(1:N))는 노드(392) 및 트랜지스터(228)의 게이트 노드(G) 간의 연결성을 제공한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드에 커플링된다. 전력 소스(310)(VDD)는 직접적으로 트랜지스터(228)의 드레인 노드(D)에 연결되고, 인덕터 LGY2는 트랜지스터(228)의 소스 노드(S)를 노드(393)에 커플링하고, 인덕터 LGY는 노드(392)를 노드(393)에 커플링하고, 커패시터(902)는 노드(393)를 출력 신호(240)를 산출하는 다중 스테이지 디바이스(200-2)의 출력에 커플링한다.
이 실시예에서, 입력 스테이지(921)는 중간 신호(930)를 산출하는 다수의 병렬 캐스코드를 포함한다. 하나의 실시예에서, 반도체 칩 상에 각 인덕터 각각이 배치된다. 도시된 바와 같이, 스테이지(922)는 스위칭가능(switchable) 커패시터 CGY를 포함한다.
입력 스테이지(921) 및 출력 스테이지(922)의 임피던스는 다중 스테이지 디바이스(900)가 주파수의 광대역 범위에서 동작하도록 선택된다.
도 10은 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
이 예시적인 실시예에서 도시된 바와 같이, 다중 스테이지 디바이스(200-6)의 입력 스테이지(221-6)는 트랜지스터(322), 트랜지스터(323), 인덕터 Lmatch, 커패시터 Ccouple, 저항기 RBIASCS 및 인덕터 LDS를 포함한다.
이 예시적인 실시예에서, 스테이지(221-6)에 도시된 바와 같이, 입력 신호(210)는 트랜지스터(323)의 게이트 노드(G)에 연결된 인덕터 Lmatch 및 커패시터 Ccouple의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323)의 게이트 노드(G)에 커플링된 저항기 RBIASCS를 포함하는 회로 경로에 입력 전압 VBIASCS가 입력된다. 트랜지스터(322), 트랜지스터(323) 및 인덕터 LDS의 직렬 조합은 스테이지(221-1)의 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323)의 드레인 노드(D)에 커플링되고, 인덕터 LDS는 트랜지스터(323)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
또한 도시된 바와 같이, 다중 스테이지 디바이스(200-6)의 출력 스테이지(222-6)(또는 출력 버퍼)는 커패시터(351), 전력 공급부 VDD, 컴포넌트(342-2)(예컨대 탭형(tapped) 인덕터 LGY), 트랜지스터(228), 저항기 RbiasGY 및 커패시터(345)를 포함한다.
또한 이 예시적인 실시예에서, 스테이지(222-6)에 도시된 바와 같이, 커패시터(351)는 노드(392) 및 트랜지스터(228)의 게이트 노드(G) 간의 연결성을 제공한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드(G)에 커플링된다. 전력 소스(310)(VDD)는 직접적으로 트랜지스터(228)의 드레인 노드(D)에 연결되고, 컴포넌트(342-2)(예컨대 탭형 인덕터 LGY)는 트랜지스터(228)의 소스 노드(S)를 노드(393)에 커플링하고, 컴포넌트(345)(예컨대 커패시터)는 인덕터 LGY의 탭형 노드(1093)를 출력 신호(240)를 산출하는 다중 스테이지 디바이스(200-6)의 출력에 커플링한다.
도 10에서의 다중 스테이지 디바이스(200-6)는 이전에 논의된 바와 유사한 방식으로 동작한다. 예를 들어, 스테이지(221-6)는 이전에 논의된 바와 유사한 방식으로 동작한다. 그러나, 도 5에서의 인덕터 L1 및 L2는 도 10에서의 다중 스테이지 디바이스(200-6)의 스테이지(222-6)에 도시된 바와 같이 탭형 인덕터 LGY로 교체된다.
도 11은 본 문서에서의 실시예에 따른 다중 스테이지 증폭기 회로의 구현을 보여주는 예시도이다.
이 예시적인 실시예에서 도시된 바와 같이, 다중 스테이지 디바이스(200-7)의 입력 스테이지(221-7)는 트랜지스터(322), 트랜지스터(323), 인덕터 Lmatch, 커패시터 Ccouple, 저항기 RBIASCS 및 인덕터 LDS를 포함한다.
이 예시적인 실시예에서, 스테이지(221-7)에 도시된 바와 같이, 입력 신호(210)는 트랜지스터(323)의 게이트 노드(G)에 연결된 인덕터 Lmatch 및 커패시터 Ccouple의 직렬 조합을 포함하는 회로 경로에 입력된다. 트랜지스터(323)의 게이트 노드(G)에 커플링된 저항기 RBIASCS를 포함하는 회로 경로에 입력 전압 VBIASCS가 입력된다. 트랜지스터(322), 트랜지스터(323) 및 인덕터 LDS의 직렬 조합은 스테이지(221-1)의 노드(392)를 접지 기준(GND)에 연결한다. 더욱 구체적으로, 트랜지스터(322)의 드레인 노드(D)는 노드(392)에 커플링되고, 트랜지스터(322)의 소스 노드(S)는 트랜지스터(323)의 드레인 노드(D)에 커플링되고, 인덕터 LDS는 트랜지스터(323)의 소스 노드(S)를 접지 기준(GND)에 커플링한다.
또한 도시된 바와 같이, 다중 스테이지 디바이스(200-7)의 출력 스테이지(222-7)(또는 출력 버퍼)는 커패시터(351), 전력 소스(310)(예컨대 전압 VDD), 컴포넌트(342)(예컨대 인덕터 LGY), 트랜지스터(228), 저항기 RbiasGY 및 커패시터(1105)를 포함한다.
또한 이 예시적인 실시예에서, 스테이지(222-7)에 도시된 바와 같이, 커패시터(351)는 노드(392) 및 트랜지스터(228)의 게이트 노드(G) 간의 연결성을 제공한다. 저항기 RBIASGY는 입력 전압 VBIASGY를 수신하고 트랜지스터(228)의 게이트 노드(G)에 커플링된다. 전력 소스(310)(VDD)는 직접적으로 트랜지스터(228)의 드레인 노드(D)에 연결되고, 컴포넌트(342)(예컨대 인덕터 LGY)는 트랜지스터(228)의 소스 노드(S)를 노드(392)에 커플링하고, 컴포넌트 C1105(예컨대 커패시터)는 노드(392)를 출력 신호(240)를 산출하는 다중 스테이지 디바이스(200-7)의 출력에 커플링한다.
이 예시적인 실시예에서, (도 3에 관해서 이전에 논의된 바와 같은) 컴포넌트(341)는 단락 회로이고, (도 3에서 이전에 논의된 바와 같은) 컴포넌트(342)는 인덕터 LGY이고, (도 3에서 이전에 논의된 바와 같은) 컴포넌트(343)는 노드(392)로의 단락 회로 또는 낮은 임피던스 연결이고, (도 3에서 이전에 논의된 바와 같은) 컴포넌트(344)는 노드(392)가 커패시터 C1105를 통해 스테이지(222)의 출력에 커플링되도록 단락 회로이다. 추가적인 커패시터 C1102는 노드(392)를 접지로 분로시킨다(shunt).
이전에 논의된 바와 유사한 방식으로, 스테이지(222-7)에서 저항기 RBIASGY를 거쳐 트랜지스터(228)의 게이트(G) 노드로의 VBIASGY의 인가는 스테이지(221-7)로부터 출력되는 중간 신호(230)로부터 출력 신호(240)를 산출하기 위하여 게이트 노드(G)를 바이어싱한다.
도 12는 본 문서에서의 실시예에 따라 무선 디바이스에서의 다중 스테이지 회로망의 구현을 보여주는 예시도이다.
이전에 논의된 바와 같이, 하나의 실시예에서, 다중 스테이지 디바이스(200)는 임의의 적합한 응용에서 사용되는 증폭기 회로이다.
이 예시적인 실시예에서, 다중 스테이지 디바이스(200)는 통신 디바이스(1200) 내에 구현된다. 도시된 바와 같이, 통신 디바이스(1200)는 무선 스테이션(wireless station)(1210)으로부터 송신된 무선 신호(1225)를 수신하는 안테나(1230)를 포함한다. 무선 신호(1225)는 음성, 비디오, 텍스트 등과 같은 임의의 적합한 데이터를 전달한다.
안테나(1230)는 무선 신호(1225)를 RF 신호(1212)로 변환하는데, 이는 필터(1240)로 입력된다. 그것의 명칭이 제안하는 바와 같이, 필터(1240)는 수신된 RF 신호(1212)를, 입력 신호(210)가 신호(1212)로부터 관심 있는 하나 이상의 주파수 또는 하나 이상의 주파수 범위를 포함하도록 필터링한다.
이전에 논의된 바와 유사한 방식으로, 다중 스테이지 디바이스(200)는 수신된 입력 신호(210)를 출력 신호(240)로 변환한다(예컨대 저잡음 증폭을 통해 증폭한다).
통신 디바이스(1200)의 수신기(1260)는 출력 신호(240)를 수신하고 복조, 디코딩 등과 같은 추가의 동작을 수행하는데, 비디오를 디스플레이하기, 텍스트를 디스플레이하기, 데이터를 저장하기, 오디오 신호를 생성하기 등과 같은 기능을 수행한다.
따라서, 다중 스테이지 디바이스는 더 높은 진폭의 신호로의 저진폭 신호의 증폭을 지원하는 데에 유용하다.
상이한 리소스에 의해 지원되는 기능이 이제 도 13에서의 흐름도를 통해 논의될 것이다. 아래의 흐름도 내의 단계는 임의의 적합한 순서로 실행될 수 있다는 점에 유의하시오.
도 13은 본 문서에서의 실시예에 따른 예시적 방법을 보여주는 흐름도(1300)이다. 위에서 논의된 바와 같은 개념에 관해서 약간의 중복이 있을 것이라는 점에 유의하시오.
처리 동작(1310)에서, 다중 스테이지 디바이스(200)는 입력 신호(210)를 수신한다.
처리 동작(1320)에서, 다중 스테이지 디바이스는 입력 신호(210)로부터 중간 신호(230)를 생성한다.
처리 동작(1330)에서, 제1 스테이지(221)는 다중 스테이지 디바이스(200)의 제2 스테이지(222) 내의 트랜지스터(228)에 커플링된 회로 경로(225)에 중간 신호(230)를 입력한다.
처리 동작(1340)에서, 입력된 중간 신호(230)는 출력 신호(240)를 도출하도록 제2 스테이지(222) 내의 트랜지스터(228)의 동작을 제어한다.
본 문서에서의 기법은 다중 스테이지 디바이스 증폭기 회로에서의 사용에 잘 맞다는 점에 또 유의하시오. 그러나, 본 문서에서의 실시예는 그러한 응용에서의 사용에 한정되지 않는다는 점, 그리고 본 문서에서 논의된 기법은 다른 응용에도 잘 맞는다는 점에 유의하여야 한다.
본 문서에서 개진된 설명에 기반하여, 청구된 주제(subject matter)의 철저한 이해를 제공하기 위하여 여러 구체적인 세부사항이 개진되었다. 그러나, 청구된 주제는 이들 구체적인 세부사항 없이 실시될 수 있음은 당업자에 의해 이해될 것이다. 통상의 기술자가 알 다른 사례, 방법, 장치, 시스템 등은 청구된 주제를 모호하게 하지 않기 위해서 상세히 기술되지는 않았다. 상세한 설명의 몇몇 부분은 컴퓨터 메모리와 같은 컴퓨팅 시스템 메모리 내에 저장된 데이터 비트 또는 이진 디지털 신호에 대한 동작의 알고리즘 또는 기호적 표현의 측면에서 제시되었다. 이들 알고리즘적 설명 또는 표현은 데이터 처리 업계에서 통상의 기술자에 의해 업계에서의 다른 숙련된 자에게 자신의 작업의 본질을 전달하는 데에 사용되는 기법의 예이다. 알고리즘은 본 문서에서 기술됨에 있어서, 그리고 일반적으로, 동작의 자기 부합적인 순차(self-consistent sequence) 또는 요망되는 결과로 이어지는 유사한 처리라고 여겨진다. 이 맥락에서, 동작 또는 처리는 물리적 양의 물리적 조작(manipulation)을 수반한다. 전형적으로, 반드시는 아니지만, 그러한 양은 저장되거나, 전송되거나, 조합되거나, 비교되거나 아니면 조작되는 것이 가능한 전기적 또는 자기적 신호의 형태를 취할 수 있다. 주로 흔한 용례의 이유로, 그러한 신호를 비트(bit), 데이터(data), 값(value), 요소(element), 심볼(symbol), 부호(character), 항(term), 수(number), 숫자(numeral) 또는 유사한 것으로 지칭하는 것이 때로는 편리하였다. 그러나, 이들 및 유사한 용어 전부는 적절한 물리적 양과 연관되어야 하며 그저 편리한 라벨이라는 점이 이해되어야 한다. 달리 구체적으로 언급되지 않는 한, 다음의 논의로부터 명백한 바와 같이, 이 명세서를 통틀어 "처리", "컴퓨팅", "계산", "판정" 또는 유사한 것과 같은 용어를 이용하는 논의는 컴퓨터 또는 유사한 전자 컴퓨팅 디바이스와 같은 컴퓨팅 플랫폼(이는 컴퓨팅 플랫폼의 메모리, 레지스터, 또는 다른 정보 저장 디바이스, 송신 디바이스, 또는 디스플레이 디바이스 내의 물리적인 전자적 또는 자기적 양으로서 표현된 데이터를 조작하거나 변환함)의 행동 또는 프로세스를 가리킨다는 점이 인식된다.
이 발명은 이의 바람직한 실시예를 참조하여 특히 도시되고 기술되었으나, 부기된 청구항에 의해 정의된 바와 같은 본 출원의 사상 및 범위로부터 벗어나지 않고서 거기에 형태 및 세부사항에서의 다양한 변경이 행해질 수 있음이 당업자에 의해 이해될 것이다. 그러한 변형은 이 본 출원의 범위에 의해 포섭되도록 의도된다. 이와 같이, 본 출원의 실시예의 전술된 설명은 한정적이라고 의도되지 않는다. 오히려, 발명에 대한 임의의 한정은 다음의 청구항에서 제시된다.

Claims (24)

  1. 입력 신호를 수신하는 제1 스테이지(stage) - 상기 제1 스테이지는 상기 입력 신호에 기반하여 중간 신호를 산출함 - 와,
    상기 제1 스테이지에 커플링되어(coupled) 상기 중간 신호를 수신하고 출력 신호를 산출하는 제2 스테이지를 포함하되, 상기 제2 스테이지는,
    트랜지스터와,
    상기 제1 스테이지와 상기 트랜지스터 간의 회로 경로를 포함하되, 상기 중간 신호는 상기 중간 신호로부터 상기 출력 신호를 도출하기 위하여 상기 회로 경로에 입력되는,
    증폭기.
  2. 제1항에 있어서,
    상기 출력 신호는 상기 입력 신호의 증폭된 표현(amplified rendition)인,
    증폭기.
  3. 제1항에 있어서,
    상기 제2 스테이지의 임피던스(impedance)는 상기 제1 스테이지의 임피던스에 매칭되는(matched),
    증폭기.
  4. 제1항에 있어서,
    커패시터를 더 포함하되, 상기 커패시터는 상기 중간 신호를 출력하는 상기 제1 스테이지의 노드(node)를 상기 트랜지스터의 게이트(gate) 노드에 커플링하는,
    증폭기.
  5. 제1항에 있어서,
    상기 트랜지스터는 제1 트랜지스터이되,
    상기 장치는 상기 제2 스테이지에 출력되는 상기 중간 신호와 연관된 전류의 양을 제어하도록 동작가능한 제2 트랜지스터를 더 포함하는,
    증폭기.
  6. 제1항에 있어서,
    상기 중간 신호를 출력하는 상기 제1 스테이지의 노드 및 상기 트랜지스터의 노드 간에 직렬로 배치된 제1 컴포넌트 및 제2 컴포넌트를 더 포함하되,
    상기 출력 신호는 상기 제1 컴포넌트를 상기 제2 컴포넌트에 커플링하는 회로 노드로부터 도출되는,
    증폭기.
  7. 제6항에 있어서,
    상기 트랜지스터의 상기 노드는 상기 트랜지스터의 소스(source) 노드인,
    증폭기.
  8. 제7항에 있어서,
    상기 회로 경로는 제1 회로 경로이되,
    상기 장치는 상기 중간 신호를 산출하는 상기 제1 스테이지의 상기 노드와 상기 트랜지스터의 게이트 노드 간의 제2 회로 경로를 더 포함하는,
    증폭기.
  9. 제8항에 있어서,
    상기 제2 회로 경로는 상기 중간 신호를 출력하는 상기 제1 스테이지의 상기 노드를 상기 트랜지스터의 상기 게이트 노드에 커플링하는 커패시터를 포함하는,
    증폭기.
  10. 제1항에 있어서,
    상기 제2 스테이지는 상기 출력 신호를 생성하기 위하여 상기 제1 스테이지로부터 출력되는 상기 중간 신호를 통해 공급되는 전류를 재사용하도록 동작가능한,
    증폭기.
  11. 제1항에 있어서,
    상기 제1 스테이지 및 상기 제2 스테이지의 조합은 증폭기 회로이되,
    상기 장치는 무선 신호를 수신하는 안테나를 더 포함하고, 상기 안테나는 상기 무선 신호를 상기 제1 스테이지에 입력되는 상기 입력 신호로 변환하되, 상기 증폭기 회로는 상기 입력 신호를 상기 출력 신호로 증폭하도록 동작가능한,
    증폭기.
  12. 제1항에 있어서,
    상기 제1 스테이지에 의해 산출되는 상기 중간 신호는 상기 출력 신호를 산출하도록 상기 트랜지스터의 동작 및 상기 회로 경로를 거치는 전류의 대응하는 흐름을 제어하는,
    증폭기.
  13. 제1항에 있어서,
    상기 제2 스테이지의 임피던스는 1.5 GHz 주파수 범위에 걸쳐서 상기 제1 스테이지의 임피던스에 실질적으로 매칭되는,
    증폭기.
  14. 제1항에 있어서,
    상기 제1 스테이지 및 상기 제2 스테이지의 조합은 상기 입력 신호를 상기 출력 신호로 증폭하는 공통 드레인 증폭기 회로(common drain amplifier circuit)인,
    증폭기.
  15. 회로의 제1 스테이지에서 입력 신호를 수신하는 단계와,
    상기 입력 신호로부터 중간 신호를 생성하는 단계와,
    상기 회로의 제2 스테이지 내의 트랜지스터에 커플링된 회로 경로에 상기 중간 신호를 입력하는 단계와,
    상기 회로 경로에 입력된 상기 중간 신호로부터 출력 신호를 도출하는 단계를 포함하는
    방법.
  16. 제15항에 있어서,
    상기 출력 신호를 도출하는 단계는,
    상기 출력 신호를 산출하도록 상기 트랜지스터의 입력 노드 및 상기 트랜지스터를 거치는 전류의 대응하는 흐름을 제어하기 위하여 상기 중간 신호를 상기 회로 경로로의 입력으로서 이용하는 단계를 포함하는,
    방법.
  17. 제15항에 있어서,
    상기 중간 신호를 입력하는 단계는, 상기 중간 신호를 상기 제2 스테이지의 제1 컴포넌트에 입력하는 단계를 포함하되, 상기 제1 컴포넌트 및 제2 컴포넌트는 상기 중간 신호를 산출하는 상기 제1 스테이지의 노드와 상기 트랜지스터의 노드 간에 직렬로 배치되는,
    방법.
  18. 제17항에 있어서,
    상기 제1 컴포넌트를 상기 제2 컴포넌트에 커플링하는 회로 노드에 커플링된 제3 컴포넌트로부터 상기 출력 신호를 출력하는 단계를 더 포함하는
    방법.
  19. 제15항에 있어서,
    상기 회로 경로는 제1 회로 경로이되,
    상기 방법은 제2 회로 경로를 통해 상기 트랜지스터의 드레인(drain) 노드에 상기 제1 스테이지에 의해 생성된 상기 중간 신호를 입력하는 단계를 더 포함하는,
    방법.
  20. 제15항에 있어서,
    상기 출력 신호를 생성하기 위하여 상기 제1 스테이지로부터 상기 회로 경로 내에 출력되는 상기 중간 신호와 연관된 전류를 이용하는 단계를 더 포함하는,
    방법.
  21. 제15항에 있어서,
    안테나에서 무선 신호를 수신하는 단계와,
    상기 수신된 무선 신호에 기반하여 상기 입력 신호를 산출하는 단계와,
    상기 출력 신호를 산출하기 위하여 상기 입력 신호를 증폭하는 단계를 더 포함하는,
    방법.
  22. 제15항에 있어서,
    상기 입력 신호의 증폭된 표현이 되도록 상기 출력 신호를 산출하는 단계를 더 포함하는,
    방법.
  23. 제15항에 있어서,
    상기 출력 신호를 산출하도록 상기 트랜지스터의 동작 및 상기 회로 경로를 거치는 전류의 대응하는 흐름을 제어하기 위하여 상기 중간 신호를 입력하는 단계를 더 포함하는,
    방법.
  24. 제1항에 있어서,
    상기 중간 신호는 상기 입력 신호의 증폭된 표현인,
    증폭기.
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