KR20200021065A

KR20200021065A - 커패시터, 커패시터를 포함하는 구동 회로, 및 구동 회로를 포함하는 표시 장치

Info

Publication number: KR20200021065A
Application number: KR1020200021135A
Authority: KR
Inventors: 김태준; 우민규; 김양완
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-02-20
Filing date: 2020-02-20
Publication date: 2020-02-27
Also published as: KR102206090B1

Abstract

본 발명의 실시 예에 따른 커패시터는, 트랜지스터의 게이트 전극에 연결되어 있다. 상기 커패시터는, 상기 트랜지터의 게이트 전극에 연결되어 있는 제1 게이트 전극, 상기 제1 게이트 전극 위에 형성되어 있는 게이트 절연층, 및 상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함한다. 상기 상부 전극은 상기 제1 게이트 전극과 상기 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다. 상기 커패시터는, 발광 구동 회로 및 스캔 구동 회로 중 적어도 하나에 적용 가능하고, 상기 발광 구동 회로 및 스캔 구동 회로 중 적어도 하나는 표시 장치에 포함될 수 있다.

Description

커패시터, 커패시터를 포함하는 구동 회로, 및 구동 회로를 포함하는 표시 장치{CAPACITOR, DRIVING CIRCUIT COMPRISING THE CAPACITOR, AND DISPLAY DEVICE COMPRISING THE DRIVING CIRCUIT}

본 발명은 커패시터, 커패시터를 포함하는 구동 회로, 및 구동 회로를 포함하는 표시 장치에 관한 것이다.

표시 장치는 복수의 스캔 신호 또는 발광 제어 신호를 생성하는 구동 회로를 포함한다. 표시 장치는 복수의 화소를 포함하고, 각 화소는 발광 소자를 포함한다.

복수의 화소 각각의 계조를 제어하기 위한 계조 전압을 기입하기 위해, 구동 회로는 게이트-온 레벨을 가지는 복수의 스캔 신호를 생성한다. 계조 전압의 기입이 완료된 후, 구동 회로는 게이트-온 레벨을 가지는 복수의 발광 제어 신호를 생성한다.

구동 회로는 게이트와 소스 사이에 커패시터가 연결된 트랜지스터를 포함한다. 커패시터의 구조에 의해 기생 커패시터가 발생할 수 있다. 그러면, 트랜지스터의 게이트에 공급되는 전압이 기생 커패시터에 의해 왜곡될 수 있다.

트랜지스터의 게이트 전압이 왜곡되면, 트랜지스터의 동작 영역이 원설계와다를 수 있다. 이로 인해 구동 회로의 출력인 스캔 신호의 게이트-온 레벨 또는 발광 제어 신호의 게이트-온 레벨과 목표 전압 간에 차이가 발생할 수 있다.

표시 장치에 입력된 영상 신호에 따라 영상이 표시될 때, 위와 같은 전압 오차는 심각한 화질 저하를 야기시킬 수 있다.

본 발명의 기생 커패시터의 영향을 최소화할 수 있는 커패시터, 이를 포함하는 구동 회로, 및 구동 회로를 포함하는 표시 장치에 관한 것이다.

본 발명의 한 특징에 따른 복수의 발광 제어 신호를 생성하는 발광 구동 회로는, 상기 복수의 발광 제어 신호 각각을 생성하는 복수의 단위 발광 구동 회로를 포함하고, 상기 복수의 단위 발광 구동 회로 중 하나는, 대응하는 발광 제어 신호에 연결된 제1 트랜지스터의 게이트에 일단이 연결된 제1 커패시터를 포함하고, 상기 제1 커패시터의 타단에 연결된 제1 발광 클록에 따라 상기 제1 트랜지스터를 스위칭하여 상기 대응하는 발광 제어 신호를 제1 레벨로 변경시키며, 상기 제1 커패시터는 제1 상부 전극과 제1 하부 전극을 포함하고, 상기 제1 상부 전극은 상기 제1 하부 전극과 상기 제1 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

상기 단위 발광 구동 회로는, 상기 제1 트랜지스터의 게이트에 전기적으로 연결된 일단 및 제1 발광초기화신호가 입력되는 타단을 포함하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 게이트와 상기 제2 트랜지스터의 일단 사이에 연결되어 있는 제2 커패시터를 더 포함하고, 상기 제2 커패시터는 제2 상부 전극과 제2 하부 전극을 포함하고, 상기 제2 상부 전극은 상기 제2 하부 전극과 상기 제2 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

상기 단위 발광 구동 회로는, 상기 제1 발광클록에 연결된 일단 및 상기 제1 발광클록이 소정 기간 시프트된 제2 발광클록에 동기되어 제1 SR 출력이 전달되는 게이트를 포함하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 게이트와 상기 제3 트랜지터의 타단 사이에 연결되어 있는 제3 커패시터를 더 포함하고, 상기 제3 커패시터는 제3 상부 전극과 제3 하부 전극을 포함하고, 상기 제3 상부 전극은 상기 제3 하부 전극과 상기 제3 상부 전극이 중첩되는 영역을 덮도록 형성되며, 상기 제1 SR 출력은 상기 복수의 발광 구동 회로 중 상기 단위 발광 구동 회로의 다음 스테이지에 위치한 단위 발광 구동 회로이다.

본 발명의 다른 특징에 따른 복수의 발광 제어 신호를 생성하는 발광 구동 회로는, 상기 복수의 발광 제어 신호 각각을 생성하는 복수의 단위 발광 구동 회로를 포함하고, 상기 복수의 단위 발광 구동 회로 중 하나는, 상기 복수의 단위 발광 구동 회로 중 상기 단위 발광 구동 회로의 다음 스테이지에 위치한 단위 발광 구동 회로의 제1 SR 출력이 제2 발광클록에 동기되어 전달되는 게이트 전극 및 상기 제2 발광 클록이 소정 기간 시프트된 제1 발광클록이 전달되는 일단을 포함하는 제3 트랜지스터, 및 상기 제3 트랜지스터의 게이트와 상기 제3 트랜지스터의 타단 사이에 연결되어 있는 제3 커패시터를 포함하고, 상기 제3 커패시터는 제3 상부 전극과 제3 하부 전극을 포함하고, 상기 제3 상부 전극은 상기 제3 하부 전극과 상기 제3 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

상기 제3 트랜지스터의 타단은 상기 단위 발광 구동 회로의 제2 SR 출력이 발생하는 노드에 연결되어 있다.

상기 단위 발광 구동 회로는, 상기 발광 제어 신호에 연결된 제1 트랜지스터의 게이트에 전기적으로 연결된 일단 및 제1 발광초기화신호가 입력되는 타단을 포함하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 게이트와 상기 제2 트랜지스터의 일단 사이에 연결되어 있는 제2 커패시터를 더 포함하고, 상기 제2 커패시터는 제2 상부 전극과 제2 하부 전극을 포함하고, 상기 제2 상부 전극은 상기 제2 하부 전극과 상기 제2 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

본 발명의 또 다른 특징에 따른 복수의 발광 제어 신호를 생성하는 발광 구동 회로는, 상기 복수의 발광 제어 신호 각각을 생성하는 복수의 단위 발광 구동 회로를 포함하고, 상기 복수의 단위 발광 구동 회로 중 하나는, 대응하는 발광 제어 신호에 연결된 일단을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트에 전기적으로 연결된 일단 및 제1 발광초기화신호가 입력되는 타단을 포함하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 게이트와 상기 제2 트랜지스터의 일단 사이에 연결되어 있는 제2 커패시터를 더 포함하고, 상기 제2 커패시터는 제2 상부 전극과 제2 하부 전극을 포함하고, 상기 제2 상부 전극은 상기 제2 하부 전극과 상기 제2 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

본 발명의 또 다른 특징에 따른 복수의 스캔 신호를 생성하는 스캔 구동 회로는, 상기 복수의 스캔 신호를 생성하는 복수의 단위 스캔 구동 회로를 포함하고, 상기 복수의 단위 스캔 구동 회로 중 하나는, 제1 클록에 동기되어 제1 SSR 출력이 전달되는 게이트 및 상기 제1 클록이 소정 기간 시프트된 제2 클록을 전달되는 일단을 포함하는 제1 트랜지스터, 및 상기 제1 트랜지스터의 게이트와 상기 제1 트랜지스터의 타단 사이에 연결되어 있는 제1 출력 커패시터를 포함하고, 상기 제1 출력 커패시터는 제4 상부 전극과 제4 하부 전극을 포함하고, 상기 제4 상부 전극은 상기 제4 하부 전극과 상기 제4 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다. 상기 제1 SSR 출력은 상기 복수의 단위 스캔 구동 회로 중 상기 단위 스캔 구동 회로에 인접한 단위 스캔 구동 회로로부터 출력된다.

상기 제1 트랜지스터의 타단은 상기 단위 스캔 구동 회로의 제2 SSR 출력이 생성되는 노드에 연결되어 있다.

상기 단위 스캔 구동 회로는, 상기 제2 클록에 동기되어 상기 제2 SSR 출력이 전달되는 게이트 및 상기 제1 클록이 전달되는 일단을 포함하는 제2 트랜지스터, 및 상기 제2 트랜지스터의 게이트와 상기 제2 트랜지스터의 타단 사이에 연결되어 있는 제2 출력 커패시터를 포함하고, 상기 제2 출력 커패시터는 제5 상부 전극과 제5 하부 전극을 포함하고, 상기 제5 상부 전극은 상기 제5 하부 전극과 상기 제5 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

본 발명의 또 다른 특징에 따른 커패시터는 트랜지스터의 게이트 전극에 연결되어 있고, 상기 트랜지터의 게이트 전극에 연결되어 있는 제1 게이트 전극, 상기 제1 게이트 전극 위에 형성되어 있는 게이트 절연층, 및 상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함한다. 상기 상부 전극은 상기 제1 게이트 전극과 상기 상부 전극이 중첩되는 영역을 덮도록 형성되어 있다.

상기 상부 전극 위에 형성된 층간 절연막이 형성되어 있고, 상기 층간 절연막과 상기 게이트 절연층에 형성된 제1 컨택홀을 통해 제1 전극이 상기 제1 게이트 전극에 연결되어 있고, 상기 제1 전극은 상기 트랜지스터의 게이트 전극에 제2 컨택홀을 통해 연결되어 있다.

또는 상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 상부 전극은 상기 층간 절연막에 형성된 제3 컨택홀을 통해 제1 배선에 연결되어 있다. 상기 제1 배선은 상기 트랜지스터의 일단에 전기적으로 연결되어 있고, 상기 트랜지스터의 타단에는 소정의 주기를 가지는 펄스 파형의 신호가 공급된다.

상기 트랜지스터의 게이트 전극과 상기 제1 게이트 전극은 동일 전극이다. 상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 층간 절연막과 상기 게이트 절연층에 형성된 제4 컨택홀을 통해 제2 전극이 상기 제1 게이트 전극에 연결되어 있다. 또는 상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 상부 전극은 상기 층간 절연막에 형성되어 있는 제5 컨택홀을 통해 제3 전극에 연결되어 있다.

본 발명의 또 다른 특징에 따른 표시 장치는, 복수의 발광 제어 신호에 따라 발광이 제어되는 복수의 화소, 및 상기 복수의 발광 제어 신호를 생성하는 복수의 단위 발광 구동 회로를 포함하는 발광 구동 회로를 포함하고, 상기 복수의 단위 발광 구동 회로 중 하나는, 적어도 하나의 트랜지스터 및 상기 적어도 하나의 트랜지스터의 게이트 전극에 연결되어 있는 일단을 포함하는 적어도 하나의 커패시터를 포함하고, 상기 적어도 하나의 커패시터는, 상기 트랜지스터의 게이트 전극에 연결되어 있는 제1 게이트 전극, 상기 제1 게이트 전극위에 형성되어 있는 게이트 절연층, 및 상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함하고, 상기 상부 전극은 상기 상부 전극과 상기 제1 게이트 전극이 중첩되는 영역을 덮도록 형성되어 있다.

상기 적어도 하나의 커패시터는, 상기 제1 게이트 전극과 상기 트랜지스터의 게이트 전극이 동일한 전극인 커패시터를 포함한다.

본 발명의 또 다른 특징에 따른 표시 장치는, 복수의 스캔 신호에 따라 데이터 신호를 전달받는 복수의 화소, 및 상기 복수의 스캔 신호를 생성하는 복수의 단위 스캔 구동 회로를 포함하는 스캔 구동 회로를 포함하고, 상기 복수의 단위 스캔 구동 회로 중 하나는, 적어도 하나의 트랜지스터 및 상기 적어도 하나의 트랜지스터의 게이트 전극에 연결되어 있는 일단을 포함하는 적어도 하나의 커패시터를 포함하고, 상기 적어도 하나의 커패시터는, 상기 트랜지스터의 게이트 전극, 상기 게이트 전극 위에 형성되어 있는 게이트 절연층, 및 상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함하고, 상기 상부 전극은 상기 상부 전극과 상기 게이트 전극이 중첩되는 영역을 덮도록 형성되어 있다.

본 발명의 기생 커패시터의 영향을 최소화할 수 있는 커패시터, 이를 포함하는 구동 회로, 및 구동 회로를 포함하는 표시 장치를 제공한다.

도 1은 본 발명의 실시 예에 따른 발광 구동 회로의 한 스테이즈를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 단위 발광 구동 회로의 입력, 출력 및 노드들의 전압을 나타낸 파형도이다.
도 3은 본 발명의 실시 예에 따른 단위 발광 구동 회로의 평면 레이 아웃이다.
도 4는 도 3에 도시된 라인 A1-A1'을 따라 형성된 층 구조를 나타낸 단면도이다.
도 5는 도 3에 도시된 라인 A2-A2'을 따라 형성된 적층 구조를 나타낸 단면도이다.
도 6은 도 3에 도시된 라인 A3-A3'을 따라 형성된 적층 구조를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 스캔 구동 회로의 한 스테이지를 나타낸 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 단위 스캔 구동 회로의 입력, 출력 및 노드들의 전압을 나타낸 파형도이다.
도 9는 본 발명의 다른 실시 예에 따른 단위 스캔 구동 회로의 평면 레이 아웃이다.
도 10은 도 9에 도시된 라인 A4-A4'을 따라 형성된 적층 구조를 나타낸 단면도이다.
도 11은 도 9에 도시된 라인 A5-A5'을 따라 형성된 적층 구조를 나타낸 단면도이다.
도 12는 본 발명의 실시 예에 따른 표시 장치를 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 복수의 화소 중 한 화소의 일 예를 나타낸 도면이다.
도 14 은 도 13에 도시된 화소의 동작을 설명하기 위한 구동 타이밍을 나타낸 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하, 도면을 참조하여 본 발명의 실시 예에 따른 발광 구동 회로 및 이를 포함하는 표시 장치를 설명한다. 발명의 상세한 설명에서 서수적 표현은 기재되는 순서에 따르는 기재일 뿐, 해당 구성에 대한 고유 서수가 아니다.

이하, 발광클록, 클록, 발광초기화신호, SR 출력, 및 SSR 출력은 소정의 주기를 가지는 펄스 파형이다.

도 1은 본 발명의 실시 예에 따른 발광 구동 회로의 한 스테이즈를 나타낸 도면이다.

발광 구동 회로는 연속 배열되어 있는 복수의 스테이즈를 포함하고, 각 스테이즈(예를 들어 n번째 스테이지)는 인접한 두 스테이즈(예를 들어, n-1 번째 스테이지 및 n+1 번째 스테이지)의 SR 출력들(예를 들어, SR[n-1], SR[n+1])을 입력받고, SR 출력(예를 들어, SR[n])을 출력하며, SR 출력에 따라 발광 제어 신호(예를 들어, EM[n])를 출력한다. 도 1에 도시된 스테이지의 출력은 표시 장치에서 화소의 듀티를 제어하거나 소정 기간 동안 발광을 차단하는 발광 제어 신호로 사용될 수 있다.

이하, 발광 구동 회로를 구성하는 복수의 스테이지를 단위 발광 구동 회로라 한다.

도 1에 도시된 바와 같이 단위 발광 구동 회로(ED_n)는 복수의 트랜지스터(T1-T14) 및 5 개의 커패시터(CSR, CHOLD, COUT, CLOW, CHIGH)를 포함한다.

복수의 트랜지스터(T1-T14)는 모두 P 채널 트랜지스터로 구현되어 있고, 복수의 트랜지스터(T1-T14)는 제어 전극인 게이트에 입력되는 신호에 따라 스위칭 동작하며, 게이트 입력이 로우 레벨인 경우 턴 온 되고, 게이트 입력이 하이 레벨인 경우 턴 오프 된다. 그러나 본 발명의 실시 예가 이에 한정되는 것은 아니다.

트랜지스터(T1)는 직전 스테이지의 단위 발광 구동 회로(도시하지 않음.)의 SR 출력(SR[n-1])이 입력되는 일단, 제1 방향제어신호(BICTLB)가 입력되는 게이트, 및 노드(N1)에 연결되어 있는 타단을 포함한다.

단위 발광 구동 회로(ED_n)가 첫 번째 스테이지라면, 직전 스테이지의 단위 발광 구동 회로의 SR 출력 대신 발광 시작 신호(EM_FLM)를 이용한다.

트랜지스터(T2)는 다음 스테이지의 단위 발광 구동 회로(도시하지 않음)의 SR 출력(SR[n+1])이 입력되는 일단, 제2 방향제어신호(BICTL)가 입력되는 게이트, 및 노드(N1)에 연결되어 있는 타단을 포함한다.

예를 들어, 제1 방향제어신호(BICTLB)가 게이트 온-레벨인 경우, 제2 방향제어신호(BICTL)는 게이트 오프-레벨이다. 그 반대의 경우, 제2 방향제어신호(BICTL)는 게이트 온-레벨이다.

트랜지스터(T3)는 노드(N1)에 연결되어 있는 일단, 제2 발광클록(EM_CLK2)이 입력되는 게이트, 노드(N2)에 연결되어 있는 타단을 포함한다. 트랜지스터(T4)는 노드(N1)에 연결되어 있는 일단, 제2 발광클록(EM_CLK2)이 입력되는 게이트, 노드(N3)에 연결되어 있는 타단을 포함한다.

트랜지스터(T5)는 제1 전원 전압(VGH)에 연결되어 있는 일단, 노드(N4)에 연결되어 있는 게이트, 및 노드(N5)에 연결되어 있는 타단을 포함한다. 출력커패시터(COUT)은 노드(N4)와 제1 전원 전압(VGH) 사이에 연결되어 있다.

트랜지스터(T6)는 제1 발광클록(EM_CLK1)이 입력되는 일단, 노드(N3)에 연결되어 있는 게이트, 및 노드(N5)에 연결되어 있는 타단을 포함하고, SR 커패시터(CSR)는 트랜지스터(T6)의 게이트와 타단 사이에 연결되어 있다. 트랜지스터(T6)의 온 기간 동안 제1 발광클록(EM_CLK1)이 SR 출력(SR[n])으로 출력되고, 트랜지스터(T5)의 온 기간 동안 제1 전원 전압(VGH)이 SR 출력(SR[n])으로 출력한다.

트랜지스터(T7)는 노드(N2)에 연결되어 있는 일단, 발광차단신호(ESR)가 입력되는 게이트, 제2 전원 전압(VGL)에 연결되어 있는 타단을 포함한다. 트랜지스터(T8)는 제1 전원 전압(VGH)에 연결되어 있는 일단, 노드(N2)에 연결되어 있는 게이트, 및 노드(N6)에 연결되어 있는 타단을 포함한다.

트랜지스터(T9)는 제2 발광클록(EM_CLK2)이 입력되는 일단, 노드(N2)에 연결되어 있는 게이트, 및 노드(N7)에 연결되어 있는 타단을 포함한다. 트랜지스터(T10)는 노드(N7)에 연결되어 있는 일단, 제2 발광클록(EM_CLK2)이 입력되는 게이트, 및 제2 전원 전압(VGL)에 연결되어 있는 타단을 포함한다.

트랜지스터(T11)는 노드(N6)에 연결되어 있는 일단, 제1 발광초기화신호(EM_INT1)가 입력되는 게이트, 노드(N8)에 연결되어 있는 타단을 포함한다.

트랜지스터(T12)는 노드(N8)에 연결되어 있는 일단, 노드(N7)에 연결되어 있는 게이트, 및 제1 발광초기화신호(EM_INT1)가 입력되는 타단을 포함한다. 홀드 커패시터(CHOLD)는 트랜지스터(T12)의 게이트와 일단 사이에 연결되어 있다.

트랜지스터(T13)는 제1 전원 전압(VGH)이 입력되는 일단, 노드(N2)에 연결되어 있는 게이트, 및 노드(N4)에 연결되어 있는 타단을 포함한다. 하이 커패시터(CHIGH)는 제1 전원 전압(VGH)과 노드(N2) 사이에 연결되어 있다.

트랜지스터(T14)는 노드(N4)에 연결되어 있는 일단, 노드(N6)에 연결되어 있는 게이트, 및 제2 전원 전압(VGL)에 연결되어 있는 타단을 포함한다. 로우 커패시터(CLOW)는 노드(N6)에 연결되어 있는 일단 및 제1 발광클록(EM_CLK1)이 입력되는 타단을 포함한다.

도 1에 도시된 단위 발광 구동 회로(ED_n)의 직전 또는 다음 스테이지의 단위 발광 구동 회로는 도 1에 도시된 연결 관계와 다른 연결 관계를 가질 수 있다.

예를 들어, 직전(또는 다음) 스테이지의 단위 발광 구동 회로에서 트랜지스터 TR6에 대응하는 트랜지스터에는 EM_CLK1 대신 EM_CLK2가 연결될 수 있고, 트랜지스터 TR12에 대응하는 트랜지스터에는 EM_INT1 대신 EM_INT2가 연결될 수 있으며, 로우 커패시터 CLOW는 EM_CLK1 대신 EM_CLK2가 연결될 수 있다.

이하, 도 2를 참조하여 본 발명의 실시 예에 따른 단위 발광 구동 회로(ED_n)의 동작을 설명한다.

앞서 설명한 도 1에 도시된 단위 발광 구동 회로(ED_n)의 모든 스위칭 소자는 p 채널 트랜지스터이므로, 스위칭 소자를 턴 온 시키는 인에이블 레벨은 로우 레벨이고, 스위칭 소자를 턴 오프 시키는 디스에이블 레벨은 하이 레벨이다.

도 2는 본 발명의 실시 예에 따른 단위 발광 구동 회로의 입력, 출력 및 노드들의 전압을 나타낸 파형도이다.

노드(N5)의 전압이 SR 출력(SR[n])이고, 노드(N4)의 전압이 발광제어신호(EM[n])이다. 노드(N2)의 전압을 EM_QB, 노드(N3)의 전압을 SR_Q, 노드(N6)의 전압을 EM_Q, 노드(N7)의 전압을 INT_Q, 노드(N8)의 전압을 INT_QB라 한다.

제1 방향제어신호(BICTLB)가 로우 레벨이고, 제2 방향제어신호(BICTL)는 하이 레벨인 것으로 가정한다. 제1 방향제어신호(BICTLB)에 의해 트랜지스터(T1)은 턴 온 상태이고, 제2 방향제어신호(BICTL)에 의해 트랜지지스터(T2)는 턴 오프 상태이다.

시점 P1에 SR 출력(SR[n-1]) 및 제2 발광클록(EM_CLK2)이 로우 레벨로 하강하고, 트랜지스터(T3, T4)가 턴 온 되어 EM_QB 및 SR_Q가 로우 레벨로 하강한다. EM_QB가 로우 레벨이므로, 트랜지스터(T8) 및 트랜지스터(T13)이 턴 온 되고, EM_Q 및 발광제어신호(EM[n])가 하이 레벨로 상승한다.

시점 P2에 제2 발광클록(EM_CLK2)이 하이 레벨로 상승하여, 트랜지스터(T3, T4)가 턴 오프 된다. 기간 P1-P2동안 노드(N2)에는 로우 레벨의 SR 출력(SR[n-1])이 공급되고, 노드(N2)에는 하이 커패시터(CHIGH)가 연결되어 있으므로, 다음 제2 발광클록(EM_CLK2)이 로우 레벨로 하강하는 시점 P7까지 EM_QB는 로우 레벨로 유지된다.

기간 P1-P2 동안, 제2 발광클록(EM_CLK2)에 의해 트랜지스터(T10)가 턴 온 되어, INT_Q는 로우 레벨이고, 제2 발광클록(EM_CLK2)이 하이 레벨이 되어 트랜지스터(T10)이 턴 오프된 후(시점 P2 이후), EM_QB에 의해 온 상태인 트랜지스터(T9)를 통해 제2 발광클록(EM_CLK2)이 노드(N7)에 연결되므로, INT_Q는 하이 레벨로 상승한다.

기간 P1-P2 동안, 로우 레벨의 INT_Q에 의해 트랜지스터(T12)가 턴 온 되어, 제1 발광초기화신호(EM_INT1)가 노드(N8)에 연결되므로, INT_QB는 하이 레벨이다. 트랜지스터(T10)이 턴 오프 된 후(시점 P2 이후), INT_Q는 하이 레벨로 상승하여 트랜지스터(T12)는 턴 오프 된다. 기간 P2-P7동안 트랜지스터(T9)는 로우 레벨의 EM_QB에 의해 턴 온 상태이므로, INT_Q는 하이 레벨로 유지되어 트랜지스터(T12)는 턴 오프 상태이다.

시점 P3에 제1 발광초기화신호(EM_INT1)가 로우 레벨로 하강하고, 트랜지스터(T11)가 턴 온 되며, INT_QB는 제1 전원 전압(VGH)에 연결되어 하이 레벨로 유지된다. 시점 P4에 제1 발광초기화신호(EM_INT1)가 하이 레벨로 상승하고, 트랜지스터(T11)이 턴 오프 되며, INT_QB는 홀드 커패시터(CHOLD)에 의해 하이 레벨로 유지된다.

시점 P5에 제1 발광클록(EM_CLK1)이 로우 레벨로 하강하고, SR 출력(SR[n])은 로우 레벨로 하강하며, 노드(N5)에 SR 커패시터(CSR)를 통해 커플링 되어 있는 노드(N3)의 전압도 하강한다. 따라서 SR_Q가 도시된 바와 같이 시점 P5에 하강한다.

시점 P6에 제1 발광클록(EM_CLK1)이 하이 레벨로 상승하고, SR 출력(SR[n])은 하이 레벨로 상승하며, 노드(N5)에 SR 커패시터(CSR)를 통해 커플링 되어 있는 노드(N3)의 전압도 상승한다. 따라서 SR_Q가 도시된 바와 같이 시점 P6에 상승한다.

시점 P7에 제2 발광클록(EM_CLK2)이 로우 레벨로 하강하고, 트랜지스터(T3) 및 트랜지스터(T4)가 턴 온 되고, 시점 P7에 SR 출력(SR[n-1])은 하이 레벨이므로, EM_QB 및 SR_Q가 하이 레벨로 상승한다. 그러면 트랜지스터(T6, T8, T13)이 턴 오프 된다.

시점 P7 이후, (트랜지스터 TR6는 오프 상태이지만) SR 커패시터(CSR)의 일단은 하이 레벨의 SR 출력(SR[n-1])에 연결되어 있으므로, SR 출력(SR[n])은 하이 레벨로 유지된다. 또한, 노드(N6)는 로우 커패시터(CLOW)를 통해 제1 발광클록(EM_CLK1)에 커플링되어 있고, 제1 발광클록(EM_CLK1)이 시점 P7에 하이 레벨로 유지되고 있으므로, EM_Q도 하이 레벨로 유지된다.

시점 P7에 제2 발광클록(EM_CLK2)에 의해 트랜지스터(T10)이 턴 온 되므로, INT_Q는 로우 레벨로 하강하고, 트랜지스터(T12)가 턴 온 된다. 시점 P7에 제1 발광초기화신호(EM_INT1)는 하이 레벨이므로 INT_QB는 하이 레벨이다.

시점 P8에 제2 발광클록(EM_CLK2)이 하이 레벨로 상승하고, 트랜지스터(T3, T4)가 턴 오프 되며, 시점 P7에서의 상태가 시점 P8 이후에도 유지된다.

시점 P9에 제1 발광초기화신호(EM_INT1)가 로우 레벨로 하강하고, 트랜지스터(T11)가 턴 온 된다. 시점 P9에 트랜지스터(T12)는 턴 온 상태이므로, INT_QB는 로우 레벨로 하강하고 INT_Q는 홀드커패시터(CHOLD)의 커플링에 의해 하강한다.

턴 온 된 트랜지스터(T11)를 통해 노드(N6)가 제1 발광초기화신호(EM_INT1)에 연결되므로, EM_Q 역시 하강한다. 그러면 트랜지스터(T14)의 게이트에 로우 레벨이 입력되어 트랜지스터(T14)가 턴 온 된다. 다만, 시점 P9에 트랜지스터(T14)는 충분히(fully) 턴 온 되지 못하여 발광제어신호(EM[n])는 제2 전원 전압(VGL)보다 높은 VGL'로 하강한다.

시점 P10에 제1 발광초기화신호(EM_INT1)가 하이 레벨로 상승하고, 트랜지스터(T11)가 턴 오프 된다. 시점 P10에 트랜지스터(T12)는 턴 온 상태이므로, INT_QB는 하이 레벨로 상승하고 INT_Q는 홀드커패시터(CHOLD)의 커플링에 의해 상승한다.

EM_Q는 로우 커패시터(CLOW)에 의해 로우 레벨로 유지되고, 발광제어신호(EM[n])는 역시 VGL'로 유지된다.

시점 P11에 제1 발광클록(EM_CLK1)이 로우 레벨로 하강하고, 로우 커패시터(CLOW)를 통해 제1 발광클록(EM_CLK1)과 커플링되어 있는 EM_Q도 하강한다. 그러면 EM_Q가 충분히 낮은 전압 즉, 트랜지스터(T14)를 충분히 턴 온 시킬 수 있는 레벨이 된다.

따라서 시점 P11에 발광제어신호(EM[n])는 제2 전원 전압(VGL) 레벨로 하강한다.

이하, 도 3을 참조하여 본 발명의 실시 예에 따른 단위 발광 구동 회로의 레이 아웃을 설명한다.

도 3은 본 발명의 실시 예에 따른 단위 발광 구동 회로의 평면 레이 아웃이다. 도 3에 도시된 바와 같이, 복수의 트랜지스터(T1-T14)가 형성된 영역을 도 3에 점선으로 표시하고, 도면 부호 T1-T14를 함께 병기하였다. 도 3에서 검은 네모는 컨택홀을 나타낸 것이다.

*제1 전원 전압(VGH)은 배선(2)을 통해 공급되고, 직전 SR 출력(SR[n-1])은 전극(23) 및 전극(24)을 통해 배선(21)에 공급되며, 제2 방향제어신호(BICTL)는 배선(3)을 통해 공급되고, 제1 방향제어신호(BICTLB)는 배선(4)을 통해 공급된다.

단위 발광 구동 회로(ED_n)의 현재 SR 출력(SR[n])은 배선(22)에 공급되고, 다음 단위 발광 구동 회로(도시하지 않음)의 SR 출력(SR[n+1])은 배선(23)에 공급된다.

제1 발광클록(EM_CLK1)은 배선(5), 제2 발광클록(EM_CLK2)은 배선(6), 발광차단신호(ESR)는 배선(7), 제2 전원 전압(8)은 배선(8), 및 제1 발광초기화신호(EM_INT1)는 배선(9)을 통해 공급된다.

트랜지스터(T6)의 게이트 전극(11)은 컨택홀을 통해 전극(24)과 연결되어 있고, 트랜지스터(T6)의 전극(34)(예를 들어, 드레인 전극)은 컨택홀을 통해 전극(35)에 연결되어 있으며, 전극(35)는 컨택홀을 통해 제1 발광클록(EM_CLK1)이 공급되는 배선(5)에 연결되어 있다.

전극(24)은 컨택홀을 통해 게이트 전극(12)에 연결되어 있으며, 트랜지스터(T4)의 타단은 컨택홀을 통해 전극(24)에 연결되어 있다.

트랜지스터(T5)의 타단 및 트랜지스터(T6)의 일단에 연결된 전극(25)는 컨택홀을 통해 전극(26)에 연결되어 있고, 배선(22)은 컨택홀을 통해 전극(26)에 연결되어 있다. 배선(22)를 통해 단위 발광 구동 회로(ED_n)의 SR 출력이 출력된다. 도 1에 도시된 노드(N5)는 전극(25, 26)들로 형성되어 있고, 트랜지스터(T5)의 타단은 드레인, 트랜지스터(T6)의 일단은 소스일 수 있다.

SR 커패시터(CSR)는 하부 전극으로 게이트 전극(12)과 상부전극으로 전극(10)을 포함한다. 전극(10)은 컨택홀을 통해 전극(22)에 연결되어 있다. 게이트 전극(11)과 게이트 전극(12)은 동일한 층에 형성될 수 있다.

이하 도 4를 참조하여 본 발명의 실시 예에 따른 SR 커패시터(CSR)의 단면을 설명한다.

도 4는 도 3에 도시된 라인 A1-A1'을 따라 형성된 층 구조를 나타낸 단면도이다.

도 4에 도시된 바와 같이, 유리기판(GL)위에 버퍼층(BL)이 형성되어 있고, 버퍼층(BL)위에 게이트 절연층(GI1)이 형성되어 있다. 하부 전극인 게이트 전극(12)는 게이트 절연층(GI1) 위에 형성되어 있고, 게이트 절연층(GI2)는 게이트 절연층(GI1) 및 게이트 전극(12) 위에 형성되어 있다. 상부 전극인 전극(10)은 게이트 절연층(GI2)위에 형성되어 있다.

전극(10) 및 게이트 절연층(GI2) 위에 층간절연막(ILD)이 형성되어 있고, 배선(22)은 컨택홀(CH1)을 통해 전극(10)에 연결되어 있고, 전극(24)은 컨택홀(CH2)을 통해 게이트 전극(12)에 연결되어 있다. 배선(21) 및 배선(4)와 전극(24)는 층간절연막(ILD) 위에 형성되어 있다. 보호막(PI)는 층간 절연막(ILD)과 배선(4, 21, 22, 24) 위에 형성되어 있고, 유기막으로 형성될 수 있다. 화소의 투명 전극 또는 발광 소자의 캐소드 전극이 보호막(PI) 위에 형성된다. 도 4에서 'ER'은 화소의 픽셀 전극 또는 캐소드 전극일 수 있다.

도 4에 도시된 바와 같이, SR 커패시터(CSR)는 전극(10)과 게이트 전극(12)이 중첩되는 영역에 형성된다. 도 3 및 도 4에 도시된 바와 같이, 상부 전극인 전극(10)은 게이트 전극(12)과 전극(10)이 중첩되는 영역을 더 큰 사이즈로 형성된다. 도 3 및 도 4에 도시된 SR 커패시터(CSR)의 형상은 기생 커패시터를 감소시킬 수 있는 구조의 일 예시이다.

본 발명의 실시 예가 도 3 및 도 4에 도시된 내용에 한정되는 것은 아니고, SR 커패시터(CSR)의 상부전극이 상부전극과 하부전극이 중첩되는 영역보다 더 큰 사이즈로 형성되는 다양한 변형 예가 가능하다.

다시 도 3을 참조하면, 홀드 커패시터(CHOLD)는 하부 전극인 게이트 전극(13)과 상부전극인 전극(14)을 포함한다. 게이트 전극(13)은 컨택홀을 통해 전극(25)에 연결되어 있고, 트랜지스터(T12)의 게이트를 형성한다. 전극(25)은 컨택홀을 통해 트랜지스터(T10)의 소스에 연결되어 있고, 다른 컨택홀을 통해 트랜지스터(T9)의 타단에 연결되어 있으며, 컨택홀(CH3)을 통해 게이트 전극(13)에 연결되어 있다. 도 1에 도시된 노드(N7)는 전극(25)으로 형성되어 있고, 트랜지스터(T10)의 일단은 소스이다.

상부전극인 전극(14)은 컨택홀을 통해 전극(26)에 연결되어 있다. 전극(26)은 컨택홀을 통해 트랜지스터(T12)의 일단에 연결되어 있고, 다른 컨택홀을 통해 트랜지스터(T11)의 타단에 연결되어 있다. 도 1에 도시된 노드(N8)는 전극(26)으로 형성되어 있다.

이하, 도 5를 참조하여 본 발명의 실시 예에 다른 홀드 커패시터(CHOD)의 단면을 설명한다.

도 5는 도 3에 도시된 라인 A2-A2'을 따라 형성된 적층 구조를 나타낸 단면도이다.

도 5에 도시된 바와 같이, 유리기판(GL)위에 버퍼층(BL)이 형성되어 있고, 버퍼층(BL)위에 게이트 절연층(GI1)과 반도체층(Si)이 형성되어 있다. 하부 전극인 게이트 전극(13)는 게이트 절연층(GI1) 위에 형성되어 있고, 게이트 절연층(GI2)는 게이트 절연층(GI1) 및 게이트 전극(12) 위에 형성되어 있다. 상부 전극인 전극(14)은 게이트 절연층(GI2)위에 형성되어 있다.

전극(14) 및 게이트 절연층(GI2) 위에 층간절연막(ILD)이 형성되어 있고, 전극(25)는 컨택홀(CH3)을 통해 게이트 전극(13)에 연결되어 있고, 전극(26)은 컨택홀(CH4)을 통해 전극(14)에 연결되어 있다. 배선(8), 배선(9), 및 전극(26)은 층간 절연막(ILD) 위에 형성되어 있다. 보호막(PI)는 층간 절연막(ILD)과 전극(8, 9, 25, 26) 위에 형성되어 있고, 유기막으로 형성될 수 있다. 화소의 투명 전극 또는 발광 소자의 캐소드 전극이 보호막(PI) 위에 형성된다. 도 5에서 'ER'은 화소의 픽셀 전극 또는 캐소드 전극일 수 있다.

도 5에 도시된 바와 같이, 홀드 커패시터(CHOLD)는 게이트 전극(13)과 전극(14)이 중첩되는 영역에 형성된다. 도 3 및 도 5에 도시된 바와 같이, 상부 전극인 전극(14)는 하부 전극인 게이트 전극(13)과 전극(14)이 중첩되는 영역보다 더 큰 사이즈로 형성된다. 도 3 및 도 5에 도시된 홀드 커패시터(CHOLD)의 형상은 기생 커패시터를 감소시킬 수 있는 구조의 일 예시이다.

본 발명의 실시 예가 도 3 및 도 5에 도시된 내용에 한정되는 것은 아니고, 홀드 커패시터(CHOLD)의 상부전극이 상부전극과 하부전극이 중첩되는 영역보다 더 큰 사이즈로 형성되는 다양한 변형예가 가능하다.

로우 커패시터(CLOW)는 하부 전극인 게이트 전극(15)과 상부전극인 전극(16)을 포함한다. 게이트 전극(15)은 컨택홀을 통해 전극(28)에 연결되어 있고, 트랜지스터(T14)의 게이트를 형성한다. 전극(28)은 컨택홀을 통해 트랜지스터(T8)의 드레인에 연결되어 있다. 도 1에 도시된 노드(N6)는 전극(28)으로 형성되어 있고, 트랜지스터(T8)의 타단은 드레인이다.

전극(16)은 컨택홀(CH5)을 통해 전극(29)에 연결되어 있다. 전극(29)은 컨택홀을 통해 전극(30)에 연결되어 있으며, 전극(30)은 다른 컨택홀을 통해 배선(5)에 연결되어 있다. 배선(5)을 통해 제1 발광클록(EM_CLK1)이 공급되므로, 홀드 커패시터(CHOLD)의 상부전극(16)에는 제1 발광클록(EM_CLK1)이 공급된다. 트랜지스터(T14)의 드레인 전극(31)은 컨택홀을 통해 게이트 전극(32)에 연결되어 있고, 게이트 전극(32)는 컨택홀을 통해 배선(8)에 연결되어 있다.

도 6은 도 3에 도시된 라인 A3-A3'을 따라 형성된 적층 구조를 나타낸 단면도이다.

도 6에 도시된 바와 같이, 유리기판(GL)위에 버퍼층(BL)이 형성되어 있고, 버퍼층(BL)위에 게이트 절연층(GI1)이 형성되어 있다. 하부 전극인 게이트 전극(15)은 게이트 절연층(GI1) 위에 형성되어 있고, 게이트 절연층(GI2)는 게이트 절연층(GI1) 및 게이트 전극(15) 위에 형성되어 있다. 상부 전극인 전극(16)은 게이트 절연층(GI2)위에 형성되어 있다.

전극(16) 및 게이트 절연층(GI2) 위에 층간절연막(ILD)이 형성되어 있고, 전극(29)는 컨택홀(CH5)을 통해 전극(16)에 연결되어 있다. 전극(31)은 층간 절연막(ILD) 위에 형성되어 있다. 보호막(PI)는 층간 절연막(ILD)과 전극(29, 31) 위에 형성되어 있고, 유기막으로 형성될 수 있다. 화소의 투명 전극 또는 발광 소자의 캐소드 전극이 보호막(PI) 위에 형성된다. 도 6에서 'ER'은 화소의 픽셀 전극 또는 캐소드 전극일 수 있다.

도 6에 도시된 바와 같이, 로우 커패시터(CLOW)는 게이트 전극(15)과 전극(16)이 중첩되는 영역에 형성된다. 도 3 및 도 6에 도시된 바와 같이, 상부 전극인 전극(16)은 하부 전극인 게이트 전극(15)과 전극(16)이 중첩되는 영역보다 더 큰 사이즈로 형성된다. 도 3 및 도 6에 도시된 로우 커패시터(CLOW)의 형상은 기생 커패시터를 감소시킬 수 있는 구조의 일 예시이다.

본 발명의 실시 예가 도 3 및 도 6에 도시된 내용에 한정되는 것은 아니고, 로우 커패시터(CLOW)의 상부전극이 상부전극과 하부전극이 중첩되는 영역보다 더 큰 사이즈로 형성되는 다양한 변형예가 가능하다.

이와 같이, SR 커패시터(CSR), 홀드 커패시터(CHOLD), 및 로우 커패시터(CLOW)는 부스팅에 의해 인가되는 전압이 가변하는 상부 전극(10, 14, 16)이 하부전극인 게이트 전극(12, 13, 15)을 최대한 덮도록 형성되어 있다. 그러면 하부 전극인 게이트 전극(12, 13, 15)과 그 위에 위치한 다른 전극층(도 4 내지 도 6에서 전극 ER층)간의 기생 용량이 최소화 된 조건에서 부스팅 동작이 수행된다.

그러면 SR 출력, 발광제어신호의 출력들이 설계에 따라 생성될 수 있다. 예를 들어, SR 출력 및 발광제어신호가 P 채널 트랜지스터의 게이트 전극에 입력된다는 조건에서, 본 발명의 실시 예에서는 SR 출력 및 발광제어신호가 설계에 따라 충분히 낮은 로우 레벨로 생성된다.

구체적으로, SR 커패시터(CSR)는 도 2에 도시된 바와 같이, 제1 발광클록(EM_CLK1)이 하강하는 시점 P5에 SR 출력(SR[n])을 더 낮은 전압으로 부스팅시킨다. 이 때, 제1 발광클록(EM_CLK1)의 전압 변화가 기생 커패시터에 의해 분산되어 SR 출력(SR[n])의 부스팅 폭이 설계보다 작아지는 것을 방지하기 위해, SR 커패시터(CSR)의 상부전극(10)은 최대한 게이트 전극(12)을 덮도록 형성된다.

또, 예를 들면, 홀드 커패시터(CHOLD)는 도 2에 도시된 바와 같이, 제1 발광초기화신호(EM_INT1)가 하강하는 시점 P9에 INT_QB을 더 낮은 전압으로 부스팅시킨다. 이 때, 제1 발광초기화신호(EM_INT1)의 전압 변화가 기생 커패시터에 의해 분산되어 INT_QB의 부스팅 폭이 설계보다 작아지는 것을 방지하기 위해, 홀드 커패시터(CHOLD)의 상부전극(14)은 최대한 게이트 전극(13)을 덮도록 형성된다. INT_QB가 충분히 낮아져야 트랜지스터(T14)를 충분히 턴 온 시킬 수 있다. 따라서 홀드 커패시터(CHOLD)의 부스팅 동작은 발광제어신호의 레벨에 관여한다.

아울러, 로우 커패시터(CLOW)는 도 2에 도시된 바와 같이, 제1 발광클록(EM_CLK1)이 하강하는 시점 P11에 발광제어신호(EM[n])을 더 낮은 전압을 부스팅시킨다. 이 때, 제1 발광클록(EM_CLK1)의 전압 변화가 기생 커패시터에 의해 분산되어 발광제어신호(EM[n])의 부스팅 폭이 설게보다 작아지는 것을 방지하기 위해, 로우 커패시터(CLOW)의 상부전극(16)은 최대한 게이트 전극(15)을 덮도록 형성된다.

본 발명의 실시 예에 따른 SR 커패시터, 홀드 커패시터, 및 로우 커패시터 각각의 상부 전극은 하부 전극을 최대한 덮기 위해 두 전극의 중첩 영역 보다 큰 사이즈로 상부 전극을 설계한다.

아울러, 도 3에 도시된 바와 같이, 하이 커패시터(CHIGH)의 상부 전극인 게이트 전극(17)은 하부 전극인 전극(18)을 덮도록 형성되어 있다. 즉, 게이트 전극(17)과 전극(18)이 중첩되는 영역보다 크게 형성되어 있다. 출력 커패시터(COUT)의 상부 전극인 게이트 전극(20)은 하부 전극인 전극(19)와 게이트 전극(20)이 중첩되는 영역을 덮도록 형성되어 있다.

이와 같이 본 발명의 실시 예는 기생 커패시터에 의한 영향을 최소화하기 위해 커패시터를 구성하는 상부 전극이 상부 전극과 하부 전극간의 중첩 영역을 덮도록 형성된 커패시터들을 포함한다.

이하, 도 7 내지 도 10을 참조하여 본 발명의 다른 실시 예에 따른 구동 회로를 설명한다.

도 7은 본 발명의 다른 실시 예에 따른 스캔 구동 회로의 한 스테이지를 나타낸 도면이다.

스캔 구동 회로는 연속 배열되어 있는 복수의 스테이즈를 포함하고, 각 스테이즈(예를 들어 n번째 스테이지)는 인접한 두 스테이즈(예를 들어, n-1 번째 스테이지 및 n+1 번째 스테이지)의 SR 출력들(예를 들어, SR[n-1], SR[n+1])을 입력받고, SR 출력(예를 들어, SR[n])을 출력하며, SR 출력에 따라 스캔 신호(예를 들어, S[n])를 출력한다. 도 7에 도시된 스테이지의 출력은 표시 장치에서 화소에 데이터 신호를 기입하기 위한 스캔 신호로 사용될 수 있다.

이하, 스캔 구동 회로를 구성하는 복수의 스테이지를 단위 스캔 구동 회로라 한다.

도 7에 도시된 바와 같이 단위 스캔 구동 회로(SD_n)는 복수의 트랜지스터(S1-S14) 및 4 개의 커패시터(CHOLD1, CHOLD2, COUT1, COUT2)를 포함한다.

도 7에서는 앞선 실시 예와 동일한 구성에 대해서는 동일한 도면 부호를 사용한다.

복수의 트랜지스터(S1-S14)는 모두 P 채널 트랜지스터로 구현되어 있고, 복수의 트랜지스터(S1-S14)는 제어 전극인 게이트에 입력되는 신호에 따라 스위칭 동작하며, 게이트 입력이 로우 레벨인 경우 턴 온 되고, 게이트 입력이 하이 레벨인 경우 턴 오프 된다. 그러나 본 발명의 실시 예가 이에 한정되는 것은 아니다.

트랜지스터(S1)는 직전 스테이지의 단위 스캔 구동 회로(도시하지 않음)의 SR 출력(SSR[n-1])이 입력되는 일단, 제1 방향제어신호(BICTLB)가 입력되는 게이트, 및 노드(N11)에 연결되어 있는 타단을 포함한다.

트랜지스터(S2)는 다음 단위 스캔 구동 회로(도시하지 않음)의 SR 출력(SSR[n+1])이 입력되는 일단, 제2 방향제어신호(BICTL)가 입력되는 게이트, 및 노드(N11)에 연결되어 있는 타단을 포함한다.

트랜지스터(S3)는 노드(N11)에 연결되어 있는 일단, 제1 클록(CLK1)이 입력되는 게이트, 노드(N12)에 연결되어 있는 타단을 포함한다. 트랜지스터(S4)는 더블 게이트 구조로 형성되어 있고, 제1 전원 전압(VGH)에 연결되어 있는 소스, 노드(N13)에 연결되어 있는 더블 게이트, 및 노드(N12)에 연결되어 있는 드레인을 포함한다.

트랜지스터(S5)는 제1 전원 전압(VGH)에 연결되어 있는 소스, 노드(N11)에 연결되어 있는 게이트, 및 노드(N13)에 연결되어 있는 드레인을 포함한다. 트랜지스터(S6)는 제1 초기화 신호(INT1)가 입력되는 게이트, 노드(N13)에 연결되어 있는 소스, 및 제2 전원 전압(VGL)에 연결되어 있는 드레인을 포함한다.

트랜지스터(S7)는 노드(N13)에 연결되어 있는 게이트, 제1 전원 전압(VGH)에 연결되어 있는 소스, 노드(N14)에 연결되어 있는 드레인을 포함한다. 홀드커패시터(CHOLD1)는 트랜지스터(S7)의 게이트와 제1 전원 전압(VGH) 사이에 연결되어 있다.

트랜지스터(S8)는 노드(N12)에 연결되어 있는 게이트, 노드(N14)에 연결되어 있는 일단, 및 제2 클록(CLK2)이 입력되는 타단을 포함한다. 출력 커패시터(COUT1)는 트랜지스터(S8)의 게이트와 노드(N14) 사이에 연결되어 있다.

노드(N14)의 전압은 단위 스캔 구동 회로(SD_n)의 SR 출력(SSR[n])이고, 노드(N13)의 전압을 Q1, 노드(N12)의 전압은 QB1이라 한다. SR 출력(SSR[n])은 직전 스테이지의 단위 스캔 구동 회로 및 다음 스테이지의 단위 스캔 구동 회로에 전달된다. 트랜지스터(S7)이 턴 온 될 때 SR 출력(SSR[n])은 하이 레벨이 되고, 트랜지스터(S8)이 턴 온 될 때 SR 출력(SSR[n])은 제2 클록(CLK2)이다.

트랜지스터(S9)는 SR 출력(SSR[n])이 입력되는 일단, 제2 클록(CLK2)가 입력되는 게이트, 및 노드(N15)에 연결되어 있는 타단을 포함한다.

트랜지스터(S10)는 더블 게이트 구조로 형성되어 있고, 제1 전원 전압(VGH)에 연결되어 있는 소스, 노드(N16)에 연결되어 있는 더블 게이트, 및 노드(N15)에 연결되어 있는 드레인을 포함한다.

트랜지스터(S11)는 제1 전원 전압(VGH)에 연결되어 있는 소스, 노드(N14)에 연결되어 있는 게이트, 및 노드(N16)에 연결되어 있는 드레인을 포함한다. 트랜지스터(S12)는 제2 초기화 신호(INT1)가 입력되는 게이트, 노드(N16)에 연결되어 있는 소스, 및 제2 전원 전압(VGL)에 연결되어 있는 드레인을 포함한다.

트랜지스터(S13)는 노드(N16)에 연결되어 있는 게이트, 제1 전원 전압(VGH)에 연결되어 있는 소스, 노드(N17)에 연결되어 있는 드레인을 포함한다. 홀드커패시터(CHOLD2)는 트랜지스터(S13)의 게이트와 제1 전원 전압(VGH) 사이에 연결되어 있다.

트랜지스터(S14)는 노드(N15)에 연결되어 있는 게이트, 노드(N17)에 연결되어 있는 일단, 및 제1 클록(CLK1)이 입력되는 타단을 포함한다. 출력 커패시터(COUT2)는 트랜지스터(S14)의 게이트와 노드(N17) 사이에 연결되어 있다.

노드(N17)의 전압은 단위 스캔 구동 회로(SD_n)의 스캔 출력(S[n])이고, 노드(N16)의 전압을 Q2, 노드(N15)의 전압은 QB2라 한다. 트랜지스터(S13)이 턴 온 될 때 스캔 출력(S[n])은 하이 레벨이 되고, 트랜지스터(S14)가 턴 온 될 때 스캔 출력(S[n])은 제2 클록(CLK2)이다.

이하, 도 8을 참조하여 본 발명의 다른 실시 예에 따른 단위 스캔 구동 회로(SD_n)의 동작을 설명한다.

앞서 설명한 도 7에 도시된 단위 스캔 구동 회로(SD_n)의 모든 스위칭 소자는 p 채널 트랜지스터이므로, 스위칭 소자를 턴 온 시키는 인에이블 레벨은 로우 레벨이고, 스위칭 소자를 턴 오프 시키는 디스에이블 레벨은 하이 레벨이다.

도 7에 도시된 단위 스캔 구동 회로(SD_n)의 직전 또는 다음 스테이지의 단위 스캔 구동 회로는 도 7에 도시된 연결 관계와 다른 연결 관계를 가질 수 있다.

예를 들어, 직전(또는 다음) 스테이지의 단위 스캔 구동 회로에서 트랜지스터 S6에 대응하는 트랜지스터에는 INT1 대신 INT2가 연결될 수 있고, 트랜지스터 S8에 대응하는 트랜지스터에는 CLK2 대신 CLK1가 연결될 수 있으며, 트랜지스터 S12에 대응하는 트랜지스터에는 INT2 대신 INT1가 연결될 수 있고, 트랜지스터 S14에 대응하는 트랜지스터에는 CLK1 대신 CLK2가 연결될 수 있다. 아울러, 트랜지스터 S3에 대응하는 트랜지스터에는 CLK1 대신 CLK2가 연결될 수 있고, 트랜지스터 S9에 대응하는 트랜지스터에는 CLK2 대신 CLK1이 연결될 수 잇다.

도 8은 본 발명의 다른 실시 예에 따른 단위 스캔 구동 회로의 입력, 출력 및 노드들의 전압을 나타낸 파형도이다.

도 8에서는 제1 방향제어신호(BICTLB)가 로우 레벨이고, 제2 방향제어신호(BICTL)가 하이 레벨인 것으로 가정한다.

제1 방향제어신호(BICTLB)에 의해 트랜지스터(S1)은 턴 온 상태이고, 제2 방향제어신호(BICTL)에 의해 트랜지스터(S2)는 턴 오프 상태이다.

시점 P21에 SR 출력(SR[n-1]) 및 제1 클록(CLK1)이 로우 레벨로 하강하고, 트랜지스터(S3, S5)가 턴 온 되어 QB1은 로우 레벨로 하강하고, Q1은 하이 레벨로 상승한다. 그러면, 트랜지스터(S8)는 턴 온 되고, 트랜지스터(S7)는 턴 오프 된다.

시점 P22에 제1 클록(CLK1)이 하이 레벨로 상승하여, 트랜지스터(S3)가 턴 오프 되고, SR 출력(SSR[n-1])이 하이 레벨로 상승하여, 트랜지스터(S5)가 턴 오프 된다. 기간 P21-P22동안 노드(N13)에는 하이 레벨의 제1 전원 전압(VGH)이 공급되어 Q1은 하이 레벨이고, 이 기간 이후에도 Q1은 홀드커패시터(CHOLD1)에 의해 유지된다.

기간 P21-P22 동안 노드(N12)에는 로우 레벨의 SR 출력(SSR[n-1])이 공급되어 QB1은 로우 레벨이고, 이 기간 이후에도 QB1은 출력시터(COUT1)에 의해 유지되어, 트랜지스터(S8)가 턴 온 상태로 유지되고, SR 출력(SSR[n])은 제2 클록(CLK2)이다.

시점 P23에 제2 클록(CLK2)이 로우 레벨로 하강하고, SR 출력(SSR[n])은 로우 레벨로 하강하며, 노드(N14)에 출력커패시터(COUT1)를 통해 커플링 되어 있는 노드(N13)의 전압도 하강한다. 따라서 QB1가 도시된 바와 같이 시점 P23에 하강한다.

시점 P23에 제2 클록(CLK2)의 로우 레벨에 의해 트랜지스터(T9)가 턴 온 되고, SR 출력(SSR[n])에 의해 트랜지스터(S9, S11)가 턴 온 되어 QB2은 로우 레벨로 하강하고, Q2은 하이 레벨로 상승한다. 그러면, 트랜지스터(S14)는 턴 온 되고, 트랜지스터(S13)는 턴 오프 된다.

시점 P24에 제2 클록CLK2)이 하이 레벨로 상승하고, SR 출력(SSR[n])은 하이 레벨로 상승하며, 노드(N14)에 출력커패시터(COUT1)를 통해 커플링 되어 있는 노드(N12)의 전압도 상승한다. 따라서 QB1가 도시된 바와 같이 시점 P24에 상승한다.

시점 P24에 제2 클록CLK2) 및 SR 출력(SSR[n])이 하이 레벨로 상승하여, 트랜지스터(S9, S11)가 턴 오프 된다. 기간 P23-P24동안 노드(N16)에는 하이 레벨의 제1 전원 전압(VGH)이 공급되어 Q2는 하이 레벨이고, 이 기간 이후에도 Q2는 홀드커패시터(CHOLD2)에 의해 유지된다.

기간 P23-P24 동안 노드(N15)에는 로우 레벨의 SR 출력(SSR[n])이 공급되고, 이 기간 이후에도 QB2는 출력시터(COUT2)에 의해 유지되어, 트랜지스터(S14)의 턴 온이 유지되고, 스캔 출력(S[n])은 제1 클록(CLK1)이다.

시점 P25에 제1 초기화 신호(INT1)가 로우 레벨로 하강하고, 트랜지스터(S6)가 턴 온 된다. 그러면 제2 전원 전압(VGL)이 노드(N13)에 연결되어 Q1은 로우 레벨로 하강하고, 트랜지스터(S4)가 턴 온 되어 노드(N12)는 제1 전원 전압(VGH)에 연결되어 QB1은 하이 레벨로 상승한다.

시점 P26에 제1 클록(CLK1)이 로우 레벨로 하강하고, 스캔 출력(S[n])은 로우 레벨로 하강하며, 노드(N17)에 출력커패시터(COUT2)를 통해 커플링 되어 있는 노드(N15)의 전압도 하강한다. 따라서 QB2가 도시된 바와 같이 시점 P26에 하강한다.

시점 P27에 제1 클록CLK1)이 하이 레벨로 상승하고, 스캔 출력(S[n])은 하이 레벨로 상승하며, 노드(N17)에 출력커패시터(COUT2)를 통해 커플링 되어 있는 노드(N15)의 전압도 상승한다. 따라서 QB2가 도시된 바와 같이 시점 P27에 상승한다.

시점 P28에 제2 초기화 신호(INT2)가 로우 레벨로 하강하고, 트랜지스터(S12)가 턴 온 된다. 그러면 제2 전원 전압(VGL)이 노드(N16)에 연결되어 Q2은 로우 레벨로 하강하고, 트랜지스터(S10)가 턴 온 되어 노드(N15)는 제1 전원 전압(VGH)에 연결되어 QB2은 하이 레벨로 상승한다.

이하, 도 9를 참조하여 본 발명의 다른 실시 예에 따른 단위 스캔 구동 회로의 레이아웃을 설명한다.

도 9는 본 발명의 다른 실시 예에 따른 단위 스캔 구동 회로의 평면 레이 아웃이다.

도 9에 도시된 바와 같이, 복수의 트랜지스터(S1-S14)가 형성된 영역을 도 9에 점선으로 표시하고, 도면 부호 S1-S14를 함께 병기하였다. 도 9에서 검은 네모는 컨택홀을 나타낸 것이다.

아울러, 설명의 편의를 위해 도 9에서는 제1 전원 전압(VGH), 제2 전원 전압(VGL), 제1 방향제어신호(BICTLB), 제2 방향제어신호(BICTL), 직전 SR 출력(SSR[n-1]), 다음 SR 출력(SSR[n+1]), 제1 초기화 신호(INT1), 및 제2 초기화 신호(INT2)가 전달되는 배선은 별도의 도면 부호 없이 대응하는 신호를 표시하여 나타내었다.

본 발명의 다른 실시 예에 따른 출력 커패시터(COUT1)는 상위 전극으로 전극(51)과 하부 전극으로 게이트 전극(52)을 포함한다. 전극(51)은 게이트 전극(52)과 전극(51)이 중첩되는 영역을 덮도록 설계되어 있다. 전극(51)은 컨택홀을 통해 전극(42)에 연결되어 있고, 전극(42)은 컨택홀을 통해 트랜지스터(S8)의 일단과 트랜지스터(S7)의 드레인에 연결되어 있다. 게이트 전극(52)은 트랜지스터(S8)의 게이트 전극이고, 컨택홀을 통해 전극(41)에 연결되어 있다. 전극(41)은 컨택홀을 통해 트랜지스터(S3)의 타단 및 트랜지스터(S4)의 드레인에 연결되어 있다.

도 10은 도 9에 도시된 라인 A4-A4'을 따라 형성된 적층 구조를 나타낸 단면도이다.

도 10에 도시된 바와 같이, 유리기판(GL)위에 버퍼층(BL)이 형성되어 있고, 버퍼층(BL)위에 게이트 절연층(GI1)이 형성되어 있다. 하부 전극인 게이트 전극(52)은 게이트 절연층(GI1) 위에 형성되어 있고, 게이트 절연층(GI2)는 게이트 절연층(GI1) 및 게이트 전극(52) 위에 형성되어 있다. 상부 전극인 전극(51)은 게이트 절연층(GI2)위에 형성되어 있다.

전극(51) 및 게이트 절연층(GI2) 위에 층간절연막(ILD)이 형성되어 있고, 전극(41)는 컨택홀(CH6)을 통해 게이트 전극(52)에 연결되어 있다. 전극(42)은 층간 절연막(ILD) 위에 형성되어 있고, 컨택홀(CH7)을 통해 전극(51)에 연결되어 있다. 보호막(PI)는 층간 절연막(ILD)과 전극(41, 42) 위에 형성되어 있고, 유기막으로 형성될 수 있다. 화소의 투명 전극 또는 발광 소자의 캐소드 전극이 보호막(PI) 위에 형성된다. 도 10에서 'ER'은 화소의 픽셀 전극 또는 캐소드 전극일 수 있다.

도 10에 도시된 바와 같이, 출력 커패시터(COUT1)는 게이트 전극(52)과 전극(51)이 중첩되는 영역에 형성된다. 도 10에 도시된 바와 같이, 상부 전극인 전극(51)은 하부 전극인 게이트 전극(52)과 전극(51)이 중첩되는 영역보다 더 큰 사이즈로 형성된다. 도 10에 도시된 출력 커패시터(COUT1)의 형상은 기생 커패시터를 감소시킬 수 있는 구조의 일 예시이다.

본 발명의 다른 실시 예에 따른 출력 커패시터(COUT2)는 상위 전극으로 전극(54)과 하부 전극으로 게이트 전극(53)을 포함한다. 전극(54)은 게이트 전극(53)과 전극(54)이 중첩되는 영역을 덮도록 설계되어 있다. 전극(54)은 컨택홀을 통해 전극(44)에 연결되어 있고, 전극(44)은 컨택홀을 통해 트랜지스터(S13)의 드레인에 연결되어 있다. 게이트 전극(53)은 트랜지스터(S14)의 게이트 전극이고, 컨택홀을 통해 전극(43)에 연결되어 있다. 전극(43)은 컨택홀을 통해 트랜지스터(S9)의 타단 및 트랜지스터(S10)의 드레인에 연결되어 있다.

도 11은 도 9에 도시된 라인 A5-A5'을 따라 형성된 적층 구조를 나타낸 단면도이다.

도 11에 도시된 바와 같이, 유리기판(GL)위에 버퍼층(BL)이 형성되어 있고, 버퍼층(BL)위에 게이트 절연층(GI1)이 형성되어 있다. 하부 전극인 게이트 전극(53)은 게이트 절연층(GI1) 위에 형성되어 있고, 게이트 절연층(GI2)는 게이트 절연층(GI1) 및 게이트 전극(53) 위에 형성되어 있다. 상부 전극인 전극(54)은 게이트 절연층(GI2)위에 형성되어 있다.

전극(54) 및 게이트 절연층(GI2) 위에 층간절연막(ILD)이 형성되어 있고, 전극(44)는 컨택홀(CH8)을 통해 전극(54)에 연결되어 있다. 보호막(PI)는 전극(44) 위에 형성되어 있고, 유기막으로 형성될 수 있다. 화소의 투명 전극 또는 발광 소자의 캐소드 전극이 보호막(PI) 위에 형성된다. 도 11에서 'ER'은 화소의 픽셀 전극 또는 캐소드 전극일 수 있다.

도 11에 도시된 바와 같이, 출력 커패시터(COUT2)는 게이트 전극(53)과 전극(54)이 중첩되는 영역에 형성된다. 상부 전극인 전극(54)은 하부 전극인 게이트 전극(53)과 전극(54)이 중첩되는 영역보다 더 큰 사이즈로 형성된다. 도 11에 도시된 출력 커패시터(COUT2)의 형상은 기생 커패시터를 감소시킬 수 있는 구조의 일 예시이다.

소정의 가변 입력과 트랜지스터의 게이트 사이에 연결되어 있는 부스트 커패시터는 가변 입력에 의해 트랜지스터의 게이트 전압이 충분히 부스팅 되도록 한다. 그런데 종래 부스트 커패시터에 연결된 기생 커패시터에 의해 부스팅 효과가 충분히 발생하지 못하는 문제점이 있다.

본 발명의 실시 예들에 따르면, 부스트 커패시터에 연결된 기생 커패시터를 최소화하기 위해 상부 전극이 상부 전극과 하부 전극이 중첩되는 영역을 덮을 수 있도록 형성된다.

이하, 도 12를 참조하여 본 발명의 실시 예에 따른 표시 장치를 설명한다.

도 12는 본 발명의 실시 예에 따른 표시 장치를 나타낸 도면이다.

도 12에 도시된 바와 같이, 본 발명의 실시 예에 따른 표시 장치(1)는 제어부(100), 스캔 구동 회로(200), 데이터 구동부(300), 발광 구동 회로(400) 및 표시부(500)를 포함한다.

제어부(100)는 입력영상 신호(R,G,B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력영상 신호(R,G,B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도 정보는 정해진 수효, 예를 들어 1024(=2¹⁰),256(=2⁸)또는 64(=2⁶)개의 계조(gray) 중 해당 화소의 계조를 지시하는 데이터를 포함한다. 입력 제어 신호는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK) 등이 있다.

제어부(100)는 입력 영상 신호(R, G, B)를 표시부(400) 및 데이터 구동부(300)의 동작 조건에 맞게 처리하여 영상 데이터 신호(DR,DG,DB)를 생성하고, 입력 제어 신호에 따라 발광 제어 신호(CONT3), 스캔 제어 신호(CONT2), 데이터 제어 신호(CONT1)를 생성한다.

제어부(100)는 수직 동기 신호(Vsync)에 동기되어 프레임 단위로 입력 영상 신호(R,G,B)를 구분하고, 수평 동기 신호(Hsync)에 동기되어 행 단위로 입력 영상 신호(R,G,B)를 구분하여 영상 데이터 신호(DR,DG,DB)를 배열할 수 있다. 제어부(100)는 스캔 제어 신호(CONT2)를 스캔 구동 회로(200)에 전달하고, 데이터 제어 신호(CONT1) 및 영상 데이터 신호(DR,DG,DB)를 데이터 구동부(300)에 전달한다.

스캔 구동 회로(200)는 스캔 제어 신호(CONT2)에 따라 복수의 스캔선(Gi1~Gik, Gw1~Gwk)에 각각 복수의 스캔 신호를 전달한다. 스캔 제어 신호(CONT2)는 앞선 실시 예에서 언급된 BICTL, BICTLB, CLK1, CLK2, INT1, INT2, 및 스캔 시작 신호 등을 포함할 수 있다.

데이터 구동부(300)는 영상 데이터 신호(DR,DG,DB)에 대응하는 복수의 데이터 신호를 생성하고, 데이터 제어 신호(CONT1)에 따라 복수의 데이터선(D1~Dm)에 각각 전달한다.

발광 구동 회로(400)는 발광 제어 신호(CONT3)에 따라 복수의 발광 제어선(EM1~EMk)에 복수의 발광 신호를 전달한다. 발광 제어 신호(CONT3)는 BICTL, BICTLB, EM_INT1, EM_INT2, EM_CLK1, EM_CLK2, 및 발광 시작 신호등을 포함할 수 있다.

표시부(500)는 열 방향으로 뻗어 있는 복수의 데이터선(D1~Dm), 행 방향으로 뻗어 있는 복수의 스캔선(Gi1~Gik, Gw1~Gwk)과 복수의 발광 제어선(EM1~EMk) 및 복수의 화소(PX)를 포함한다. 복수의 데이터선(D1~Dm), 복수의 스캔선(Gi1~Gik, Gw1~Gwk) 및 발광 제어선(EM1~EMk)은 복수의 화소(PX)에 연결된다.

복수의 화소(PX)는 각각 적색(R), 녹색(G) 및 청색(B) 중 어느 하나의 색상을 표시할 수 있다. 복수의 데이터선(D1~Dm)을 통해 영상 데이터 신호(DR,DG,DB) 에 대응하는 복수의 데이터 전압이 복수의 화소(PX)로 전달된다. 복수의 스캔선(Gi1~Gik, Gw1~Gwk)을 통해 행 단위의 복수의 화소(PX)를 선택하기 위한 복수의 스캔 신호가 복수의 화소(PX)로 전달된다. 복수의 발광 제어선(EM1~EMk)을 통해 행 단위의 복수의 화소(PX)의 발광을 제어하는 복수의 발광 신호가 복수의 화소(PX)로 전달된다.

도 13은 본 발명의 실시 예에 따른 복수의 화소 중 한 화소의 일 예를 나타낸 도면이다.

도 13을 참고하면, 본 발명의 실시 예에 따른 한 화소(PX)는 n번째 스캔선(Gin, Gwn), n번째 발광 제어선(EMn) 및 m번째 데이터선(Dm)에 연결되어 있다.

화소(PX)는 스위칭 트랜지스터(Ms), 구동 트랜지스터(Md), 복수의 트랜지스터(M1~M4), 커패시터(C1) 및 유기발광다이오드(OLED)를 포함한다. 도 13에서는 트랜지스터들(Ms, Md, M1~M4)들을 p채널 타입의 트랜지스터인 PMOS(p-channel metal oxide semiconductor) 트랜지스터로 도시하였으나, PMOS 트랜지스터 대신에 유사한 기능을 하는 다른 트랜지스터가 사용될 수도 있다.

스위칭 트랜지스터(Ms)는 스캔선(Gwn)에 연결되어 있는 게이트, 데이터선(Dm)에 연결되어 있는 일단 및 구동 트랜지스터(Md)의 소스에 연결되어 있는 타단을 포함한다. 스위칭 트랜지스터(Ms)는 스캔선(Gwn)에 인가되는 스캔 신호에 의해 턴 온 되어 데이터선(Dm)에 인가되는 데이터 전압을 구동 트랜지스터(Md)의 소스에 전달한다.

구동 트랜지스터(Md)는 스위칭 트랜지스터(Ms)가 턴 온 되어 있는 기간 동안 데이터 전압이 전달되는 소스, 커패시터(C1)의 일전극에 연결되어 있는 게이트 및 트랜지스터(M4)의 소스에 연결되어 있는 드레인을 포함한다. 커패시터(C1)의 타전극은 전원 전압(ELVDD)을 인가하는 전원선에 연결되어 있다.

트랜지스터(M1)는 스캔선(Gwn)에 연결되어 있는 게이트, 구동 트랜지스터(Md)의 게이트 전극에 연결되어 있는 일단 및 구동 트랜지스터(Md)의 드레인 전극에 연결되어 있는 타단을 포함한다. 트랜지스터(M1)는 스캔선(Gwn)에 인가되는 스캔 신호에 의해 턴 온 되어 구동 트랜지스터(Md)를 다이오드 연결한다.

트랜지스터(M2)는 스캔선(Gin)에 연결되어 있는 게이트, 초기화 전압(VINT)에 연결되어 있는 일단 및 구동 트랜지스터(Md)의 게이트에 연결되어 있는 타단을 포함한다.

트랜지스터(M3)는 발광 제어선(En)에 연결되어 있는 게이트, 전압(ELVDD)을 공급하는 전원선에 연결되어 있는 소스 및 구동 트랜지스터(Md)의 소스에 연결되어 있는 드레인을 포함한다.

트랜지스터(M4)는 발광 제어선(En)에 연결되어 있는 게이트, 구동 트랜지스터(Md)의 드레인 전극에 연결되어 있는 일단 및 유기발광다이오드(OLED)의 애노드 전극에 연결되어 있는 타단을 포함한다. 유기발광다이오드(OLED)의 캐소드 전극은 전압(ELVSS)을 공급하는 전원선에 연결되어 있다. 유기발광다이오드(OLED)는 발광 신호에 의해 트랜지스터(M3, M4)가 턴 온 될 때 구동 트랜지스터(Md)를 통해 흐르는 전류에 따라 발광한다.

도 14 는 도 13에 도시된 화소의 동작을 설명하기 위한 구동 타이밍을 나타낸 도면이다.

도 14에 도시된 바와 같이, 기간(P31)에서 스캔선(Gin)에 로우 레벨의 스캔 신호가 인가된다. 그러면, 트랜지스터(M2)가 턴 온 되어 구동 트랜지스터(Md)의 게이트 전극에는 초기화 전압(VINT)이 인가되고, 커패시터(C1)는 (ELVDD-VINT) 전압으로 충전된다.

다음, 기간(P32)에서 스캔선(Gwn)에 로우 레벨의 스캔 신호가 인가된다. 그러면, 스위칭 트랜지스터(Ms) 및 트랜지스터(M1)가 턴 온 된다. 먼저, 트랜지스터(M1)가 턴 온 되면 구동 트랜지스터(Md)는 다이오드 연결 상태가 된다. 따라서 트랜지스터(Md)의 게이트-소스 간 전압은 트랜지스터(Md)의 문턱 전압이 된다.

그리고 턴 온 된 스위칭 트랜지스터(Ms)를 통해 데이터선(Dm)으로부터 데이터 전압이 구동 트랜지스터(Md)의 소스에 인가된다. 데이터선(Dm)으로부터 데이터 전압이 Vdata이고, 구동 트랜지스터(Md)의 문턱 전압이 Vth(음의 전압)라 하면, 구동 트랜지스터(Md)의 게이트 전압은 Vdata+Vth이 된다. 그러면, 커패시터(C1)는 (ELVDD-(Vdata+Vth))로 충전된다.

다음, 기간(P33)에서 발광 제어선(EMn)에 로우 레벨의 발광 신호가 인가된다. 그러면, 트랜지스터(M3, M4)가 턴 온 되고 구동 트랜지스터(Md)의 게이트-소스간 전압차(Vgs=(Vdata+Vth)-ELVDD))에 따라 흐르는 구동 전류가 유기발광 다이오드(OLED)로 전달된다. 이 때, 구동 전류는 수학식 1와 같다.

여기서, I_OLED는 구동 트랜지스터(Md)를 통해 유기발광다이오드(OLED)에 흐르는 전류이며, β는 상수 값이다.

일반적으로 제조 공정의 불균일성에 의해 화소(PX)마다 박막 트랜지스터의 문턱 전압(Vth)에 편차가 발생하여 유기발광다이오드(OLED)에 공급되는 전류의 양이 달라져 발광 휘도가 달라진다. 그러나 본 발명의 실시 예에서는 수학식 1를 통해서 알 수 있듯이 각 화소(PX)에 위치하는 구동 트랜지스터(Md)의 문턱 전압이 서로 다르더라도, 이 문턱 전압의 영향을 배제시킬 수 있으므로, 유기발광다이오드(OLED)에 일정한 전류를 공급할 수 있게 된다. 이로써, 화소(PX)의 위치에 따른 휘도 불균형 문제를 해결할 수 있다.

발광 구동 회로(400)는 복수의 단위 발광 구동 회로(ED_n, 도 1 참조)를 포함할 수 있다. 아울러, 스캔 구동 회로(200)는 복수의 단위 스캔 구동 회로(SD_n)를 포함할 수 있다. 복수의 스캔선(Gi1~Gin)에 전달되는 복수의 스캔 신호 각각은 SSR[n]에 대응하는 신호이거나 직전 단위 스캔 구동 회로의 출력일 수 있다. 복수의 스캔선(Gw1~Gwn)에 전달되는 복수의 스캔 신호 각각은 S[n]에 대응하는 신호일 수 있다.

지금까지 기생 커패시터를 감소시킬 수 있는 구조를 가지는 커패시터가 부스팅 트랜지스터에 연결되어, 부스팅을 보장할 수 있는 발광 구동 회로 및 스캔 구동 회로, 그리고 이들을 포함하는 표시 장치를 설명하였다.

도 12 내지 도 14에서는 발광 구동 회로와 스캔 구동 회로를 모두 포함하는 표시 장치 및 그 화소에 대해서 설명하였으나, 본 발명의 실시 예가 이에 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 발광 구동 회로 및 스캔 구동 회로 중 어느 하나만을 포함하는 표시 장치도 가능하다. 아울러 화소 역시 발광 제어 신호에 따라 스위칭 동작하는 트랜지스터를 포함하고 있으나, 해당 트랜지스터를 포함하지 않을 수 있다.

발명의 상세한 설명에 개시된 내용은 기술 사상을 설명하기 위한 실시 예이다. 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

단위 발광 구동 회로(ED_n), 단위 스캔 구동 회로(SD_n)
SR 커패시터(CSR), 홀드 커패시터(CHOLD, CHOLD1, CHOLD2)
출력 커패시터(COUT, COUT1, COUT2), 로우 커패시터(CLOW)
하이 커패시터(CHIGH), 트랜지스터(T1-T14, S1-S14, M1-M4)
스위칭 트랜지스터(Ms), 구동 트랜지스터(Md)
배선(2, 3, 4, 5, 6, 7, 8, 9, 21, 22, 23)
게이트 전극(11, 12, 13, 15, 17, 20, 32, 52, 53)
전극(10, 14, 16, 18, 22, 23, 24, 25,
26, 34, 35, 41, 42, 43, 44, 51, 54)
제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2)
층간절연막(ILD), 보호막(PI), 컨택홀(CH1-CH8)
표시 장치(1), 제어부(100), 스캔 구동 회로(200)
데이터 구동부(300), 발광 구동 회로(400), 표시부(500)
화소(PX), 커패시터(C1), 유기발광다이오드(OLED)
데이터선(D1~Dm), 스캔선(Gi1~Gik, Gw1~Gwk)
발광 제어선(EM1~EMk)

Claims

복수의 스캔 신호를 생성하는 스캔 구동 회로에 있어서,
상기 복수의 스캔 신호를 생성하는 복수의 단위 스캔 구동 회로를 포함하고,
상기 복수의 단위 스캔 구동 회로 중 하나는,
게이트, 일단, 및 타단을 포함하는 제1 트랜지스터, 및
상기 제1 트랜지스터의 게이트와 상기 제1 트랜지스터의 타단 사이에 연결되어 있는 제1 출력 커패시터를 포함하고,
상기 제1 출력 커패시터는 제4 상부 전극과 제4 하부 전극을 포함하고, 상기 제4 상부 전극은 상기 제4 하부 전극과 상기 제4 상부 전극이 중첩되는 영역을 덮도록 형성되고, 상기 제4 하부 전극은 상기 제1 트랜지스터의 게이트와 일체로 형성되는,
스캔 구동 회로.
제1항에 있어서,
상기 제1 트랜지스터의 타단과 상기 제4 상부 전극은 동일한 전극에 컨택홀로써 연결되어 있는,
스캔 구동 회로.
제1항에 있어서,
상기 제1 트랜지스터의 게이트에는 제1 클록에 동기되어 제1 SSR 출력이 전달되고, 상기 제1 트랜지스터의 일단에는 상기 제1 클록이 소정 기간 시프트된 제2 클록을 전달되며,
상기 제1 SSR 출력은 상기 복수의 단위 스캔 구동 회로 중 상기 단위 스캔 구동 회로에 인접한 단위 스캔 구동 회로로부터 출력되는
스캔 구동 회로.
제3항에 있어서,
상기 제1 트랜지스터의 타단은 상기 단위 스캔 구동 회로의 제2 SSR 출력이 생성되는 노드에 연결되어 있는 스캔 구동 회로.
제4항에 있어서,
상기 단위 스캔 구동 회로는,
상기 제2 클록에 동기되어 상기 제2 SSR 출력이 전달되는 게이트 및 상기 제1 클록이 전달되는 일단을 포함하는 제2 트랜지스터, 및
상기 제2 트랜지스터의 게이트와 상기 제2 트랜지스터의 타단 사이에 연결되어 있는 제2 출력 커패시터를 포함하고,
상기 제2 출력 커패시터는 제5 상부 전극과 제5 하부 전극을 포함하고, 상기 제5 상부 전극은 상기 제5 하부 전극과 상기 제5 상부 전극이 중첩되는 영역을 덮도록 형성되는 스캔 구동 회로.
트랜지스터의 게이트 전극에 연결되어 있는 커패시터에 있어서,
상기 트랜지스터의 게이트 전극에 연결되어 있는 제1 게이트 전극,
상기 제1 게이트 전극 위에 형성되어 있는 게이트 절연층, 및
상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함하고,
상기 상부 전극은 상기 제1 게이트 전극과 상기 상부 전극이 중첩되는 영역을 덮도록 형성되어 있는 커패시터.
제6항에 있어서,
상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 층간 절연막과 상기 게이트 절연층에 형성된 제1 컨택홀을 통해 제1 전극이 상기 제1 게이트 전극에 연결되어 있고, 상기 제1 전극은 상기 트랜지스터의 게이트 전극에 제2 컨택홀을 통해 연결되어 있는 커패시터.
제6항에 있어서,
상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 상부 전극은 상기 층간 절연막에 형성된 제3 컨택홀을 통해 제1 배선에 연결되어 있는 커패시터.
제8항에 있어서,
상기 제1 배선은 상기 트랜지스터의 일단에 전기적으로 연결되어 있고, 상기 트랜지스터의 타단에는 소정의 주기를 가지는 펄스 파형의 신호가 공급되는 커패시터.
제6항에 있어서,
상기 트랜지스터의 게이트 전극과 상기 제1 게이트 전극은 동일 전극인 커패시터.
제10항에 있어서,
상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 층간 절연막과 상기 게이트 절연층에 형성된 제4 컨택홀을 통해 제2 전극이 상기 제1 게이트 전극에 연결되어 있는 커패시터.
제10항에 있어서,
상기 상부 전극 위에 층간 절연막이 형성되어 있고, 상기 상부 전극은 상기 층간 절연막에 형성되어 있는 제5 컨택홀을 통해 제3 전극에 연결되어 있는 커패시터.
복수의 발광 제어 신호에 따라 발광이 제어되는 복수의 화소, 및
상기 복수의 발광 제어 신호를 생성하는 복수의 단위 발광 구동 회로를 포함하는 발광 구동 회로를 포함하고,
상기 복수의 단위 발광 구동 회로 중 하나는,
적어도 하나의 트랜지스터 및 상기 적어도 하나의 트랜지스터의 게이트 전극에 연결되어 있는 일단을 포함하는 적어도 하나의 커패시터를 포함하고,
상기 적어도 하나의 커패시터는,
상기 트랜지스터의 게이트 전극과 일체인 제1 게이트 전극,
상기 제1 게이트 전극 위에 형성되어 있는 게이트 절연층, 및
상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함하고,
상기 상부 전극은 상기 상부 전극과 상기 제1 게이트 전극이 중첩되는 영역을 덮도록 형성되는 표시 장치.
복수의 스캔 신호에 따라 데이터 신호를 전달받는 복수의 화소, 및
상기 복수의 스캔 신호를 생성하는 복수의 단위 스캔 구동 회로를 포함하는 스캔 구동 회로를 포함하고,
상기 복수의 단위 스캔 구동 회로 중 하나는,
적어도 하나의 트랜지스터 및 상기 적어도 하나의 트랜지스터의 게이트 전극과 일체인 일단을 포함하는 적어도 하나의 커패시터를 포함하고,
상기 적어도 하나의 커패시터는,
상기 트랜지스터의 게이트 전극,
상기 게이트 전극 위에 형성되어 있는 게이트 절연층, 및
상기 게이트 절연층 위에 형성되어 있는 상부 전극을 포함하고,
상기 상부 전극은 상기 상부 전극과 상기 게이트 전극이 중첩되는 영역을 덮도록 형성되는 표시 장치.