KR20200008527A - 마이크로전자 가공물에 있어서 실리콘 게르마늄 나노와이어의 형성 중에 질화물층을 보호하는 방법 - Google Patents

마이크로전자 가공물에 있어서 실리콘 게르마늄 나노와이어의 형성 중에 질화물층을 보호하는 방법 Download PDF

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크리스토퍼 카타노
크리스토퍼 탈론
니콜라스 조이
세르게이 보로닌
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도쿄엘렉트론가부시키가이샤
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Abstract

실리콘 게르마늄 나노와이어의 형성 시에 실리콘 게르마늄에 대하여 실리콘을 선택적으로 에칭하는 중에 초래되는 질화물 층(예컨대, 마스크 및 스페이서)의 부식을 없애거나 감소시키면서 실리콘 게르마늄 나노와이어를 형성하는 실시형태를 개시한다. 실리콘 게르마늄(Si-Ge) 나노와이어의 형성 중에 질화물 층을 보호하기 위하여 산화물층을 이용하고 있다. 특히, 예컨대 FETs(field effect transistors)용의 실리콘 게르마늄 나노와이어를 형성하는데 사용되는 선택적인 실리콘 에칭 공정 중에 질화물 층을 보호하기 위하여 산화물/질화물/산화물 층을 포함하는 다층 스페이서를 형성하고 있다. 다층 스페이서에 의해, 질화물 층에 대하여 목표하는 레벨의 부식을 달성할 수 있다.

Description

마이크로전자 가공물에 있어서 실리콘 게르마늄 나노와이어의 형성 중에 질화물 층을 보호하는 방법{METHODS TO PROTECT NITRIDE LAYERS DURING FORMATION OF SILICON GERMANIUM NANO-WIRES IN MICROELECTRONIC WORKPIECES}
연관 용례
본 출원은 2018년 7월 16일자로 출원된 미국 특허 가출원 제 62/698,430 호 "METHODS TO PROTECT NITRIDE LAYERS DURING FORMATION OF SILICON GERMANIUM NANO-WIRES IN MICROELECTRONIC WORKPIECES" 및 2018년 9월 10일자로 출원된 미국 특허 가출원 제 62/729,047 호 "METHODS TO PROTECT NITRIDE LAYERS DURING FORMATION OF SILICON GERMANIUM NANO-WIRES IN MICROELECTRONIC WORKPIECES"를 우선권으로 주장하며, 이들 가출원의 전체 개시는 참조로서 본원에 포함된다.
본 출원은 마이크로전자 가공물 상에 패터닝된 구조의 형성을 포함하는 마이크로전자 가공물의 제조를 위한 방법에 관한 것이다.
마이크로전자 가공물 내의 디바이스 형성은 전형적으로 기판상의 다수의 재료 층의 형성, 패터닝 및 제거와 관련된 일련의 제조 기술을 포함한다. 마이크로전자 가공물 상에 형성된 특정 반도체 디바이스의 경우, 반도체 디바이스를 제작하기 위해 실리콘 나노와이어가 형성된다. 실리콘 나노와이어 형성을 위해, 실리콘 및 실리콘 게르마늄의 다층 스택(stack)이 흔히 사용된다. 이 다층 스택은 먼저 수직 에칭 공정에 의해 형성되고, 그 후 희생 실리콘 게르마늄 층은 현수된(suspended) 실리콘 나노와이어를 형성하도록 실리콘에 대해 선택적으로 측면(laterally) 에칭된다.
실리콘 게르마늄 나노와이어 형성을 위해, 적층된 핀(fin) 층 내의 실리콘은 실리콘 게르마늄에 대해 선택적으로 측면 에칭된다. 그러나, 실리콘 게르마늄에 대한 선택적 실리콘 에칭의 주요 도전 과제 중 하나는 하드 마스크 및 스페이서로서 흔히 사용되는 질화물 층에 대한 선택성이다. 예를 들어, 질화물 하드 마스크 및/또는 스페이서는 나노와이어 전계 효과 트랜지스터(FET)를 위한 게이트와 소스-드레인 영역 사이의 보호층으로서 종종 사용된다. 게다가, 상술한 바와 같이, 질화물 마스크 및 스페이서는 붕소, 탄소 및/또는 산소와 같은 추가적인 원소를 또한 함유할 수 있는 것으로 이해된다. 표준 공정에서 질화물에 대한 선택성이 좋지 않기 때문에, 측면 실리콘 에칭 동안 질화물 마스크 및 스페이서 내에서 리세스(recess) 및 핀 홀(pin hole)을 포함한 상당한 부식이 종종 발생한다. 이러한 리세스 및 핀 홀은 소스/드레인 재료의 불규칙한 에피택셜 성장 및 게이트와 소스/드레인 사이의 전기적 단락과 같은 심각한 결함을 초래할 수 있다. 그러나, 종래의 공정 흐름에 대해, 실리콘 게르마늄에 선택적인 실리콘 에칭 동안 질화물 부식으로 인해 실리콘 게르마늄 나노와이어 형성을 위한 검증된 방법은 존재하지 않는다.
도 1a 내지 도 1b(종래 기술)는 선택적 실리콘 에칭 동안 질화물 마스크 및/또는 스페이서로의 부식이 발생하는 종래의 공정 흐름에 기초한 실시예를 제공한다. 예를 들어, 질소 산화물(NO)은 전형적으로 실리콘 게르마늄(SiGe)에 대한 실리콘(Si)의 선택적 에칭을 위한 핵심 구성 요소로 간주되지만, NO는 또한 질화물(SiN) 에칭을 향상시킨다. 이 향상된 질화물 에칭은 질화물 마스크 및 스페이서 구조의 원하지 않는 부식을 초래한다.
먼저 도 1a(종래 기술)을 참조하면, 실리콘 게르마늄 나노와이어 형성을 위한 실리콘의 선택적 에칭이 질화물 하드마스크 및 스페이서 구조와 같은 질화물 층에서 부식을 야기하는 종래의 공정에 기초한 예시적인 공정 흐름도가 도시되어 있다. 특히, 질화물 스페이서 부식 및 질화물 마스크 부식은 SiGe 층에 대한 Si 층의 측면 선택적 에칭을 통한 Si 압입(indentation) 동안 발생한다. 뷰 100은 선택적 실리콘 에칭 전의 다층 구조를 나타내고, 뷰 110은 화살표 105로 표시된 바와 같이 선택적 실리콘 에칭 후의 다층 구조를 나타낸다.
뷰 100에 도시된 바와 같이, Si 층(112) 및 SiGe 층(114)은 나노와이어 전계 효과 트랜지스터(FET)를 형성하는데 사용될 수 있는 다층 구조를 위한 핀 층의 일부로서 적층된다. 다층 구조는 기판(116), 더미 게이트(122), 질화물 스페이서(125) 및 질화물 하드 마스크(120) 상에 형성된 Si 및 SiGe 층(112/114)을 포함한다. 예를 들어, 더미 게이트는 실리콘으로 이루어질 수 있지만 다른 더미 게이트 재료가 또한 사용될 수 있음에 유의한다. 다른 변형들이 또한 다층 구조 내에서 구현 될 수 있다.
뷰 110에 도시된 바와 같이, 화살표 105로 표시된 바와 같은 SiGe에 대한 선택적 Si 에칭은 질화물 하드 마스크(120) 및 질화물 스페이서(125)에 대해 도시된 바와 같이 질화물 마스크/스페이서 층 내에서 부식을 야기한다. 이와 같이, SiGe 나노와이어는 Si 층(112)의 선택적 측면 에칭을 통해 SiGe 층(114)으로부터 형성되었다. 그러나, 선택적 실리콘 에칭을 제공하도록 NO를 사용하는 것과 같은 전형적인 Si-대-SiGe 선택적 에칭 화학 물질에 대한 질화물의 감도로 인해, 질화물 마스크(120) 및 스페이서(125) 내에서 바람직하지 않은 부식이 발생한다.
도 1b(종래 기술)는 SiGe 나노와이어 FET의 형성 동안 SiGe 나노와이어(NW) 방출(release) 공정이 후속적으로 수행되는 종래의 공정에 기초한 예시적인 공정 흐름도를 제공한다. 이 방출 공정은 Si 층(112)을 제거하고 노출된 나노와이어로서 SiGe 층(114)을 남긴다. 그러나, 이 NW 방출 공정은 도 1a(종래 기술)에 도시된 더미 게이트(122)를 풀링(pulling)한 후 노출된 영역의 가장자리 상에서 질화물 스페이서(125)의 부식을 가져온다. 뷰 150은 Si 층(112)을 제거하기 위한 선택적 실리콘 에칭 전의 다층 구조를 나타내고, 뷰 160은 화살표 155로 표시된 바와 같이 선택적 실리콘 에칭 후의 다층 구조를 나타낸다.
뷰 150에 도시된 바와 같이, Si 층(112)의 측면 에칭된 영역 내를 채우도록 SiGe 층들(114) 사이에 질화물 스페이서(174)가 또한 추가된다. 또한, 소스 및 드레인 영역(172)이 추가되었고, 이 소스/드레인 영역(172)은 예를 들어, 도핑된 SiGe 및/또는 다른 전도성 재료를 사용하여 형성될 수 있다. 산화물 보호 층(168)도 또한 형성되었다. 게다가, 도 1a(종래 기술)의 뷰 110에 도시된 바와 같이 질화물 스페이서(125)에서 부식이 발생한 경우. 화살표 155로 표시된 바와 같이 SiGe 나노와이어 방출 공정 이전에, 뷰 150에 도시된 바와 같이 질화물 스페이서(125)의 재증착이 질화물 스페이서(125)를 개량하는데 사용될 수 있다.
뷰 160에 도시된 바와 같이, 화살표 155로 표시된 바와 같은 SiGe에 대한 Si의 선택적 에칭은 질화물 스페이서(125)에 대해 도시된 질화물 스페이서 층 내에서 부식을 야기한다. 이처럼, SiGe 나노와이어는 Si 층(112)의 선택적 에칭을 통해 SiGe 층(114)에서 방출되었다. 그러나, 선택적 실리콘 에칭을 제공하도록 NO를 사용하는 것과 같은 전형적인 Si-대-SiGe 선택적 에칭 화학 물질에 대한 질화물의 감도로 인해, 질화물 스페이서(125) 내에서 바람직하지 않은 부식이 발생하였다.
실리콘 게르마늄 나노와이어의 형성 동안 실리콘 게르마늄에 대한 실리콘의 선택적 에칭 동안 야기된 질화물 층(예를 들어, 마스크 및 스페이서)의 부식을 감소시키거나 제거하면서 실리콘 게르마늄 나노와이어를 형성하는 실시예가 본원에 기술되어 있다. 본원에 기술된 바와 같이, 실리콘 게르마늄(SiGe) 나노와이어의 형성 동안 산화물 층(예를 들어, SiO2)은 질화물 층(예를 들어, SiN)을 보호하도록 사용된다. 특히, 실리콘 게르마늄 나노와이어를 형성하는데 사용되는 실리콘 에치백 공정 동안 질화물 층을 보호하도록 산화물/질화물/산화물 층을 포함하는 다층 스페이서가 형성된다. 이처럼, 질화물 층에 대하여 목표하는 레벨의 부식을 달성할 수 있다. 상이하거나 추가적인 특징, 변형 및 실시예가 또한 구현될 수 있으며, 관련 시스템 및 방법이 또한 이용될 수 있다.
일 실시예에 있어서, 마이크로전자 가공물을 처리하는 방법은 기판에 실리콘 층 및 실리콘 게르마늄 층을 포함하는 핀 층을 포함하는 하부층과 더미 게이트를 제공하는 단계, 더미 게이트를 보호하도록 다층 스페이서를 형성하는 단계 - 다층 스페이서는 내부 산화물 층, 질화물 층, 및 외부 산화물 층을 포함함 -, 핀 층 내의 실리콘 층의 측면 리세스 에칭을 수행하는 단계 - 측면 리세스 에칭은 실리콘 게르마늄에 대한 실리콘의 선택적 에칭임 -를 포함하는 것을 개시한다.
다른 실시예에서, 내부 산화물 층 및 외부 산화물 층은 이산화규소(SiO2)를 포함하고, 질화물 층은 실리콘 질화물(SiN)을 포함한다. 또 다른 실시예에서, 내부 산화물 층, 외부 산화물 층, 및 질화물 층 중 적어도 하나는 하나 이상의 추가적인 원소를 포함한다. 여전히 또 다른 실시예에서, 추가적인 원소는 붕소, 탄소, 및 산소 중 적어도 하나를 포함한다.
다른 실시예에서, 질화물 층에 대한 부식의 목표 레벨은 외부 산화물 층에 의해 제공되는 보호의 결과로서 측면 리세스 에칭 동안 달성된다.
추가적인 실시예에서, 방법은 다층 스페이서를 형성하는 단계 전에, 더미 게이트를 보호하도록 다층 캡 구조물을 형성하는 단계를 더 포함하고, 다층 캡 구조물은 질화물 하드 마스크 및 산화물 캡을 포함한다. 다른 실시예에서, 다층 캡 구조물은 측면 리세스 에칭을 수행하는 단계 전에 노출된다.
다른 실시예에서, 방법은 또한 측면 리세스 에칭을 수행하는 단계 전에 다층 스페이서의 에치백을 수행하는 단계를 포함한다. 또 다른 실시예에서, 측면 리세스 에칭을 위한 에칭 화학 물질은 질소 산화물을 포함한다.
다른 실시예에서, 방법은 또한 측면 리세스 에칭 후에 산화물 스페이서 층을 형성하는 단계 및 실리콘 게르마늄 층을 노출시키고 실리콘 게르마늄 층들 사이의 산화물 스페이서를 남겨두도록 산화물 스페이서 층의 에치백을 수행하는 단계를 포함한다. 여전히 다른 실시예에서, 방법은 또한 실리콘 게르마늄 층들 사이의 질화물 스페이서를 남겨두도록 질화물 스페이서 층의 에치백을 수행하는 단계를 포함한다. 여전히 다른 실시예에서, 실리콘 게르마늄 층은 전계 효과 트랜지스터(FET)의 일부로서 형성된다. 다른 실시예에서, 방법은 FET에 대한 소스 및 드레인 영역을 형성하는 단계를 더 포함한다. 여전히 다른 실시예에서, 소스 및 드레인 영역은 에피택셜 성장 영역으로서 형성된다.
다른 실시예에서, 방법은 또한 실리콘 층 및 실리콘 게르마늄 층을 포함하는 핀 층을 노출시키도록 더미 게이트를 풀링(pulling)하는 단계를 포함한다. 또 다른 실시예에서, 더미 게이트는 실리콘 더미 게이트이다. 또 다른 실시예에서, 방법은 또한 더미 게이트를 풀링하는 단계 전에, 평탄화 공정을 수행하는 단계를 포함한다.
추가적인 실시예에서, 방법은 노출된 실리콘 게르마늄 나노와이어를 남겨두도록 노출된 핀 층 내의 실리콘 층의 층 제거 에칭을 수행하는 단계를 더 포함하고, 층 제거 에칭은 실리콘 게르마늄에 대한 실리콘의 선택적 에칭이다. 또 다른 실시예에서, 질화물 층에 대한 부식의 목표 레벨은 내부 산화물 층에 의해 제공되는 보호의 결과로서 층 제거 에칭 동안 달성된다. 다른 실시예에서, 층 제거 에칭을 위한 에칭 화학 물질은 질소 산화물을 포함한다. 또 다른 실시예에서, 방법은 내부 산화물 층을 제거하도록 산화물 에칭을 수행하는 단계를 더 포함한다.
다른 실시예에서, 방법은 노출된 실리콘 게르마늄 나노와이어 위에 하나 이상의 추가 층을 형성하는 단계를 더 포함한다. 여전히 다른 실시예에서, 하나 이상의 추가 층은 유전체 층 및 금속 층 중 적어도 하나를 포함한다.
본 발명의 더 완전한 이해 및 이들의 이점은 첨부 도면과 함께 다음의 설명을 참조함으로써 얻을 수 있으며, 동일한 참조 번호들은 유사한 특징을 나타낸다. 그러나, 첨부된 도면은 개시된 개념의 예시적인 실시형태만을 도시할 뿐이고, 따라서 개시된 개념은 다른 동등하게 효과적인 실시예를 인정할 수 있기 때문에 범위를 제한하는 것으로 간주되어서는 안 된다는 것에 유의한다.
도 1a 내지 도 1b는 선택적 실리콘 에칭 동안 질화물 마스크 및/또는 스페이서로 부식이 발생하는 종래의 공정 흐름을 도시한다.
도 2a-2o는 본 발명의 공정 단계로부터 도출된 구조를 도시한다.
도 3은 본 발명의 공정의 흐름도를 도시한다.
본원에 기술된 바와 같이, 마이크로전자 가공물의 제조에서 실리콘 게르마늄 나노와이어를 형성하는 동안 질화물 층을 보호하기 위한 방법이 개시되어 있다. 본원에 기술된 바와 같이, 적층된 실리콘 게르마늄 나노와이어는 마이크로전자 가공물용 기판 상에 형성된 실리콘 및 실리콘 게르마늄의 핀(fin) 층으로부터 형성된다. 이러한 실리콘 게르마늄 나노와이어는 예를 들어, 나노와이어 전계 효과 트랜지스터(FET)의 일부로서, 그리고 보다 구체적으로 이러한 구조를 사용하여 더 높은 성능이 달성될 수 있는 p-채널 나노와이어 FET의 일부로서 형성될 수 있다. 본원에서 추가로 설명되는 바와 같이, 산화물 층(예를 들어, SiO2)은 적층된 실리콘(Si) 및 실리콘 게르마늄(SiGe) 핀 층의 선택적 실리콘 에칭 동안 질화물 층(예를 들어, SiN)을 보호하는 산화물/질화물/산화물의 다층 구조를 형성하는데 사용된다. 질화물 층은 종종 실리콘 질화물(SiN) 외에 탄소(C), 붕소(B), 산소(O) 및/또는 다른 첨가물과 같은 추가적인 원소를 포함한다는 점에 또한 유의한다. 유사하게, 산화물 층은 종종 이산화규소(SiO2) 외에 추가적인 원소를 포함한다는 점에 유의한다. 본원에 기술된 공정 기술을 여전히 이용하면서 다른 장점 및 구현이 또한 달성될 수 있다.
종래의 공정에 관해 전술된 바와 같이, 선택적인 실리콘 에칭을 제공하도록 NO를 사용하는 것과 같은 전형적인 Si-대-SiGe 선택적 에칭 화학 물질에 대한 질화물의 감도로 인해, 질화물 마스크 및 스페이서 층 내에서 바람직하지 않은 부식이 발생한다. 본원에 개시된 실시예는 선택적 실리콘 에칭으로부터 SiGe 나노와이어를 형성하는 동안 질화물 마스크 및 질화물 스페이서 층과 같은 질화물 층의 부식을 감소시키거나 방지하는 기술을 제공한다. 이처럼, 개시된 실시예들은 종래의 공정을 사용하여 발생하는 질화물 부식 문제를 겪지 않고 실리콘 나노와이어의 형성과 유사한 방식으로 마이크로전자 가공물에서 실리콘 게르마늄 나노와이어의 대량 생산을 가능하게 한다.
일 실시예에서, 본원에 개시된 방법은 더미 게이트 구조물(예를 들어, 실리콘 더미 게이트) 상에 다층 스페이서의 형성을 포함한다. 이 다층 스페이서는 내부 산화층물 층, 질화물 층 및 외부 산화물 층을 포함한다. 외부 산화물 층은 실리콘 게르마늄 층들 사이의 희생 실리콘 층의 부분 측면 리세스 동안 실리콘 질화물 스페이서를 보호한다. 아래 더 설명되는 바와 같이, 노출된 나노와이어 영역 상에 실리콘 질화물 스페이서를 형성하기 위해, 실리콘 게르마늄 층들 사이의 희생 실리콘 층의 부분 리세스 후에 실리콘 질화물이 증착되고 부분적으로 에치백된다. 내부 실리콘 산화물 층은 희생 실리콘 층의 제거 동안 예를 들어, 풀링(pulling) 공정이 실리콘 더미 게이트를 제거한 후에 실리콘 질화물 스페이서를 보호한다. 내부 산화물 층은 예를 들어, 실리콘 산화물의 증착 또는 하부 실리콘 함유 재료의 표면 산화에 의해 형성될 수 있음에 유의한다. 다른 변형 기술들이 또한 사용될 수 있다.
일 실시예에 있어서, 방법은 실리콘 질화물 스페이서 형성 이전에 추가적인 실리콘 산화물 스페이서 형성을 포함한다. 이 실시예에서, 실리콘 희생 층의 부분 리세스 후에, 실리콘 산화물이 증착되고 부분적으로 에치백된다. 이 증착 및 에치백은 그 후 Si-Ge 층들 사이에 외부 질화물 스페이서를 형성하도록 실리콘 질화물로 반복된다. 추가적인 실리콘 산화물 층은 더미 게이트 풀링(pulling) 하에서 실리콘 게르마늄 나노와이어를 노출시키는 나노와이어 방출 공정 동안 희생 실리콘 층을 완전히 제거하는 동안 Si-Ge 층들 사이에서 이러한 외부 실리콘 질화물 스페이서를 보호한다.
개시된 실시예에 의해 다수의 이점들이 달성된다. 본원에 기술된 바와 같이, 실리콘 질화물 부식은 실리콘 선택적 에칭 동안 감소되거나 방지된다. 실리콘 선택적 에칭은 전형적으로 실리콘 게르마늄에 대한 실리콘에 선택적이지만, 실리콘 질화물에 대해 전형적으로 선택적인 것은 아니며 질화물을 부식시키는 경향이 있다. 또한, 개시된 실시예들은 실리콘 나노와이어 형성과 유사한 방식으로, 즉: (1) 실리콘과 실리콘 게르마늄의 다층 스택을 포함하는 핀 층을 사용하고, (2) 실리콘 게르마늄에 대해 선택적인 실리콘 에칭 동안 에칭 또는 부식되더라도 스페이서/마스크 재료로서 실리콘 질화물을 사용하고, 그리고 (3) 선택적 실리콘 에칭 동안 실리콘 질화물 마스크/스페이서를 보호하도록 산화물/질화물/산화물의 다층 구조를 형성하도록 실리콘 산화물 스페이서 형성 및 제거 단계를 추가함으로써 실리콘 게르마늄 나노와이어의 형성을 허용한다. 본원에 기술된 공정 기술을 여전히 이용하면서 다른 장점 및 구현이 또한 달성될 수 있다.
이제, 도 2a 내지도 2o를 참조하면, 실리콘 게르마늄에 대한 실리콘의 선택적 에칭 동안 실리콘 질화물 층을 보호하도록 산화물/질화물/산화물 층의 다층 스페이서 구조를 사용하는 공정 흐름에 대한 실시예가 추가로 설명된다. 이러한 산화물/질화물/산화물 층의 다층 구조를 사용하여, 내부 실리콘 산화물 층 및/또는 외부 실리콘 산화물 층에 의해 제공되는 보호로 인해 실리콘 질화물 층에 대한 부식의 목표 레벨이 실리콘 게르마늄에 대한 실리콘의 선택적 에칭 공정 동안 달성된다. 실리콘 게르마늄 층들 사이에 형성된 추가의 질화물 스페이서를 보호하도록 추가의 산화물 층이 또한 사용될 수 있다. 부식이 감소되거나 방지되는 것은 선행 솔루션들에서 볼 수 있는 바와 같이 실리콘 질화물 층에 형성될 핀 홀 및 리세스를 포함한다는 점에 또한 유의한다.
도 2a는 산화물/질화물/산화물 층을 포함하는 다층 스페이서 구조가 더미 게이트(122)와 Si 층(112) 및 SiGe 층(114)의 스택을 포함하는 핀 층 위에 형성된 실시예 (200)에 대한 공정도이다. 더미 게이트(122)는 기판 (116) 상에 미리 형성된 다층 Si 및 SiGe 구조의 상부에 미리 형성되어 있다. 다층 캡 구조물을 제공하도록 산화물 캡(202)이 질화물 하드 마스크(120) 위에 또한 형성되었다. 더미 게이트(122) 위에 질화물 하드 마스크(120)가 미리 형성되었다. 도시된 바와 같이, 산화물/질화물/산화물 층(204/205/206)의 다층 스페이서 구조는 다른 구조 위에 형성된다. 이 다층 스페이서 구조에 대해, 먼저 내부 산화물 층(204)이 더미 게이트(122)를 포함하는 기판 및 Si/SiGe 층(112/114)의 스택을 포함하는 핀 층의 구조 위에 형성된다. 이 후, 질화물 층(205)이 내부 산화물 층(204) 위에 형성된다. 이어서, 외부 산화물 층(206)이 질화물 층(205) 위에 형성된다. 내부 산화물 층(204)은 예를 들어, 실리콘 산화물의 증착 또는 하부 실리콘 함유 재료의 표면 산화에 의해 형성될 수 있음에 유의한다. 다른 형성 기술들도 또한 사용될 수 있다. 질화물 층은 종종 실리콘 질화물(SiN) 외에 탄소(C), 붕소(B), 산소(O) 및/또는 다른 첨가물과 같은 추가적인 원소를 포함한다는 점에 또한 유의한다. 유사하게, 산화물 층은 종종 이산화규소(SiO2) 외에 추가적인 원소를 포함한다는 점에 유의한다. 다른 변형들이 또한 구현될 수 있다.
도 2b는 더미 게이트(122)에 인접한 다층 스페이서(207)로서 산화물/질화물/산화물 층(204/205/206)을 남겨두도록 스페이서 에치백 공정이 수행된 예시적인 실시예(208)에 대한 공정도이다. 예를 들어, Si 층(112) 및 SiGe 층(114)을 포함하는 핀 층 위에 더미 게이트(122) 및 다층 스페이서(207)를 포함하는 적층 구조를 남기도록 하나 이상의 에칭 공정이 수행될 수 있다.
도 2c는 Si 층(112) 및 SiGe 층(114)을 포함하는 핀 층의 측면을 노출시키도록 핀 리세스 공정 단계가 수행된 실시예(210)에 대한 공정도이다. 이와 같이, Si-SiGe 핀 층(112/114)이 더미 게이트(122) 아래의 다층 구조인 핀 구조가 형성된다.
도 2d는 실리콘 게르마늄에 대한 실리콘에 선택적인 측면 리세스 에칭 공정이 수행된 실시예(215)에 대한 공정도이다. 이러한 측면 선택적 실리콘 에칭은 SiN에 대한 부식을 야기할 수 있는 SiN에 대한 선택성이 좋지 않지만, 종래 공정의 경우와 같이, SiN 층(205) 및 SiN 하드 마스크(120)는 산화물/질화물/산화물 층(204/205/206)을 포함하는 다층 스페이서(207) 뿐만 아니라 산화물 캡(202)에 의해 보호된다. 특히, 다층 스페이서(207)를 위한 외부 산화물 층(206)은 내부/외부 산화물 층(204/206) 사이에 위치하는 질화물 층(205)을 보호한다. 일 예로서, 실리콘 층(112)의 측면 선택적 에칭은 질화물을 부식시키는 경향이 있는 질소 산화물(NO)을 가지는 에칭 화학 물질을 포함하지만, 실리콘 게르마늄에 대한 실리콘에 선택적인 다른 에칭 화학 물질들이 또한 사용될 수 있다.
도 2e는 다층 스페이서(207), 더미 게이트(122) 및 Si-SiGe 층(112/114) 위에 추가 산화물 층(242)을 형성하도록 산화물 스페이서 증착 공정이 수행된 실시예(220)에 대한 공정도이다. 외부 산화물 층(206)은 이러한 산화물 스페이서 증착 후에 효과적으로 추가 산화물 층(242)의 일부가 된다는 것에 유의한다.
도 2f는 추가 산화물 층(242)의 일부를 제거하고 SiGe 층들(114) 사이에 산화물 스페이서(244)를 남겨두도록 산화물 스페이서 에치백이 수행된 실시예(225)에 대한 공정도이다. 이러한 에치백 공정은 등방성 에칭일 수 있다. 또한, 이 에치백 공정은 다층 스페이서 구조로부터 외부 산화물 층을 제거할 수 있다.
도 2g는 잔여 산화물/질화물 층(204/205), 더미 게이트(122) 및 Si/SiGe 층(112/114)을 포함하는 핀 층 위에 질화물 스페이서 층(252)을 형성하도록 질화물 스페이서 증착이 수행된 실시예(230)의 공정도이다. 질화물 층(205)은 이 질화물 스페이서 증착 후에 효과적으로 질화물 스페이서 층(252)의 일부가 된다.
도 2h는 질화물 스페이서 층(252)의 일부를 제거하고 SiGe 층들(114) 사이에 질화물 스페이서(254)를 남겨두도록 질화물 스페이서 에치백이 수행된 실시예(235)에 대한 공정도이다.
도 2i는 소스 및 드레인 영역(172)을 형성하기 위해 패터닝 및/또는 에칭 공정과 함께 에피택셜층(예를 들어, 실리콘 에피택셜층)을 형성하도록 에피택셜 성장 공정이 수행된 실시예(240)에 대한 공정도이다. 도시된 바와 같이, 이들 소스/드레인 영역(172)은 Si/SiGe 층(112/114)을 포함하는 핀 층에 인접하게 형성된다. 또한, 소스/드레인 영역(172)의 일부는 질화물 스페이서(254)에 인접한 SiGe 층들(114) 사이에 형성된다.
도 2j는 잔여 산화물/질화물 층(204/205), 더미 게이트(122), 소스/드레인 영역(172) 및 Si/SiGe 층(112/114)을 포함하는 핀 층 위에 산화물 층(168)을 형성하도록 산화물 증착 공정이 수행된 실시예(245)에 대한 공정도이다.
도 2k는 실시예(245)에서 구조물의 상부를 평탄화하도록 화학 기계적 평탄화(CMP)와 같은 평탄화 공정이 수행된 실시예(250)에 대한 공정도이다. 도시된 바와 같이, SiN 하드 마스크(120) 및 산화물 캡(202)은 이 평탄화 공정 동안 제거될 수 있다.
도 2l은 Si 층(112) 및 SiGe 층(114)을 포함하는 핀 층을 노출시키도록 도 2k에 도시된 더미 게이트(122)가 구조물로부터 풀링(pull)된 실시예(255)의 공정도다. 상술한 바와 같이, 더미 게이트(122)는 풀링(pulling) 공정으로서 실리콘 에칭에서 제거되는 실리콘 더미 게이트일 수 있다.
도 2m은 SiGe에 대해 Si에 선택적인 에칭 공정이 수행된 실시예(260)의 공정도이다. 이러한 실리콘 선택적 에칭 공정은 SiGe 층(114)을 노출된 나노와이어로 남기도록 Si-SiGe 다층 구조를 위한 핀 층에서 Si 층(112)을 제거한다. 이러한 Si 선택적 에칭은 종래의 공정들의 경우와 같이 질화물에 부식을 일으킬 수 있는 SiN에 대한 좋지 않은 선택성을 가지고 있지만, 질화물 층(205) 및 질화물 스페이서(254)는 보호된다. 보다 구체적으로, 질화물 층(205)은 도 2b에 도시된 바와 같이 본래 산화물/질화물/산화물 층(204/205/206)으로 형성된 다층 스페이서(207)의 일부로서 여전히 남아있는 내부 산화물 층(204)에 의해 보호된다. 질화물 스페이서(254)는 산화물 스페이서(244)에 의해 보호된다. 일 예로서, 실리콘 층(112)의 선택적 층 제거 에칭은 질화물을 부식시키는 경향이 있는 질소 산화물(NO)을 가지는 에칭 화학 물질을 포함할 수 있지만, 실리콘 게르마늄에 대한 실리콘에 선택적인 다른 에칭 화학 물질들이 또한 사용될 수 있다.
도 2n은 산화물 스페이서(244)를 제거하도록 산화물 스페이서 제거 공정이 산화물 에칭으로 수행된 공정도이다.
도 2o는 SiGe 층(114)에 의해 형성된 노출 된 SiGe 나노와이어 위에 하나 이상의 추가 층을 형성하도록 추가 증착 공정이 수행된 공정도이다. 예를 들어, 하나 이상의 추가 층은 고유 전율(high-k) 층과 같은 유전체 층(272/274), 금속 게이트 플러그(276)와 같은 금속 층, 및/또는 다른 바람직한 재료층일 수 있다.
도 3은 마이크로전자 가공물의 제조를 위한 SiGe 나노와이어의 형성 동안 질화물 층을 보호하도록 산화물/질화물/산화물 층을 포함하는 다층 스페이서가 형성되는 실시예(300)의 공정 흐름도이다. 블록 302에서, 기판에는 더미 게이트와 실리콘 및 실리콘 게르마늄의 핀 층을 포함하는 하부층이 제공된다. 블록 304에서, 다층 스페이서가 더미 게이트를 보호하기 위해 형성되고, 다층 스페이서 구조는 내부 산화물(SiO2) 층, 질화물(SiN) 층 및 외부 산화물(SiO2) 층을 포함한다. 블록 306에서, 핀 층 내의 실리콘 층의 측면 리세스 에칭이 수행되고, 측면 리세스 에칭은 실리콘 게르마늄에 대한 실리콘의 선택적 에칭이다. 또한, 외부 산화물 층에 의해 제공되는 보호로 인해 측면 리세스 에칭 동안 질화물 층에 대한 부식의 목표 레벨이 달성될 수 있음에 유의한다. 또한, 하나 이상의 추가 공정 단계 동안, 내부 산화물 층은 선택적 실리콘 에칭 동안 질화물 층을 보호하도록 사용된다. 여전히 또한, 실리콘 게르마늄에 대한 실리콘의 선택적 에칭을 제공하는 에칭 프로세스 동안 질화물 스페이서, 마스크 및/또는 구조물을 보호하도록 추가 산화물 층이 증착될 수 있다. 본원에 설명된 기술을 여전히 이용하면서 추가적인 및/또는 상이한 공정 단계들이 또한 사용될 수 있다.
하나 이상의 증착 공정들이 본원에 기술된 재료 층을 형성하는데 사용될 수 있음에 유의한다. 예를 들어, 하나 이상의 증착은 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리 기상 증착(PVD), 원자층 증착(ALD) 및/또는 다른 증착 공정들을 사용하여 구현될 수 있다. 플라즈마 증착 공정의 경우, 다양한 압력, 전력, 유량 및 온도 조건에서 하나 이상의 희석 가스들(예를 들어, 아르곤, 질소 등)과 함께 탄화수소, 플루오로카본, 또는 질소 함유 탄화수소를 포함하지만 이에 제한되지 않는 전구체 가스 혼합물이 사용될 수 있다. 포토레지스트(PR; photo resist) 층에 대한 리소그래피 공정들은 광학 리소그래피, 극 자외선(EUV) 리소그래피 및/또는 다른 리소그래피 공정들을 사용하여 구현될 수 있다. 에칭 공정은 플라즈마 에칭 공정, 방전 에칭 공정 및/또는 다른 원하는 에칭 공정을 사용하여 구현될 수 있다. 예를 들어, 플라즈마 에칭 공정은 플루오로카본, 산소, 질소, 수소, 아르곤 및/또는 다른 가스를 함유하는 플라즈마를 사용하여 구현될 수 있다. 또한, 비아 형성 동안 비아들에 대한 임계 치수(CD; critical dimension) 타겟 파라미터가 달성되는 것을 보장하도록 공정 단계에 대한 동작 변수가 제어될 수 있다. 작동 변수는, 예를 들어, 챔버 온도, 챔버 압력, 가스 유량, 플라즈마 발생에서 전극 어셈블리에 인가되는 주파수 및/또는 전력, 및/또는 처리 단계를 위한 다른 작동 변수를 포함할 수 있다. 변형들이 본원에 설명된 기술을 여전히 사용하면서 또한 구현될 수 있다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되지만, 이들이 모든 실시예에 존재한다는 것을 나타내는 것은 아니다. 따라서, 본 명세서 전체의 여러 곳에서 "일 실시예에서" 또는 "실시예에서"라는 문구가 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 또한, 특정한 특징, 구조, 재료 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다. 다양한 추가적인 층 및/또는 구조가 포함될 수 있고/있거나 기술된 특징은 다른 실시예에서 생략될 수 있다.
본원에서 사용된 "마이크로 전자 워크피스"는 일반적으로 본 발명에 따라 처리되는 물체를 지칭한다. 마이크로 전자 워크피스는 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예를 들어, 반도체 기판과 같은 베이스 기판 구조 또는 박막과 같은 베이스 기판 구조 위 또는 위에 있는 층일 수 있다. 따라서, 워크피스는 임의의 특정 베이스 구조, 하부 층 또는 상부 층, 패터닝 또는 비패터닝으로 제한되도록 의도되지 않고, 임의의 이러한 층 또는 베이스 구조, 및 층 및/또는 베이스 구조들의 임의의 조합을 포함하는 것으로 고려된다. 이하의 설명은 특정 유형의 기판을 참조할 수 있지만, 이는 예시적인 목적일 뿐 이에 한정하는 것은 아니다.
본원에 사용된 용어 "기판"은 재료가 형성되는 기재 또는 구성을 의미하고 포함한다. 기판은 단일 재료, 상이한 재료의 복수의 층들, 층 또는 상이한 재료의 영역을 또는 이들 내의 상이한 구조를 가지는 층 등을 포함할 수 있다는 것이 이해될 것이다. 이들 재료들은 반도체, 절연체, 도체 또는 이들의 조합을 포함할 수 있다. 예를 들어, 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 금속 전극 또는 하나 이상의 층, 구조물 또는 여기에 형성된 영역을 가지는 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 물질 층을 포함하는 다른 벌크 기판일 수 있다. 본원에서 사용되는 용어 "벌크 기판"은 실리콘 웨이퍼뿐만 아니라 실리콘-온-사파이어("SOS") 기판 및 실리콘-온-유리("SOG") 기판, 베이스 반도체 기반 상의 실리콘의 에피택셜 층, 및 실리콘-게르마늄, 게르마늄, 갈륨 비소, 질화 갈륨 및 인듐 인화물과 같은 다른 반도체 또는 광전자 재료와 같은 실리콘-온-절연체("SOI") 기판을 의미하고 포함한다. 기판은 도핑될 수도 있고 도핑되지 않을 수도 있다.
마이크로전자 가공물을 처리하기 위한 시스템 및 방법은 다양한 실시예에서 설명된다. 관련 기술 분야의 통상의 기술자는 다양한 실시예들이 하나 이상의 특정 세부 사항 없이, 또는 다른 대체 및/또는 추가의 방법, 재료 또는 구성 요소와 함께 실시될 수 있음을 인식할 것이다. 다른 경우들에서, 잘 알려진 구조, 재료 또는 동작은 본 발명의 다양한 실시예의 양태를 모호하게 하는 것을 피하기 위해 상세하게 도시되거나 설명되지 않는다. 유사하게, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시된다. 그럼에도 불구하고, 본 발명은 특정 세부 사항들 없이 실시될 수 있다. 더욱이, 도면에 도시된 다양한 실시예는 예시적인 표현이며 반드시 일정한 비율로 그려지는 것은 아니라는 것이 이해된다.
설명된 시스템 및 방법의 추가 변형 및 대안적인 실시예는 이 설명을 고려하여 당업자에게 자명할 것이다. 그러므로, 설명된 시스템 및 방법은 이러한 예시적인 배열에 의해 제한되지 않는다는 것이 인식될 것이다. 본 명세서에 도시되고 설명된 시스템 및 방법의 형태는 예시적인 실시예로서 취해지는 것으로 이해되어야 한다. 구현에서 다양한 변형들이 이루어질 수 있다. 따라서, 본 발명이 특정 실시예를 참조하여 본 명세서에 기술되었지만, 본 발명의 범위를 벗어나지 않고 다양한 수정 및 변형이 이루어질 수 있다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미로 간주되어야 하며, 이러한 변형은 본 발명의 범위 내에 포함되는 것으로 의도된다. 또한, 특정 실시예와 관련하여 본 명세서에 기술된 문제에 대한 임의의 이점, 장점 또는 해결책은 임의의 또는 모든 청구항의 중요하거나 요구되거나 필수적인 특징 또는 요소로 해석되도록 의도되지 않는다.

Claims (23)

  1. 마이크로전자 가공물을 처리하는 방법으로서,
    기판에 실리콘 층 및 실리콘 게르마늄 층을 포함하는 핀 층을 포함하는 하부층과 더미 게이트를 제공하는 단계;
    상기 더미 게이트를 보호하도록 다층 스페이서를 형성하는 단계 - 상기 다층 스페이서는 내부 산화물 층, 질화물 층, 및 외부 산화물 층을 포함함 -; 및
    상기 핀 층 내의 상기 실리콘 층의 측면 리세스 에칭(lateral recess etch)을 수행하는 단계 - 상기 측면 리세스 에칭은 실리콘 게르마늄에 대한 실리콘의 선택적 에칭임 -;
    를 포함하는 마이크로전자 가공물을 처리하는 방법.
  2. 제 1 항에 있어서,
    상기 내부 산화물 층 및 상기 외부 산화물 층은 이산화규소(SiO2)를 포함하고, 상기 질화물 층은 실리콘 질화물(SiN)을 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
  3. 제 2 항에 있어서,
    상기 내부 산화물 층, 상기 외부 산화물 층, 및 상기 질화물 층 중 적어도 하나는 하나 이상의 추가적인 원소를 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
  4. 제 3 항에 있어서,
    상기 추가적인 원소는 붕소, 탄소, 및 산소 중 적어도 하나를 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
  5. 제 1 항에 있어서,
    상기 질화물 층에 대한 부식의 목표 레벨은 상기 외부 산화물 층에 의해 제공되는 보호의 결과로서 상기 측면 리세스 에칭 동안 달성되는 것인 마이크로전자 가공물을 처리하는 방법.
  6. 제 1 항에 있어서,
    상기 다층 스페이서를 형성하는 단계 전에, 상기 더미 게이트를 보호하도록 다층 캡 구조물을 형성하는 단계를 더 포함하고,
    상기 다층 캡 구조물은 질화물 하드 마스크 및 산화물 캡을 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
  7. 제 6 항에 있어서,
    상기 다층 캡 구조물은 상기 측면 리세스 에칭을 수행하는 단계 전에 노출되는 것인 마이크로전자 가공물을 처리하는 방법.
  8. 제 1 항에 있어서,
    상기 측면 리세스 에칭을 수행하는 단계 전에 상기 다층 스페이서의 에치백을 수행하는 단계를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  9. 제 1 항에 있어서,
    상기 측면 리세스 에칭을 위한 에칭 화학 물질(etch chemistry)은 질소 산화물을 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
  10. 제 1 항에 있어서,
    상기 측면 리세스 에칭을 수행하는 단계 후에 산화물 스페이서 층을 형성하는 단계; 및
    상기 실리콘 게르마늄 층을 노출시키고 상기 실리콘 게르마늄 층들 사이의 산화물 스페이서를 남겨두도록 상기 산화물 스페이서 층의 에치백을 수행하는 단계
    를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  11. 제 10 항에 있어서,
    질화물 스페이서 층을 형성하는 단계; 및
    상기 실리콘 게르마늄 층들 사이의 질화물 스페이서를 남겨두도록 상기 질화물 스페이서 층의 에치백을 수행하는 단계
    를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  12. 제 11 항에 있어서,
    상기 실리콘 게르마늄 층은 전계 효과 트랜지스터(FET)의 일부로서 형성되는 것인 마이크로전자 가공물을 처리하는 방법.
  13. 제 9 항에 있어서,
    상기 FET에 대한 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  14. 제 13 항에 있어서,
    상기 소스 및 드레인 영역은 에피택셜 성장 영역으로서 형성되는 것인 마이크로전자 가공물을 처리하는 방법.
  15. 제 1 항에 있어서,
    상기 실리콘 층 및 상기 실리콘 게르마늄 층을 포함하는 상기 핀 층을 노출시키도록 상기 더미 게이트를 풀링(pulling)하는 단계를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  16. 제 15 항에 있어서,
    상기 더미 게이트는 실리콘 더미 게이트인 것인 마이크로전자 가공물을 처리하는 방법.
  17. 제 15 항에 있어서,
    상기 더미 게이트를 풀링하는 단계 전에, 평탄화 공정을 수행하는 단계를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  18. 제 15 항에 있어서,
    노출된 실리콘 게르마늄 나노와이어를 남겨두도록 노출된 상기 핀 층 내의 상기 실리콘 층의 층 제거 에칭을 수행하는 단계를 더 포함하고,
    상기 층 제거 에칭은 실리콘 게르마늄에 대한 실리콘의 선택적 에칭인 것인 마이크로전자 가공물을 처리하는 방법.
  19. 제 18 항에 있어서,
    상기 질화물 층에 대한 부식의 목표 레벨은 상기 내부 산화물 층에 의해 제공되는 보호의 결과로서 상기 층 제거 에칭 동안 달성되는 것인 마이크로전자 가공물을 처리하는 방법.
  20. 제 18 항에 있어서,
    상기 층 제거 에칭을 위한 에칭 화학 물질은 질소 산화물을 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
  21. 제 18 항에 있어서,
    상기 내부 산화물 층을 제거하도록 산화물 에칭을 수행하는 단계를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  22. 제 18 항에 있어서,
    노출된 상기 실리콘 게르마늄 나노와이어 위에 하나 이상의 추가 층을 형성하는 단계를 더 포함하는 마이크로전자 가공물을 처리하는 방법.
  23. 제 22 항에 있어서,
    상기 하나 이상의 추가 층은 유전체 층 및 금속 층 중 적어도 하나를 포함하는 것인 마이크로전자 가공물을 처리하는 방법.
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