KR20200007534A - 피드백 회로를 포함하는 크리스탈 오실레이터 및 이를 포함하는 레퍼런스 클럭 생성 회로 - Google Patents
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Abstract
피드백 회로를 포함하는 크리스탈 오실레이터 및 이를 포함하는 레퍼런스 클럭 생성 회로가 개시된다. 본 개시의 예시적 실시예에 따른 크리스탈의 고유 주파수에 기초하여 제1 주파수 신호를 생성하는 크리스탈 오실레이터는 제1 전압을 갖는 제1 노드 및 제2 전압을 갖는 제2 노드에 연결되고, 전류 제어 신호에 기초하여 상기 제2 노드에 제1 전류를 출력하는 전류 생성 회로, 상기 전류 제어 회로와 상기 제1 노드 및 상기 제2 노드를 통해 연결되고, 상기 제1 전압의 전압 레벨을 제어함으로써 상기 제2 전압의 전압 레벨을 조절하는 피드백 회로 및 상기 제2 노드에 연결되고, 상기 제2 전압에 기초하여 상기 제1 주파수 신호를 발생시키는 크리스탈 회로를 포함할 수 있다.
Description
본 개시의 기술적 사상은 크리스탈 오실레이터 및 이를 포함하는 레퍼런스 클럭 생성 회로에 관한 것으로서, 자세하게는 크리스탈의 고유 주파수를 이용하여 고정 주파수 신호를 생성하는 크리스탈 오실레이터 및 크리스탈 오실레이터의 고정 주파수 신호를 이용하여 레퍼런스 클럭을 생성하는 레퍼런스 클럭 생성 회로에 관한 것이다.
RFIC(Radio Frequency Integrated Chip) 및 씨리얼 통신 장치(Serial Communication Device) 등과 같은 통신 장치는 고정 주파수 신호에 동기하여 로직 하이와 로직 로우를 주기적으로 나타내는 레퍼런스 클럭에 기초하여 신호를 송수신할 수 있다. 이에 따라서, 통신 장치는 신호를 송수신할 때 필요한 레퍼런스 클럭을 생성하는 레퍼런스 클럭 생성 회로가 필요하다. 레퍼런스 클럭 생성 회로는 고정 주파수를 갖는 레퍼런스 클럭을 생성하기 위해 오실레이터로부터 고정 주파수를 수신할 수 있고, 오실레이터로써 크리스탈의 고유 주파수를 이용하여 고정 주파수를 생성하는 크리스탈 오실레이터가 사용될 수 있다.
크리스탈 오실레이터는 크리스탈을 가공한 박편의 양극에 특정 주파수를 입력하면 자기의 고유 주파수만을 걸러내어 고정 주파수를 발생시키는 소자이다. 즉, 입력된 주파수를 자기의 공진 주파수가 되도록 유도하는 방식으로 클럭이 발생된다. 크리스탈 오실레이터는 크리스탈의 가공 방식과 크기에 따라 주파수가 달라지고, 주파수 튜닝에 따라서 생성되는 주파수가 달라진다. 다만, 주파수 튜닝에 의해 조절되는 주파수에는 한계가 있다.
크리스탈의 고유 주파수 근처의 신호를 크리스탈에 인가하면 크리스탈 오실레이터는 크리스탈의 고유의 주파수만 공진 시켜 회로가 해당 주파수로 공진하도록 하는 유도 역할을 수행한다. 즉, 크리스탈 오실레이터는 크리스탈 및 크리스탈을 공진 시키는 소정의 회로와 결합하여 이루어진다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 피드백 회로를 포함함으로써 전류 생성 회로에 대한 피드백 루프를 형성하는 크리스탈 오실레이터 및 이를 포함하는 레퍼런스 클럭 생성 회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 크리스탈의 고유 주파수에 기초하여 제1 주파수 신호를 생성하는 크리스탈 오실레이터는 제1 전압을 갖는 제1 노드 및 제2 전압을 갖는 제2 노드에 연결되고, 전류 제어 신호에 기초하여 상기 제2 노드에 제1 전류를 출력하는 전류 생성 회로, 상기 전류 제어 회로와 상기 제1 노드 및 상기 제2 노드를 통해 연결되고, 상기 제1 전압의 전압 레벨을 제어함으로써 상기 제2 전압의 전압 레벨을 조절하는 피드백 회로 및 상기 제2 노드에 연결되고, 상기 제2 전압에 기초하여 상기 제1 주파수 신호를 발생시키는 크리스탈 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 크리스탈의 고유 주파수에 기초하여 제1 주파수 신호를 생성하는 크리스탈 오실레이터는 게이트 단이 제1 노드에 연결되고 일단에 전원 전압이 인가되는 제1 트랜지스터, 게이트 단에 기준 전압이 인가되고, 일단에 상기 제1 트랜지스터의 타단이 연결되고, 타단에 제2 노드가 연결되는 제2 트랜지스터, 상기 제2 노드와 제4 노드 사이에 연결되는 크리스탈 회로 및 출력단이 상기 제1 노드에 연결되고, 제1 입력단이 상기 제2 노드에 연결되고, 제2 입력단이 제3 노드에 연결되는 연산 증폭기(Operational Amplifier;OPAMP)를 포함하는 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 레퍼런스 클럭 생성 회로는 크리스탈의 고유 주파수를 이용하여 제1 주파수 신호를 생성하는 크리스탈 오실레이터 및 상기 제1 주파수 신호에 기초하여 제1 클럭을 생성하는 클럭 생성기;를 포함하고, 상기 크리스탈 오실레이터는, 제1 노드로부터 제1 전압을 수신하고, 전류 제어 신호에 기초하여 제2 노드로 출력되는 제1 전류의 전류량을 조절하는 전류 생성 회로, 상기 전류 제어 회로에 대한 피드백 동작을 통해 상기 제1 전압을 제어함으로써 상기 제2 노드의 제2 전압의 전압 레벨을 제3 전압의 전압 레벨로 조절하는 피드백 회로 및 상기 제2 노드와 제4 노드 사이에 연결되고, 상기 제2 전압에 기초하여 상기 제1 주파수를 발생시키는 크리스탈 회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 크리스탈 오실레이터는 전류 생성 회로에 대한 피드백 루프를 생성하는 피드백 회로를 포함함으로써 크리스탈 회로에 인가되는 신호의 노이즈를 제거하고, 상기 신호의 주파수 조정 구간을 확대시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 레퍼런스 클럭 생성 회로를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다.
도 6a는 본 개시의 예시적 실시예에 따른 포지티브 피드백 방지 회로를 나타내는 회로도이다.
도 6b는 본 개시의 예시적 실시예에 따른 포지티브 피드백 방지 회로를 나타내는 회로도이다.
도 7은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다.
도 8은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 무선 통신 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다.
도 6a는 본 개시의 예시적 실시예에 따른 포지티브 피드백 방지 회로를 나타내는 회로도이다.
도 6b는 본 개시의 예시적 실시예에 따른 포지티브 피드백 방지 회로를 나타내는 회로도이다.
도 7은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다.
도 8은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 무선 통신 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 레퍼런스 클럭 생성 회로를 나타내는 블록도이다.
도 1을 참조하면, 레퍼런스 클럭 생성 회로(10)는 크리스탈 오실레이터(100) 및 클럭 생성기(200)를 포함할 수 있다. 크리스탈 오실레이터(100)는 내부에 포함되는 크리스탈을 공진시킴으로써 크리스탈의 고유 주파수에 대응되는 제1 주파수 신호(f1)를 생성하여 클럭 생성기(200)에 출력할 수 있다. 클럭 생성기(200)는 제1 주파수 신호(f1)에 기초하여 로직 하이와 로직 로우를 교대로 스위칭함으로써 레퍼런스 클럭(clk)을 생성할 수 있다.
크리스탈 오실레이터(100)는 피드백 회로(120)를 포함할 수 있다. 피드백 회로(120)는 크리스탈 오실레이터(100)에 포함되는 전류 생성 회로에 대한 피드백 루프를 생성할 수 있다. 본 개시의 기술적 사상에 따르면, 전류 생성 회로에 대한 피드백 루프가 생성됨에 따라서 전류 생성 회로가 생성하는 출력 전류의 노이즈가 감소되고, 크리스탈 회로에 대한 주파수 조절 범위가 넓어질 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다.
도 2를 참조하면, 크리스탈 오실레이터(100)는 전압 생성 회로(110), 피드백 회로(120), 전류 생성 회로(130), 크리스탈 회로(140) 및 주파수 튜닝 회로(150)를 포함할 수 있다.
전류 생성 회로(130)는 제1 노드(N1) 및 제2 노드(N2)에 연결되고, 제1 노드(N1)의 제1 전압(V1)을 기초로 제1 전류(I1)를 생성하고, 생성한 제1 전류(I1)를 제2 노드(N2)에 출력할 수 있다. 일 실시예에서, 전류 생성 회로(130)는 크리스탈 오실레이터(100)의 외부로부터 전류 제어 신호(Sig_I1)를 수신할 수 있고, 전류 생성 회로(130)는 전류 제어 신호(Sig_I1)에 기초하여 제1 전류(I1)의 전류 레벨을 조절할 수 있다. 일 예시에서, 전류 생성 회로(130)는 디지털 제어 전류 소스(Digital Controlled Current Source;DCCS)로 구성될 수 있다.
전압 생성 회로(110)는 제3 노드(N3)에 연결되고, 제3 노드(N3)에 제3 전압(V3)을 출력할 수 있다. 전압 생성 회로(110)의 동작에 따라서 제3 전압(V3)의 전압 레벨은 일정하게 유지될 수 있다.
피드백 회로(120)는 제1 노드(N1) 및 제2 노드(N2)를 통해 전류 생성 회로(130)와 연결될 수 있고, 이에 따라서 전류 생성 회로(130)에 대한 피드백 루프(FL)를 형성할 수 있다. 피드백 회로(120)는 제2 노드(N2)의 제2 전압(V2)을 기초로 제1 노드(N1)의 제1 전압(V1)을 제어할 수 있다. 피드백 회로(120)가 제1 전압(V1)을 제어함에 따라서, 전류 생성 회로(130)가 출력하는 제1 전류(I1)의 전류 레벨이 달라질 수 있고, 결과적으로 제2 전압(V2)의 전압 레벨이 조절될 수 있다. 즉, 피드백 회로(120)는 제1 전압(V1)을 제어할 수 있고, 이에 따라서 제2 전압(V2)의 전압 레벨이 조절될 수 있다.
피드백 회로(120)는 제3 노드(N3)를 통해 전압 생성 회로(110)와 연결될 수 있다. 피드백 회로(120)는 제3 노드(N3)의 제3 전압(V3)에 기초하여 제1 전압(V1)을 제어할 수 있다. 일 실시예에서, 피드백 회로(120)는 제1 전압(V1)을 제어함으로써 제2 전압(V2)의 전압 레벨이 제3 전압(V3)과 동일하게 되도록 만들 수 있다.
크리스탈 회로(140)는 제2 노드(N2)에 연결되고, 제2 노드(N2)의 제2 전압(V2)에 기초하여 일정한 주파수로 발진함으로써 제1 주파수 신호(f1)를 생성할 수 있다. 자세하게는, 제2 전압(V2)이 크리스탈 회로(140)에 포함된 크리스탈을 공진시킴으로써 일정한 크리스탈의 고유 주파수로 발진할 수 있다. 도 1에서 상술한 바와 같이, 크리스탈이 고유 주파수로 발진하면 상기 고유 주파수에 기초하여 클럭이 생성될 수 있다.
주파수 튜닝 회로(150)는 크리스탈 회로(140)와 연결되고, 크리스탈 오실레이터(100) 외부로부터 수신한 튜닝 신호(Sig_t)를 기초로 크리스탈 회로(140)가 공진하는 주파수를 조절할 수 있다. 크리스탈 회로(140)가 공진하는 주파수가 여러가지 요인(예를 들면, 크리스탈에 대한 공정 상의 차이)에 의해 원하는 주파수와 상이할 수 있는데, 주파수 튜닝 회로(150)가 주파수를 조절함으로써 제1 주파수 신호(f1)가 원하는 주파수로 조절될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다. 도 2와 중복되는 내용은 생략한다.
도 2 및 도 3을 참조하면, 크리스탈 오실레이터(100)는 전압 생성 회로(110), 피드백 회로(120), 전류 생성 회로(130), 크리스탈 회로(140) 및 주파수 튜닝 회로(150)를 포함할 수 있다.
전류 생성 회로(130)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 외부로부터 수신한 전류 제어 신호(Sig_I1)에 기초하여 제1 전류(I1)의 전류량을 제어하는 가변 트랜지스터일 수 있다. 일 예시로써 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 전류 제어 신호에 기초하여 게이트의 길이를 조절할 수 있고, 이에 따라서 제1 전류(I1)의 전류 레벨이 조절될 수 있다. 또 다른 예시로써 도시되지는 않았으나, 전류 생성 회로(130)는 병렬 연결된 복수의 트랜지스터를 더 포함할 수 있고, 복수의 트랜지스터 각각은 전류 제어 신호에 기초하여 전원 전압(VDD)과 제2 노드(N2)의 연결을 제어함으로써 제1 전류(I1)의 전류 레벨을 조절할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)의 제1 전압(V1)을 기초로 제1 전류(I1)의 전류량을 조절할 수 있고, 제2 트랜지스터(T2)는 게이트 전압(Vg)을 바이어스로 제1 전류(I1)를 제어할 수 있다.
전압 생성 회로(110)는 전류원(IS) 및 제3 트랜지스터(T3)를 포함할 수 있고, 이에 따라서 제3 노드(N3)에 일정한 제3 전압(V3)이 인가되도록 제어할 수 있다.
제1 주파수 튜닝 회로(150_1)은 제1 튜닝 커패시터(Ct1)를 포함할 수 있고, 제2 주파수 튜닝 회로(150_2)는 제2 튜닝 커패시터(Ct2)를 포함할 수 있다. 크리스탈 회로(140)에 포함되는 크리스탈은 저항, 커패시터 및 인덕터로 구성되는 등가 회로도로 표현될 수 있고, 크리스탈 회로(140)는 제1 튜닝 커패시터(Ct1) 및 제2 튜닝 커패시터(Ct2)의 충전 및 방전 동작에 의해 고유 주파수로 발진할 수 있다. 즉, 크리스탈 오실레이터(100)가 생성하는 제1 주파수 신호의 주파수는 크리스탈의 저항, 커패시터 및 인덕터와 주파수 튜닝 회로(150_1, 150_2)의 제1 튜닝 커패시터(Ct1) 및 제2 튜닝 커패시터(Ct2)에 대한 함수로써 표현될 수 있다. 따라서, 제1 튜닝 커패시터(Ct1)와 제2 튜닝 커패시터(Ct2)의 커패시턴스 값이 조절됨으로써 크리스탈 오실레이터(100)이 생성하는 제1 주파수 신호의 주파수가 조절될 수 있다.
피드백 회로(120)는 연산 증폭기(Operational Amplifier; AMP)를 포함할 수 있고, 연산 증폭기(AMP)는 제1 입력단(예를 들면, 양의 입력단)이 제2 노드(N2)에 연결되고, 제2 입력단(예를 들면, 음의 입력단)이 제3 노드(N3)에 연결되고, 출력단이 제1 노드(N1)에 연결될 수 있다. 연산 증폭기(AMP)의 입력 임피던스는 매우 크고, 출력 임피던스는 매우 작기 때문에 연산 증폭기(AMP)는 출력값을 조절함으로써 양 입력단 간의 전위를 동일하게 유지시키는 가상 단락 동작을 수행할 수 있다. 즉, 연산 증폭기(AMP)의 가상 단락 동작에 의해 제2 노드(N2)의 제2 전압(V2)의 전압 레벨은 제3 노드(N3)의 제3 전압(V3)과 동일하게 유지될 수 있다.
또한, 연산 증폭기(AMP)는 입력단 간의 전압 차이인 제2 전압(V2)과 제3 전압(V3)의 차이를 증폭 게인만큼 증폭함으로써 생성한 제1 전압(V1)을 제1 노드(N1)에 출력할 수 있다. 제1 노드(N1)에서의 노이즈를 Vn1, 연산 증폭기(AMP)의 증폭 게인을 A, 제2 노드(N2)에서의 등가 임피던스를 Zn2, 제1 트랜지스터(T1)의 상호 컨덕턴스를 gm이라고 했을 때, 피드백 루프에 의해 제2 노드(N2)에 출력되는 노이즈 Vn2는 아래와 같은 식으로 구성될 수 있다.
본 개시의 기술적 사상에 따르면, 연산 증폭기(AMP)의 삽입에 의해 형성되는 피드백 루프(FL)에 따라서, 제1 전압(V1)에서 발생할 수 있는 노이즈는 증폭 게인(A)만큼 감소될 수 있다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로부터 출력되는 제1 전류(I1)에는 각종 노이즈가 발생될 수 있다. 제1 전류(I1)의 노이즈는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 크기(예를 들면, 채널 길이)를 키움으로써 감소할 수 있는데, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 크기가 커짐에 따라서 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 대응하는 제2 노드(N2)의 기생 커패시턴스도 함께 증가하였다. 제2 노드(N2)의 기생 커패시턴스의 증가로 튜닝 커패시터(Ct1, Ct2)의 커패시턴스를 조절할 수 있는 범위가 감소하였고, 이에 따라서 획득할 수 있는 주파수의 스펙트럼이 감소하는 문제점이 발생하게 되었다.
본 개시의 기술적 사상에 따르면, 연산 증폭기(AMP)는 가상 단락 동작을 수행함으로써 제2 전압(V2)의 전압 레벨이 일정하게 유지되도록 하고, 제1 전압(V1)에서 발생할 수 있는 노이즈를 증폭 게인(A) 만큼 감소시킬 수 있다. 이에 따라서, 제2 전압(V2)의 노이즈가 감소하고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)의 크기 증가로 인한 제2 노드(N2)의 기생 커패시턴스의 증가가 방지될 수 있다. 또한, 제2 노드(N2)의 기생 커패시턴스의 증가가 방지됨에 따라서 주파수 튜닝 회로(150_1, 150_2)가 튜닝 커패시터(Ct1, Ct2)의 커패시턴스를 조절함으로써 획득할 수 있는 주파수의 스펙트럼이 넓어질 수 있다.
크리스탈 오실레이터(100)는 노드 저항(Rc) 및 제4 트랜지스터(T4)를 더 포함할 수 있다. 노드 저항(Rc)은 크리스탈 회로(140) 양단의 전압을 일정하게 유지 시켜주는 역할을 수행할 수 있다. 또한, 제4 트랜지스터(T4)는 제2 노드(N2)와 접지 사이를 스위칭할 수 있다. 노드 저항(Rc) 및 제4 트랜지스터(T4)의 동작은 통상의 기술자에게 자명한 사항으로써 자세한 설명은 생략한다.
또한, 도 3에서는 전류 생성 회로(130)가 두 개의 트랜지스터(T1, T2)를 포함하는 실시예가 도시되어 있으나, 일 실시예에서, 전류 생성 회로(130)는 제1 트랜지스터(T1) 만을 포함할 수 있고, 또 다른 실시예에서, 전류 생성 회로(130)는 세 개 이상의 트랜지스터를 포함할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다. 도 2와 중복되는 내용은 생략한다.
도 4를 참조하면, 크리스탈 오실레이터(100)는 전압 생성 회로(110), 피드백 회로(120), 전류 생성 회로(130), 크리스탈 회로(140), 주파수 튜닝 회로(150), 제1 노이즈 제거 회로(160), 노드 전압 조절 회로(170), 제2 노이즈 제거 회로(180) 및 포지티브 피드백 방지 회로(190)를 포함할 수 있다. 전압 생성 회로(110), 피드백 회로(120), 전류 생성 회로(130), 크리스탈 회로(140) 및 주파수 튜닝 회로(150)는 도 2에서 상술한 바 그 설명은 생략한다.
제1 노이즈 제거 회로(160)는 전압 생성 회로(110) 및 제3 노드(N3) 사이에 연결되어 전압 생성 회로(110)로부터 제3 노드(N3)로 유입될 수 있는 노이즈를 제거할 수 있다. 일 실시예에서, 제1 노이즈 제거 회로(160)는 전압 생성 회로(110)로부터 제3 노드(N3)로 유입될 수 있는 누설 전류를 차단할 수 있고, 피드백 회로(120)에 누설 전류가 유입됨으로 인해서 발생할 수 있는 노이즈가 감소할 수 있다. 일 실시예에서, 제1 노이즈 제거 회로(160)는 로우 패스 필터(Low Pass Filter;LPF)로 구성될 수 있고, 전압 생성 회로(110)로부터 생성된 직류 전압은 제1 노이즈 제거 회로(160)에도 불구하고 제3 노드(N3)까지 전달될 수 있다.
노드 전압 조절 회로(170)는 제3 노드(N3) 및 제4 노드(N4) 사이에 연결되어 제4 노드(N4)의 제4 전압(V4)의 바이어스 전압을 제3 노드(N3)의 제3 전압(V3)과 동일하게 조절함으로써 고정 전압으로 유지할 수 있다. 본 개시의 기술적 사상에 따르면, 피드백 회로(120)의 가상 단락 동작에 의해 제2 노드(N2)의 제2 전압(V2)의 전압 레벨이 제3 전압(V3)의 전압 레벨과 동일하게 조절되므로, 결과적으로 노드 전압 조절 회로(170)의 동작에 의해 크리스탈 회로(140)의 양단 전압인 제4 노드(N2)의 제4 전압(V4)과 제2 노드(N2)의 제2 전압(V2)은 같은 전압 레벨을 가질 수 있다. 도 4에서는 노드 전압 조절 회로(170)가 제3 노드(N3)와 제4 노드(N4) 사이에 연결되는 실시예가 도시되어 있으나, 또 다른 실시예에서 노드 전압 조절 회로(170)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결됨으로써 제2 노드(N2) 과 제4 노드(N4)의 전압 레벨을 동일하게 유지시킬 수 있다.
제2 노이즈 제거 회로(180)는 피드백 회로(120)와 제2 노드(N2) 사이에 연결되어 피드백 회로(120)에서 발생할 수 있는 노이즈를 제거할 수 있다. 일 실시예에서, 피드백 회로(120)는 제2 노드(N2)를 통해 주파수 튜닝 회로(150)에 영향을 줄 수 있는 기생 커패시턴스를 가질 수 있고, 제2 노이즈 제거 회로(180)는 피드백 회로(120)와 주파수 튜닝 회로(150) 사이에 위치함으로써 피드백 회로(120)의 기생 커패시턴스의 주파수 튜닝 회로(150)에 대한 영향을 줄일 수 있다.
포지티브 피드백 방지 회로(190)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결되어 위상 마진(Phase Margin)을 유지시킴으로써 제2 노드(N2)에서 포지티브 피드백으로 인해 발생할 수 있는 신호 중첩을 방지할 수 있다. 일 실시예에서, 포지티브 피드백 방지 회로(190)는 제1 노드(N1)의 제1 전압(V1)과 제2 노드(N2)의 제2 전압(V2) 사이의 위상을 다르게 함으로써 신호 중첩을 방지할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다. 도 3과 중복되는 내용은 생략한다.
도 5를 참조하면, 크리스탈 오실레이터(100)는 전압 생성 회로(110), 피드백 회로(120), 전류 생성 회로(130), 크리스탈 회로(140), 주파수 튜닝 회로(150), 제1 노이즈 제거 회로(160), 노드 전압 조절 회로(170), 제2 노이즈 제거 회로(180) 및 포지티브 피드백 방지 회로(190)를 포함할 수 있다. 전압 생성 회로(110), 피드백 회로(120), 전류 생성 회로(130), 크리스탈 회로(140) 및 주파수 튜닝 회로(150)는 도 3에서 상술한 바 그 설명은 생략한다.
제1 노이즈 제거 회로(160)는 제3 노드(N3)와 전압 생성 회로(110) 사이에 연결되는 제1 저항(R1) 및 제3 노드(N3)와 접지 전압 사이에 연결되는 제1 커패시터(C1)를 포함할 수 있다. 일 예시에서, 제1 저항(R1) 및 제1 커패시터(C1)는 저대역 필터(LPF)를 구성할 수 있고, 전압 생성 회로(110)로부터 생성된 전압 중 직류 성분인 제3 전압(V3)만이 제1 노이즈 제거 회로(160)를 통해 제3 노드(N3)에 인가될 수 있다. 이에 따라서, 전압 생성 회로(110)에서 발생할 수 있는 교류 성분의 노이즈 신호가 제거될 수 있다. 또한, 제1 저항(R1)은 전압 생성 회로(110)로부터 발생할 수 있는 누설 전류를 제3 노드(N3)로 유입되는 것을 차단할 수 있다.
도 5에서는 제1 저항(R1)과 제1 커패시터(C1)로 구성된 저대역 필터(LPF)가 제1 노이즈 제거 회로(160)에 포함되는 실시예가 도시되어 있으나 이는 일 실시예이고, 본 개시의 기술적 사상은 전압 생성 회로(110)로부터 발생할 수 있는 노이즈를 제3 노드(N3)에 인가되는 것을 방지하는 회로에는 모두 적용될 수 있다.
노드 전압 조절 회로(170)는 제3 노드(N3)와 제4 노드(N4) 사이에 연결되는 제2 저항(R2)을 포함할 수 있다. 제2 저항(R2)은 제3 노드(N3) 및 제4 노드(N4)를 연결시킴으로써 제4 노드(N4)의 제4 전압(V4)을 제3 전압(V3)과 동일한 레벨로 조절할 수 있다. 이에 따라서, 크리스탈 회로(140)의 양단 전압인 제4 노드(N2)의 제4 전압(V4)과 제2 노드(N2)의 제2 전압(V2)은 같은 전압 레벨을 가질 수 있다. 도 4에서는 제2 저항(R2)이 제3 노드(N3)와 제4 노드(N4) 사이에 연결되는 실시예가 도시되어 있으나, 또 다른 실시예에서 노드 전압 조절 회로(170)은 도 3과 같이 제2 노드(N2)와 제4 노드(N4) 사이에 연결되는 노드 저항을 포함함으로써 제2 노드(N2)과 제4 노드(N4)의 전압 레벨을 동일하게 유지시킬 수 있다.
제2 노이즈 제거 회로(180)는 연산 증폭기(AMP)의 제1 입력단과 제2 노드(N2) 사이에 연결되는 제3 저항(R3)을 포함할 수 있다. 일 실시예에서, 제2 노드(N2)에 인가되는 제2 전압(V2)이 감소된 전압 스윙(Voltage Swing)을 가질 수 있도록 연산 증폭기(AMP)의 크기는 다소 크게 설계될 수 있다. 이에 따라서, 연산 증폭기(AMP)의 기생 커패시턴스도 함께 커질 수 있다. 연산 증폭기(AMP)의 기생 커패시턴스는 제1 주파수 튜닝 회로(150_1)에 영향을 미칠 수 있고, 이에 따라서 주파수 튜닝 회로(150_1, 150_2)가 튜닝할 수 있는 주파수 범위가 감소할 수 있다.
본 개시의 일 실시예에 따르면, 연산 증폭기(AMP)의 제1 입력단 및 제2 노드(N2) 사이에 제3 저항(R3)이 삽입됨으로써, 연산 증폭기(AMP)의 기생 커패시턴스가 제1 주파수 튜닝 회로(150_1)에 미칠 수 있는 영향이 감소할 수 있다. 결과적으로, 주파수 튜닝 회로(150_1, 150_2)로써 튜닝할 수 있는 주파수 범위가 증가할 수 있다.
포지티브 피드백 방지 회로(190)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결되고, 직렬로 구성되는 제2 커패시터(C2) 및 제4 저항(R4)을 포함할 수 있다. 도 2에서 상술한 바와 같이 연산 증폭기(AMP)가 제2 노드(N2)의 제2 전압(V2)에 기초하여 제1 노드(N1)의 제1 전압(V1)을 생성하고, 전류 생성 회로(130)가 제1 전압(V1)에 기초하여 제2 전압(V2)을 생성하는 피드백 루프가 형성될 수 있고, 제1 전압(V1)과 제2 전압(V2)의 위상이 일치하는 경우, 신호가 증폭되어 무한대의 전압을 갖는 포지티브 피드백이 일어날 수 있다.
일 실시예에서, 제2 커패시터(C2) 및 제4 저항(R4)은 제1 노드(N1)의 제1 전압(V1)과 제2 노드(N2)의 제2 전압(V2)의 위상을 서로 다르게 유지할 수 있다. 본 개시의 일 실시예에 따르면 포지티브 피드백 방지 회로(190)의 삽입으로써, 제1 전압(V1)과 제2 전압(V2)의 위상이 서로 다르게 유지되기 때문에, 연산 증폭기(AMP)와 전류 생성 회로(130)로 구성되는 피드백 루프에서의 포지티브 피드백 현상이 방지될 수 있다.
도 5에서는 하나의 커패시터(C2) 및 하나의 저항(R4)을 포함함으로써 위상 마진을 유지시키는 포지티브 피드백 방지 회로(190)가 개시되어 있으나 이는 일 실시예이고, 본 개시의 기술적 사상은 제1 노드(N1)와 제2 노드(N2)의 전압 간 위상을 서로 다르게 유지시키는 회로에 적용할 수 있음은 당연하다.
도 6a는 본 개시의 예시적 실시예에 따른 포지티브 피드백 방지 회로를 나타내는 회로도이다. 도 5와 중복되는 내용은 생략한다.
도 6a을 참조하면, 포지티브 피드백 방지 회로(191)는 제3 커패시터(C3), 전류원(IS) 및 제4 트랜지스터(T4)를 포함할 수 있다. 제3 커패시터(C3)는 제1 노드(N1)와 제4 트랜지스터(T4)의 일단 사이에 연결될 수 있고, 전류원(IS)은 전원 전압(VDD) 노드와 제4 트랜지스터(T4)의 일단 사이에 연결될 수 있고, 제4 트랜지스터(T4)의 게이트 단은 제2 노드(N2)에 연결되고, 타단은 접지 전압과 연결될 수 있다.
제3 커패시터(C3)는 크리스탈 오실레이터(100)의 피드백 루프에 대한 폴-스플릿 보상(Pole-split compensation)을 수행함으로써 시스템을 안정시킬 수 있다. 제1 노드(N1)부터 제2 노드(N2)로 연결되는 피드백 루프는 포지티브 피드백에 의해서 보데 플랏(Bode-plot) 상의 우측 평면(Right-hand plane)에 제로(zero)를 추가시킬 수 있다. 제4 트랜지스터(T4) 및 제4 트랜지스터(T4)를 구동시키는 전류원(IS)은 소스 팔로어(source-follower)로써 역할함으로써 제2 노드(N2)의 전압 스윙을 억제할 수 있고, 포지티브 피드백 현상에 의해 제로가 추가되는 것을 방지할 수 있다.
도 6b는 본 개시의 예시적 실시예에 따른 포지티브 피드백 방지 회로를 나타내는 회로도이다. 도 5와 중복되는 내용은 생략한다.
도 6b를 참조하면, 포지티브 피드백 방지 회로(192)는 제3 커패시터(C3), 제5 저항(R5), 전류원(IS) 및 제4 트랜지스터(T4)를 포함할 수 있다. 직렬 연결된 제3 커패시터(C3) 및 제5 저항은 제1 노드(N1)와 제4 트랜지스터(T4)의 일단 사이에 연결될 수 있고, 전류원(IS)은 전원 전압(VDD) 노드와 제4 트랜지스터(T4)의 일단 사이에 연결될 수 있고, 제4 트랜지스터(T4)의 게이트 단은 제2 노드(N2)에 연결되고, 타단은 접지 전압과 연결될 수 있다.
제3 커패시터(C3) 및 제5 저항(R5)은 R-C 필터로써 동작함으로써 제1 노드(N1)의 제1 전압(V1)과 제2 노드(N2)의 제2 전압(V2)의 위상을 서로 다르게 유지할 수 있다. 제1 전압(V1)과 제2 전압(V2)의 위상이 서로 다르게 유지시킴으로써, 연산 증폭기(AMP)와 전류 생성 회로(130)로 구성되는 피드백 루프에서의 포지티브 피드백 현상이 방지될 수 있다.
또한, 제4 트랜지스터(T4) 및 제4 트랜지스터(T4)를 구동시키는 전류원(IS)은 소스 팔로어(source-follower)로써 역할함으로써 제2 노드(N2)의 전압 스윙을 억제할 수 있고, 포지티브 피드백 현상에 의해 제로가 추가되는 것을 방지할 수 있다.
본 개시의 일 실시예에 따르면, 크리스탈 오실레이터(100)는 포지티브 피드백 방지 회로(192)를 포함함으로써 크리스탈 회로(140)를 안정적으로 동작시킬 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 회로도이다. 도 3과 중복되는 내용은 생략한다.
도 7을 참조하면, 크리스탈 오실레이터(100a)는 제1 전압 생성 회로(111a), 제1 피드백 회로(121a), 제2 전압 생성 회로(112a), 제2 피드백 회로(122a), 전류 생성 회로(130a), 크리스탈 회로(140a) 및 주파수 튜닝 회로(150_1a, 150_2a)를 포함할 수 있다. 크리스탈 회로(140a) 및 주파수 튜닝 회로(150_1a, 150_2a)는 도 3의 크리스탈 회로(140) 및 주파수 튜닝 회로(150_1, 150_2)와 동일하거나 유사할 수 있으므로 그 설명은 생략한다.
전류 생성 회로(130a)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)의 제1 전압(V1)을 기초로 제1 전류(I1)의 전류량을 조절할 수 있고, 제2 트랜지스터(T2)는 제5 노드(N5)의 제5 전압(V5)을 기초로 제1 전류(I1)의 전류량을 조절할 수 있다.
제1 전압 생성 회로(111a)는 제1 전류원(IS1) 및 제3 트랜지스터(T3)를 포함할 수 있고, 이에 따라서 제3 노드(N3)에 일정한 제3 전압(V3)이 인가되도록 제어할 수 있다. 제2 전압 생성 회로(112a)는 제2 전류원(IS2) 및 제5 트랜지스터(T5)를 포함할 수 있고, 이에 따라서 제6 노드(N6)에 일정한 제6 전압(V6)이 인가되도록 제어할 수 있다.
제1 피드백 회로(121a)는 제1 연산 증폭기(AMP1)를 포함할 수 있고, 제1 연산 증폭기(AMP1)는 제1 입력단이 제2 노드(N2)에 연결되고, 제2 입력단이 제3 노드(N3)에 연결되고, 출력단이 제1 노드(N1)에 연결될 수 있다. 제1 연산 증폭기(AMP1)는 도 3에서 상술한 제1 피드백 루프(FL1)를 형성할 수 있다. 제1 피드백 회로(121a)는 제2 노드(N2)의 제2 전압(V2)을 기초로 제1 노드(N1)의 제1 전압(V1)을 제어할 수 있다.
제2 피드백 회로(122a)는 제2 연산 증폭기(AMP2)를 포함할 수 있고, 제2 연산 증폭기(AMP2)는 제1 입력단이 제2 노드(N2)에 연결되고, 제2 입력단이 제6 노드(N6)에 연결되고, 출력단이 제5 노드(N5)에 연결될 수 있다. 제2 연산 증폭기(AMP2)는 도 3에서 상술한 제2 피드백 루프(FL2)를 형성할 수 있다. 제2 피드백 회로(122a)는 제2 노드(N2)의 제2 전압(V2)을 기초로 제5 노드(N5)의 제5 전압(V5)을 제어할 수 있다.
본 개시의 일 실시예에 따르면, 복수의 연산 증폭기(AMP1, AMP2)의 삽입에 의해 형성되는 복수의 피드백 루프(FL1, FL2)에 따라서, 제2 전압(V2)에 대한 노이즈가 감소할 수 있다.
도 7에서 도시되지 않았지만, 크리스탈 오실레이터(100a)는 도 4 내지 도 6b에서 상술한 제1 노이즈 제거 회로(160), 노드 전압 조절 회로(170), 제2 노이즈 제거 회로(180) 및 포지티브 피드백 방지 회로(190)를 더 포함할 수 있음은 이해되어야 할 것이다.
도 8은 본 개시의 예시적 실시예에 따른 크리스탈 오실레이터를 나타내는 블록도이다. 도 3과 중복되는 내용은 생략한다.
도 8을 참조하면, 크리스탈 오실레이터(100b)는 전압 생성 회로(110b), 피드백 회로(120b), 전류 생성 회로(130b), 크리스탈 회로(140b), 주파수 튜닝 회로(150_1b, 150_2b) 및 피드백 스위칭 회로(195b)를 포함할 수 있다. 전압 생성 회로(110b), 피드백 회로(120b), 크리스탈 회로(140b) 및 주파수 튜닝 회로(150_1b, 150_2b)는 도 3의 전압 생성 회로(110), 피드백 회로(120), 크리스탈 회로(140) 및 주파수 튜닝 회로(150_1, 150_2)와 동일하거나 유사할 수 있으므로 그 설명은 생략한다.
피드백 스위칭 회로(195b)는 피드백 인에이블 신호(En_fb)에 기초하여 제1 노드(N1)에 연산 증폭기(AMP)의 출력단 및 제2 게이트 전압(Vg2)을 선택적으로 연결하는 적어도 하나의 스위치 소자(sw)를 포함할 수 있다. 일 예시에서, 피드백 인에이블 신호(En_fb)가 로직 하이(‘1’)인 경우, 피드백 스위칭 회로(195b)는 제1 노드(N1)와 연산 증폭기(AMP)의 출력단을 연결시킴으로써 피드백 루프를 형성할 수 있다. 이에 따라서, 제2 노드(N2)에는 연산 증폭기(AMP)에 의해 피드백이 수행된 제2 전압(V2)이 인가될 수 있다.
또 다른 예시에서, 피드백 인에이블 신호(En_fb)가 로직 로우(‘0’)인 경우, 피드백 스위칭 회로(195b)는 제1 노드(N1)에 제2 게이트 전압(Vg2)을 인가시킴으로써 피드백 루프를 형성하지 않을 수 있고, 제2 노드(N2)는 피드백이 수행되지 않은 제2 전압(V2)이 인가될 수 있다.
도 8에서는 연산 증폭기(AMP)의 출력단과 제1 노드(N1) 사이의 스위치 소자(sw)를 포함함으로써 크리스탈 오실레이터(100b)가 피드백 동작을 수행할지 여부를 결정하는 실시예가 도시되어 있으나, 이는 일 실시예에 불과하고, 피드백 인에이블 신호(En_fb)에 기초하여 크리스탈 오실레이터(100b)가 피드백 동작을 수행할지 여부를 결정하는 실시예에는 모두 본 개시의 기술적 사상이 적용될 수 있음은 이해되어야 할 것이다.
도 8에서 도시되지 않았지만, 크리스탈 오실레이터(100b)는 도 4 내지 도 6b에서 상술한 제1 노이즈 제거 회로(160), 노드 전압 조절 회로(170), 제2 노이즈 제거 회로(180) 및 포지티브 피드백 방지 회로(190)를 더 포함할 수 있음은 이해되어야 할 것이다.
도 9는 본 개시의 예시적 실시예에 따른 무선 통신 시스템을 나타내는 블록도이다.
도 9을 참조하면, 무선 통신 시스템(1000)은 제1 무선 통신 장치(1100) 및 제2 무선 통신 장치(1200)를 포함할 수 있다. 무선 통신 시스템(1000)은, 비제한적인 예시로서 LTE(Long Term Evolution) 시스템, LTE-A(LTE-Advance) 시스템, CDMA(Code Division Multiple Access) 시스템, GSM(Global System for Mobile Communications) 시스템, WLAN(wireless local area network) 시스템, WiFi(wireless fidelity) 시스템, 블루투스 시스템, 블루투스 저전력(BLE) 시스템, 지그비(Zigbee) 시스템, NFC(near field communication) 시스템, 자력 시큐어 트랜스미션(Magnetic Secure Transmission) 시스템, 라디오 프리퀀시(RF) 시스템, 또는 보디 에어리어 네트워크(BAN) 시스템일 수 있다.
제1 무선 통신 장치(1100) 및 제2 무선 통신 장치(1200)는 서로 통신하여 데이터 및/또는 제어 정보를 송수신할 수 있는 다양한 기기들을 지칭할 수 있다. 예를 들면, 제1 무선 통신 장치(1100) 및 제2 무선 통신 장치(1200)는 사용자 기기 및 기지국 중 어느 하나로 구성될 수 있다. 사용자 기기(User Equipment; UE)는 무선 통신 기기로서, 고정되거나 이동성을 가질 수 있고, 단말 기기(terminal equipment), MS(Mobile Station), MT(Mobile Terminal), UT(User Terminal), SS(Subscribe Station), 무선 장치(wireless device), 휴대 장치(handheld device) 등으로 지칭될 수 있다. 기지국(Base Station; BS)은 일반적으로 사용자 기기 및/또는 다른 기지국과 통신하는 고정된 지점(fixed station)을 지칭할 수 있고, Node B, eNB(evolved-Node B), BTS(Base Transceiver System) 등으로 지칭될 수도 있다. 또 다른 예시에서, 제1 무선 통신 장치(1100) 및 제2 무선 통신 장치(1200)는 클라이언트(Client) 및 억세스 포인트(Access Point;AP) 중 어느 하나로 구성될 수 있다. 클라이언트는 와이파이(WiFi) 통신에 근거하여 억세스 포인트와 통신 연결을 형성할 수 있다.
제1 무선 통신 장치(1100) 및 제2 무선 통신 장치(1200) 사이의 무선 통신 네트워크는 가용 네트워크 자원들을 공유함으로써 다수의 사용자들이 통신하는 것을 지원할 수 있다. 예를 들면, 무선 통신 네트워크에서 CDMA(code division multiple access), FDMA(frequency division multiple access), TDMA(time division multiple access), OFDMA(orthogonal frequency division multiple access), SC-FDMA(single carrier frequency division multiple access) 등과 같은 다양한 방식으로 정보가 전달할 수 있다.
제1 무선 통신 장치(1100)는 제1 RFIC(Radio Frequency Integrated Chip)(1110) 및 제1 안테나(Ant1)를 포함할 수 있고, 제2 무선 통신 장치(1200)는 제2 RFIC(1210) 및 제2 안테나(Ant2)를 포함할 수 있다. 제1 RFIC(1110) 및 제2 RFIC(1210) 각각은 레퍼런스 클럭 생성 회로(RCGC) 및 믹서(Mixer)를 포함할 수 있다. 제1 RFIC(1110) 및 제2 RFIC(1210) 각각에 포함되는 믹서(Mixer)는 레퍼런스 클럭 생성 회로(RCGC)로부터 생성된 제1 주파수를 갖는 기준 클럭(f1)에 기초하여 신호(Sig)를 송신하거나 수신할 수 있다. 레퍼런스 클럭 생성 회로(RCGC)는 도 1 내지 도 8에서 상술한 크리스탈 오실레이터를 포함할 수 있다. 본 개시의 기술적 사상에 따른 크리스탈 오실레이터는 피드백 루프를 형성하는 연산 증폭기를 포함함으로써 크리스탈 회로에 인가되는 신호의 노이즈를 제거하고, 상기 신호의 주파수 조정 구간을 확대시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.?
Claims (10)
- 크리스탈의 고유 주파수에 기초하여 제1 주파수 신호를 생성하는 크리스탈 오실레이터에 있어서,
제1 전압을 갖는 제1 노드 및 제2 전압을 갖는 제2 노드에 연결되고, 전류 제어 신호에 기초하여 상기 제2 노드에 제1 전류를 출력하는 전류 생성 회로;
상기 전류 제어 회로와 상기 제1 노드 및 상기 제2 노드를 통해 연결되고, 상기 제1 전압의 전압 레벨을 제어함으로써 상기 제2 전압의 전압 레벨을 조절하는 피드백 회로; 및
상기 제2 노드에 연결되고, 상기 제2 전압에 기초하여 상기 제1 주파수 신호를 발생시키는 크리스탈 회로;를 포함하는 크리스탈 오실레이터. - 제1항에 있어서,
상기 피드백 회로는,
출력단이 상기 제1 노드에 연결되고, 제1 입력단이 상기 제2 노드에 연결되고, 제2 입력단이 제3 노드에 연결되는 연산 증폭기(Operational Amplifier;OPAMP)를 포함하고,
상기 제3 노드에는 제3 전압이 인가되고,
상기 연산 증폭기는 상기 제1 노드의 제1 전압을 제어함으로써 상기 제2 전압의 전압 레벨을 상기 제3 전압의 전압 레벨로 조절하는 것을 특징으로 하는 크리스탈 오실레이터. - 제2항에 있어서,
상기 제3 노드에 상기 제3 전압을 인가하는 전압 생성 회로;및
상기 제3 노드에 연결되고, 상기 전압 생성 회로로부터 생성되는 노이즈를 차단하는 제1 노이즈 제거 회로;를 더 포함하는 것을 특징으로 하는 크리스탈 오실레이터. - 제2항에 있어서,
상기 연산 증폭기의 제1 입력단 및 상기 제2 노드 사이에 위치함으로써 상기 제2 전압의 노이즈를 제거하는 제2 노이즈 제거 회로;를 더 포함하는 크리스탈 오실레이터. - 제1항에 있어서,
상기 크리스탈 회로는 상기 제2 노드와 제4 노드 사이에 연결되고,
제4 노드의 전압 레벨을 상기 제2 노드의 전압 레벨과 같게 조절하는 노드 전압 조절 회로;를 더 포함하는 크리스탈 오실레이터. - 제1항에 있어서
상기 제1 전압과 상기 제2 전압의 위상 차이를 제어함으로써 상기 피드백 회로에 의한 포지티브 피드백을 방지하는 포지티브 피드백 방지 회로;를 더 포함하는 크리스탈 오실레이터. - 제1항에 있어서,
피드백 인에이블 신호를 기초로 상기 제1 노드에 상기 피드백 회로의 출력단 및 게이트 전압을 선택적으로 연결시킴으로써 상기 피드백 회로의 피드백 동작 여부를 결정하는 피드백 스위치 회로;를 더 포함하는 크리스탈 오실레이터. - 크리스탈의 고유 주파수에 기초하여 제1 주파수 신호를 생성하는 크리스탈 오실레이터에 있어서,
게이트 단이 제1 노드에 연결되고 일단에 전원 전압이 인가되는 제1 트랜지스터;
게이트 단에 기준 전압이 인가되고, 일단에 상기 제1 트랜지스터의 타단이 연결되고, 타단에 제2 노드가 연결되는 제2 트랜지스터;
상기 제2 노드와 제4 노드 사이에 연결되고, 상기 제2 노드의 전압을 기초로 제1 주파수 신호를 생성하는 크리스탈 회로;및
출력단이 상기 제1 노드에 연결되고, 제1 입력단이 상기 제2 노드에 연결되고, 제2 입력단이 제3 노드에 연결되는 연산 증폭기(Operational Amplifier;OPAMP);를 포함하는 크리스탈 오실레이터. - 제8항에 있어서,
상기 제3 노드에 미리 결정된 전압을 인가하는 전압 생성 회로;
상기 전압 생성 회로와 상기 제3 노드 사이에 연결되는 제1 저항;
상기 제3 노드에 연결되는 제1 커패시터;및
상기 제3 노드와 상기 제4 노드 사이에 연결되는 제2 저항;을 더 포함하는 크리스탈 오실레이터. - 제8항에 있어서,
상기 연산 증폭기의 상기 제1 입력단과 상기 제2 노드 사이에 연결되는 제3 저항;
상기 제1 노드에 연결되는 제2 커패시터;
상기 제2 커패시터와 직렬 연결되는 제4 저항;
게이트 단이 상기 제2 노드에 연결되고, 일단이 상기 제4 저항과 연결되는 제3 트랜지스터;및
상기 제1 트랜지스터의 일단에 전류를 공급하는 전류원;을 더 포함하는 것을 특징으로 하는 크리스탈 오실레이터.
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