KR20200003358A - Semiconductor Device and Fabricating Method Thereof - Google Patents

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Abstract

The present invention relates to a semiconductor element of a triple poly structure and a manufacturing method thereof. The semiconductor element comprises: an active region including a plurality of trenches formed on a substrate; a termination region except the active region; and a transient region including at least one trench formed between the active region and the termination region. The plurality of trenches of the active region are formed of a center poly electrode located at a center of the trench, at least two gate poly electrodes located on an upper side surface of the center poly electrode, a p-body region located between the plurality of trenches and a source region located in an upper part of the p-body region and a side surface of the gate poly electrode.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Fabricating Method Thereof}Semiconductor device and fabrication method Thereof

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 트리플 폴리 구조(Triple Poly Structure)의 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device of a triple poly structure and a method of manufacturing the same.

하나의 트렌치(Trench) 내에 복수개의 게이트 폴리(Gate Poly) 및 센터 폴리(Center Poly)를 갖는 트리플 폴리 구조의 반도체 소자가 개시된 바 있다.A semiconductor device having a triple poly structure having a plurality of gate polys and a center poly in a trench has been disclosed.

이와 같은 종래의 반도체 소자 및 그 제조 방법은, 센터 폴리 상부의 컨택 에치(Contact Etch) 공정과 p-바디 상부의 컨택 에치 공정시 각각 별도의 마스크를 이용하여 비아홀을 형성한 후, 톱 메탈(Top Metal)과 연결시켜야 하기 때문에 전체 공정이 복잡해지는 문제점이 있었다.Such a conventional semiconductor device and a method of fabricating the same include a top metal (Top hole) after forming a via hole by using a separate mask during a contact etch process on the center poly and a contact etch process on the p-body. Because of the need to connect with the metal) there was a problem that the entire process is complicated.

또한, 종래와 같이 별도의 마스크를 통해 상부 메탈과 컨택을 진행할 경우에는 그로 인한 심한 메탈 단차가 발생하여 후속 공정 진행에 많은 어려움이 존재하게 되는 문제점도 있었다.In addition, when the contact with the upper metal through a separate mask as in the prior art there was a problem that a lot of difficulties in the subsequent process proceeds due to the severe metal step caused by it.

미국 등록특허공보 제5,126,807호United States Patent Application Publication No. 5,126,807

본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 센터 폴리 및 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 상기 절연막에 다수의 비아홀을 동시에 형성하는 반도체 소자 및 그 제조 방법을 제공하는 데에 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-mentioned problems of the prior art, and an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which simultaneously form a plurality of via holes in the insulating film to electrically connect the center poly and gate poly electrodes, respectively. There is this.

또한, 상기 다수의 비아홀을 통해 상기 센터 폴리 전극과 연결되는 소스 메탈 및 상기 게이트 폴리 전극과 연결되는 게이트 메탈을 동일 평면상에 형성하는 반도체 소자 및 그 제조 방법을 제공하는 데에 목적이 있다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, forming a source metal connected to the center poly electrode and a gate metal connected to the gate poly electrode on the same plane through the plurality of via holes.

상기 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따른 반도체 소자는, 기판; 상기 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 포함하고, 상기 액티브 영역의 상기 다수 트렌치는 트렌치 중앙에 위치한 센터 폴리 전극, 상기 센터 폴리 전극 상부 측면에 위치한 적어도 2개의 게이트 폴리 전극, 상기 다수의 트렌치 사이에 위치한 p-바디 영역 및 상기 p-바디 영역 상부 및 상기 게이트 폴리 전극 측면에 위치한 소스 영역으로 이루어진다.In order to achieve the above object, a semiconductor device according to an embodiment of the present invention, a substrate; An active region including a plurality of trenches formed in the substrate; Termination regions other than the active region; A transition region including at least one trench formed between the active region and the termination region, wherein the plurality of trenches of the active region include a center poly electrode located at the center of the trench and at least two located at an upper side of the center poly electrode; Two gate poly electrodes, a p-body region located between the plurality of trenches and a source region located above the p-body region and on the side of the gate poly electrode.

또한, 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법은, 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 형성하는 반도체 소자의 제조 방법에 있어서, 상기 다수의 트렌치를 포함하는 액티브 영역은 상기 액티브 영역에 형성된 각 트렌치의 중심부에 센터 폴리 전극을 형성하는 단계; 상기 센터 폴리 전극 양 측면 상부에 게이트 폴리 전극을 형성하는 단계; 상기 센터 폴리 전극 및 게이트 폴리 전극이 형성된 상부에 절연막을 형성하는 단계; 상기 센터 폴리 및 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 상기 절연막에 다수의 비아홀을 동시에 형성하는 단계를 포함한다.In addition, a method of manufacturing a semiconductor device according to an embodiment of the present invention, the active region including a plurality of trenches formed in the substrate; Termination regions other than the active region; A method for manufacturing a semiconductor device, the method comprising: forming a transient region including at least one trench formed between the active region and the termination region, wherein the active region including the plurality of trenches is a central portion of each trench formed in the active region; Forming a center poly electrode on; Forming gate poly electrodes on both sides of the center poly electrode; Forming an insulating layer on the center poly electrode and the gate poly electrode; And simultaneously forming a plurality of via holes in the insulating layer to electrically connect the center poly and gate poly electrodes, respectively.

본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면, 하나의 트렌치 내에 2개의 게이트 폴리와 1개의 센터 폴리를 갖는 트리플 폴리 구조의 반도체 소자를 제공하며, 센터 폴리 상부의 컨택 에치 공정과 동시에 p-바디 컨택 에치 공정을 진행하여 즉, 비아홀을 동시에 형성하여 톱 메탈과 연결시킴으로써 센터 폴리 연결 마스크 공정을 생략하여 전체 공정을 단순화할 수 있다.According to the semiconductor device and the manufacturing method thereof according to the present invention, there is provided a semiconductor device having a triple poly structure having two gate polys and one center poly in one trench, and simultaneously having a p-body at the same time as a contact etch process on the center poly. The entire process can be simplified by omitting the center poly connection mask process by performing a contact etch process, that is, simultaneously forming a via hole and connecting the top metal.

또한, RESURF 효과로 인하여 저항이 낮은 에피텍셜 웨이퍼(Epi Wafer)에서도 동일 정격 전압을 확보할 수 있기 때문에 기존 보다 더 낮은 턴온 저항(Radon)을 갖게 되며, 또한 센터 폴리 전극으로 Qgd를 최대한 억제한 낮은 Qg를 가진 고속 스위칭(High Speed Switching) MOSFET 제품 구현이 가능한 효과가 있다.In addition, because of the RESURF effect, the same rated voltage can be secured even on a low-resistance epitaxial wafer, resulting in a lower turn-on resistance (Radon) than the conventional one, and a low low Qgd suppressed by the center poly electrode. The high speed switching MOSFET product with Qg can be implemented.

또한, 동일한 평면상에서 다수의 비아홀을 동시에 형성함으로써 향후 상기 비아홀을 통해 연결되는 메탈층 또한 같은 평면에 존재하여 향후 단차가 거의 없는 공정진행으로 인한 수율 향상에 지대한 역할을 하게 되는 효과도 있다.In addition, by simultaneously forming a plurality of via holes on the same plane, the metal layer connected through the via holes in the future also exists in the same plane, thereby playing an important role in improving the yield due to the process progress with little step in the future.

도 1 내지 도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 소자 및 그 의 제조 방법을 순차적으로 나타낸 단면도,
도 11은 도 10의 트렌치 상단부분을 상세하게 나타낸 확대 단면도,
도 12는 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 평면도,
도 13은 도 12의 A-A'선 단면도로서, 트렌치의 수평면을 나타낸 도면,
도 14는 도 12의 B-B'선 단면도로서, 게이트 폴리의 수직면을 나타낸 도면,
도 15는 도 12의 C-C'선 단면도로서, 센터 폴리의 수직면을 나타낸 도면,
도 16은 도 12의 D-D'선 단면도로서, 액티브 영역 이외의 p-바디 영역의 수직면을 나타낸 도면이다.1 to 10 are cross-sectional views sequentially showing a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention;
FIG. 11 is an enlarged cross-sectional view showing the trench upper portion of FIG. 10 in detail;
12 is a plan view of a semiconductor device according to an embodiment of the present invention;
FIG. 13 is a cross-sectional view taken along line AA ′ of FIG. 12, showing a horizontal plane of a trench;
FIG. 14 is a cross-sectional view taken along the line B-B 'of FIG. 12 and illustrates a vertical plane of the gate poly;
15 is a cross-sectional view taken along the line CC ′ of FIG. 12, showing a vertical plane of the center pulley;
FIG. 16 is a cross-sectional view taken along the line D-D 'of FIG. 12 and shows a vertical plane of p-body regions other than the active region.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 10은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이고, 도 11은 도 10의 트렌치 상단부분을 상세하게 나타낸 확대 단면도이다.1 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with one preferred embodiment of the present invention, and FIG. 11 is an enlarged cross-sectional view illustrating the trench upper portion of FIG. 10 in detail.

도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 반도체 소자는, 기판(10); 상기 기판(10)에 형성된 다수의 트렌치(11)를 포함하는 액티브 영역(100); 상기 액티브 영역(100) 이외의 터미네이션 영역(200); 상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 적어도 하나의 트렌치(11)를 포함하는 트랜지언트 영역(300);을 포함하고, 상기 액티브 영역(100)의 상기 다수 트렌치(11)는 트렌치 중앙에 형성된 센터 폴리 전극(13), 상기 센터 폴리 전극(13) 상부 측면에 형성된 적어도 2개의 게이트 폴리 전극(16), 상기 다수의 트렌치(11) 사이에 형성된 p-바디 영역(18) 및 상기 p-바디 영역(18) 상부에 위치하며 상기 게이트 폴리 전극(16) 측면에 형성된 소스 영역(22) 및 상기 센터 폴리 전극(13) 및 소스 영역(22)을 전기적으로 연결해 주기 위한 다수의 비아홀(23c)이 형성된다. 또한, 상기 터미네이션 영역(200)으로 확장된 확장 게이트 폴리 전극(20)을 포함한다.As shown, the semiconductor device according to an embodiment of the present invention, the substrate 10; An active region 100 including a plurality of trenches 11 formed in the substrate 10; A termination region 200 other than the active region 100; A transient region 300 including at least one trench 11 formed between the active region 100 and the termination region 200, wherein the plurality of trenches 11 of the active region 100 include: A center poly electrode 13 formed in the center of the trench, at least two gate poly electrodes 16 formed on an upper side of the center poly electrode 13, a p-body region 18 formed between the plurality of trenches 11, and A plurality of via holes positioned on the p-body region 18 and electrically connecting the source region 22 formed on the gate poly electrode 16 to the center poly electrode 13 and the source region 22. 23c is formed. In addition, an expansion gate poly electrode 20 extended to the termination region 200 is included.

상기 센터 폴리 전극(13)과 소스 영역(22)을 전기적으로 연결해주는 소스 메탈(24c)과, 상기 확장된 게이트 폴리 전극(20)과 전기적으로 연결해주는 게이트 메탈(24b)이 동일 평면상에 형성된다.A source metal 24c electrically connecting the center poly electrode 13 and the source region 22 and a gate metal 24b electrically connecting the extended gate poly electrode 20 are formed on the same plane. do.

상기 소스 메탈(24c)은 상기 다수의 비아홀(23c)을 통하여 상기 센터 폴리 전극(13)과 소스 영역(22)을 전기적으로 연결한다.The source metal 24c electrically connects the center poly electrode 13 and the source region 22 through the plurality of via holes 23c.

상기 소스 메탈(24c) 및 상기 비아홀(23c)은 각각 알루미늄(Al) 및 텅스텐(W)으로 이루어져 있으며, 상기 소스 메탈(24c) 및 상기 비아홀(23c) 측면 및 하부에 Ti/TiN(티타늄/질화티타늄)을 포함하는 베리어 메탈이 존재한다.The source metal 24c and the via hole 23c are made of aluminum (Al) and tungsten (W), respectively, and Ti / TiN (titanium / nitride) is formed on the side and bottom of the source metal 24c and the via hole 23c. Titanium metal) is present.

상기 p-바디 영역(18) 하부가 상기 게이트 폴리 전극(16) 하부와 상기 센터 폴리 전극(13) 하부 사이에 존재한다. A lower portion of the p-body region 18 exists between the lower portion of the gate poly electrode 16 and the lower portion of the center poly electrode 13.

상기 비아홀(23c) 하부에 p+ 영역이 존재한다.A p + region is present under the via hole 23c.

상기 터미네이션 영역(200) 외곽에 등전위링(EQR) 메탈(24a)이 상기 소스 메탈(24c) 및 게이트 메탈(24b)과 동일한 평면상에 형성된다.An equipotential ring (EQR) metal 24a is formed on the same plane as the source metal 24c and the gate metal 24b outside the termination region 200.

상기 확장 게이트 폴리 전극(20) 하부에 산화층(12)이 존재한다.An oxide layer 12 is present under the expansion gate poly electrode 20.

상기 산화층(12)은 상기 액티브 영역(100)에 형성된 다수의 상기 트렌치(11) 표면에서부터 상기 터미네이션 영역(200)으로 확장된 것이 바람직하다.The oxide layer 12 preferably extends from the surfaces of the plurality of trenches 11 formed in the active region 100 to the termination region 200.

상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역(300)의 트렌치(11) 내부에는 상기 센터 폴리 전극(13)이 존재하며, 상기 센터 폴리 전극(13)을 중심으로 비 대칭적 구조로 상기 액티브 영역(100)과 가까운 상기 트렌치(11) 내부 상부 측면에 상기 게이트 폴리 전극(16)이 형성된다.The center poly electrode 13 is present in the trench 11 of the transient region 300 including at least one trench formed between the active region 100 and the termination region 200. The gate poly electrode 16 is formed on the upper side surface of the trench 11 close to the active region 100 in an asymmetrical structure with respect to (13).

상기 소스 메탈(24c), 게이트 메탈(24b) 및 등전위링 메탈(24a) 상부에 보호층(25)이 형성된다. 상기 보호층(25)은 질화막을 포함한다.A protective layer 25 is formed on the source metal 24c, the gate metal 24b, and the equipotential ring metal 24a. The protective layer 25 includes a nitride film.

도 11에 도시된 트렌치 상단부분의 확대 단면도와 같이, 상기 트렌치(11) 측면과 상기 게이트 폴리 전극(16) 사이 및 상기 게이트 폴리 전극(16) 사이와 상기 센터 폴리 전극(13) 사이에 상기 게이트 절연막(27a, 27b)이 존재하며, 상기 게이트 폴리 전극(16)과 상기 센터 폴리 전극(13) 사이의 상기 게이트 절연막(27a)의 폭(A)이 상기 트렌치(11) 측면과 상기 게이트 폴리 전극(16) 사이의 상기 게이트 절연막(27b)의 폭(B)보다 더 두꺼운 것이 바람직하다. As shown in the enlarged cross-sectional view of the upper portion of the trench shown in FIG. 11, the gate 11 is formed between the side of the trench 11 and the gate poly electrode 16 and between the gate poly electrode 16 and the center poly electrode 13. Insulation layers 27a and 27b exist, and the width A of the gate insulating layer 27a between the gate poly electrode 16 and the center poly electrode 13 is equal to the side of the trench 11 and the gate poly electrode. It is preferable that it is thicker than the width B of the said gate insulating film 27b between (16).

상기 비대칭적 구조로 형성된 상기 게이트 폴리 전극(16)과 공유되는 상기 p-바디 영역(18)에는 상기 소스 영역(22)이 존재하지 않은 것이 바람직하다.It is preferable that the source region 22 does not exist in the p-body region 18 shared with the gate poly electrode 16 having the asymmetric structure.

상기 등전위링 메탈(24a) 하부의 상기 기판(10) 표면에 채널 스탑퍼 영역(26)이 존재하는 것이 더욱 바람직하다. More preferably, a channel stopper region 26 exists on the surface of the substrate 10 below the equipotential ring metal 24a.

상기 등전위 링 메탈(24a)은 상기 채널 스탑퍼 영역(26)과 접하는 비아홀(23d)을 통해 기판(10)과 연결되어 등전위를 이룬다.The equipotential ring metal 24a is connected to the substrate 10 through a via hole 23d in contact with the channel stopper region 26 to form an equipotential.

상기 비아홀(23d)은 상기 채널 스탑퍼 영역(26)을 통과하여 기판과 연결될 수도 있으며, 상기 비아홀(23d) 하부 기판과의 컨택 저항을 줄이기 위해 P+ 이온을 추가 주입할 수도 있다.The via hole 23d may be connected to the substrate through the channel stopper region 26, and P + ions may be additionally implanted to reduce contact resistance with the substrate below the via hole 23d.

상기 p-바디 영역(18) 하부가 상기 게이트 폴리 전극(16) 하부 위에 존재한다.A lower portion of the p-body region 18 is above a lower portion of the gate poly electrode 16.

상기 채널 스탑퍼 영역(26)은 N+ 영역이다.The channel stopper region 26 is an N + region.

상기 센터 폴리 전극(13) 및 상기 게이트 폴리 전극(16) 상부는 상기 기판(10) 표면과 동일 평면상(substantially coplanar)에 존재한다.An upper portion of the center poly electrode 13 and the gate poly electrode 16 is coplanar with the surface of the substrate 10.

상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 상기 트렌치(11)의 깊이가 상기 액티브 영역(100)에 형성된 상기 트렌치(11) 깊이보다 더 깊게 형성될 수도 있다.The depth of the trench 11 formed between the active region 100 and the termination region 200 may be deeper than the depth of the trench 11 formed in the active region 100.

상기 게이트 폴리 전극(16) 하부는 센터 폴리 전극(13)을 중심으로 경사를 이루도록 형성될 수 있으며, 더 구체적으로는 상기 센터 폴리 전극(13)과 가까운 상기 게이트 폴리 전극(16) 하부가 먼 쪽의 게이트 폴리 전극(16) 하부보다 더 깊게 형성될 수 있다.(도 11 참조).The lower portion of the gate poly electrode 16 may be formed to be inclined with respect to the center poly electrode 13, and more specifically, the lower portion of the lower portion of the gate poly electrode 16 close to the center poly electrode 13 is farther away. The gate poly electrode 16 may be formed deeper than the lower portion of the gate poly electrode 16 (see FIG. 11).

본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법은, 기판(10)에 형성된 다수의 트렌치(11)를 포함하는 액티브 영역(100); 상기 액티브 영역(100) 이외의 터미네이션 영역(200); 상기 액티브 영역(100)과 상기 터미네이션 영역(200) 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역(300);을 형성하는 반도체 소자의 제조 방법에 있어서, 상기 다수의 트렌치(11)를 포함하는 액티브 영역(100)은 상기 액티브 영역(100)에 형성된 각 트렌치(11)의 중심부에 센터 폴리 전극(13)을 형성하는 단계; 상기 센터 폴리 전극(13) 양 측면 상부에 게이트 폴리 전극(16)을 형성하는 단계; 상기 센터 폴리 전극(13) 및 게이트 폴리 전극(16)이 형성된 상부에 절연막(23)을 형성하는 단계; 상기 센터 폴리 및 게이트 폴리 전극(13)(16) 각각을 전기적으로 연결하기 위하여 상기 절연막(23)에 다수의 비아홀(23a,23b,23c,23d)을 동시에 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes an active region 100 including a plurality of trenches 11 formed in a substrate 10; A termination region 200 other than the active region 100; A method for manufacturing a semiconductor device, comprising: a plurality of trenches 11, comprising: a transition region 300 including at least one trench formed between the active region 100 and the termination region 200; The active region 100 may include forming a center poly electrode 13 at the center of each trench 11 formed in the active region 100; Forming a gate poly electrode (16) on both sides of the center poly electrode (13); Forming an insulating film (23) on top of the center poly electrode (13) and the gate poly electrode (16); And simultaneously forming a plurality of via holes 23a, 23b, 23c, and 23d in the insulating layer 23 to electrically connect each of the center poly and gate poly electrodes 13 and 16.

또한, 상기 게이트 폴리 전극(16)을 형성하는 단계는 상기 다수의 트렌치(11) 측면 및 센터 폴리 전극(13) 상부에 불순물을 주입하는 단계; 상기 불순물이 주입된 트렌치(11) 측면 및 센터 폴리 전극(13)을 산화시켜 게이트 절연막(27a,27b)을 형성하는 단계 및 상기 게이트 절연막(27a,27b) 상부에 게이트 폴리를 증착한 후 식각하는 단계를 포함한다. In addition, the forming of the gate poly electrode 16 may include injecting impurities into the plurality of trenches 11 and above the center poly electrode 13; Forming the gate insulating layers 27a and 27b by oxidizing the side of the trench 11 in which the impurities are implanted and the center poly electrode 13 and depositing the gate poly on the gate insulating layers 27a and 27b and then etching them. Steps.

상기 다수의 비아홀(23a,23b,23c,23d) 측면 및 하부에 Ti/TiN을 포함하는 베리어 메탈을 형성하는 단계를 더 포함한다.The method may further include forming a barrier metal including Ti / TiN on side surfaces and lower portions of the plurality of via holes 23a, 23b, 23c, and 23d.

상기 다수의 비아홀(23a,23b,23c,23d)을 통해 상기 센터 폴리 전극(13)과 연결되는 소스 메탈(24c) 및 상기 게이트 폴리 전극(16)과 연결되는 게이트 메탈(24b)을 동일 평면상에 형성하는 단계를 더 포함한다.The source metal 24c connected to the center poly electrode 13 and the gate metal 24b connected to the gate poly electrode 16 are coplanar with the plurality of via holes 23a, 23b, 23c, and 23d. It further comprises forming in.

상기 센터 폴리 전극(13) 및 게이트 폴리 전극(16)을 형성하는 단계는 상기 센터 폴리 전극(13) 상부, 상기 게이트 폴리 전극(16) 상부가 상기 기판(10) 표면과 동일 평면상(Substantially coplanar) 존재하도록 형성한다.The forming of the center poly electrode 13 and the gate poly electrode 16 may be performed on the center poly electrode 13 and the gate poly electrode 16 on the same surface as the surface of the substrate 10. ) To be present.

상기 절연막(23)은 HLD 산화막 및 BPSG막을 포함한다.The insulating film 23 includes an HLD oxide film and a BPSG film.

도 1 내지 도 10을 참조하여 상기와 같이 구성된 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 설명하면 다음과 같다.Referring to Figures 1 to 10 step by step description of a method for manufacturing a semiconductor device according to an embodiment of the present invention configured as described above are as follows.

먼저, 도 1에 도시된 바와 같이, 기판(10) 일측의 액티브 영역(100)에 트렌치(11)를 형성한다.First, as shown in FIG. 1, the trench 11 is formed in the active region 100 on one side of the substrate 10.

더욱 구체적으로는, N-Epi Wafer 기판(10)을 준비하고, 기판(10) 위에 딥 트렌치 하드 마스킹(Deep Trench Hard Masking)을 수행한다. 이때, 딥 트렌치 에치(Etch)시 PR(Photo Resistor) 만으로는 건식 식각(Dry Etch)를 견디지 못하므로 NIT와 Oxide를 이중으로 올려서 식각 공정을 진행한다. More specifically, the N-Epi Wafer substrate 10 is prepared, and deep trench hard masking is performed on the substrate 10. At this time, since the PR (Photo Resistor) alone cannot withstand the dry etching during deep trench etching, the etching process is performed by raising NIT and oxide twice.

이후, 딥 트렌치 포토(Deep Trench PHOTO) 및 트렌치 식각을 수행하여 다수개의 트렌치(11)를 형성한다. 트렌치 식각 방식은 비등방성 건식 식각인 것이 바람직하다.Subsequently, a plurality of trenches 11 are formed by performing deep trench photo and trench etching. The trench etching method is preferably anisotropic dry etching.

이후, 기판(10)을 희생 산화막으로 산화시킨다. 이때, 희생 산화막으로 SAC1 Ox의 경우 트렌치 에치 진행 시 발생되는 Si 기판(10) 표면 즉, 트렌치(11) 내측면의 트렌치 에치 시 야기된 플라즈마 손상(Plasma Damage) 영역을 산화시킨 후 식각 제거하여 트렌치(11) 표면의 플라즈마 손상 영역을 제거한다. Thereafter, the substrate 10 is oxidized to a sacrificial oxide film. At this time, in the case of SAC1 Ox as a sacrificial oxide, the trench is etched by removing the surface of the Si substrate 10 generated during the trench etch, that is, the plasma damage region caused by the trench etch on the inner side of the trench 11, and then etching away. (11) The plasma damaged area of the surface is removed.

이후, 도 2에 도시된 바와 같이, 산화층(12) 및 센터 폴리 전극(13)을 형성한다.Thereafter, as shown in FIG. 2, an oxide layer 12 and a center poly electrode 13 are formed.

상기 산화층(12)은 SAC2 Ox, RESULF OX 또는 Field Ox를 포함한다. 기판(10) 표면을 산화할 경우 상기 산화층(12)으로 인하여 E-Field가 분배되어 보다 높은 정격 전압(BVDSS)을 구현할 수 있다. 상기 산회막(12)은 트렌치 사이에서의 E-필드를 충분하게 지지를 해주는 역할을 하여(RESURF 효과)보다 높은 E-필드 형성이 가능하게 되어 보다 높은 정격 (BVDSS)을 구현할 수 있다.The oxide layer 12 includes SAC2 Ox, RESULF OX, or Field Ox. When the surface of the substrate 10 is oxidized, the E-Field may be distributed by the oxide layer 12 to realize a higher rated voltage BVDSS. The acid film 12 serves to sufficiently support the E-field between the trenches (RESURF effect) to enable formation of higher E-fields, thereby achieving higher ratings (BVDSS).

센터 폴리 전극(13)의 형성은 도핑 폴리 형성, 폴리 산화, 폴리 에치백(Poly Etch-Back) 순으로 수행된다. 센터 폴리 전극(13)은 최종 공정 이후 한 개의 트렌치(11) 내에 형성되는 3개의 게이트 폴리(Gate Poly) 전극중 가운데 있는 전극으로, 이후 공정에 의하여 다른 좌/우측 2개의 폴리 전극과는 다르게 소스(Source) Metal을 통하여 소스(Source)와 접촉되는 폴리 전극이다.Formation of the center poly electrode 13 is performed in order of doping poly formation, poly oxidation, and poly etch-back. The center poly electrode 13 is an electrode in the middle of three gate poly electrodes formed in one trench 11 after the final process, and is different from the other left / right two poly electrodes by a subsequent process. (Source) A poly electrode that is in contact with a source through a metal.

상기 도핑 폴리 형성 시, 불순물이 도핑된 즉, 폴리 전극의 전도도를 높이기 위하여 도펀트 도핑된 센터 폴리 전극(13)을 형성한다.When the doped poly is formed, a dopant doped center poly electrode 13 is formed to increase conductivity of the poly electrode, that is, doped with impurities.

상기 폴리 산화 시, 트렌치(11) 내에 센터 폴리 전극(13)이 형성되면 트렌치 구조에 의하여 센터 폴리 전극(13)의 중앙 부위가 가운데로 들어간 형태가 되어 이 부분을 평탄화하기 위하여 폴리 상부를 산화시킨다.During the poly oxidation, when the center poly electrode 13 is formed in the trench 11, the center portion of the center poly electrode 13 is formed into the center by the trench structure to oxidize the top of the poly to planarize this portion. .

폴리 에치백 시, 센터 폴리 전극(13)을 산화층(12) 상부까지 식각한다.During poly etch back, the center poly electrode 13 is etched to the upper portion of the oxide layer 12.

이후, 폴리 에치 시 센터 폴리 전극(13) 상부에 발생된 플라즈마 손상 영역을 산화하여 제거한다. 상기 공정을 통하여 센터 폴리 전극(13)으로부터의 누설 전류 (Leakage Current) 형성을 사전에 제거하게 된다. 이로 인하여 디바이스(Device)의 신뢰성을 향상 시키게 된다.Thereafter, the plasma damage region generated on the center poly electrode 13 during the poly etch is oxidized and removed. Through this process, leakage current formation from the center poly electrode 13 is eliminated in advance. This improves the reliability of the device.

이후, 도 3에 도시된 바와 같이, 포토 PR 마스크(14)를 이용하여 터미네이션 영역중 채널 스탑퍼 영역(26) 및 액티브 영역(100)의 산화층(12)만을 식각하여 상기 스탑퍼 영역(26)과 액티브 영역(100) 기판(10) 상부 및 액티브 영역(100) 트렌치(11) 측면에 형성된 상기 산화층(12)을 제거한다. 이후, 도 4에 도시된 바와 같이, 상기 일부 산화층(12) 제거후 포토 PR 마스크를 제거하고 나서 기판(10) 전면에 게이트 폴리를 증착한다. 상기 게이트 폴리 증착 전 게이트 절연막(27a, 27b) 형성 단계를 더 포함한다. 도 11에 도시된 바와 같이, 상기 게이트 절연막(27a, 27b) 형성시 트렌치(11) 측면과 향후 형성될 게이트 폴리 전극(16) 사이의 게이트 절연막(27b) 두께(B)보다 게이트 폴리 전극(16)과 센터 폴리 전극(13) 사이의 게이트 절연막(27a) 두께(A)가 더 두꺼워 지도록 마스크 제거후 상기 게이트 절연막(27a, 27b) 형성 전 전면에 불순물 이온을 주입하는 단계를 더 포함할 수도 있다. 상기와 같이 게이트 폴리 전극(16)과 센터 폴리 전극(13)과의 기생 캐패시턴스(Capacitance)를 줄임으로써 고속 스위칭을 가능하게 할 수 있다.3, only the channel stopper region 26 and the oxide layer 12 of the active region 100 of the termination region are etched using the photo PR mask 14 to stop the stopper region 26. And the oxide layer 12 formed on the active region 100 substrate 10 and on the active region 100 trench 11 side. Subsequently, as shown in FIG. 4, after removing the partial oxide layer 12, the photo PR mask is removed, and then gate poly is deposited on the entire surface of the substrate 10. The method may further include forming gate insulating layers 27a and 27b before the gate poly deposition. As shown in FIG. 11, when the gate insulating layers 27a and 27b are formed, the gate polyelectrode 16 is larger than the thickness B of the gate insulating layer 27b between the side of the trench 11 and the gate polyelectrode 16 to be formed later. ) And implanting impurity ions into the entire surface of the gate insulating layer 27a and 27b before removing the mask so that the thickness A of the gate insulating layer 27a between the center poly electrode 13 and the center poly electrode 13 is increased. . As described above, the high speed switching can be enabled by reducing the parasitic capacitance between the gate poly electrode 16 and the center poly electrode 13.

이후, 도 5에 도시된 바와 같이, P-바디 마스크를 이용하여 트렌치(11) 사이에 P-바디(18)를 형성한다. 상기 P-바디(18)는 N-Epi 웨이퍼 기판(10) 내에 P형 도펀트의 임플란트 및 확산을 통하여 P-웰로 형성된다.Thereafter, as shown in FIG. 5, the P-body 18 is formed between the trenches 11 using the P-body mask. The P-body 18 is formed into a P-well through implantation and diffusion of a P-type dopant in the N-Epi wafer substrate 10.

이후, 도 6에 도시된 바와 같이, 폴리 마스크를 통해 상기 게이트 폴리 전극(16)을 선택적으로 식각하여 터미네이션 영역(200)에 등전위링 전극(19) 및 확장 게이트 폴리 전극(20)을 형성하고, 액티브 영역(100) 트렌치(11) 내부 측면에 게이트 폴리 전극(16)을 형성한다.Thereafter, as shown in FIG. 6, the gate polyelectrode 16 is selectively etched through a poly mask to form the equipotential ring electrode 19 and the extended gate polyelectrode 20 in the termination region 200. The gate poly electrode 16 is formed on the inner side of the trench 11 of the active region 100.

이후, 도 7에 도시된 바와 같이, 소스 마스크를 통해 상기 P-바디(18) 상부에 소스 영역(22)을 형성함과 동시에 터미네이션 영역(200)에는 채널 스탑퍼 영역(26)을 형성한다. 상기 소스 영역(22)은 N형 도펀트의 임플란트를 통하여 상기 P-바디(18) 내의 상부에 형성되는 것이 바람직하다. Subsequently, as shown in FIG. 7, the source region 22 is formed on the P-body 18 through the source mask, and the channel stopper region 26 is formed in the termination region 200. The source region 22 is preferably formed on top of the P-body 18 via an implant of an N-type dopant.

상기 등전위 링 메탈(24a)은 상기 채널 스탑퍼 영역(26)과 비아홀(23d)을 통해 연결되어 등전위를 이룬다. 또한, 상기 채널 스탑퍼 영역(26)과 연결되는 비아홀(23d)이 상기 채널 스탑퍼 영역(26)을 통과하여 기판(10)과 연결됨으로써 등전위를 이룰 수도 있다. 상기 채널 스탑퍼 영역(26)은 N+ 영역인 것이 바람직하다.The equipotential ring metal 24a is connected to the channel stopper region 26 through a via hole 23d to form an equipotential. In addition, a via hole 23d connected to the channel stopper region 26 may pass through the channel stopper region 26 to be connected to the substrate 10 to achieve an equipotential. The channel stopper region 26 is preferably an N + region.

상기 채널 스탑퍼 영역(26)은 P-N 역 바이어스(Reverse Bias) 인가시 공핍층(Depletion Layer)이 확장되는데, 이에 따라 칩 에지(Chip Edge)까지 상기 공핍층이 확장되지 않도록 N+ 또는 P+ 도핑하여 더 이상의 공핍층이 확장되는 것을 방지하는 역할을 한다.The channel stopper region 26 extends when the PN reverse bias is applied to the depletion layer. Thus, the channel stopper region 26 is further doped with N + or P + to prevent the depletion layer from extending to the chip edge. It serves to prevent the above depletion layer from expanding.

이후, 도 8에 도시된 바와 같이, 소스 영역(22) 형성후 기판 전면에 절연막 영역(23)을 형성한다. 상기 절연막(23)은 HLD 산화막 및 BPSG막의 이중층으로 형성될 수 있으며, 상기 절연막 영역(23)을 식각하여 등전위링 전극(19), 확장 게이트 폴리 전극(20), 게이트 폴리 전극(16), 센터 폴리 전극(13) 및 P-바디(18) 상부에 각각의 비아홀(23a)(23b)(23c)(23d)을 형성시킨다.Subsequently, as shown in FIG. 8, after forming the source region 22, the insulating layer region 23 is formed on the entire surface of the substrate. The insulating film 23 may be formed of a double layer of an HLD oxide film and a BPSG film. The insulating film region 23 may be etched to equipotentially ring electrode 19, expansion gate poly electrode 20, gate poly electrode 16, and center. Each via hole 23a, 23b, 23c, 23d is formed on the poly-electrode 13 and the P-body 18, respectively.

상기 절연막 영역(23)은 ILD(Inter Level Dielectic)로 게이트 전극과 다음 공정에 수행될 톱 메탈(Top Metal)을 절연시킨다. 이때, 컨택 포토 및 식각 공정으로 상기 절연막 영역(23)을 식각하여 각각의 등전위링 전극(19), 확장 게이트 폴리 전극(20), 게이트 폴리 전극(16), 센터 폴리 전극(13) 및 P-바디(18)에 대응하는 부분에 각각의 비아홀(23a)(23b)(23c)(23d)이 형성된다.The insulating layer region 23 insulates the gate electrode and the top metal to be performed in the next process by ILD (Inter Level Dielectic). At this time, the insulating layer region 23 is etched by using a contact photo and etching process, so that the equipotential ring electrode 19, the extended gate polyelectrode 20, the gate polyelectrode 16, the center polyelectrode 13, and the P− Each via hole 23a, 23b, 23c, 23d is formed in a portion corresponding to the body 18.

상기 각각의 비아홀(23a)(23b)(23c)(23d)을 통해 P-바디(18) 내에 P형 도펀트를 임플란트 및 어닐링하여 P+ 을 형성한다. 이는, 역 전류 패스(Reverse Current Pass)시 P-바디(18) 내의 기생 NPN TR의 Rb(Base 저항)을 낮추어 쉽게 턴-온(Turn-On)되는 것을 억제함으로써 래치-업(Latch-Up)을 예방할 수 있다.P-type dopants are implanted and annealed in the P-body 18 through the respective via holes 23a, 23b, 23c, and 23d to form P +. This lowers the base resistance (Rb) of the parasitic NPN TR in the P-body 18 during the reverse current pass, thereby inhibiting it from being easily turned on (Latch-Up). Can be prevented.

이후, 도 9에 도시된 바와 같이, 상기 절연막 영역(23) 상부에 각각의 등전위링 메탈, 게이트 메탈 및 소스 메탈층(24a, 24b, 24c)을 형성한다.Thereafter, as shown in FIG. 9, respective equipotential ring metal, gate metal, and source metal layers 24a, 24b, and 24c are formed on the insulating layer 23.

상기 메탈층(24a, 24b, 24c)들은 각각의 비아홀(23a)(23b)(23c)(23d)을 통하여 상기 등전위링 전극(19), 게이트 폴리 전극(20), 센터 폴리 전극(13) 및 P-바디(18)에 대응하는 부분에 형성된다. 따라서, 상기 메탈층(24a, 24b, 24c)들은 등전위링 메탈층(24a), 게이트 메탈층(24b) 및 소스 메탈층(24c)으로 이루어진다.The metal layers 24a, 24b, and 24c may be formed through the via holes 23a, 23b, 23c, and 23d of the equipotential ring electrode 19, the gate polyelectrode 20, the center polyelectrode 13, and the like. It is formed in the portion corresponding to the P-body 18. Accordingly, the metal layers 24a, 24b, and 24c may include an equipotential ring metal layer 24a, a gate metal layer 24b, and a source metal layer 24c.

상기 절연막 영역(23)은 알루미늄 스파크(Al Spike)를 막기 위하여 베리어 메탈 스퍼터(Barrier Metal Sputter) 방식이 적용된다. 상기 베리어 메탈은 Ti/TiN으로 구성되며 이후, 컨택 영역(여기서는 비아홀)을 W-Plug로 채운 후 Al Sputter을 통하여 메탈층을 형성하여 등전위링 메탈층(24a), 게이트 메탈층(24b) 및 소스 메탈층(24c)을 형성한다.The barrier metal sputter method is applied to the insulating layer region 23 to prevent aluminum spark. The barrier metal is composed of Ti / TiN, and then fills the contact region (here, via hole) with W-Plug and forms a metal layer through Al Sputter to form an equipotential ring metal layer 24a, a gate metal layer 24b, and a source. The metal layer 24c is formed.

이후, 도 10에 도시된 바와 같이, 상기 각각의 메탈층(24a, 24b, 24c) 상부에 보호층(25)을 형성함으로써, 본 발명의 바람직한 일 실시예에 따른 반도체 소자를 제조할 수 있다. 이때, 상기 보호층(25)은 상기 각각의 메탈층(24a, 24b, 24c) 위에 칩(Chip) 보호를 위하여 질화막이 포함된 물질로 형성한다.Subsequently, as shown in FIG. 10, by forming the protective layer 25 on each of the metal layers 24a, 24b, and 24c, a semiconductor device according to an exemplary embodiment of the present invention may be manufactured. In this case, the passivation layer 25 is formed of a material including a nitride film on each of the metal layers 24a, 24b, and 24c for chip protection.

도 12는 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 평면도, 도 13는 도 12의 A-A'선 단면도로서, 트렌치의 수평면을 나타낸 도면이고, 도 14는 도 12의 B-B'선 단면도로서, 게이트 폴리의 수직면을 나타낸 도면이고, 도 15는 도 12의 C-C'선 단면도로서, 센터 폴리의 수직면을 나타낸 도면이고, 도 16는 도 12의 D-D'선 단면도로서, 액티브 영역 이외의 p-바디 영역의 수직면을 나타낸 도면이다.12 is a plan view of a semiconductor device according to an exemplary embodiment of the present invention, FIG. 13 is a cross-sectional view taken along the line AA ′ of FIG. 12, and illustrates a horizontal plane of the trench, and FIG. 14 is a line B-B ′ of FIG. 12. 12 is a cross-sectional view showing a vertical plane of the gate poly, FIG. 15 is a cross-sectional view taken along the line C-C 'of FIG. 12, a vertical plane of the center poly is shown, and FIG. 16 is a cross-sectional view taken along the line D-D' of FIG. Figures showing vertical planes of p-body regions other than regions.

도시된 바와 같이, 본 발명의 바람직한 일 실시예에 따른 반도체 소자는, 게이트 폴리 전극(16)을 칩 내에서 한 방향으로만 설계하여 중앙의 센터 폴리 전극(13)을 등전위링 메탈층, 게이트 메탈층 및 소스 메탈층(24a, 24b, 24c)과 연결시킨다. As shown, the semiconductor device according to the preferred embodiment of the present invention, the gate poly-electrode 16 is designed in only one direction in the chip, so that the center poly-electrode 13 is equipotentially ringed metal layer, gate metal Layers and source metal layers 24a, 24b, 24c.

따라서, 하나의 트렌치(11) 내에 2개의 게이트 폴리 전극(16)과 1개의 센터 폴리 전극(13)을 갖는 트리플 폴리 구조의 반도체 소자를 제공하며, 센터 폴리 전극(13) 상부의 컨택 에치 공정과 동시에 p-바디 영역(18)의 컨택 에치 공정을 진행함으로써 비아홀을 동시에 형성하여 톱 메탈층들(24a, 24b, 24c)과 연결시켜 별도의 센터 폴리 연결 마스크 공정을 생략하고 전체 공정을 단순화할 수 있게 된다.Accordingly, a semiconductor device having a triple poly structure having two gate poly electrodes 16 and one center poly electrode 13 in one trench 11 is provided, and a contact etch process on the center poly electrode 13 is performed. At the same time, through the contact etch process of the p-body region 18, via holes are simultaneously formed and connected to the top metal layers 24a, 24b, and 24c, thereby eliminating a separate center poly connection mask process and simplifying the overall process. Will be.

본 명세서에 기재된 본 발명의 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 관한 것이고, 발명의 기술적 사상을 모두 포괄하는 것은 아니므로, 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다. 따라서 본 발명은 상술한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 권리범위 내에 있게 된다.The embodiments of the present invention and the configurations shown in the drawings are related to the most preferred embodiments of the present invention, and do not cover all the technical idea of the invention, various equivalents that may be substituted for them at the time of filing. It should be understood that there may be water and variations. Therefore, the present invention is not limited to the above-described embodiment, and any person having ordinary skill in the art to which the present invention pertains may make various modifications without departing from the gist of the present invention as claimed in the claims. Such changes will fall within the scope of the claims.

10 : 기판 11 : 트렌치
12 : 산화층 13 : 센터 폴리 전극
16 : 게이트 폴리 전극 18 : p-바디 영역
20 : 확장 게이트 폴리 전극 22 : 소스 영역
23 : 절연막 영역 23a,23b,23c,23d : 비아홀
24a : 등전위링 메탈 24b : 게이트 메탈
24c : 소스 메탈 25 : 보호층
26 : 채널 스탑퍼 영역 27a, 27b : 게이트 절연막
100 : 액티브 영역 200 : 터미네이션 영역
300 : 트랜지언트 영역10 substrate 11 trench
12 oxide layer 13 center poly electrode
16: gate polyelectrode 18: p-body region
20: extended gate poly electrode 22: source region
23: insulating film region 23a, 23b, 23c, 23d: via hole
24a: equipotential ring metal 24b: gate metal
24c: source metal 25: protective layer
26: channel stopper regions 27a, 27b: gate insulating film
100: active area 200: termination area
300: transient area

Claims (29)

기판;
상기 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역;
상기 액티브 영역 이외의 터미네이션 영역;
상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 포함하고,
상기 액티브 영역의 상기 다수 트렌치는 트렌치 중앙에 위치한 센터 폴리 전극, 상기 센터 폴리 전극 상부 측면에 위치한 적어도 2개의 게이트 폴리 전극, 상기 다수의 트렌치 사이에 위치한 p-바디 영역 및 상기 p-바디 영역 상부 및 상기 게이트 폴리 전극 측면에 위치한 소스 영역으로 이루어지되,
상기 터미네이션 영역의 기판 상부에 상기 트렌지언트 영역에서 확장되어 형성된 산화층;
상기 산화층 상부 및 측면에 폴리 전극으로 형성된 등전위링 전극;
상기 등전위링 전극과 제1 비아홀을 통해 전기적으로 연결된 등전위링 메탈;을 포함하는 것을 특징으로하는 반도체 소자.Board;
An active region including a plurality of trenches formed in the substrate;
Termination regions other than the active region;
And a transition region including at least one trench formed between the active region and the termination region.
The plurality of trenches in the active region may include a center poly electrode positioned at the center of the trench, at least two gate poly electrodes positioned at an upper side of the center poly electrode, a p-body region located between the plurality of trenches and an upper portion of the p-body region; A source region located on the side of the gate poly electrode,
An oxide layer formed on the substrate in the termination region and extending in the transient region;
An equipotential ring electrode formed of a poly electrode on the top and side surfaces of the oxide layer;
And an equipotential ring metal electrically connected to the equipotential ring electrode through a first via hole. 제 1항에 있어서,
상기 터미네이션 영역으로 확장된 확장 게이트 폴리 전극을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 1,
And an extended gate polyelectrode extending into the termination region. 제 2항에 있어서,
상기 센터 폴리 전극과 소스 영역을 전기적으로 연결 시켜주는 소스 메탈과,
상기 확장된 게이트 폴리 전극을 전기적으로 연결 시켜주는 게이트 메탈이 동일 평면상에 형성된 것을 특징으로 하는 반도체 소자.The method of claim 2,
A source metal electrically connecting the center poly electrode and the source region to each other;
And a gate metal electrically connecting the extended gate poly electrode to the same plane. 제 3항에 있어서,
상기 소스 메탈은 다수의 제2 비아홀을 통하여 상기 센터 폴리 전극과 소스 영역과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.The method of claim 3,
And the source metal is electrically connected to the center poly electrode and the source region through a plurality of second via holes. 제 4항에 있어서,
상기 소스 메탈 및 상기 제2 비아홀은 각각 알루미늄 및 텅스텐으로 이루어져 있으며, 상기 소스 메탈 및 상기 제2 비아홀 하부에 Ti/TiN을 포함하는 베리어 메탈이 존재함을 특징으로 하는 반도체 소자.The method of claim 4, wherein
And the source metal and the second via hole are made of aluminum and tungsten, respectively, and a barrier metal including Ti / TiN exists under the source metal and the second via hole. 제 5항에 있어서,
상기 다수의 제2 비아홀 사이에 HLD 산화막 및 BPSG의 이중층으로 이루어진 절연막이 존재함을 특징으로 하는 반도체 소자.The method of claim 5,
And an insulating film composed of a double layer of an HLD oxide film and a BPSG is present between the plurality of second via holes. 제 3항에 있어서,
상기 등전위링 메탈이 상기 소스 메탈 및 상기 게이트 메탈과 동일한 평면상에 형성되어 있는 것을 특징으로 하는 반도체 소자.The method of claim 3,
The equipotential ring metal is formed on the same plane as the source metal and the gate metal. 제 7항에 있어서,
상기 등전위링 메탈 하부의 상기 기판 표면에 채널 스탑퍼 영역이 존재하는 것을 특징으로 하는 반도체 소자. The method of claim 7, wherein
And a channel stopper region is present on the surface of the substrate under the equipotential ring metal. 제 8항에 있어서,
상기 등전위 링 메탈은 상기 채널 스탑퍼 영역을 통과하는 제3 비아홀을 통해 기판과 연결되어 등전위를 이루는 것을 특징으로 하는 반도체 소자. The method of claim 8,
And the equipotential ring metal is connected to the substrate through the third via hole passing through the channel stopper region to form an equipotential. 제 8항에 있어서,
상기 채널 스탑퍼 영역은 N+ 영역임을 특징으로 하는 반도체 소자.The method of claim 8,
And the channel stopper region is an N + region. 제 2항에 있어서,
상기 확장 게이트 폴리 전극 하부에 산화층이 존재하는 것을 특징으로 하는 반도체 소자. The method of claim 2,
And an oxide layer under the expansion gate poly electrode. 제 1항에 있어서,
상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 상기 트랜지언트 영역의 트렌치 내부에는 상기 센터 폴리 전극이 존재하며, 상기 센터 폴리 전극을 중심으로 비 대칭적 구조로 상기 액티브 영역과 가까운 상기 트랜지언트 영역의 트렌치 내부에 상기 게이트 폴리 전극이 형성된 것을 특징으로 하는 반도체 소자.The method of claim 1,
The center poly electrode is present in the trench of the transient region formed between the active region and the termination region, and has a non-symmetrical structure around the center poly electrode. A semiconductor device comprising a gate poly electrode formed. 제 13항에 있어서,
상기 비대칭적 구조로 형성된 상기 게이트 폴리 전극과 공유되는 상기 p-바디 영역에는 상기 소스 영역이 존재하지 않은 것을 특징으로 하는 반도체 소자.The method of claim 13,
And the source region does not exist in the p-body region shared with the gate poly electrode formed in the asymmetrical structure. 제 1항에 있어서,
상기 제1 비아홀 하부에 p+ 영역이 존재하는 것을 특징으로 하는 반도체 소자. The method of claim 1,
And a p + region is provided below the first via hole. 제 3항에 있어서,
상기 소스 메탈, 상기 게이트 메탈 및 상기 등전위링 메탈 상부에 보호층이 있는 것을 특징으로 하는 반도체 소자.The method of claim 3,
And a protective layer on the source metal, the gate metal, and the equipotential ring metal. 제 16항에 있어서,
상기 보호층은 질화막을 포함하는 것을 특징으로 하는 반도체 소자. The method of claim 16,
The protective layer comprises a nitride film. 제 1항에 있어서,
상기 트렌치 측면과 상기 게이트 폴리 전극 사이 및 상기 게이트 폴리 전극 사이와 상기 센터 폴리 전극 사이에 게이트 절연막이 존재하며, 상기 게이트 폴리 전극과 상기 센터 폴리 전극 사이의 상기 게이트 절연막이 상기 트렌치 측면과 상기 게이트 폴리 전극 사이의 상기 게이트 절연막보다 더 두꺼운 것을 특징으로 하는 반도체 소자.The method of claim 1,
A gate insulating film is present between the trench side surface and the gate poly electrode, and between the gate poly electrode and the center poly electrode, and the gate insulating film between the gate poly electrode and the center poly electrode is formed in the trench side and the gate poly electrode. And a thicker than said gate insulating film between electrodes. 제 1항에 있어서,
상기 p-바디 영역 하부가 상기 게이트 폴리 전극 하부 위에 존재함을 특징으로 하는 반도체 소자.The method of claim 1,
And a lower portion of the p-body region is disposed below the gate poly electrode. 제 1항에 있어서,
상기 센터 폴리 전극 및 상기 게이트 폴리 전극 상부는 상기 기판 표면과 동일 평면상(substantially coplanar)에 존재하는 것을 특징으로 하는 반도체 소자. The method of claim 1,
And the center poly electrode and the top of the gate poly electrode are coplanar with the surface of the substrate. 제 1항에 있어서,
상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 상기 트렌치의 깊이가 상기 액티브 영역에 형성된 상기 트렌치 깊이보다 더 깊은 것을 특징으로 하는 반도체 소자. The method of claim 1,
And a depth of the trench formed between the active region and the termination region is deeper than the depth of the trench formed in the active region. 제1항에 있어서,
상기 게이트 폴리 전극 하부는 상기 센터 폴리 전극을 중심으로 경사를 이루는 것을 특징으로 하는 반도체 소자.The method of claim 1,
And a lower portion of the gate poly electrode is inclined with respect to the center poly electrode. 제1항 또는 제 22항에 있어서,
상기 센터 폴리 전극과 가까운 상기 게이트 폴리 전극 하부가 먼 쪽의 상기 게이트 폴리 전극 하부보다 더 깊은 것을 특징으로 하는 반도체 소자.The method of claim 1 or 22,
And the lower portion of the gate poly electrode close to the center poly electrode is deeper than the lower portion of the gate poly electrode on the far side. 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 형성하는 반도체 소자의 제조 방법에 있어서,
상기 터미네이션 영역을 형성하는 방법은,
상기 트랜지언트 영역에 형성된 상기 트렌치로부터 상기 터미네이션 영역의 기판 상부면으로 확장하여 산화층을 형성하는 단계;
상기 산화층의 상부에 등전위링 전극 및 확장 게이트 폴리 전극을 이격되게 형성하는 단계;
상기 등전위링 전극 및 확장 게이트 폴리 전극의 상부에 절연막을 형성하는 단계;
상기 등전위링 전극 및 확장 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 절연막에 다수의 비아홀을 동시에 형성하는 단계;
상기 비아홀을 통해 상기 등전위링 전극과 연결되는 등전위링 메탈 및 상기 확장 게이트 폴리 전극과 연결되는 게이트 메탈층을 상기 절연막 상부에 형성하는 단계로 수행되는 것을 특징으로 하는 반도체 소자 제조방법.An active region including a plurality of trenches formed in the substrate; Termination regions other than the active region; A method for manufacturing a semiconductor device, comprising: a transient region including at least one trench formed between the active region and the termination region;
The method of forming the termination region,
Forming an oxide layer by extending from the trench formed in the transition region to an upper surface of the substrate in the termination region;
Forming an equipotential ring electrode and an expansion gate polyelectrode on the oxide layer apart from each other;
Forming an insulating film on the equipotential ring electrode and the expansion gate poly electrode;
Simultaneously forming a plurality of via holes in the insulating film to electrically connect the equipotential ring electrode and the expansion gate poly electrode, respectively;
And forming an equipotential ring metal connected to the equipotential ring electrode and the gate metal layer connected to the extended gate poly electrode through the via hole on the insulating layer. 제23항에 있어서,
상기 비아홀은 상기 트랜지언트 영역 및 액티브 영역의 절연막을 관통하는 비아홀과 동시에 형성하는 반도체 소자 제조방법. The method of claim 23,
And forming the via hole simultaneously with the via hole penetrating through the insulating layers of the transient region and the active region. 기판에 형성된 다수의 트렌치를 포함하는 액티브 영역; 상기 액티브 영역 이외의 터미네이션 영역; 상기 액티브 영역과 상기 터미네이션 영역 사이에 형성된 적어도 하나의 트렌치를 포함하는 트랜지언트 영역;을 형성하는 반도체 소자의 제조 방법에 있어서,
상기 액티브 영역을 형성하는 방법은,
상기 액티브 영역에 형성된 각 트렌치의 중심부에 센터 폴리 전극을 형성하는 단계;
상기 센터 폴리 전극 양 측면 상부에 게이트 폴리 전극을 형성하는 단계;
상기 센터 폴리 전극 및 상기 게이트 폴리 전극이 형성된 상부에 절연막을 형성하는 단계;
상기 센터 폴리 전극 및 상기 게이트 폴리 전극을 각각 전기적으로 연결하기 위하여 상기 절연막에 다수의 비아홀을 동시에 형성하는 단계;를 포함하고,
상기 게이트 폴리 전극 형성 단계는
상기 다수의 트렌치 측면 및 상기 센터 폴리 전극 상부에 불순물을 주입하는 단계;
상기 불순물이 주입된 트렌치 측면 및 상기 센터 폴리 전극을 산화시켜 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상부에 게이트 폴리를 증착한 후 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.An active region including a plurality of trenches formed in the substrate; Termination regions other than the active region; A method for manufacturing a semiconductor device, comprising: a transient region including at least one trench formed between the active region and the termination region;
The method of forming the active region,
Forming a center poly electrode at the center of each trench formed in the active region;
Forming gate poly electrodes on both sides of the center poly electrode;
Forming an insulating layer on the center poly electrode and the gate poly electrode;
And simultaneously forming a plurality of via holes in the insulating layer to electrically connect the center poly electrode and the gate poly electrode, respectively.
The gate poly electrode forming step
Implanting impurities into the plurality of trench sides and the top of the center poly electrode;
And forming a gate insulating film by oxidizing the trench side surface and the center poly electrode in which the impurities are injected, and depositing and then etching the gate poly on the gate insulating film. 제 25항에 있어서,
상기 다수의 비아홀 측면 및 하부에 Ti/TiN을 포함하는 베리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 25,
And forming a barrier metal including Ti / TiN on side and bottom portions of the plurality of via holes. 제 25항에 있어서,
상기 다수의 비아홀을 통해 상기 센터 폴리 전극과 연결되는 소스 메탈 및 상기 게이트 폴리 전극과 연결되는 게이트 메탈을 동일 평면상에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 25,
And forming a source metal connected to the center poly electrode and a gate metal connected to the gate poly electrode on the same plane through the plurality of via holes. 제 25항에 있어서,
상기 센터 폴리 전극 및 게이트 폴리 전극 형성 단계는 상기 센터 폴리 전극 상부, 상기 게이트 폴리 전극 상부가 상기 기판 표면과 동일 평면상(Substantially coplanar) 존재하도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 25,
The forming of the center poly electrode and the gate poly electrode may include forming the upper part of the center poly electrode and the upper part of the gate poly electrode so as to be coplanar with the surface of the substrate. 제 25항에 있어서,
상기 절연막은 HLD 산화막 및 BPSG막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.The method of claim 25,
The insulating film includes a HLD oxide film and a BPSG film, characterized in that the semiconductor device manufacturing method.
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