KR20190139830A - 무선주파수 인식 칩의 전원 정류 회로 - Google Patents

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Abstract

본 발명의 실시예는 전자태그의 전원 정류 회로에 관한 것으로, 제어 회로, 제1 정류 및 전압 조정 회로, 제2 정류 및 전압 조정 회로, 전원 검출 회로 및 전압 안정화 커패시터를 포함하며; 전원 검출 회로를 통해 상기 전압 안정화 커패시터의 제1단의 전압을 수집하고, 상기 전압 안정화 커패시터의 제1단의 전압에 따라 상기 제어 회로에 피드백 신호를 송신하며; 제어 회로는 상기 피드백 신호, 제1 안테나 신호 및 제2 안테나 신호에 따라 상기 제1 정류 및 전압 조정 회로 또는 상기 제2 정류 및 전압 조정 회로를 제어하여 상기 전압 안정화 커패시터를 충전하도록 구성되며, 전원 검출 회로를 통해 전압 안정화 커패시터 제1단의 전압을 칩 작동에 필요한 범위 내로 제어함으로써 회로 구조가 간단하고 칩 면적이 감소된다.

Description

전자태그의 전원 정류 회로
관련 출원의 상호 참조
본원 발명은 출원번호가 201611140950.X이고 출원일자가 2016년 12월 12일인 중국 특허 출원에 기반하여 제출하며 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본원 발명에 원용된다.
본 발명은 전자 회로 기술 분야에 관한 것으로, 특히 전자태그의 전원 정류 회로에 관한 것이다.
무선주파수 태그, 트랜스폰더(Transponder) 및 데이터 캐리어라고도 불리는 전자태그는 일반적으로 무선주파수 인식(Radio Frequency Identification, RFID)으로 지칭된다. RFID는 통상적으로 에너지 전달 및 데이터 교환을 구현하기 위해 판독기와 함께 사용된다. 전자태그는 자기장에 진입한 후 리더(reader)로부터 발송된 무선주파수 신호를 수신하고 유도 전류에 의해 획득된 에너지를 통해 칩에 저장된 제품 정보를 발송하거나 특정된 주파수의 신호를 능동적으로 발송한다.
전자태그는 주로 칩과 안테나를 포함한다. 선행기술에 있어서, 칩은 정류 회로 및 전압 조정 회로를 포함하며, 정류 회로는 안테나의 교류 신호를 수신하여 교류 신호를 전환시키고 출력 전압을 전압 조정 회로에 전송하며, 전압 조정 회로는 칩의 동작 전압 범위에 따라 정류 회로의 출력 전압을 조정하고 조정된 전압을 사용하여 칩에 전기를 공급한다.
선행기술을 적용하면 적어도 다음과 같은 문제가 존재한다.
기존의 회로 구조에서, 정류 회로 및 전압 조정 회로는 독립적인 두 부분의 회로로서, 회로 구조 설계가 복잡하고 상대적으로 큰 칩 면적을 차지한다.
해당 배경 기술 부분에 개시된 정보는 본 발명의 전반적인 배경에 대한 이해를 높이기 위한 것일 뿐이며, 해당 정보가 이미 본 기술분야의 통상의 기술자에게 공지된 선행기술을 구성함을 인정하거나 어떠한 방식으로든 암시하는 것으로 간주되어서는 안된다.
이를 감안하여, 본 발명의 실시예가 해결하고자 하는 기술적 과제는 회로 구조를 간소화함으로써 칩의 부피를 감소시킬 수 있는 전자태그의 전원 정류 회로를 제공하는 것이다.
상술한 기술적 과제를 해결하고자, 본 발명의 실시예는 제1 양태에서 제어 회로, 제1 정류 및 전압 조정 회로, 제2 정류 및 전압 조정 회로, 전원 검출 회로 및 전압 안정화 커패시터를 포함하는 전자태그의 전원 정류 회로를 제공한다.
상기 제어 회로의 제1 입력단은 제1 안테나 신호를 수신하도록 구성되고, 제2 입력단은 제2 안테나 신호를 수신하도록 구성되며, 상기 제어 회로의 제1 출력단, 제2 출력단은 각각 상기 제1 정류 및 전압 조정 회로와 연결되고; 상기 제어 회로의 제1 출력단, 제2 출력단은 각각 상기 제2 정류 및 전압 조정 회로와 연결되며;
상기 제1 정류 및 전압 조정 회로의 입력단은 제1 안테나 신호를 수신하도록 구성되고, 상기 제1 정류 및 전압 조정 회로의 제어단은 상기 제어 회로의 제1 출력단의 제1 출력 신호를 수신하도록 구성되며;
상기 제2 정류 및 전압 조정 회로의 입력단은 제2 안테나 신호를 수신하도록 구성되고, 상기 제2 정류 및 전압 조정 회로의 제어단은 상기 제어 회로의 제2 출력단의 제2 출력 신호를 수신하도록 구성되며;
상기 전압 안정화 커패시터의 제1단은 각각 상기 제1 정류 및 전압 조정 회로의 출력단 및 상기 제2 정류 및 전압 조정 회로의 출력단과 연결되고, 상기 전압 안정화 커패시터의 제2단은 접지되며;
상기 전원 검출 회로의 입력단은 상기 전압 안정화 커패시터의 제1단과 연결되고, 상기 전압 안정화 커패시터의 제1단의 전압을 수집하도록 구성되며, 상기 전원 검출 회로의 출력단은 상기 제어 회로의 피드백단과 연결되고, 상기 전압 안정화 커패시터의 제1단의 전압에 따라 상기 제어 회로에 피드백 신호를 송신하도록 구성되며;
상기 제어 회로는 상기 피드백 신호, 제1 안테나 신호 및 제2 안테나 신호에 따라 상기 제1 정류 및 전압 조정 회로 또는 상기 제2 정류 및 전압 조정 회로를 제어하여 상기 전압 안정화 커패시터를 충전하도록 구성되고;
여기서, 상기 전압 안정화 커패시터의 제1단의 전압은 상기 전원 정류 회로의 출력 전압이다.
가능한 실시형태에 있어서, 상기 제어 회로는 제1 NOT 게이트, 제2 NOT 게이트, 제3 NOT 게이트, 제4 NOT 게이트, 제1 AND 게이트 및 제2 AND 게이트를 포함하며;
상기 제1 NOT 게이트는 제1 안테나 신호를 수신하도록 구성되고, 상기 제2 NOT 게이트의 입력단은 상기 제1 NOT 게이트의 출력단과 연결되며, 상기 제2 AND 게이트의 제1 입력단은 상기 제2 NOT 게이트의 출력단과 연결되고; 상기 제2 AND 게이트의 출력 신호는 상기 제어 회로의 제2 출력단의 제2 출력 신호이며;
상기 제3 NOT 게이트는 제2 안테나 신호를 수신하도록 구성되고, 상기 제4 NOT 게이트의 입력단은 상기 제3 NOT 게이트의 출력단과 연결되며, 상기 제1 AND 게이트의 제1 입력단은 상기 제4 NOT 게이트의 출력단과 연결되고; 상기 제1 AND 게이트의 출력 신호는 상기 제어 회로의 제1 출력단의 제1 출력 신호이다.
가능한 실시형태에 있어서, 상기 제1 정류 및 전압 조정 회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제1 커패시터를 포함하며;
상기 제1 트랜지스터의 입력단 및 제어단은 제1 안테나 신호를 수신하도록 구성되고, 상기 제1 트랜지스터의 출력단은 각각 제1 커패시터의 제1단 및 상기 제2 트랜지스터의 입력단과 연결되며; 상기 제2 트랜지스터의 제어단은 상기 제어 회로의 제1 출력단과 연결되고, 상기 제2 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며;
상기 제1 커패시터의 제2단은 각각 상기 제3 트랜지스터의 입력단 및 상기 제4 트랜지스터의 입력단과 연결되고; 상기 제3 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며; 상기 제3 트랜지스터의 제어단은 상기 제어 회로의 제2 출력단과 연결되고; 상기 제4 트랜지스터의 출력단은 접지되며, 상기 제4 트랜지스터의 제어단은 상기 제어 회로의 제1 출력단과 연결된다.
가능한 실시형태에 있어서, 상기 제1 정류 및 전압 조정 회로는 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터 및 제2 커패시터를 포함하며;
상기 제5 트랜지스터의 입력단 및 제어단은 제2 안테나 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 출력단은 각각 제2 커패시터의 제1단 및 상기 제6 트랜지스터의 입력단과 연결되며; 상기 제6 트랜지스터의 제어단은 상기 제어 회로의 제2 출력단과 연결되고, 상기 제6 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며;
상기 제2 커패시터의 제2단은 각각 상기 제7 트랜지스터의 입력단 및 상기 제8 트랜지스터의 입력단과 연결되고; 상기 제7 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며; 상기 제7 트랜지스터의 제어단은 상기 제어 회로의 제1 출력단과 연결되고; 상기 제8 트랜지스터의 출력단은 접지되며, 상기 제8 트랜지스터의 제어단은 상기 제어 회로의 제2 출력단과 연결된다.
가능한 실시형태에 있어서, 상기 전원 검출 회로는 비교기, 제1 레지스터 및 제2 레지스터를 포함하며;
상기 제1 레지스터의 일단은 상기 전압 안정화 커패시터의 제1단과 연결되고, 상기 제1 레지스터의 타단은 상기 제2 레지스터에 직렬로 접속된 후 접지되며;
상기 비교기의 제1 입력단은 상기 제1 레지스터 및 상기 제2 레지스터의 공통단과 연결되고, 상기 비교기의 제2 입력단은 기준 전압을 수신하도록 구성되며; 상기 비교기의 출력단은 상기 제어 회로의 피드백단과 연결된다.
가능한 실시형태에 있어서, 상기 비교기의 출력단이 상기 제어 회로의 피드백단과 연결되는 것은 상기 비교기의 출력단이 각각 상기 제1 AND 게이트의 제2 입력단 및 상기 제2 AND 게이트의 제2 입력단과 연결되는 것을 포함한다.
가능한 실시형태에 있어서, 상기 비교기는 히스테리시스 비교기(hysteresis comparator)이다.
가능한 실시형태에 있어서, 공식1을 통해 상기 전원 정류 회로의 출력 전압을 계산하는 것을 포함하며, 상기 공식1은
Figure pct00001
이고,
여기서, VDD는 상기 전원 정류 회로의 출력 전압이며, VREF는 상기 히스테리시스 비교기의 기준 전압이고,
Figure pct00002
은 히스테리시스 전압을 하향 플립한 것이며,
Figure pct00003
은 히스테리시스 전압을 상향 플립한 것이고, R1은 제1 레지스터의 저항값이며, R2는 제2 레지스터의 저항값이다.
가능한 실시형태에 있어서, 상기 트랜지스터가 트라이오드일 경우, 상기 트랜지스터의 입력단, 제어단, 출력단은 순차적으로 트라이오드의 콜렉팅 전극, 베이스 전극, 에미터 전극에 대응된다.
가능한 실시형태에 있어서, 상기 트랜지스터가 전계효과 트랜지스터(Field Effect Transistor, FET)일 경우, 상기 트랜지스터의 입력단, 제어단, 출력단은 순차적으로 전계효과 트랜지스터의 드레인 전극, 그리드 전극, 소스 전극에 대응된다.
본 발명의 실시예에 의해 제공되는 전자태그의 전원 정류 회로는 전원 검출 회로를 통해 상기 전압 안정화 커패시터의 제1단의 전압을 수집하고, 상기 전압 안정화 커패시터의 제1단의 전압에 따라 상기 제어 회로에 피드백 신호를 송신한다. 제어 회로는 상기 피드백 신호, 제1 안테나 신호 및 제2 안테나 신호에 따라 상기 제1 정류 및 전압 조정 회로 또는 상기 제2 정류 및 전압 조정 회로를 제어하여 상기 전압 안정화 커패시터를 충전하도록 구성되며, 전원 검출 회로를 통해 전압 안정화 커패시터 제1단의 전압을 칩 작동에 필요한 범위 내로 제어함으로써 회로 구조가 간단하고 칩 면적이 감소된다.
이하 첨부된 도면을 참조한 예시적 실시예에 대한 상세한 설명으로부터 본 발명의 다른 특징 및 양태는 더욱 명백해질 것이다.
명세서에 포함되고 또한 명세서의 일부를 구성하는 도면은 명세서와 함께 본 발명의 예시적 실시예, 특징 및 양태를 도시하고 이는 또한 본 발명의 원리를 해석하기 위한 것이다.
도 1은 본 발명의 일 실시예에 의해 제공되는 전자태그의 전원 정류 회로의 구조 모식도를 나타낸다.
도 2는 본 발명의 다른 일 실시예에 의해 제공되는 전자태그의 전원 정류 회로의 구조 모식도를 나타낸다.
이하, 도면을 결부하여 본 발명의 구체적인 실시형태에 대해 상세하게 설명하나 본 발명의 보호 범위는 구체적인 실시형태에 의해 한정되지 않음을 이해해야 한다.
본 발명의 실시예의 목적, 기술적 해결수단 및 이점을 보다 명확하도록, 아래 본 발명의 실시예에 첨부된 도면과 결부하여 본 발명의 실시예의 기술적 해결수단을 명확하고 완전하게 설명하되 설명된 실시예는 본 발명의 일부 실시예일 뿐이며 전체 실시예가 아님은 자명한 것이다. 본 발명의 실시예에 기반하여, 본 발명이 속하는 기술분야의 통상의 기술자들이 진보성 창출에 힘쓸 필요 없이 획득한 모든 다른 실시예들은 전부 본 발명의 보호 범위 내에 속한다. 달리 명확하게 언급되지 않는 한, 전체 명세서와 특허청구범위 내에서 “포함” 또는 그 변형인 “포함하는” 또는 “포함되는” 등과 같은 용어는 다른 요소 또는 다른 구성 부분을 배제하지 않고 기술된 요소 또는 구성 부분을 포함하는 것으로 이해될 것이다.
여기에 전문적으로 사용된 “예시적”이라는 단어는 “예, 실시예 또는 설명용으로 사용됨”을 의미한다. 여기서 “예시적”으로 설명되는 임의의 실시예는 다른 실시예보다 우수하거나 양호한 것으로 해석할 필요가 없다.
이밖에, 본 발명을 보다 명확하게 설명하기 위하여, 하기의 구체적인 실시형태에서는 다양한 구체적인 세부사항을 제안한다. 본 기술분야의 통상의 기술자는 본 발명이 일부 구체적인 세부사항이 없어도 실시될 수 있다는 것을 이해하여야 한다. 일부 예에서, 본 기술분야의 통상의 기술자에게 잘 알려진 방법, 수단, 요소는 본 발명의 요지를 강조하기 위해 그 상세한 설명을 생략한다.
실시예1
도 1은 본 발명의 일 실시예에 의해 제공되는 전자태그의 전원 정류 회로의 구조 모식도를 나타내며, 도면에 도시된 바와 같이, 상기 전원 정류 회로는 제어 회로(10), 제1 정류 및 전압 조정 회로(30), 제2 정류 및 전압 조정 회로(20), 전원 검출 회로(40) 및 전압 안정화 커패시터(50)를 포함한다.
제어 회로(10)의 제1 입력단은 제1 안테나 신호(ANT1)를 수신하도록 구성되고, 제2 입력단은 제2 안테나 신호(ANT2)를 수신하도록 구성되며, 상기 제어 회로(10)의 제1 출력단, 제2 출력단은 각각 상기 제1 정류 및 전압 조정 회로(30)와 연결되고; 상기 제어 회로(10)의 제1 출력단, 제2 출력단은 각각 상기 제2 정류 및 전압 조정 회로(20)와 연결된다.
제1 정류 및 전압 조정 회로(30)의 입력단은 제1 안테나 신호(ANT1)를 수신하도록 구성되고, 상기 제1 정류 및 전압 조정 회로(30)의 제어단은 상기 제어 회로(10)의 제1 출력단의 제1 출력 신호를 수신하도록 구성된다.
제2 정류 및 전압 조정 회로(20)의 입력단은 제2 안테나 신호(ANT2)를 수신하도록 구성되고, 상기 제2 정류 및 전압 조정 회로(20)의 제어단은 상기 제어 회로(10)의 제2 출력단의 제2 출력 신호를 수신하도록 구성된다.
전압 안정화 커패시터(50)의 제1단은 각각 상기 제1 정류 및 전압 조정 회로(30)의 출력단 및 상기 제2 정류 및 전압 조정 회로(20)의 출력단과 연결되고, 상기 전압 안정화 커패시터(50)의 제2단은 접지된다.
전원 검출 회로(40)의 입력단은 상기 전압 안정화 커패시터(50)의 제1단과 연결되고, 상기 전압 안정화 커패시터(50)의 제1단의 전압, 즉 출력 전압(VDD)을 수집하도록 구성되며, 상기 전원 검출 회로(40)의 출력단은 상기 제어 회로(10)의 피드백단과 연결되고, 상기 전압 안정화 커패시터(50)의 제1단의 전압에 따라 상기 제어 회로(10)에 피드백 신호를 송신하도록 구성된다.
상기 전압 안정화 커패시터의 제1단의 전압은 상기 전자태그의 전원 정류 회로의 출력 전압이다.
제어 회로(10)는 상기 피드백 신호, 제1 안테나 신호(ANT1) 및 제2 안테나 신호(ANT2)에 따라 상기 제1 정류 및 전압 조정 회로(30) 또는 상기 제2 정류 및 전압 조정 회로(20)를 제어하여 상기 전압 안정화 커패시터(50)를 충전하도록 구성된다.
여기서, 제1 안테나 신호(ANT1) 및 제2 안테나 신호(ANT2)가 상이하면 하이 레벨이다. 구체적으로, 제1 안테나 신호(ANT1) 및 제2 안테나 신호(ANT2)는 전자태그에 의해 수신된 전압 신호이며, 이는 구체적으로 판독기로부터 전자태그에 커플링되는 전압 신호, 즉 정류 조정 회로의 두 개의 입력단이 전자태그 안테나의 양단에 연결되는 전압 신호일 수 있다. 이 경우, 전자태그에 커플링되는 신호는 반 주기내에서 정류 조정 회로의 제1 입력단이 순방향 전압을 수신하고, 나머지 반 주기내에서 제2 입력단이 순방향 전압을 수신하는 사인파이다.
VDD는 전자태그의 전원 정류 회로의 출력 전압, 즉 칩에 제공되는 전압이다.
따라서, 본 실시예에 의해 제공되는 전자태그의 전원 정류 회로는 전원 검출 회로(40)를 통해 상기 전압 안정화 커패시터(50)의 제1단의 전압을 수집하며, 상기 전압 안정화 커패시터(50)의 제1단의 전압에 따라 상기 제어 회로(10)에 피드백 신호를 송신한다. 제어 회로(10)는 상기 피드백 신호, 제1 안테나 신호(ANT1) 및 제2 안테나 신호(ANT2)에 따라 상기 제1 정류 및 전압 조정 회로(30) 또는 상기 제2 정류 및 전압 조정 회로(20)를 제어하여 상기 전압 안정화 커패시터(50)를 충전하도록 구성되며, 전원 검출 회로를 통해 전압 안정화 커패시터(50) 제1단의 전압을 칩 작동에 필요한 범위 내로 제어함으로써 회로 구조가 간단하고 칩 면적이 감소된다.
실시예2
도 2는 본 발명의 다른 일 실시예에 의해 제공되는 전자태그의 전원 정류 회로의 구조 모식도를 나타내며, 본 실시예는 실시예1의 기초 상에서 추가 한정한다.
가능한 실시형태에 있어서, 상기 제1 정류 및 전압 조정 회로(30)는 제1 트랜지스터(M1a), 제2 트랜지스터(M2a), 제3 트랜지스터(M3a), 제4 트랜지스터(M4a) 및 제1 커패시터(C1a)를 포함한다.
구체적으로, 제1 트랜지스터(M1a)의 입력단 및 제어단은 제1 안테나 신호를 수신하도록 구성되고, 상기 제1 트랜지스터(M1a)의 출력단은 각각 제1 커패시터(C1a)의 제1단 및 상기 제2 트랜지스터(M2a)의 입력단과 연결되며; 상기 제2 트랜지스터(M2a)의 제어단은 상기 제어 회로(10)의 제1 출력단과 연결되고, 상기 제2 트랜지스터(M2a)의 출력단은 상기 전압 안정화 커패시터(CL)의 제1단과 연결된다.
제1 커패시터(C1a)의 제2단은 각각 상기 제3 트랜지스터(M3a)의 입력단 및 상기 제4 트랜지스터(M4a)의 입력단과 연결되며; 상기 제3 트랜지스터(M3a)의 출력단은 상기 전압 안정화 커패시터(CL)의 제1단과 연결되고; 상기 제3 트랜지스터(M3a)의 제어단은 상기 제어 회로(10)의 제2 출력단과 연결되며; 상기 제4 트랜지스터(M4a)의 출력단은 접지되고, 상기 제4 트랜지스터(M4a)의 제어단은 상기 제어 회로(10)의 제1 출력단과 연결된다.
가능한 실시형태에 있어서, 상기 제1 정류 및 전압 조정 회로(30)는 제5 트랜지스터(M1b), 제6 트랜지스터(M2b), 제7 트랜지스터(M3b), 제8 트랜지스터(M4b) 및 제2 커패시터(C1b)를 포함한다.
제5 트랜지스터(M1b)의 입력단 및 제어단은 제2 안테나 신호(ANT2)를 수신하도록 구성되고, 상기 제5 트랜지스터(M1b)의 출력단은 각각 제2 커패시터(C1b)의 제1단 및 상기 제6 트랜지스터(M2b)의 입력단과 연결되며; 상기 제6 트랜지스터(M2b)의 제어단은 상기 제어 회로(10)의 제2 출력단과 연결되고, 상기 제6 트랜지스터(M2b)의 출력단은 상기 전압 안정화 커패시터(CL)의 제1단과 연결된다.
상기 제2 커패시터(C1b)의 제2단은 각각 상기 제7 트랜지스터(M3b)의 입력단 및 상기 제8 트랜지스터(M4b)의 입력단과 연결되고; 상기 제7 트랜지스터(M3b)의 출력단은 상기 전압 안정화 커패시터(CL)의 제1단과 연결되며; 상기 제7 트랜지스터(M3b)의 제어단은 상기 제어 회로(10)의 제1 출력단과 연결되고; 상기 제8 트랜지스터(M4b)의 출력단은 접지되며, 상기 제8 트랜지스터(M4b)의 제어단은 상기 제어 회로(10)의 제2 출력단과 연결된다.
본 발명의 실시예에서, 트랜지스터는 구체적으로 트라이오드 또는 전계효과 트랜지스터일 수 있다. 트랜지스터가 트라이오드일 경우, 트랜지스터의 입력단, 제어단, 출력단은 순차적으로 트라이오드의 콜렉팅 전극, 베이스 전극, 에미터 전극이고; 트랜지스터가 전계효과 트랜지스터일 경우, 트랜지스터의 입력단, 제어단, 출력단은 순차적으로 전계효과 트랜지스터의 드레인 전극, 그리드 전극, 소스 전극이다.
따라서, 본 실시예는 정류 및 전압 조정 회로에서 DC-DC 회로 구조를 통해 출력 효율을 증가시킬 수 있다.
가능한 실시형태에 있어서, 상기 제어 회로(10)는 제1 NOT 게이트(N1), 제2 NOT 게이트(N2), 제3 NOT 게이트(N3), 제4 NOT 게이트(N4), 제1 AND 게이트(A1) 및 제2 AND 게이트(A2)를 포함한다.
구체적으로, 제1 NOT 게이트(N1)는 제1 안테나 신호를 수신하도록 구성되고, 상기 제2 NOT 게이트(N2)의 입력단은 상기 제1 NOT 게이트(N1)의 출력단과 연결되며, 상기 제2 AND 게이트(A2)의 제1 입력단은 상기 제2 NOT 게이트(N2)의 출력단과 연결되고; 상기 제2 AND 게이트(A2)의 출력 신호는 상기 제어 회로의 제2 출력단의 제2 출력 신호이다.
제3 NOT 게이트(N3)는 제2 안테나 신호를 수신하도록 구성되고, 상기 제4 NOT 게이트(N4)의 입력단은 상기 제3 NOT 게이트(N3)의 출력단과 연결되며, 상기 제1 AND 게이트(A1)의 제1 입력단은 상기 제4 NOT 게이트(N4)의 출력단과 연결되고; 상기 제1 AND 게이트(A1)의 출력 신호는 상기 제어 회로의 제1 출력단의 제1 출력 신호이다.
본 발명은 제1 안테나 신호(ANT1) 및 제2 안테나 신호(ANT2)가 2개의 NOT 게이트를 통해 각각 제1 AND 게이트(A1) 및 제2 AND 게이트(A2)와 연결되어 안테나 신호를 비교적 표준적인 구형파 신호로 변환시킬 수 있으므로 안테나 신호에 존재할 수 있는 오차를 방지할 수 있다.
가능한 실시형태에 있어서, 전원 검출 회로(40)는 비교기(COM), 제1 레지스터(R1) 및 제2 레지스터(R2)를 포함하며; 상기 제1 레지스터(R1)의 일단은 상기 전압 안정화 커패시터(CL)의 제1단과 연결되고, 상기 제1 레지스터(R1)의 타단은 상기 제2 레지스터(R2)에 직렬로 접속된 후 접지된다.
비교기(COM)의 제1 입력단은 상기 제1 레지스터(R1) 및 상기 제2 레지스터(R2)의 공통단과 연결되고, 상기 비교기(COM)의 제2 입력단은 기준 전압을 수신하도록 구성되며; 상기 비교기(COM)의 출력단은 상기 제어 회로(10)의 피드백단과 연결된다.
구체적으로, 상기 비교기(COM)의 출력단은 상기 제어 회로(10)의 피드백단과 연결되는 것은 상기 비교기(COM)의 출력단이 각각 상기 제1 AND 게이트(A1)의 제2 입력단 및 상기 제2 AND 게이트(A2)의 제2 입력단과 연결되는 것을 포함한다.
여기서, 상기 비교기(COM)는 히스테리시스 비교기일 수 있다.
전원 검출 회로에서, 제2 레지스터의 전압은 전압 안정화 커패시터의 분압이며, 제2 레지스터의 전압과 기준 전압(VREF)의 크기 관계를 통해 커패시터(CL) 충전 여부를 판단한다. 제2 레지스터의 전압이 기준 전압(VREF)보다 작을 경우, 비교기는 하이 레벨을 출력하여 커패시터(CL)를 충전하며; 제2 레지스터의 전압이 기준 전압(VREF)보다 클 경우, 비교기는 로우 레벨을 출력하여 커패시터(CL)를 방전시킨다.
여기서,
Figure pct00004
일 경우(R1 및 R2는 각각 제1 레지스터 및 제2 레지스터의 저항값임), 출력 전압(VDD)은 지나치게 높으며, 즉 전원 검출 회로는 피드백 신호를 로우 레벨로 출력한다.
Figure pct00005
일 경우, 출력 전압(VDD)을 증가시켜 비교기가 하이 레벨을 출력하도록 함으로써 정류 조정 회로에 의해 CL가 충전된다.
구체적으로, 공식1을 통해 상기 VDD 출력단 전압의 범위를 계산할 수 있으며, 상기 공식1은 하기와 같다.
Figure pct00006
(1)
여기서, U는 상기 히스테리시스 비교기의 출력단 전압이고, VREF는 상기 히스테리시스 비교기의 기준 전압이며,
Figure pct00007
은 히스테리시스 전압을 하향 플립한 것이고,
Figure pct00008
은 히스테리시스 전압을 상향 플립한 것이며, R1은 제1 레지스터의 저항값이고, R2는 제2 레지스터의 저항값이다.
따라서, 비교기를 설정하여 VDD가 충전 임계값보다 클 경우 CL에 대한 충전을 중단할 수 있다. VDD가 방전 임계값보다 작을 경우 CL를 충전하여 회로의 출력 전압(VDD)을 필요한 범위 내로 제어시키고, 출력 전압을 보다 양호하게 제어한다.
본 실시예에서, 비교기가 하이 레벨을 출력할 경우, 회로의 작업 과정은 다음과 같다.
ANT1이 하이 레벨이고 ANT2가 로우 레벨일 경우, 제1 AND 게이트(A1)는 로우 레벨로 출력되고, 제2 AND 게이트(A2)는 하이 레벨로 출력된다. 이 경우, M1a, M3a, M2b, M4b는 도통되고, CL, C1b는 병렬로 접속되며, C1a는 병렬로 접속된 CL 및 C1b에 직렬로 접속되고, ANT1은 M1a를 통해 C1a에 충전하며, C1b는 CL에 충전한다.
ANT1이 로우 레벨이고 ANT2가 하이 레벨일 경우, 제1 AND 게이트(A1)는 하이 레벨로 출력되고, 제2 AND 게이트(A2)는 로우 레벨로 출력된다. 이 경우, M2a, M4a, M1b, M3b는 도통되고, CL, C1a는 병렬로 접속되며, C1b는 병렬로 접속된 CL 및 C1a에 직렬로 접속되고, ANT2는 M1b를 통해 C1b에 충전하며, C1a는 CL에 충전한다.
본 발명의 실시예에서, 정류 조정 회로는 커패시터 충전 및 방전 형식을 통해 안테나 에너지를 VDD단 전압 안정화 커패시터(CL)에 전달하고, 상기 회로는 안테나 전압 신호(ANT1 및 ANT2)를 이용하여 안테나 쌍(C1a, C1b)의 충전 및 방전을 제어한다. 칩의 무선주파수 신호 주파수가
Figure pct00009
일 경우, 커패시터가 전하를 이동시키는 주파수는 2×
Figure pct00010
이고, 회로의 최대 부하 용량은 다음과 같다.
Figure pct00011
(2)
여기서, C1은 제1 커패시터(C1a) 또는 제2 커패시터(C1b)의 커패시터값이고, C1a 및 C1b의 커패시터값이 동일한 경우를 예로 들면, Vant는 안테나 전압이고, Vth는 턴온 전압 또는 임계 전압이며, 본 실시예에서는 M1a 또는 M1b의 턴온 전압이다.
동일한 전계 강도 및 태그 코일 환경에서, 태그가 획득할 수 있는 출력은 고정되어 있다. 정류 및 전압 조정 회로에서의 소모는 효율을 감소시키는 주요 원인이다. 정류 및 전압 조정 회로에서의 전압 강하를 ΔV로 설정하고, 동일한 전류를 흐른다고 가정하면, 정류 효율은 다음과 같다.
Figure pct00012
(3)
해당 구조에서 태그 안테나 전압을 높이는 방법을 통해 정류 회로 효율을 향상시키며, 동일한 ΔV에 대해 Vant가 높을수록 태그의 정류 효율이 높아진다. 본 실시예에 의해 제공되는 회로는 정류 효율을 향상시키기 위해 Vant 전압을 2VDD 이상으로 증가시킬 수 있다.
따라서, 본 실시예에 의해 제공되는 전자태그의 전원 정류 회로는 제어 회로, 제1 정류 및 전압 조정 회로, 제2 정류 및 전압 조정 회로, 전원 검출 회로 및 전압 안정화 커패시터를 통해 정류 및 전압을 2개의 회로를 별도로 설정할 필요없이 하나의 회로에 조정 설치함으로써 부피를 감소시키며, 이밖에, 전원 검출 회로의 제어하에 전압 안정화 커패시터를 충전하여 전압 안정화 커패시터 제1단의 전압 VDD가 필요 범위내에 노이도록 한다. 정류 회로에서 DC-DC 구조를 사용하여, 낮은 전계 강도에서 회로의 정류 효율을 향상시키고; 칩 면적이 작으므로 회로가 C1커패시터에 대한 요구가 작고 따라서 대량의 고압 전압 안정화 커패시터 면적을 절약하며; 공법 의존성이 적고, 회로 특성이 커패시터의 비율과 스위치의 도통 레지스터에 의해 결정되므로, 공법에 대한 요구가 낮고; 회로에는 고주파수 전자태그의 정류 및 전압 조정 회로 및 전압 안정화 커패시터가 통합되므로 구조가 간단하여 안정적인 태그 정류의 전원 출력 및 빠른 부하 응답을 보장할 수 있다.
이상에서 설명한 장치 실시예는 단지 예시적인 것으로, 분리 부재로 설명된 유닛은 물리적으로 분리되거나 분리되지 않은 것일 수 있고, 유닛으로 표시된 부재는 물리적 유닛일 수 있거나, 물리적 유닛이 아닐 수 있으며, 하나의 장소에 위치하거나, 다수의 네트워크 유닛에 분포될 수도 있다. 실제 필요에 따라 그 중의 일부 또는 전부 모듈을 선택하여 본 실시예의 해결수단의 목적을 달성할 수 있다. 본 기술분야의 통상의 기술자는 진보성 창출에 힘 쓸 필요없이 이해하고 실시할 수 있을 것이다.
이상의 실시형태에 대한 설명을 통해, 본 기술분야의 통상의 기술자는 소프트웨어에 필요되는 일반 하드웨어 플랫폼을 가한 방식, 또는 하드웨어에 의해 다양한 실시형태가 구현될 수 있음을 명확하게 이해할 수 있을 것이다. 이러한 이해에 기반해보면, 상기 기술적 해결수단은 본질적으로 또는 선행기술에 기여하는 부분은 소프트웨어 제품의 형식으로 구현될 수 있고, 해당 컴퓨터 소프트웨어 제품은 판독 전용 메모리(ROM, Read-Only Memory)/랜덤 액세스 메모리(RAM, Random Access Memory), 디스켓, CD 등과 같은 컴퓨터 저장 매체에 저장될 수 있으며, 약간의 명령을 포함하여 하나의 컴퓨터 기기(개인용 컴퓨터, 서버 또는 네트워크 기기 등일 수 있음)가 각 실시예 또는 실시예의 일부에 따른 방법을 수행하도록 할 수 있다.
본 발명의 구체적인 예시적 실시형태에 대한 전술은 설명과 예증의 목적을 위한 것이다. 이러한 설명은 본 발명을 개시된 정확한 형식으로 한정하려는 것이 아니며, 상기 교시에 따라 많은 수정과 변화를 진행할 수 있음은 자명한 것이다. 예시적 실시예를 선택하고 설명하는 목적은 본 발명의 특정 원리 및 그 실제 응용을 해석하기 위한 것으로써 본 기술분야의 통상의 기술자가 본 발명의 다양한 예시적인 실시형태 및 다양한 상이한 선택과 변화를 구현하고 이용할 수 있도록 하는 것이다. 본 발명의 범위는 특허청구범위 및 그 균등한 형식에 의해 한정되어야 한다.
본 발명의 실시예에서 전원 검출 회로를 통해 상기 전압 안정화 커패시터의 제1단의 전압을 수집하며, 상기 전압 안정화 커패시터의 제1단의 전압에 따라 상기 제어 회로에 피드백 신호를 송신한다. 제어 회로는 상기 피드백 신호, 제1 안테나 신호 및 제2 안테나 신호에 따라 상기 제1 정류 및 전압 조정 회로 또는 상기 제2 정류 및 전압 조정 회로를 제어하여 상기 전압 안정화 커패시터를 충전하도록 구성되며, 전원 검출 회로를 통해 전압 안정화 커패시터 제1단의 전압을 칩 작동에 필요한 범위 내로 제어함으로써 회로 구조가 간단하고 칩 면적이 감소된다.

Claims (10)

  1. 전자태그의 전원 정류 회로로서,
    제어 회로, 제1 정류 및 전압 조정 회로, 제2 정류 및 전압 조정 회로, 전원 검출 회로 및 전압 안정화 커패시터를 포함하며,
    상기 제어 회로의 제1 입력단은 제1 안테나 신호를 수신하도록 구성되고, 제2 입력단은 제2 안테나 신호를 수신하도록 구성되며, 상기 제어 회로의 제1 출력단, 제2 출력단은 각각 상기 제1 정류 및 전압 조정 회로와 연결되고; 상기 제어 회로의 제1 출력단, 제2 출력단은 각각 상기 제2 정류 및 전압 조정 회로와 연결되며;
    상기 제1 정류 및 전압 조정 회로의 입력단은 제1 안테나 신호를 수신하도록 구성되고, 상기 제1 정류 및 전압 조정 회로의 제어단은 상기 제어 회로의 제1 출력단의 제1 출력 신호를 수신하도록 구성되며;
    상기 제2 정류 및 전압 조정 회로의 입력단은 제2 안테나 신호를 수신하도록 구성되고, 상기 제2 정류 및 전압 조정 회로의 제어단은 상기 제어 회로의 제2 출력단의 제2 출력 신호를 수신하도록 구성되며;
    상기 전압 안정화 커패시터의 제1단은 각각 상기 제1 정류 및 전압 조정 회로의 출력단 및 상기 제2 정류 및 전압 조정 회로의 출력단과 연결되고, 상기 전압 안정화 커패시터의 제2단은 접지되며;
    상기 전원 검출 회로의 입력단은 상기 전압 안정화 커패시터의 제1단과 연결되고 상기 전압 안정화 커패시터의 제1단의 전압을 수집하도록 구성되며, 상기 전원 검출 회로의 출력단은 상기 제어 회로의 피드백단과 연결되고 상기 전압 안정화 커패시터의 제1단의 전압에 따라 상기 제어 회로에 피드백 신호를 송신하도록 구성되며;
    상기 제어 회로는 상기 피드백 신호, 제1 안테나 신호 및 제2 안테나 신호에 따라 상기 제1 정류 및 전압 조정 회로 또는 상기 제2 정류 및 전압 조정 회로를 제어하여 상기 전압 안정화 커패시터를 충전하도록 구성되고;
    상기 전압 안정화 커패시터의 제1단의 전압은 상기 전원 정류 회로의 출력 전압인 전자태그의 전원 정류 회로.
  2. 청구항 1에 있어서,
    상기 제어 회로는 제1 NOT 게이트, 제2 NOT 게이트, 제3 NOT 게이트, 제4 NOT 게이트, 제1 AND 게이트 및 제2 AND 게이트를 포함하며;
    상기 제1 NOT 게이트는 제1 안테나 신호를 수신하도록 구성되고, 상기 제2 NOT 게이트의 입력단은 상기 제1 NOT 게이트의 출력단과 연결되며, 상기 제2 AND 게이트의 제1 입력단은 상기 제2 NOT 게이트의 출력단과 연결되고; 상기 제2 AND 게이트의 출력 신호는 상기 제어 회로의 제2 출력단의 제2 출력 신호이며;
    상기 제3 NOT 게이트는 제2 안테나 신호를 수신하도록 구성되고, 상기 제4 NOT 게이트의 입력단은 상기 제3 NOT 게이트의 출력단과 연결되며, 상기 제1 AND 게이트의 제1 입력단은 상기 제4 NOT 게이트의 출력단과 연결되고; 상기 제1 AND 게이트의 출력 신호는 상기 제어 회로의 제1 출력단의 제1 출력 신호인 전자태그의 전원 정류 회로.
  3. 청구항 1에 있어서,
    상기 제1 정류 및 전압 조정 회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제1 커패시터를 포함하며;
    상기 제1 트랜지스터의 입력단 및 제어단은 제1 안테나 신호를 수신하도록 구성되고, 상기 제1 트랜지스터의 출력단은 각각 제1 커패시터의 제1단 및 상기 제2 트랜지스터의 입력단과 연결되며; 상기 제2 트랜지스터의 제어단은 상기 제어 회로의 제1 출력단과 연결되고, 상기 제2 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며;
    상기 제1 커패시터의 제2단은 각각 상기 제3 트랜지스터의 입력단 및 상기 제4 트랜지스터의 입력단과 연결되고; 상기 제3 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며; 상기 제3 트랜지스터의 제어단은 상기 제어 회로의 제2 출력단과 연결되고; 상기 제4 트랜지스터의 출력단은 접지되며, 상기 제4 트랜지스터의 제어단은 상기 제어 회로의 제1 출력단과 연결되는 전자태그의 전원 정류 회로.
  4. 청구항 1에 있어서,
    상기 제1 정류 및 전압 조정 회로는 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터 및 제2 커패시터를 포함하며;
    상기 제5 트랜지스터의 입력단 및 제어단은 제2 안테나 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 출력단은 각각 제2 커패시터의 제1단 및 상기 제6 트랜지스터의 입력단과 연결되며; 상기 제6 트랜지스터의 제어단은 상기 제어 회로의 제2 출력단과 연결되고, 상기 제6 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며;
    상기 제2 커패시터의 제2단은 각각 상기 제7 트랜지스터의 입력단 및 상기 제8 트랜지스터의 입력단과 연결되고; 상기 제7 트랜지스터의 출력단은 상기 전압 안정화 커패시터의 제1단과 연결되며; 상기 제7 트랜지스터의 제어단은 상기 제어 회로의 제1 출력단과 연결되고; 상기 제8 트랜지스터의 출력단은 접지되며, 상기 제8 트랜지스터의 제어단은 상기 제어 회로의 제2 출력단과 연결되는 전자태그의 전원 정류 회로.
  5. 청구항 2에 있어서,
    상기 전원 검출 회로는 비교기, 제1 레지스터 및 제2 레지스터를 포함하며;
    상기 제1 레지스터의 일단은 상기 전압 안정화 커패시터의 제1단과 연결되고, 상기 제1 레지스터의 타단은 상기 제2 레지스터에 직렬로 접속된 후 접지되며;
    상기 비교기의 제1 입력단은 상기 제1 레지스터 및 상기 제2 레지스터의 공통단과 연결되고, 상기 비교기의 제2 입력단은 기준 전압을 수신하도록 구성되며; 상기 비교기의 출력단은 상기 제어 회로의 피드백단과 연결되는 전자태그의 전원 정류 회로.
  6. 청구항 5에 있어서,
    상기 비교기의 출력단이 상기 제어 회로의 피드백단과 연결되는 것은 상기 비교기의 출력단이 각각 상기 제1 AND 게이트의 제2 입력단 및 상기 제2 AND 게이트의 제2 입력단과 연결되는 것을 포함하는 전자태그의 전원 정류 회로.
  7. 청구항 6에 있어서,
    상기 비교기는 히스테리시스(hysteresis) 비교기인 전자태그의 전원 정류 회로.
  8. 청구항 7에 있어서,
    공식1을 통해 상기 전원 정류 회로의 출력 전압을 계산하는 것을 포함하며, 상기 공식1은
    Figure pct00013
    이고,
    VDD는 상기 전원 정류 회로의 출력 전압이며, VREF는 상기 히스테리시스 비교기의 기준 전압이고,
    Figure pct00014
    은 히스테리시스 전압을 하향 플립한 것이며,
    Figure pct00015
    은 히스테리시스 전압을 상향 플립한 것이고, R1은 제1 레지스터의 저항값이며, R2는 제2 레지스터의 저항값인 전자태그의 전원 정류 회로.
  9. 청구항 3 또는 청구항 4에 있어서,
    상기 트랜지스터가 트라이오드(triode)일 경우, 상기 트랜지스터의 입력단, 제어단, 출력단은 순차적으로 트라이오드의 콜렉팅 전극, 베이스 전극, 에미터 전극에 대응되는 전자태그의 전원 정류 회로.
  10. 청구항 3 또는 청구항 4에 있어서,
    상기 트랜지스터가 전계효과 트랜지스터(Field Effect Transistor, FET)일 경우, 상기 트랜지스터의 입력단, 제어단, 출력단은 순차적으로 전계효과 트랜지스터의 드레인 전극, 그리드 전극, 소스 전극에 대응되는 전자태그의 전원 정류 회로.
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