KR20190137174A - 기판-관통 비아 코어를 갖는 인덕터 - Google Patents

기판-관통 비아 코어를 갖는 인덕터 Download PDF

Info

Publication number
KR20190137174A
KR20190137174A KR1020197035452A KR20197035452A KR20190137174A KR 20190137174 A KR20190137174 A KR 20190137174A KR 1020197035452 A KR1020197035452 A KR 1020197035452A KR 20197035452 A KR20197035452 A KR 20197035452A KR 20190137174 A KR20190137174 A KR 20190137174A
Authority
KR
South Korea
Prior art keywords
tsv
helical conductor
substantially helical
conductor
semiconductor device
Prior art date
Application number
KR1020197035452A
Other languages
English (en)
Inventor
카일 케이. 커비
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20190137174A publication Critical patent/KR20190137174A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0033—Printed inductances with the coil helically wound around a magnetic core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/002—Details of via holes for interconnecting the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0086—Printed inductances on semiconductor substrate

Abstract

기판을 포함하는 반도체 디바이스가 제공된다. 디바이스는 기판내로 뻗어 있는 기판-관통 비아(TSV), 및 TSV 주위에 배치된 실질적 나선형 전도체를 더 포함한다. 실질적 나선형 전도체는 나선형 전도체를 통과하는 전류에 응답하여 TSV내에 자기장을 발생시키도록 구성될 수 있다. 둘 이상의 TSV가 포함되거나, 및/또는 둘 이상의 실질적 나선형 전도체가 제공될 수 있다.

Description

기판-관통 비아 코어를 갖는 인덕터
관련 출원(들)의 교차-참조
본 출원은 Kyle K. Kirby의 함께 출원된 미국 특허 출원, 발명의 명칭 "SEMICONDUCTOR DEVICES WITH BACK-SIDE COILS FOR WIRELESS SIGNAL AND POWER COUPLING"과 관련된 주제 사항을 포함한다. 본 명세서에 참조로서 포함되는 개시내용을 갖는 관련 출원이 Micron Technology, Inc.로 양도되었고, 대리인 고유 번호(attorney docket number) 10829-9206.US00로 식별된다.
본 출원은 Kyle K. Kirby의 함께 출원된 미국 특허 출원, 발명의 명칭 "SEMICONDUCTOR DEVICES WITH THROUGH-SUBSTRATE COILS FOR WIRELESS SIGNAL AND POWER COUPLING"와 관련된 주제 사항을 포함한다. 본 명세서에 참조로서 포함되는 개시내용을 갖는 관련 출원이 Micron Technology, Inc.로 양도되었고, 대리인 고유 번호 10829-9207.US00로 식별된다.
본 출원은 Kyle K. Kirby의 함께 출원된 미국 특허 출원, 발명의 명칭 "MULTI-DIE INDUCTORS WITH COUPLED THROUGH-SUBSTRATE VIA CORES"와 관련된 주제 사항을 포함한다. 본 명세서에 참조로서 포함되는 개시내용을 갖는 관련 출원이 Micron Technology, Inc.로 양도되었고, 대리인 고유 번호 10829-9220.US00로 식별된다.
본 출원은 Kyle K. Kirby의 함께 출원된 미국 특허 출원, 발명의 명칭 "3D INTERCONNECT MULTI-DIE INDUCTORS WITH THROUGH-SUBSTRATE VIA CORES"와 관련된 주제 사항을 포함한다. 본 명세서에 참조로서 포함되는 개시내용을 갖는 관련 출원이 Micron Technology, Inc.로 양도되었고, 대리인 고유 번호 10829-9221.US00로 식별된다.
기술 분야
본 발명은 일반적으로 반도체 디바이스와 관련되고, 더 구체적으로 기판 관통 비아 코어를 갖는 인덕터를 포함하는 반도체 디바이스, 및 이를 제작하고 이용하는 방법과 관련된다.
전자 회로의 소형화의 필요성이 계속 증가함에 따라, 다양한 회로 요소, 가령, 인덕터를 최소화할 필요성이 빠르게 증가한다. 인덕터는 많은 이산 요소 회로, 가령, 임피던스-매칭 회로, 선형 필터, 및 다양한 전력 회로에서 중요한 구성요소이다. 전통적인 인덕터가 부피가 큰 구성요소이기 때문에, 인덕터의 성공적인 소형화가 난해한 엔지니어링 문제를 제시하다.
인덕터를 소형화하기 위한 한 가지 접근법이 표준 집적 회로 구축 블록, 가령, 저항기, 커패시터, 및 능동 회로, 가령, 연산 증폭기를 이용해, 이산 인덕터의 전기 속성을 시뮬레이션하는 능동 인덕터를 설계하는 것이다. 능동 인덕터는 높은 인덕턴스 및 높은 Q 인자를 갖도록 설계될 수 있지만, 이들 설계를 이용해 제작된 인덕터는 많은 전력을 소비하고 노이즈를 발생시킨다. 또 다른 접근법이 종래의 집적 회로 공정을 이용해 나선형 인덕터를 제작하는 것이다. 불행히도, 단일 레벨(가령, 평면)에서의 나선형 인덕터는 넓은 표면적을 차지하여, 높은 인덕턴스를 갖는 나선 인덕터의 제작의 비용 및 크기는 엄청나게 클 수 있다. 따라서 반도체 디바이스에서 유도성 요소의 소형화를 위한 그 밖의 다른 접근법이 요구된다.
도 1은 본 발명의 하나의 실시예에 따라 구성된 TSV 코어를 갖는 인덕터를 갖는 반도체 디바이스의 단순화된 단면도이다.
도 2는 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 주위에 배치된 실질적 나선형 전도체의 단순화된 단면도이다.
도 3은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 공유하는 연결된 인덕터의 단순화된 단면도이다.
도 4는 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 공유하는 연결된 인덕터의 단순화된 단면도이다.
도 5는 본 발명의 하나의 실시예에 따라 구성된 복수의 기판-관통 비아를 포함하는 폐쇄 코어를 갖는 인덕터를 갖는 반도체 디바이스의 단순화된 단면도이다.
도 6은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 연결된 인덕터의 단순화된 단면도이다.
도 7은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 연결된 인덕터의 단순화된 단면도이다.
도 8은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 연결된 인덕터의 단순화된 단면도이다.
도 9는 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 인덕터의 단순화된 단면도이다.
도 10은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 인덕터의 단순화된 단면도이다.
도 11은 본 발명의 실시예에 따라 구성된 기판-관통 비아 주위에 배치된 실질적 나선형 전도체의 단순화된 투시도이다.
도 12a 내지 12d가 본 발명의 실시예에 따르는 제조 공정의 다양한 스테이지에서 기판-관통 비아 코어를 갖는 인덕터의 단순화된 단면도이다.
도 12e 및 12f는 본 발명의 하나의 실시예에 따르는 제조 공정의 다양한 스테이지에서 기판-관통 비아 코어를 갖는 인덕터의 단순화된 투시도이다.
도 13은 본 발명의 하나의 실시예에 따르는 기판-관통 비아 코어를 갖는 인덕터를 제작하는 방법을 도시하는 흐름도이다.
아래 기재에서, 많은 특정 세부사항이 본 발명의 실시예에 대해 완전하고 적법한 기재를 제공하도록 기재된다. 그러나 관련 분야의 숙련자라면, 본 발명이 특정 세부사항 중 하나 이상 없이 실시될 수 있음을 알 것이다. 한편, 본 기술의 다른 양태를 모호하게 하는 것을 피하기 위해, 반도체 디바이스와 종종 연관된 공지된 구조 또는 동작은 나타내지 않거나 상세히 기재되지 않는다. 일반적으로 본 명세서에 개시된 특정 실시예에 추가로, 다양한 그 밖의 다른 디바이스, 시스템, 및 방법이 본 발명의 범위 내에 있을 수 있음이 이해되어야 한다.
앞서 언급된 바와 같이, 반도체 디바이스는 작은 영역을 차지하며 높은 인덕턴스를 갖는 인덕터에 대한 점점 더 높아지는 필요성을 갖고 계속 설계된다. 따라서 본 발명에 따르는 반도체 디바이스의 몇몇 실시예가 작은 영역만 소비하면서 높은 인덕턴스를 제공할 수 있는, 기판-관통 비아 코어를 갖는 인덕터를 제공할 수 있다.
본 발명의 몇몇 실시예는 반도체 디바이스, 반도체 디바이스를 포함하는 시스템, 및 반도체 디바이스를 제작 및 동작시키는 방법과 관련된다. 하나의 실시예에서, 반도체 디바이스는 기판(가령, 실리콘, 유리, 갈륨 아르세나이드, 유기 물질 등의 기판), 실리콘 기판 내부로 뻗어 있는 기판-관통 비아(TSV), 및 상기 TSV 주변에 배치되는 실질적 나선형 전도체를 포함한다. 실질적 나선형 전도체는 실질적 나선형 전도체를 통과하는 전류에 반응하여 TSV에 자기장을 발생시키도록 구성된 비-평면 나선일 수 있다. (가령, 폐쇄 코어를 제공하기 위해) 둘 이상의 TSV가 포함되거나 및/또는 (가령, 연결된 인덕터를 제공하기 위해) 둘 이상의 실질적 나선형 전도체가 제공될 수 있다.
도 1은 본 발명의 하나의 실시예에 따라 구성된 TSV 코어를 갖는 인덕터(100)를 갖는 반도체 디바이스(10)의 단순화된 단면도이다. 디바이스(10)는 기판 물질(101a) 및 절연 물질(101b)이고, 인덕터(100)는 기판 물질(101a)내 일부분과 절연 물질(101b)내 또 다른 부분을 가진다. 예를 들어 인덕터(100)는 기판 물질(101a)내 제1 부분과 절연 물질(101b)내 제2 부분을 갖는 TSV(102)를 포함할 수 있다. 따라서 TSV(102)는 기판 물질(101a) 밖으로 절연 물질(102b) 내로 뻗어 있다. 인덕터(100)는 절연 물질(101b)내 TSV(102)의 제2 부분의 적어도 섹션 주위의 실질적 나선형 전도체(103)("전도체(103)")를 더 포함할 수 있다. 도 1에 도시된 실시예에서, 전도체(103)는 TSV(102) 주위의 다섯 번의 완전한 턴(turn)(103a, 103b, 103c, 103d 및 103e)으로 개략적으로 도시된다. 전도체(103)는 전도체(103)를 통과하는 전류에 반응하여 TSV(102)에 자기장을 유도하도록 구성된다. 전도체(103)는 리드(lead)(120a 및 120b)에 의해 타 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있다.
본 발명의 하나의 실시예에 따라, 기판 물질(101a)은 반도체 처리 방법에 적합한 다수의 기판 물질, 가령, 실리콘, 유리, 갈륨 아르세나이드, 갈륨 니트라이드, 유기 라미네이트, (가령, 팬-아웃 웨이퍼-레벨 처리를 위한 재구성된 웨이퍼용) 몰딩 화합물 등 중 임의의 하나일 수 있다. 해당 분야의 통상의 기술자라면, 기판-관통 비아, 가령, TSV(102)는, 기판 물질(101a)내에 고-종횡비 홀(hole)을 에칭하고 하나 이상의 증착 및/또는 도금 단계에서 이를 하나 이상의 물질로 충전함으로써 만들어질 수 있다. 따라서 TSV(102)는 기판 물질(101a)내로 적어도 실질적으로 뻗어 있으며, 이는 기판 물질(101a)의 상부 상에 추가로 구성되는 다른 회로 요소와 다르다. 예를 들어, 기판 물질(101a)은 약 800㎛ 두께의 실리콘 웨이퍼일 수 있고, TSV(102)는 기판 물질(101a)내로 30 내지 100㎛만큼 뻗어 있을 수 있다. 그 밖의 다른 실시예에서, TSV는 기판 물질내로 더 깊이 뻗어 있을 수 있거나(가령, 150㎛, 200㎛ 등) 기판 물질내로 10㎛ 정도로 얕게 뻗어 있을 수 있다.
TSV(102)는 또한 외부 층(102a) 및 상기 외부 층(102a)내의 자성 물질(102b)을 포함할 수 있다. 상기 외부 층(102a)은 자성 물질(102b)을 전도체(103)로부터 전기적으로 절연시키는 유전 또는 절연 물질(가령, 실리콘 옥사이드, 실리콘 니트라이드, 폴리이미드 등)일 수 있다. 본 발명의 하나의 실시예에 따라, TSV(102)의 자성 물질(102b)은 전류가 전도체(103)를 통과하여 흐를 때 TSV(102)내 자기장을 증가시키기 위해 기판 물질(101a) 및/또는 절연 물질(101b)보다 더 높은 투자율을 갖는 물질일 수 있다. 자성 물질(102b)은 예를 들어 강자성, 페리자성(ferrimagnetic), 또는 이들의 조합일 수 있다. 예를 들어, TSV(102)는 니켈, 철, 코발트, 니오븀, 또는 이들의 합금을 포함할 수 있다. TSV(102)는 둘 이상의 물질을, 단일 조성의 벌크 물질로, 또는 상이한 물질의 이산 영역(가령, 동축 라미네이트 층)으로 포함할 수 있다. TSV(102)는 바람직한 자기 속성(가령, 니켈, 철, 코발트, 니오븀 또는 이들의 합금에 의해 제공되는 높은 투자율)을 갖는 벌크 물질을 포함하거나, 본 발명의 하나의 실시예에 따라, 이들 중 일부만 자성인 복수의 이산 층을 포함할 수 있다.
예를 들어, 절연체(가령, 절연체(102a))의 고-종횡비 에칭 및 증착 후, 자성 물질로 절연 개구부를 충전함으로써 TSV(102)가 단일 금속화 단계에서 제공될 수 있다. 또 다른 실시예에서, TSV(102)는 동축 층(가령, 하나 이상의 비-자성 층에 의해 분리되는 둘 이상의 자성 층)을 제공하기 위한 여러 단계로 형성될 수 있다. 예를 들어, 자성 물질의 코어를 분리하는 비-자성 물질의 동축 층 및 자성 물질의 외부 동축 층을 갖는 TSV를 제공하기 위한 바텀-업 충전 동작 전에 다수의 컨포멀 도금 동작이 수행될 수 있다. 이와 관련하여, 제1 컨포멀 도금 단계가 자성 물질(가령, 니켈, 철, 코발트, 니오븀, 또는 이들의 합금)로 에칭된 개구부를 부분적으로 충전하고 좁힐 수 있으며, 제2 컨포멀 도금 단계가 비-자성 물질(가령, 폴리이미드 등)로 개구부를 부분적으로 더 충전하고 더 좁힐 수 있고, (가령, 좁아진 개구부의 바닥에의 시드 물질의 증착 후) 후속하는 바텀-업 도금 단계가 또 다른 자성 물질(가령, 니켈, 철, 코발트, 니오븀, 또는 이들의 합금)로 좁아진 개구부를 완전히 충전할 수 있다. 자성 및 비-자성 물질의 라미네이트된 동축 층을 갖는 이러한 구조체는 자속이 통과하는 TSV에서의 에디 전류 손실의 감소에 도움이 될 수 있다.
전도체(103)의 턴(103a-103e)이 서로 그리고 TSV(102)로부터 전기적으로 절연된다. 하나의 실시예에서, 절연 물질(101b)은 전도체(103)를 TSV(102)로부터 전기적으로 절연한다. 또 다른 실시예에서, 전도체(103)는 유전 또는 절연성 외부 층(110b)에 의해 덮인(가령, 코팅된) 전도성 내부 영역(110a)을 가질 수 있다. 예를 들어, 전도체(103)의 외부 층(110b)이 옥사이드 층일 수 잇고, 내부 영역(110a)은 구리, 금, 텅스텐, 또는 이의 합금일 수 있다. 전도체(103)의 하나의 양태는 개별 턴(103a-103e)이 TSV(102)의 종방향 치수 "L"과 관련해 비-평면 나선을 형성하는 것이다. 각각의 후속 턴(103a-103e)이 전도체(103)의 비-평면 나선에서 TSV(102)의 종방향 치수 L을 따라 상이한 높이에 있다.
본 발명의 하나의 실시예에 따라, TSV 자기 코어(가령, TSV(102)) 주위에 배치되는 인덕터의 전도성 권선(가령, 전도체(103))이 매끄러운 나선일 필요는 없다. 전도체(103)가 도 1에서 단면에서 기판의 표면으로부터의 거리가 점진적으로 증가하는 것으로 나타나는 턴을 갖는 것으로 개략적으로 그리고 기능적으로 도시되어 있지만, 해당 분야의 통상의 기술자라면, 기판의 표면과 수직인 축을 갖는 매끄러운 나선을 제작하는 것이 상당한 엔지니어링 난제임을 쉽게 이해할 것이다. 따라서 "실질적으로 나선형"의 전도체는, 본 명세서에서 사용될 때, TSV의 종방향 치수 L(가령, 기판 표면에 수직인 z-치수)을 따라 이격되어 있는 턴을 갖는 전도체를 기술하지만, z-치수가 반드시 매끄럽게 변할 필요는 없다(가령, 실질적인 나선형은 아치형의 곡면 표면 및 일정한 피치 각도를 갖지 않는다). 오히려, 전도체의 개별 턴은 0도의 피치를 가질 수 있으며 인접한 턴들은 더 큰 피치를 갖는 급격하게 경사진 또는 심지어 수직인 커넥터(가령, 트레이스 또는 비아)에 의해 서로 전기적으로 연결될 수 있어서, "실질적으로 나선형"인 전도체는 계단형 구조를 가질 수 있다. 또한, 실질적 나선형 전도체의 개별 턴의 경로에 의해 그려진 평면 형태는 타원형이나 원형일 필요가 없다. 효율적인 반도체 처리 방법(가령, 비용 효율적인 레티클에 의한 마스킹)과의 통합의 편의를 위해, 실질적 나선형 전도체의 개별 턴이 평면도에서 다각형 경로(가령, TSV(102) 주위의 사각형, 육각형, 팔각형, 또는 그 밖의 다른 임의의 정다각형 또는 불규칙 다각형)를 그릴 수 있다. 따라서 "실질적으로 나선형"의 전도체는, 본 명세서에서 사용될 때, (가령, 기판 표면의 평면에 평행하는) 평면도에서 중심축을 둘러싸는 임의의 형태, 가령, 원, 타원, 정다각형, 불규칙 다각형, 또는 이들의 임의의 조합을 그리는 턴을 갖는 비-평면 나선형 전도체를 기술한다.
도 2는 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아(202) 주위에 배치된 실질적 나선형 전도체(204)("전도체(204)")의 단순화된 투시도이다. 도 2에 도시된 전도체(204)의 실질적인 나선형을 더 용이하게 도시하기 위해, 전도체(204) 및 TSV(202)가 배치되는 디바이스의 기판 물질, 절연 물질, 및 그 밖의 다른 상세사항이 도시되지 않고 생략되었다. 도 2를 참조할 때 알 수 있듯이, 전도체(204)는 TSV(202) 주위에 동축으로 배치된다. 전도체(204)는 TSV(202) 주위에 세 번의 턴(204a, 204b, 및 204c)을 만든다. 앞서 기재된 바와 같이, 단일 피치 각도를 갖는 것보다, 전도체(204)는 계단형 구조를 가짐으로써, 0의 피치 각도를 갖는 턴(가령, 디바이스(200)의 평면에 놓인 턴)이 턴 둘레에 엇갈려 있는 수직 연결 부분에 의해 연결된다. 이와 관련하여, 평면 턴(204a 및 204b)이 수직 연결 부분(206)에 의해 연결되고, 평면 턴(204b 및 204c)이 수직 연결 부분(208)에 의해 연결된다. 이 계단형 구조는 더 단순한 반도체 처리 기법(가령, 턴을 위한 평면 금속화 단계 및 수직 연결 부분을 위한 비아 형성)을 이용한 전도체(204)의 제작을 촉진시킨다. 또한, 도 2에 도시된 바와 같이, 평면도로 배향될 때 전도체(204)의 턴(204a, 204b, 및 204c)이 TSV(202) 주위에 사각형을 그린다.
하나의 실시예에 따르면, TSV(202)는 선택적으로 하나 이상의 동축 층, 가령, 층(202b 및 202c)에 의해 둘러싸이는 코어 물질(202a)을 포함할 수 있다. 예를 들어, 코어(202a) 및 외부 동축 층(202c)은 자성 물질을 포함할 수 있고, 중간 동축 층(202b)은 비-자성 물질을 포함하여, 에디 전류 손실을 감소시킬 수 있는 라미네이트 구조를 제공할 수 있다. 도 2에서 선택적으로 TSV(202)가 3-층 구조(가령, 두 개의 동축 라미네이트된 층(202b 및 202c)으로 둘러싸이는 코어(202a))를 포함하는 것으로 도시되지만, 또 다른 실시예에서 임의의 개수의 동축 라미네이트 층이 TSV를 제작하는 데 사용될 수 있다.
도 1 및 도 2의 상기 예시에서 나타난 바와 같이, TSV의 중위의 실질적 나선형 전도체에 의해 만들어지는 턴수가 본 발명의 상이한 실시예에 따라 달라질 수 있다. 더 많은 턴수를 제공하는 것이 더 적은 턴수를 갖는 것과 비교할 때 인덕터의 인덕턴스를 증가시킬 수 있지만, 제작 비용 및 복잡도가 증가한다(가령, 제작 단계가 더 많다). 턴수가 1로 낮거나, 필요한만큼 높을 수 있다. 도 2의 실시예에서 나타나듯이, 실질적 나선형 전도체가 TSV를 중심으로 정수 턴수를 만들 필요는 없다(가령, 상부 및/또는 하부 턴은 하나의 완전한 턴이 아닐 수 있다).
도 1 및 2에 도시된 실시예가 단일 TSV 주위에 배치된 단일 실질적 나선형 전도체를 갖는 단일 인덕터를 도시하더라도, 본 발명의 그 밖의 다른 실시예가 둘 이상의 실질적 나선형 전도체 및/또는 TSV로 구성될 수 있다. 예를 들어, 도 3은 본 발명의 실시예에 따라 구성된 공통 기판-관통 비아 코어를 공유하는 두 개의 연결된 인덕터의 단순화된 단면도이다. 도 3을 참조하면 알 듯이, 디바이스(300)는 기판 물질(301a), 절연 물질(301b), 및 TSV(302)를 포함한다. TSV(302)는 기판 물질(301a)로부터 절연 물질(301b)내로 뻗어 있다. 디바이스(300)는 또한 TSV(302)의 제1 부분 주위에 배치된 제1 실질적 나선형 전도체(303)("전도체(303)") 및 TSV(302)의 제2 부분 주위에 배치된 제2 실질적 나선형 전도체(304)("전도체(304)")를 포함한다. 도시된 실시예에서, 제1 전도체(303)는 TSV(302) 주위에 두 번의 완전한 턴(303a 및 303b)을 가지며, 제2 전도체(304)는 TSV(302) 주위에 세 번 완전한 턴(304a, 304b, 및 304c)을 가진다. 제1 전도체(303)는 리드(320a 및 320b)에 의해 각각 디바이스 패드(330a 및 330b)에 동작 가능하게 연결된다. 제2 전도체(304)는 리드(321a 및 321b)에 의해 타 회로 요소(도시되지 않음), 가령, 연결된 교류를 DC로 변환하기 위해 하나 이상의 정류기에 연결되고 정전류(steady current)를 제공하기 위해 하나 이상의 커패시터 또는 또 다른 필터 요소에 연결될 수 있다.
하나의 실시예에 따르면, 제1 전도체(303)는 (가령, 패드(330a 및 330b)를 가로질러 인가되는 전압에 의해 제공되는) 전도체(303)를 통과해 흐르는 전류에 반응하여 TSV(302)에 자기장을 유도하도록 구성된다. (가령, 교류를 인가하거나, 고 전압 상태와 저 전압 상태를 반복적으로 스위칭함으로써) 제1 전도체(303)를 통과하는 전류를 변경함으로써, 변화하는 자기장이 TSV(302)에 유도될 수 있으며, 이는 제2 전도체(304)에 변화하는 전류를 유도한다. 이러한 방식으로, 신호 및/또는 전력이 제1 전도체(303)를 포함하는 회로와 제2 전도체(304)를 포함하는 또 다른 회로 사이에 연결될 수 있다(가령, 전력 변압기로서 디바이스(300)를 동작시킴).
도 3에 도시된 바와 같이, 제1 전도체(303) 및 제2 전도체(304)는 상이한 턴수를 가진다. 해당 분야의 통상의 기술자라면 쉽게 이해할 바와 같이, 이 배열에 의해 디바이스(300)는 (어느 실질적 나선형 전도체가 1차 권선으로 사용되는지 그리고 어느 것이 2차 권선으로 사용되는지에 따라) 스텝-업 또는 스텝-다운 변압기로서 동작할 수 있다. 예를 들어, 이 구성에서 1차 권선과 2차 권선 간 턴수비 2:3이 주어질 때, 제1 변화하는 전류(가령, 2V의 교류 전류)의 제1 전도체(303)로의 인가가 제2 전도체(304)에 더 높은 전압을 갖는 제2 변화하는 전류(가령, 3V의 교류)를 유도할 것이다. (가령, 제2 전도체(304)를 1차 권선으로 이용하고, 제1 전도체(303)를 2차 권선으로 이용함으로써) 스텝-다운 변압기로서 동작할 때, 이 구성에서 1차 권선과 2차 권선 간 턴수비 3:2가 주어질 때, 제2 전도체(304)로의 제1 변화하는 전류(가령, 3V의 교류)의 인가가 제1 전도체(303)에서 더 낮은 전압을 갖는 변화하는 전류(가령, 2V의 교류)를 유도할 것이다.
도 3이 두 개의 상이한 높이로(가령, 동축으로 그러나 동심은 아니게) TSV 주위에 배치된 두 개의 실질적 나선형 전도체 또는 권선을 도시하지만, 또 다른 실시예에서, (가령, 동일한 층에서 방사상 이격된 전도성 턴을 갖는) 상이한 지름을 갖는 다수의 실질적 나선형 전도체가 동일한 높이로 제공될 수 있다. 실질적 나선형 전도체의 인덕턴스가 자신의 지름 및 배치되는 TSV로부터의 방사상 간격에 따라 적어도 부분적으로 달라지기 때문에, 이러한 접근법이 사용될 수 있고, 여기서 층 처리 단계의 수의 감소가 이렇게 방사상 이격된 실질적 나선형 전도체의 인덕턴스 증가보다 더 바람직하다.
도 3의 예시에서 연결된 인덕터의 쌍이 각자의 권선에서 상이한 턴수를 갖는 것으로 도시되지만, 본 발명의 또 다른 실시예에서, (가령, 1차 권선으로의 전압을 스텝 업 또는 스텝 다운하지 않고 두 개의 전기적으로 절연된 회로를 연결하기 위해) 연결된 인덕터에 동일한 개수의 권선이 제공될 수 있다. 예를 들어, 도 4는 본 발명의 실시예에 따라 구성된 기판-관통 비아 코어를 공유하는 연결된 인덕터의 단순화된 단면도이다. 도 4를 참조하면 알 듯이, 디바이스(400)는 기판 물질(401a), 절연 물질(401b), 및 TSV(402)를 포함한다. TSV(402)는 기판 물질(401a)로부터 절연 물질(402b)내로 뻗어 있다. 디바이스(400)는 TSV(402)의 제1 부분 주위에 배치된 제1 실질적 나선형 전도체(403)("전도체(403)"), TSV(402)의 제2 부분 주위에 배치된 제2 실질적 나선형 전도체(404)("전도체(404)"), 및 TSV(402)의 제3 부분 주위에 배치된 제3 실질적 나선형 전도체(405)("전도체(405)")를 더 포함한다. 본 실시예에서, 전도체(403, 404 및 405) 각각은 TSV(402) 주위의 두 번의 완전한 턴(각각, 403a 및 403b, 404a 및 404b, 및 405a 및 405b)을 포함하는 것으로 나타난다. 제1 전도체(403)는 각각 리드(420a 및 420b)에 의해 디바이스 패드(430a 및 430b)에 동작 가능하게 연결된다. 대응하는 리드(422a 및 422b)에 의해 제3 전도체(405)가 그럴 수 있는 것처럼, 제2 전도체(404)는 리드(421a 및 421b)에 의해 타 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있다.
하나의 실시예에 따라, (가령, 패드(430a 및 430b) 양단에 인가되는 전압 차이에 의해 제공되는) 제1 전도체(403)를 통과하는 전류에 응답하여, 제1 전도체(403)는 TSV(402)에 전기장을 유도하도록 구성된다. (가령, 교류를 인가함으로써 또는 하이 전압 상태와 로우 전압 상태를 반복적으로 스위칭함으로써) 제1 전도체(403)를 통과하는 전류를 변경함으로써, 변화하는 자기장이 TSV(402)에 유도될 수 있으며, 이는 턴에서 제2 전도체(404)와 제3 전도체(405) 모두에 변화하는 전류를 유도한다. 이러한 방식으로, 신호 및/또는 전력이 제1 전도체(403)를 포함하는 회로와 제2 및 제3 전도체(404 및 405)를 포함하는 다른 회로 사이에 연결될 수 있다.
도 1 내지 4에 도시된 실시예가 개방 코어(가령, 자기장이 자기장의 경로의 일부분에 대해서만 더 높은 투자율 물질을 통과하는 코어)를 갖는 인덕터를 포함하지만, 본 발명의 실시예에는 폐쇄 코어(가령, 높은 투자율 물질의 실질적으로 연속인 경로가 전도성 권선의 중앙을 통과하는 코어)가 제공될 수도 있다. 예를 들어, 도 5는 본 발명의 하나의 실시예에 따라 다수의 기판-관통 비아를 포함하는 폐쇄 코어를 갖는 인덕터(500)를 갖는 반도체 디바이스(50)의 단순화된 단면도이다. 도 5를 참조하면 알 듯이, 디바이스(50)는 기판 물질(501a) 및 절연 물질(501b)을 포함하고, 인덕터(500)는 기판 물질(501a)내 하나의 부분 및 절연 물질(501b)내 또 다른 부분을 가진다. 예를 들어, 인덕터(500)는 제1 TSV(502a) 및 제2 TSV(502b)를 포함할 수 있으며, 각각은 기판 물질(501a)내 제1 부분과 절연 물질(501b)내 제2 부분을 가진다. 따라서 TSV(502a 및 502b)는 기판 물질(501a)로부터 절연 물질(501b)내로 뻗어 있다. 인덕터는 절연 물질(501b)내 TSV(502a)의 제2 부분의 적어도 섹션 주위에 실질적 나선형 전도체(503)("전도체(503)")를 더 포함할 수 있다. 도 5에 도시된 실시예에서, 전도체(503)는 TSV(502a) 주위의 다섯 번의 턴(503a, 503b, 503c, 503d, 및 503e)을 가진다. TSV(502a 및 502b)는 상부 연결 부재(550a)에 의해 전도체(503) 위에 연결되며, 하부 연결 부재(550b)에 의해 전도체(503) 아래에 연결된다.
상부 연결 부재(550a) 및 하부 연결 부재(550b)는 기판 물질(501a) 및/또는 절연 물질(501b)의 것보다 높은 투자율을 갖는 자성 물질을 포함할 수 있다. 상부 및 하부 연결 부재(550a 및 550b)의 자성 물질은 TSV(502a 및 502b)와 동일한 물질, 또는 상이한 물질일 수 있다. 상부 및 하부 연결 부재(550a 및 550b)의 자성 물질은 벌크 물질(가령, 니켈, 철, 코발트, 니오븀, 또는 이들의 합금)이거나, 상이한 층(가령, 자성 물질 및 비-자성 물질의 층)을 갖는 라미네이트된 물질일 수 있다. 자성 및 비-자성 물질의 라미네이트된 층이 상부 및 하부 연결 부재(550a 및 550b) 내 에디 전류 손실 감소에 도움이 될 수 있다. 본 발명의 하나의 양태에 따라, 제1 TSV(502a), 제2 TSV(502b), 상부 연결 부재(550a) 및 하부 연결 부재(550b)가 다함께, 전도체(503)에 의해 유도되는 자기장을 위한 폐쇄 경로(자기장 라인, 가령, 자기장 라인(560)으로 그려짐)를 제공하여, 인덕터(500)의 인덕턴스가 제1 TSV(502a)만 제공됐을 경우보다 클 수 있다.
도 5에 도시된 실시예에서, 완전히 폐쇄된 코어를 갖는 인덕터가 도시되지만, 또 다른 실시예에서 상부 및 하부 연결 부재 중 하나 또는 둘 모두가 생략될 수 있다. 이러한 실시예에서, 상승된 투자율을 갖는 제2 TSV가, 도 1 내지 4에 도시된 단일-TSV 실시예보다 개선된 인덕턴스를 갖는 개방 코어 실시예를 제공하도록 권선이 배치되는 제1 TSV 근처에 위치할 수 있다.
하나의 실시예에 따르면, 도 5에서 예시로서 도시된 폐쇄된 자성 코어가 (가령, 변압기 또는 전력 결합을 제공하도록) 하나 이상의 추가 권선이 배치될 수 있는 추가 공간을 제공할 수 있다. 예를 들어, 도 6은 본 발명의 하나의 실시예에 딸 구성된 기판-관통 비아 코어를 갖는 연결된 인덕터의 단순화된 단면도이다. 도 6을 참조하면 알 듯이, 디바이스(600)는 기판 물질(601a), 절연 물질(601b), 및 두 개의 TSV(602a 및 602b)를 포함한다. TSV(602a 및 602b)는 기판 물질(601a)로부터 절연 물질(601b)내로 뻗어 있다. 디바이스(600)는 제1 TSV(602a) 주위에 여섯 번의 턴이 배치된 제1 실질적 나선형 전도체(603)("전도체(603)"), 및 제2 TSV(602b) 주위에 여섯 번의 턴이 또한 배치된 제2 실질적 나선형 전도체(604)("전도체(604)")를 더 포함한다. 제1 전도체(603)는 리드(620a 및 620b)에 의해 그 밖의 다른 회로 요소(도시되지 않음)에 연결된다. 제2 전도체(604)는 각각 리드(621a 및 621b)에 의해 디바이스(600)의 상부 표면 상의 패드(631a 및 631b)에 연결된다. TSV(602a 및 602b)는 (a) 상부 연결 부재(650a)에 의해 제1 및 제2 전도체(603 및 604) 위에, 그리고 (b) 하부 연결 부재(650b)에 의해 제1 및 제2 전도체(603 및 604) 아래에 연결된다.
하나의 실시예에 따라, (가령, 리드(620a 및 620b) 양단에 인가되는 전압에 의해) 제1 전도체(603)를 통과하는 전류에 응답하여, 제1 전도체(603)는 제1 및 제2 TSV(602a 및 602b)에 (그리고 상부 및 하부 연결 부재(650a 및 650b)에) 자기장을 유도하도록 구성된다. (가령, 교류를 인가함으로써, 또는 하이 전압 상태와 로우 전압 상태를 반복적으로 스위칭함으로써) 제1 전도체(603)를 통과하는 전류를 변경함으로써, 변화하는 자기장이 제1 및 제2 TSV(602a 및 602b)에서(그리고 상부 및 하부 연결 부재(650a 및 650b)에서) 유도될 수 있으며, 이는 턴에서 제2 전도체(604)에 변화하는 전류를 유도한다. 이러한 방식으로, 신호 및/또는 전력이 (가령, 리드(620a 및 620b)에 전기적으로 연결된 디바이스에서) 제1 전도체(603)를 포함하는 회로와 (가령, 패드(631a 및 631b)를 통해 전기적으로 연결된 또 다른 다이내 디바이스에서) 제2 전도체(604)를 포함하는 또 다른 회로 사이에 연결될 수 있다.
도 6에 도시된 실시예에서 근접 TSV 상의 두 개의 연결된 인덕터가 동일한 턴수를 갖는 것으로 도시되지만, 본 발명의 또 다른 실시예에서, 상이한 수의 권선이 유사하게 구성된 인덕터 상에 제공될 수 있다. 예를 들어, 도 7은 본 발명의 한 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 연결된 인덕터의 단순화된 단면도이다. 도 7을 참조하면 알 듯이, 디바이스(700)는 기판 물질(701a), 절연 물질(701b), 및 두 개의 TSV(702a 및 702b)를 포함한다. TSV(702a 및 702b)는 기판 물질(701a)로부터 절연 물질(701b)내로 뻗어 있다. 디바이스(700)는 제1 TSV(702a) 주위에 여섯 번의 턴이 배치된 제1 실질적 나선형 전도체(703)("전도체(703)"), 및 제2 TSV(702b) 주위에 네 번의 턴이 배치된 제2 실질적 나선형 전도체(704)("전도체(704)")를 포함한다. 제1 전도체(703)는 리드(720a 및 720b)에 의해 다른 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있다. 제2 전도체(704)는 리드(721a 및 721b)에 의해 다른 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있다. 제1 및 제2 TSV(702a 및 702b)는 상부 연결 부재(750a)에 의해 제1 및 제2 전도체(703 및 704) 위에 연결되고, 하부 연결 부재(750b)에 의해 제1 및 제2 전도체(703 및 704) 아래에 연결된다.
하나의 실시예에 따라, 제1 전도체(703)는 제1 전도체(703)를 통과하는 전류에 응답하여 제1 및 제2 TSV(702a 및 702b)에서 (그리고 상부 및 하부 연결 부재(750a 및 750b)에서) 자기장을 유도하도록 구성된다. (가령, 교류를 인가함으로써, 또는 하이 전압 상태와 로우 전압 상태를 반복적으로 스위칭함으로써) 제1 전도체(703)를 통과하는 전류를 변경함으로써, 변화하는 자기장이 제1 및 제2 TSV(702a 및 702b)에서 (그리고 도 5를 참조하여 앞서 나타난 바와 같이, 상부 및 하부 연결 부재(750a 및 750b)에서) 유도될 수 있으며, 이는 턴에서 제2 전도체(704)에 변화하는 전류를 유도한다. 이러한 방식으로, 신호 및/또는 전력이 (가령, 리드(720a 및 720b)를 통해 전기적으로 연결되는 디바이스내) 제1 전도체(703)를 포함하는 회로와 (가령, 리드(721a 및 721b)를 통해 전기적으로 연결된 디바이스내) 제2 전도체(704)를 포함하는 또 다른 회로 사이에 연결될 수 있다.
도 7에 도시된 제1 전도체(703) 및 제2 전도체(704)가 상이한 턴수를 가진다. 해당 분야의 통상의 기술자라면 쉽게 이해할 듯이, 이 배열에 의해 (어느 전도체가 1차 권선으로 사용되는지 어느 것이 2차 권선으로 사용되는지에 따라) 디바이스(700)가 스텝-업 또는 스텝-다운 변압기로서 동작한다. 예를 들어, 이 구성에서 1차 권선과 2차 권선 간 턴수비 6:4가 주어질 때, 제1 변화하는 전류(가령, 3V의 교류)의 제2 전도체(704)로의 인가가 제1 전도체(703)에 더 낮은 전압을 갖는 제2 변화하는 전류(가령, 2V의 교류)를 유도할 것이다.
도 6 및 7에 도시된 실시예에서, 동일한 개수의 TSV와 권선을 갖는 디바이스가 도시되지만, 본 발명의 그 밖의 다른 실시예가 근접 또는 연결된 TSV의 쌍 중 하나 또는 둘 모두 상에 둘 이상의 권선을 제공할 수 있다. 예를 들어, 도 8은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아 코어를 갖는 연결된 인덕터의 단순화된 도식이다. 도 8을 참조하면 알 듯이, 디바이스(800)는 기판 물질(801a), 절연 물질(801b), 및 두 개의 TSV(802a 및 802b)를 포함한다. TSV(802a 및 802b)는 기판 물질(801a)로부터 절연 물질(801b)내로 뻗어 있다. 디바이스(800)는 또한 제1 TSV(802a)의 제1 부분 주위에 세 번의 턴을 갖는 제1 실질적 나선형 전도체(803)("전도체(803)"), 및 제1 TSV(802a)의 제2 부분 주위에 두 번의 턴을 갖는 제2 실질적 나선형 전도체(804)("전도체(804)")를 포함한다. 디바이스는 또한 제2 TSV(802b) 주위에 여섯 번의 턴을 갖는 제3 실질적 나선형 전도체(805)("전도체(805)")를 더 포함한다. 제1 전도체(803)는 리드(820a 및 820b)에 의해 다른 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있고, 제2 전도체(804)는 리드(821a 및 821b)에 의해 다른 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있으며, 제3 전도체(805)는 리드(822a 및 822b)에 의해 다른 회로 요소(도시되지 않음)에 동작 가능하게 연결될 수 있다. 제1 및 제2 TSV(802a 및 802b)는 (a) 상부 연결 부재(850a)에 의해 세 개의 전도체(803, 804 및 805) 위에 연결되고, (b) 하부 연결 부재(850b)에 의해 세 개의 전도체(803, 804 및 805) 아래에 연결된다.
하나의 실시예에 따르면, 제1 전도체를 통과하는 전류에 응답하여, 제1 전도체(803)는 제1 및 제2 TSV(802a 및 802b)에 (그리고 상부 및 하부 연결 부재(850a 및 850b)에) 자기장을 유도하도록 구성된다. (가령, 교류를 인가함으로써, 또는 하이 전압 상태와 로우 전압 상태를 반복적으로 스위칭함으로써) 제1 전도체(803)를 통과하는 전류를 변경함으로써, 변화하는 자기장이 제1 TSV(802a)와 제2 TSV(802b)에 (그리고 상부 및 하부 연결 부재(850a 및 850b)에) 유도될 수 있고, 이는 턴에서 제2 전도체(804)에 제2 변화하는 전류를 그리고 제3 전도체(805)에 제3 변화하는 전류를 유도한다. 이러한 방식으로, 신호 및/또는 전력이 제1 전도체(803)를 포함하는 회로와 제2 전도체(804) 및 제3 전도체(805)를 포함하는 다른 회로 사이에 연결될 수 있다.
도 5 내지 8에 도시된 실시예에서, TSV 주위의 1차 권선에 의해 발생된 자기장을 위한 복귀 경로의 투자율을 향상시키기 위해 단일 추가 TSV가 제공되지만, 본 발명의 또 다른 실시예에서, 복수의 복귀 경로 TSV가 제공되어 이렇게 구성된 인덕터의 인덕턴스를 더 향상시킬 수 있다. 예를 들어, 도 9는 본 발명의 실시예에 따라 구성된 폐쇄 코어를 갖는 인덕터(900)를 포함하는 반도체 디바이스(90)의 단순화된 단면도이다. 도 9를 참조하면, 디바이스(900)는 기판 물질(901a) 및 절연 물질(901b)을 포함하고, 인덕터(900)는 기판 물질(901a)내 하나의 부분 및 절연 물질(901b)내 또 다른 부분을 가진다. 예를 들어, 인덕터(900)는 세 개의 TSV(902a, 902b 및 902c)를 포함할 수 있으며, 이들 각각은 기판 물질(901a)내 제1 부분 및 절연 물질(901b)내 제2 부분을 가진다. 따라서 세 개의 TSV(902a, 902b 및 902c)는 기판 물질(901a)로부터 절연 물질(901b)내로 뻗어 있다. 인덕터(900)는 제1 TSV(902a) 주위에 다섯 번의 턴을 갖는 실질적 나선형 전도체(903)("전도체(903)")를 더 포함할 수 있다. 세 개의 TSV(902a, 902b 및 902c)가 (a) 상부 연결 부재(950a)에 의해 전도체(903) 위에, 그리고 (b) 하부 연결 부재(950b)에 의해 전도체(903) 아래에 연결된다. 본 발명의 하나의 양태에 따라, 세 개의 TSV(902a, 902b 및 902c)가, 상부 및 하부 연결 부재(950a 및 950b)와 함께, 전도체(903)에 의해 발생된 자기장에 대한 폐쇄 경로를 제공하여, 인덕터(900)의 인덕턴스가 제1 TSV(902a)만 제공되는 경우의 것보다 클 수 있다.
도 9에 도시된 실시예에서, 완전히 폐쇄된 코어(가령, 고 투자율 물질의 연속 경로가 권선의 중앙을 통과하는 코어)를 갖는 인덕터가 도시되지만, 또 다른 실시예에서, 상부 및 하부 연결 부재 중 하나 또는 둘 모두가 생략될 수 있다. 이러한 실시예에서, 상승된 투자율을 갖는 (가령, 권선이 배치되는 중심의 TSV에 추가인) 복수의 추가 TSV가 권선이 배치되는 중심의 TSV 근처에 위치하여 개선된 인덕턴스를 갖는 개방 코어 실시예를 제공할 수 있다.
예를 들어, 도 10은 본 발명의 하나의 실시예에 따라 구성되는 기판-관통 비아 코어를 갖는 인덕터(1000)를 포함하는 반도체 디바이스(1010)의 단순화된 단면도이다. 이 실시예에서, 디바이스(1010)는 기판 물질(1001a) 및 절연 물질을 포함하고, 인덕터(1000)는 기판 물질(1001a)내 하나의 부분 및 절연 물질(1001b)내 또 다른 부분을 가진다. 예를 들어, 인덕터(1000)는 기판 물질(1001a)내 제1 부분 및 절연 물질(1001b)내 제2 부분을 각각 갖는 세 개의 TSV(1002a, 1002b 및 1002c)를 포함할 수 있다. 따라서 세 개의 TSV(1002a, 1002b 및 1002c)는 기판 물질(1001a)로부터 절연 물질(1001b)내로 뻗어 있다. 인덕터(1000)는 제1 TSV(1002a) 주위에 다섯 번의 턴을 갖는 실질적 나선형 전도체(1003)("전도체(1003)")를 더 포함할 수 있다. 본 발명의 하나의 양태에 따라, 추가 TSV(1002b 및 1002c)는 전도체(1003)에 의해 유도되는 (그리고 자기장 라인, 가령, 자기장 라인(1060)을 갖는 것으로 도시된) 자기장에 대한 고 투자율 경로에 기여하여, 인덕터(1000)의 인덕턴스가 제1 TSV(1002a)만 제공됐을 경우의 것보다 클 수 있다.
도 1 내지 10에서 제공되는 상기의 예시에서 각각의 실질적 나선형 전도체가 기판의 표면으로부터 지정 거리에서 TSV를 중심으로 단일 턴을 갖는 것으로 도시되었지만, 또 다른 실시예에서, 실질적 나선형 전도체가 기판 표면으로부터 동일 거리에서 TSV를 중심으로 둘 이상의 턴을 가질 수 있다(가령, 각각의 레벨에서 동축으로 배열된 복수의 턴). 예를 들어, 도 11은 본 발명의 하나의 실시예에 따라 구성된 기판-관통 비아(1102) 주위에 배치된 실질적 나선형 전도체(1104)("전도체(1104)")의 단순화된 투시도이다. 도 11을 참조하면 알 듯이, 전도체(1104)는 제2 동축-정렬된 실질적 나선형 전도체(1104b)("전도체(1104b)")에 연결된, TSV(1102) 주위에 배치된 제1 실질적 나선형 전도체(1104a)("전도체(1104a)")를 포함하여, 단일 전도성 경로가 TSV(1102)를 중심으로 제1 평균 방사 거리에서 하향으로 권취되고, TSV(1102)를 중심으로 제2 평균 방사 거리에서 상향으로 권취된다. 따라서 전도체(1104)는 TSV(1102)의 종방향 치수 "L"를 따라 동일한 위치에서 TSV(1102)를 중심으로 두 번의 턴(가령, 전도체(1104a)의 최상부 턴 및 전도체(1104b)의 최상부 턴)을 포함한다. 또 다른 실시예에서, 실질적 나선형 전도체는 TSV를 중심으로 제1 레벨에서 두 번의 턴을 만들고(가령, 외향 나선), TSV를 중심으로 제2 레벨에서 두 번의 턴을 만들며(가령, 내향 나선), 필요한 만큼의 턴에 대해 유사한 방식으로 계속된다.
도 12a-12f는 본 발명의 실시예에 따르는 제작 공정의 다양한 단계에서의 기판-관통 비아 코어를 갖는 인덕터를 갖는 디바이스(1200)의 단순화된 도시이다. 도 12a에서, 기판(1201)은 추가 처리 단계를 예상하여 제공된다. 기판(1201)은 많은 기판 물질, 가령, 실리콘, 유리, 갈륨 아르세나이드, 갈륨 니트라이드, 유기 라미네이트 등 중 임의의 것일 수 있다. 도 12b에서, 실질적 나선형 전도체의 제1 턴(1203)이 기판(1201) 위의 절연 물질(1202)의 층 내에 배치되었다. 절연 물질(1202)은 반도체 처리에 적합한 많은 절연 물질, 가령, 실리콘 옥사이드, 실리콘 니트라이드, 폴리이미드 등 중 임의의 것일 수 있다. 제1 턴(1203)은 반도체 처리에 적합한 많은 전도성 물질, 가령, 구리, 금, 텅스텐, 이의 합금 등 중 임의의 것일 수 있다.
도 12c에서, 실질적 나선형 전도체의 제2 턴(1204)이 절연 물질(1202)의 현재 더 두꺼운 층 내에, 그리고 절연 물질(1202)의 층에 의해 제1 턴(1203)으로부터 이격되어 배치되었다. 제2 턴(1204)은 제1 비아(1205)에 의해 제1 턴(1203)에 전기적으로 연결된다. 제2 비아(1206)가 또한 제1 턴(1203)의 단부를 디바이스(1200)의 궁극적인 더 높은 층으로 라우팅하도록 제공되었다. 도 12d에서, 실질적 나선형 전도체의 제3 턴(1207)이 절연 물질(1202)의 현재 더 두꺼운 층 내에, 그리고 절연 물질(1202)의 층에 의해 제2 턴(1204)으로부터 이격되어 배치되었다. 제3 턴(1207)은 제3 비아(1208)에 의해 제2 턴(1204)에 전기적으로 연결된다. 제2 비아(1206)는 제1 턴(1203)의 단부를 디바이스(1200)의 궁극적인 더 높은 층으로 계속 라우팅하도록 더 확장되었다.
도 12e를 다시 참조하면, 디바이스(1200)가 개구부(1209)가 절연 물질(1202)을 관통해 기판(1201)내로 에칭된 후의 단순화된 투시도로 도시되어 있다. 개구부(1209)는 고 종횡비의 실질적으로 수직인 개구부를 제공할 수 있는 여러 에칭 작업 중 임의의 것을 이용해 실질적 나선형 전도체의 턴(1203, 1204 및 1207)과 실질적으로 동축으로 에칭된다. 예를 들어, 딥 반응성 이온 에칭, 레이저 드릴링 등이 개구부(1209)를 형성하는 데 사용될 수 있다. 도 12f에서, TSV(1210)는 개구부(1209)내에 배치되었다. TSV(1210)는 자성 물질(가령, 기판(1201) 및/또는 절연 물질(1202)보다 높은 투자율을 갖는 물질)을 포함하여, 실질적 나선형 전도체에 전류가 통과하여 흐를 때 TSV(1210)내 자기장을 증가시킬 수 있다. 자성 물질은 강자성, 페리자성, 또는 이들의 조합일 수 있다. TSV(1210)는 단일 조성의 벌크 물질로, 또는 상이한 물질의 이산 영역으로(가령, 동축 라미네이트 층), 둘 이상의 물질을 포함할 수 있다. 예를 들어, TSV(1210)는 니켈, 철, 코발트, 니오븀, 또는 이의 합금을 포함할 수 있다. 자성 및 비-자성 물질의 라미네이트된 층이 TSV(1210)의 에디 전류 손실의 감소에 도움이 될 수 있다. TSV(1210)는 개구부(1209)를 충전하는 단일 금속화 단계, 또는 층(가령, 비-자성 층에 의해 분리되는 복수의 자성 층)을 라미네이트하는 복수의 단계로 제공될 수 있다. 하나의 실시예에서, 복수의 층 구조를 갖는 TSV를 제공하기 위해, 컨포멀 및 바텀-업 충전 도금 동작의 혼합(가령, 에칭된 개구부를 제1 물질로 부분적으로 충전하고 좁히기 위한 컨포멀 도금 단계, 및 좁아진 개구부를 제2 물질로 완전히 충전하기 위한 후속 바텀-업 도금 단계)이 이용될 수 있다.
도 13은 본 발명의 하나의 실시예에 따라 기판-관통 비아 코어를 갖는 인덕터를 제작하는 방법을 도시하는 흐름도이다. 방법은 기판이 제공되는 단계(1310)로 시작한다. 단계(1320)에서, 실질적 나선형 전도체가 기판 위 절연 물질내에 배치된다. 단계(1330)에서, 개구부는 절연 물질을 관통하여 실질적 나선형 전도체의 축을 따라 기판내로 에칭된다. 단계(1340)에서, TSV는 개구부내로 배치된다.
상기의 기재로부터, 본 발명의 특정 실시예가 설명 목적으로 본 명세서에 기재되었으며, 본 발명의 범위 내에서 다양한 변경이 이뤄질 수 있음이 이해될 것이다. 따라서 본 발명은 이하의 청구항에 의한 것을 제외하고는 한정되지 않는다.

Claims (34)

  1. 반도체 디바이스로서,
    기판,
    상기 기판내로 뻗어 있는 기판-관통 비아(TSV), 및
    상기 TSV 주위에 배치된 실질적 나선형 전도체
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 실질적 나선형 전도체는 실질적 나선형 전도체를 통과하는 전류에 응답하여 TSV에 자기장을 발생시키도록 구성되는, 반도체 디바이스.
  3. 제2항에 있어서, 실질적 나선형 전도체는 실질적 나선형 전도체내 변화하는 전류에 응답하여, TSV내 자기장의 변화를 유도하도록 구성되는, 반도체 디바이스.
  4. 제1항에 있어서, TSV는 강자성 또는 페리자성 물질을 포함하는, 반도체 디바이스.
  5. 제1항에 있어서, TSV는 절연 물질에 의해 실질적 나선형 전도체로부터 분리되는, 반도체 디바이스.
  6. 제1항에 있어서, 실질적 나선형 전도체는 TSV 주위에 둘 이상의 턴을 포함하는, 반도체 디바이스.
  7. 제1항에 있어서, 실질적 나선형 전도체는 TSV와 동축으로 정렬되는, 반도체 디바이스.
  8. 반도체 디바이스로서,
    기판,
    기판내로 뻗어 있는 기판-관통 비아(TSV),
    TSV 주위에 배치되는 제1 실질적 나선형 전도체, 및
    TSV 주위에 배치되는 제2 실질적 나선형 전도체
    를 포함하는, 반도체 디바이스.
  9. 제8항에 있어서, 제1 실질적 나선형 전도체는 제1 실질적 나선형 전도체내 제1 변화하는 전류에 응답하여, TSV에서 자기장의 변화를 유도하도록 구성되며, 제2 실질적 나선형 전도체는 자기장의 변화에 응답하여 제2 변화하는 전류가 유도되게 하도록 구성되는, 반도체 디바이스.
  10. 제9항에 있어서,
    TSV 주위에 배치된 제3 실질적 나선형 전도체
    를 더 포함하며, 제3 실질적 나선형 전도체는 자기장의 변화에 응답하여 제3 변화하는 전류가 유도되게 하도록 구성되는, 반도체 디바이스.
  11. 제8항에 있어서, 상기 TSV는 강자성 또는 페리자성 물질을 포함하는, 반도체 디바이스.
  12. 제8항에 있어서, TSV는 절연 물질에 의해 제1 실질적 나선형 전도체 및 제2 실질적 나선형 전도체로부터 분리되는, 반도체 디바이스.
  13. 제8항에 있어서, 제1 실질적 나선형 전도체는 제2 실질적 나선형 전도체와 상이한 개수의 TSV 주위 턴을 포함하는, 반도체 디바이스.
  14. 제8항에 있어서, 제1 실질적 나선형 전도체 및 제2 실질적 나선형 전도체는 동일한 개수의 TSV 주위 턴을 포함하는, 반도체 디바이스.
  15. 제8항에 있어서, 제1 실질적 나선형 전도체 및 제2 실질적 나선형 전도체 중 하나는 둘 이상의 TSV 주위 턴을 포함하는, 반도체 디바이스.
  16. 제8항에 있어서, 제1 실질적 나선형 전도체 및 제2 실질적 나선형 전도체는 TSV와 동축으로 정렬되는, 반도체 디바이스.
  17. 제8항에 있어서, 제1 실질적 나선형 전도체와 제2 실질적 나선형 전도체는 서로에 대해 그리고 TSV로부터 전기적으로 절연되는, 반도체 디바이스.
  18. 제8항에 있어서, 제1 실질적 나선형 전도체는 파워 서플라이에 전기적으로 연결되고 제2 실질적 나선형 전도체는 부하에 전기적으로 연결되는, 반도체 디바이스.
  19. 반도체 디바이스로서,
    기판,
    상기 기판내로 뻗어 있는 제1 기판-관통 비아(TSV),
    기판내로 뻗어 있는 제2 TSV,
    제1 TSV 주위에 배치된 제1 실질적 나선형 전도체, 및
    제2 TSV 주위에 배치된 제2 실질적 나선형 전도체를 포함하는, 반도체 디바이스.
  20. 제19항에 있어서, 제1 실질적 나선형 전도체는 제1 실질적 나선형 전도체의 제1 변화하는 전류에 응답하여, 제1 TSV 및 제2 TSV에 자기장의 변화를 유도하도록 구성되며, 제2 실질적 나선형 전도체는 제2 TSV내 자기장의 변화에 응답하여 제2 변화하는 전류가 유도되게 하도록 구성되는, 반도체 디바이스.
  21. 제20항에 있어서, 제1 TSV는 제2 TSV에 상부 연결 부재에 의해 제1 실질적 나선형 전도체 및 제2 실질적 나선형 전도체 위에서, 그리고 하부 연결 부재에 의해 제1 실질적 나선형 전도체 및 제2 실질적 나선형 전도체 아래에서 연결되어, 제1 TSV 및 제2 TSV 및 상부 연결 부재 및 하부 연결 부재가 자기장에 대한 폐쇄된 경로를 형성하는, 반도체 디바이스.
  22. 제19항에 있어서, 제1 TSV 및 제2 TSV 각각이 강자성 또는 페리자성 물질을 포함하는, 반도체 디바이스.
  23. 제19항에 있어서, 제1 TSV는 제1 실질적 나선형 전도체로부터 전기적으로 절연되며, 제2 TSV는 제2 실질적 나선형 전도체로부터 전기적으로 절연되는, 반도체 디바이스.
  24. 제19항에 있어서, 제1 실질적 나선형 전도체와 제2 실질적 나선형 전도체는 서로 그리고 제1 TSV 및 제2 TSV로부터 전기적으로 절연되는, 반도체 디바이스.
  25. 제19항에 있어서, 제1 실질적 나선형 전도체는 제2 실질적 나선형 전도체가 제2 TSV 주위에 포함하는 것과 상이한 개수의 턴을 제1 TSV 주위에 포함하는, 반도체 디바이스.
  26. 제19항에 있어서, 제1 실질적 나선형 전도체는 제2 실질적 나선형 전도체가 제2 TSV 주위에 포함하는 것과 동일한 개수의 턴을 제1 TSV 주위에 포함하는, 반도체 디바이스.
  27. 제19항에 있어서, 제1 실질적 나선형 전도체는 제1 TSV 주위에 둘 이상의 턴을 포함하는, 반도체 디바이스.
  28. 제19항에 있어서, 제2 실질적 나선형 전도체는 제2 TSV 주위에 둘 이상의 턴을 포함하는, 반도체 디바이스.
  29. 제19항에 있어서, 제1 실질적 나선형 전도체는 제1 TSV와 동축으로 정렬되며, 제2 실질적 나선형 전도체는 제2 TSV와 동축으로 정렬되는, 반도체 디바이스.
  30. 제19항에 있어서, 제1 실질적 나선형 전도체는 파워 서플라이에 전기적으로 연결되고 제2 실질적 나선형 전도체는 부하에 전기적으로 연결되는, 반도체 디바이스.
  31. 반도체 디바이스로서,
    기판,
    기판내로 뻗어 있는 기판-관통 비아(TSV), 및
    TSV 주위에 배치된 비-평면 나선형 전도체
    를 포함하는, 반도체 디바이스.
  32. 제31항에 있어서, 비-평면 나선형 전도체는 비-평면 나선형 전도체를 통과하는 전류에 응답하여, TSV 내에 자기장을 발생시키도록 구성된, 반도체 디바이스.
  33. 제32항에 있어서, 비-평면 나선형 전도체는 비-평면 나선형 전도체 내 변화하는 전류에 응답하여, TSV에 자기장의 변화를 유도하도록 구성되는, 반도체 디바이스.
  34. 제31항에 있어서, TSV는 강자성 또는 페리자성 물질을 포함하는, 반도체 디바이스.
KR1020197035452A 2017-05-02 2018-04-05 기판-관통 비아 코어를 갖는 인덕터 KR20190137174A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/584,294 2017-05-02
US15/584,294 US20180323369A1 (en) 2017-05-02 2017-05-02 Inductors with through-substrate via cores
PCT/US2018/026256 WO2018204014A1 (en) 2017-05-02 2018-04-05 Inductors with through-substrate via cores

Publications (1)

Publication Number Publication Date
KR20190137174A true KR20190137174A (ko) 2019-12-10

Family

ID=64015483

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197035452A KR20190137174A (ko) 2017-05-02 2018-04-05 기판-관통 비아 코어를 갖는 인덕터

Country Status (5)

Country Link
US (2) US20180323369A1 (ko)
KR (1) KR20190137174A (ko)
CN (1) CN110651372B (ko)
TW (1) TWI721266B (ko)
WO (1) WO2018204014A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180323369A1 (en) 2017-05-02 2018-11-08 Micron Technology, Inc. Inductors with through-substrate via cores
US10872843B2 (en) 2017-05-02 2020-12-22 Micron Technology, Inc. Semiconductor devices with back-side coils for wireless signal and power coupling
US10134671B1 (en) 2017-05-02 2018-11-20 Micron Technology, Inc. 3D interconnect multi-die inductors with through-substrate via cores
US11189563B2 (en) * 2019-08-01 2021-11-30 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN115346962A (zh) * 2021-05-12 2022-11-15 长鑫存储技术有限公司 一种半导体结构及其制造方法

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377360A (ja) 1989-08-18 1991-04-02 Mitsubishi Electric Corp 半導体装置
EP0725407A1 (en) * 1995-02-03 1996-08-07 International Business Machines Corporation Three-dimensional integrated circuit inductor
US5852866A (en) * 1996-04-04 1998-12-29 Robert Bosch Gmbh Process for producing microcoils and microtransformers
KR100250225B1 (ko) 1996-11-19 2000-04-01 윤종용 집적회로용 인덕터 및 그 제조방법
JPWO2003007379A1 (ja) 2001-07-12 2004-11-04 株式会社日立製作所 電子回路部品
FR2830670A1 (fr) 2001-10-10 2003-04-11 St Microelectronics Sa Inductance et son procede de fabrication
US7398589B2 (en) * 2003-06-27 2008-07-15 Abb Technology Ag Method for manufacturing a transformer winding
KR100688858B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 스파이럴 3차원 인덕터를 내장한 인쇄회로기판 및 그 제조방법
TWI260075B (en) * 2005-10-24 2006-08-11 Via Tech Inc Embedded inductor element and chip package applying the same
JP4572343B2 (ja) 2006-03-03 2010-11-04 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
CN100543989C (zh) * 2006-04-11 2009-09-23 联华电子股份有限公司 电感器结构
KR100869741B1 (ko) 2006-12-29 2008-11-21 동부일렉트로닉스 주식회사 나선형 인덕터
US8492872B2 (en) 2007-10-05 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip inductors with through-silicon-via fence for Q improvement
US20090140383A1 (en) * 2007-11-29 2009-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of creating spiral inductor having high q value
JP2009246006A (ja) 2008-03-28 2009-10-22 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法ならびに半導体装置の実装構造
US7928525B2 (en) 2008-04-25 2011-04-19 Qimonda Ag Integrated circuit with wireless connection
US7842580B2 (en) 2008-05-19 2010-11-30 International Business Machines Corporation Structure and method for buried inductors for ultra-high resistivity wafers for SOI/RF SiGe applications
JP5671200B2 (ja) 2008-06-03 2015-02-18 学校法人慶應義塾 電子回路
US8079134B2 (en) * 2008-08-01 2011-12-20 International Business Machines Corporation Method of enhancing on-chip inductance structure utilizing silicon through via technology
EP2382661B1 (en) * 2008-12-30 2021-08-11 STMicroelectronics Srl Integrated electronic device with transceiving antenna and magnetic interconnection
US9190201B2 (en) 2009-03-04 2015-11-17 Qualcomm Incorporated Magnetic film enhanced inductor
US20100327824A1 (en) 2009-06-30 2010-12-30 Richard Dellacona Power supply using shared flux in a multi-load parallel magnetic circuit
US8697574B2 (en) * 2009-09-25 2014-04-15 Infineon Technologies Ag Through substrate features in semiconductor substrates
US20110084782A1 (en) 2009-10-09 2011-04-14 Hiroshi Kanno Electromagnetic filter and electronic device having same
US8907447B2 (en) 2010-02-19 2014-12-09 Mingliang Wang Power inductors in silicon
US8358193B2 (en) * 2010-05-26 2013-01-22 Tyco Electronics Corporation Planar inductor devices
KR20110011691U (ko) 2010-06-12 2011-12-20 임성우 디지털방식의 디스플레이를 가지는 아날로그 시계
US9287344B2 (en) 2010-08-23 2016-03-15 The Hong Kong University Of Science And Technology Monolithic magnetic induction device
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8569861B2 (en) 2010-12-22 2013-10-29 Analog Devices, Inc. Vertically integrated systems
US8921976B2 (en) 2011-01-25 2014-12-30 Stmicroelectronics, Inc. Using backside passive elements for multilevel 3D wafers alignment applications
CN102738128B (zh) * 2011-03-30 2015-08-26 香港科技大学 大电感值集成磁性感应器件及其制造方法
US9018730B2 (en) 2011-04-05 2015-04-28 Stmicroelectronics S.R.L. Microstructure device comprising a face to face electromagnetic near field coupling between stacked device portions and method of forming the device
US20130063234A1 (en) 2011-07-07 2013-03-14 Hypertherm, Inc. High power inductor and ignition transformer using planar magnetics
US8558344B2 (en) * 2011-09-06 2013-10-15 Analog Devices, Inc. Small size and fully integrated power converter with magnetics on chip
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US9064631B2 (en) 2012-01-13 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Through-chip interface (TCI) structure for wireless chip-to-chip communication
CN103325749A (zh) * 2012-03-22 2013-09-25 德州仪器公司 具有tsv和应力补偿层的集成电路(ic)
WO2013179333A1 (en) 2012-05-29 2013-12-05 Fuji Electric Co., Ltd. Isolator and isolator manufacturing method
CN103999287B (zh) * 2012-09-18 2016-11-16 松下知识产权经营株式会社 天线、发送装置、接收装置、三维集成电路及非接触通信系统
US20140104284A1 (en) 2012-10-16 2014-04-17 Qualcomm Mems Technologies, Inc. Through substrate via inductors
US9177914B2 (en) 2012-11-15 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structure over TSV to reduce shorting of upper metal layer
US8941212B2 (en) 2013-02-06 2015-01-27 Taiwan Semiconductor Manufacturing Co., Ltd. Helical spiral inductor between stacking die
US8952504B2 (en) 2013-02-08 2015-02-10 Qualcomm Incorporated Small form factor magnetic shield for magnetorestrictive random access memory (MRAM)
US10115661B2 (en) 2013-02-08 2018-10-30 Qualcomm Incorporated Substrate-less discrete coupled inductor structure
US9679671B2 (en) * 2013-07-12 2017-06-13 University Of Florida Reasearch Foundation, Inc. Low ohmic loss radial superlattice conductors
KR101456795B1 (ko) 2013-08-26 2014-10-31 숭실대학교산학협력단 칩 간 무선 전력 전송을 위한 안테나
US9218903B2 (en) 2013-09-26 2015-12-22 International Business Machines Corporation Reconfigurable multi-stack inductor
US9165791B2 (en) 2013-10-31 2015-10-20 Qualcomm Incorporated Wireless interconnects in an interposer
US9806144B2 (en) 2013-11-13 2017-10-31 Qualcomm Incorporated Solenoid inductor in a substrate
US9159778B2 (en) 2014-03-07 2015-10-13 International Business Machines Corporation Silicon process compatible trench magnetic device
US9368271B2 (en) 2014-07-09 2016-06-14 Industrial Technology Research Institute Three-dimension symmetrical vertical transformer
TWI590269B (zh) 2014-07-09 2017-07-01 財團法人工業技術研究院 三維對稱型垂直變壓器
US9969001B2 (en) * 2014-12-10 2018-05-15 Washington State University Three-dimensional passive components
US10074620B2 (en) 2015-03-25 2018-09-11 Infineon Technologies Americas Corp. Semiconductor package with integrated output inductor using conductive clips
WO2017006363A1 (en) 2015-07-03 2017-01-12 Fuji Electric Co., Ltd. Isolator and isolator manufacturing method
US10163557B2 (en) * 2015-12-17 2018-12-25 Intel Corporation Helical plated through-hole package inductor
US10032850B2 (en) 2016-05-11 2018-07-24 Texas Instruments Incorporated Semiconductor die with back-side integrated inductive component
US10026546B2 (en) 2016-05-20 2018-07-17 Qualcomm Incorported Apparatus with 3D wirewound inductor integrated within a substrate
CN106206553A (zh) 2016-08-22 2016-12-07 西安电子科技大学 一种基于硅通孔阵列的三维螺旋电感器
CN106449550B (zh) 2016-11-10 2020-05-12 成都线易科技有限责任公司 芯片封装模块
US10134671B1 (en) 2017-05-02 2018-11-20 Micron Technology, Inc. 3D interconnect multi-die inductors with through-substrate via cores
US20180323253A1 (en) 2017-05-02 2018-11-08 Micron Technology, Inc. Semiconductor devices with through-substrate coils for wireless signal and power coupling
US10872843B2 (en) 2017-05-02 2020-12-22 Micron Technology, Inc. Semiconductor devices with back-side coils for wireless signal and power coupling
US20180323369A1 (en) 2017-05-02 2018-11-08 Micron Technology, Inc. Inductors with through-substrate via cores
US10121739B1 (en) 2017-05-02 2018-11-06 Micron Technology, Inc. Multi-die inductors with coupled through-substrate via cores

Also Published As

Publication number Publication date
US11942428B2 (en) 2024-03-26
CN110651372A (zh) 2020-01-03
US20180323369A1 (en) 2018-11-08
US20210082818A1 (en) 2021-03-18
TW201907592A (zh) 2019-02-16
TWI721266B (zh) 2021-03-11
WO2018204014A1 (en) 2018-11-08
CN110651372B (zh) 2024-03-12

Similar Documents

Publication Publication Date Title
KR20190137174A (ko) 기판-관통 비아 코어를 갖는 인덕터
US10796989B2 (en) 3D interconnect multi-die inductors with through-substrate via cores
US10446486B2 (en) Multi-die inductors with coupled through-substrate via cores
TWI648754B (zh) 交錯式變壓器及其製造方法
US8786393B1 (en) Step up or step down micro-transformer with tight magnetic coupling
US20210104451A1 (en) Semiconductor devices with back-side coils for wireless signal and power coupling
US10163558B2 (en) Vertically stacked inductors and transformers
US20050104158A1 (en) Compact, high q inductor for integrated circuit
US20180144857A1 (en) Parallel Stacked Inductor for High-Q and High Current Handling and Method of Making the Same
US20180323253A1 (en) Semiconductor devices with through-substrate coils for wireless signal and power coupling
US20230187347A1 (en) Multilayer-type on-chip inductor structure
US20220005640A1 (en) A vertical magnetic structure for integrated power conversion
US11863081B2 (en) Integrated voltage regulator with integrated air-core inductor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
X701 Decision to grant (after re-examination)