KR20190133535A - Semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것이다. 보다 구체적으로, 휘도가 향상되고 동작 전압이 개선된 반도체 소자에 관한 것이다. The present invention relates to a semiconductor device. More specifically, the present invention relates to a semiconductor device having improved brightness and improved operating voltage.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가지므로, 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Since a semiconductor device including a compound such as GaN or AlGaN has many advantages, such as having a wide and easy-to-adjust band gap energy, the semiconductor device may be variously used as a light emitting device, a light receiving device, and various diodes.
특히, 질화물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비 전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.In particular, light emitting devices such as light emitting diodes or laser diodes using nitride semiconductor materials can realize various colors such as red, green, blue, and ultraviolet rays by developing thin film growth technology and device materials. Efficient white light can be realized by using fluorescent materials or combining colors, and has the advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent and incandescent lamps.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 질화물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving device such as a photodetector or a solar cell is manufactured using a nitride semiconductor material, the development of device materials absorbs light in various wavelength ranges and generates a photocurrent, thereby generating a photocurrent. Light is available. It also has the advantages of fast response speed, safety, environmental friendliness and easy control of device materials, making it easy to use in power control or microwave circuits or communication modules.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있으며, 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device. Applications are expanding to include white light emitting diode lighting devices, automotive headlights and traffic lights, and sensors that detect gas or fire, and applications to high frequency application circuits, other power control devices, and communication modules.
한편, 조명 장치의 광원으로 사용되는 반도체 소자는 발광층으로부터 출사되는 광이 등방성을 갖고 있기 때문에, 결정 성장용 기판의 내부에도 조사되어 기판의 이면 및 측면으로부터도 광이 출사된다. 이 경우, 기판의 내부에 조사된 광 중 공기층과의 계면에서의 입사각이 임계각 이상인 광은 계면에서 전반사되어 기판 내부에 가둬지게 되고 기판 외부로 출사되지 못하기 때문에 반도체 소자의 휘도 저하를 야기하는 문제가 있으며, 질화물 반도체 소자는 도펀트를 이용한 정공 주입 효율이 상대적으로 떨어져 휘도를 개선하기 어렵고, 도펀트의 도핑량을 증가시켜 도핑된 도펀트의 농도가 증가하면 도핑층의 막질이 저하되어 반도체 소자의 특성이 저하되는 문제가 있다. 본 발명은 이를 해결하기 위해 제안된 것이다. On the other hand, in the semiconductor element used as the light source of the illuminating device, since the light emitted from the light emitting layer is isotropic, it is irradiated to the inside of the crystal growth substrate, and the light is emitted from the back and side surfaces of the substrate. In this case, light having an incident angle at the interface with the air layer of the light irradiated inside the substrate is greater than the critical angle is totally reflected at the interface, confined inside the substrate, and is not emitted to the outside of the substrate, thereby causing a decrease in luminance of the semiconductor device. In the case of a nitride semiconductor device, hole injection efficiency using a dopant is relatively low, which is difficult to improve luminance, and when the concentration of the dopant is increased by increasing the dopant amount of the dopant, the film quality of the doped layer is lowered, thereby improving the characteristics of the semiconductor device. There is a problem of deterioration. The present invention has been proposed to solve this problem.
본 발명이 해결하고자 하는 기술적 과제는 반도체 소자의 특성을 저하시키지 않으면서 정공 주입 효율을 향상시킴으로써 휘도가 향상된 반도체 소자를 제공하는 데 있다.The technical problem to be solved by the present invention is to provide a semiconductor device with improved brightness by improving the hole injection efficiency without degrading the characteristics of the semiconductor device.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 동작 전압이 개선된 반도체 소자를 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a semiconductor device with improved operating voltage.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
본 발명의 일 실시 예에 따른 반도체 소자는 제1 반도체층, 우물층과 장벽층을 포함하여 상기 제1 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 반도체층, 상기 제2 반도체층 상에 배치되는 전자 차단층 및 상기 전자 차단층 상에 배치되는 제3 반도체층을 포함하고, 상기 전자 차단층은, 상기 제2 반도체층 상에 순차적으로 배치되는 제1 전자 차단층, 제2 전자 차단층 및 제3 전자 차단층을 포함하며, 상기 제2 전자 차단층의 p형 도펀트의 농도는 상기 제1 전자 차단층의 p형 도펀트의 농도보다 높고, 상기 활성층에 상기 p형 도펀트의 농도 프로파일의 피크(Peak)가 존재한다.A semiconductor device according to an embodiment of the present invention includes a first semiconductor layer, an active layer disposed on the first semiconductor layer including a well layer and a barrier layer, a second semiconductor layer disposed on the active layer, and the second semiconductor. An electron blocking layer disposed on the layer and a third semiconductor layer disposed on the electron blocking layer, wherein the electron blocking layer comprises: a first electron blocking layer and a second disposed sequentially on the second semiconductor layer; An electron blocking layer and a third electron blocking layer, wherein the concentration of the p-type dopant of the second electron blocking layer is higher than that of the p-type dopant of the first electron blocking layer, and the concentration of the p-type dopant in the active layer There is a peak in the profile.
상기 제3 전자 차단층에는 상기 피크보다 낮은 농도로 상기 p형 도펀트가 존재하되, 두께방향으로의 상기 p형 도펀트의 농도가 일정할 수 있다.The p-type dopant may be present in the third electron blocking layer at a concentration lower than the peak, but the concentration of the p-type dopant in the thickness direction may be constant.
상기 제2 전자 차단층은 상기 제1 전자 차단층 상에 순차적으로 배치되는 제2-1 전자 차단층 및 제2-2 전자 차단층을 포함하고, 상기 p형 도펀트의 농도가 상기 제2-1 전자 차단층이 상기 제2-2 전자 차단층보다 높을 수 있다.The second electron blocking layer includes a 2-1 electron blocking layer and a 2-2 electron blocking layer sequentially disposed on the first electron blocking layer, and the concentration of the p-type dopant is 2-1. The electron blocking layer may be higher than the second-2 electron blocking layer.
상기 제2-1 전자 차단층은 660℃ 이상 내지 735℃ 이하의 온도 범위에서 성장될 수 있다.The 2-1 electron blocking layer may be grown in a temperature range of more than 660 ℃ to 735 ℃.
상기 제2-1 전자 차단층에는 1.35E+20 atoms/cm3 이상 내지 1.65E+20 atoms/cm3 이하의 농도 범위를 갖는 p형 도펀트가 도핑될 수 있다.The p-type dopant having a concentration range of 1.35E + 20 atoms / cm 3 or more and 1.65E + 20 atoms / cm 3 or less may be doped into the 2-1 electron blocking layer.
상기 제1 전자 차단층 및 상기 제2-2 전자 차단층은 상기 제2-1 전자 차단층보다 100℃ 이상 높은 온도 범위에서 성장될 수 있다.The first electron blocking layer and the second-2 electron blocking layer may be grown in a temperature range higher by 100 ° C. or more than the 2-1 electron blocking layer.
상기 제2 반도체층 및 상기 제1 전자 차단층에는 상기 제2-1 전자 차단층보다 낮은 농도의 p형 도펀트가 도핑될 수 있다.The second semiconductor layer and the first electron blocking layer may be doped with a p-type dopant having a lower concentration than the 2-1 electron blocking layer.
상기 활성층은 다중양자우물(MQW:Multi Quantum Well) 구조를 가질 수 있다.The active layer may have a multi quantum well (MQW) structure.
상기 제2 반도체층에 도핑된 p형 도펀트가 다중양자우물의 마지막 우물층 영역까지 도핑될 수 있다.The p-type dopant doped in the second semiconductor layer may be doped to the last well layer region of the multi-quantum well.
본 발명의 일 실시 예에 따르면, 제2-1 전자 차단층을 저온에서 성장시키고, 제2-1 전자 차단층에 인접한 층을 고온에서 성장시켜, 제2-1 전자 차단층에 많은 양의 p형 도펀트를 도핑시키는 동시에 반도체 소자에 도핑되는 총 도펀트의 농도를 낮춤으로써 도펀트의 분리로 인한 동작 전압 문제가 개선되고, 과도핑으로 인한 광흡수 문제가 저감되어 반도체 소자의 휘도가 향상되는 효과가 있다.According to one embodiment of the present invention, the 2-1 electron blocking layer is grown at a low temperature, and the layer adjacent to the 2-1 electron blocking layer is grown at a high temperature, so that a large amount of p is present in the 2-1 electron blocking layer. By lowering the concentration of the total dopant doped in the semiconductor device while doping the dopant, the operation voltage problem due to the separation of the dopant is improved, and the light absorption problem due to the doping is reduced, thereby improving the brightness of the semiconductor device. .
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.Effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 전자 차단층의 개념도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 전자 차단층 중 제2 전자 차단층을 나타낸 개념도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 소자의 제3 전자 차단층의 개념도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자의 활성층의 개념도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 소자의 제3 반도체층의 개념도이다.
도 7은 종래 반도체 소자의 비행 시간형 이차 이온 질량분석법(TOF-SIMS)에 의한 분석 결과를 나타낸 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 소자의 비행 시간형 이차 이온 질량분석법(TOF-SIMS)에 의한 분석 결과를 나타낸 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 소자의 동작 전압을 나타낸 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 소자의 광출력 및 외부 양자 효율을 나타낸 그래프이다.1 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.
2 is a conceptual diagram of an electron blocking layer of a semiconductor device according to an embodiment of the present invention.
3 is a conceptual diagram illustrating a second electron blocking layer of the electron blocking layer of the semiconductor device according to the exemplary embodiment of the present invention.
4 is a conceptual diagram of a third electron blocking layer of a semiconductor device according to an embodiment of the present invention.
5 is a conceptual diagram of an active layer of a semiconductor device according to an embodiment of the present invention.
6 is a conceptual diagram of a third semiconductor layer of a semiconductor device according to an embodiment of the present disclosure.
7 is a graph showing an analysis result by a time-of-flight secondary ion mass spectrometry (TOF-SIMS) of a conventional semiconductor device.
8 is a graph illustrating an analysis result by time-of-flight secondary ion mass spectrometry (TOF-SIMS) of a semiconductor device according to an embodiment of the present invention.
9 is a graph illustrating an operating voltage of a semiconductor device according to an embodiment of the present disclosure.
10 is a graph illustrating the light output and the external quantum efficiency of a semiconductor device according to an exemplary embodiment of the present invention.
이하 본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다.Hereinafter, the details of the above-described objects and technical configurations of the present invention and the effects thereof will be more clearly understood by the following detailed description.
본 발명의 설명에 있어서, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성요소들이 제1, 제2등의 용어에 의하여 한정되는 것은 아니다.In the description of the present invention, terms such as first and second which are used hereinafter are merely identification symbols for distinguishing the same or corresponding components, and the same or corresponding components are used as the first and second terms. It is not limited to.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. “포함한다” 또는 “가진다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.Singular expressions include plural expressions unless the context clearly indicates otherwise. The terms “comprises” or “having” are intended to indicate that a feature, number, step, operation, component, part, or combination thereof is present on the specification and that one or more other features, numbers, or steps are present. It is to be understood that the acts, components, parts or combinations thereof may be added.
이하 사용되는 “포함한다(Comprises)” 및/또는 “포함하는(comprising)”은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.As used herein, “comprises” and / or “comprising” refers to the presence of one or more other components, steps, operations and / or elements, or Does not exclude additional
본 발명의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(On)"에 또는 "하/아래(under)"에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the present invention, each layer (film), region, pattern or structure is "on" or "under" the substrate, each layer (film), region, pad or pattern. "Formed in" includes both those formed directly or through another layer. Criteria for the top / bottom or bottom / bottom of each layer will be described with reference to the drawings.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자(10)에 대해 상세히 설명하도록 한다.Hereinafter, the
도1은 본 발명의 일 실시 예에 따른 반도체 소자(10)의 개념도이다.1 is a conceptual diagram of a
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(10)는 제1 반도체층(100), 활성층(200), 제2 반도체층(300), 전자 차단층(400) 및 제3 반도체층(500)을 포함한다.Referring to FIG. 1, a
제1 반도체층(100)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 반도체층(100)에는 제1 도펀트가 도핑될 수 있다. 제1 반도체층(100)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 한편, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있으며, 제1 도펀트가 n형 도펀트일 경우 제1 반도체층(100)은 n형 반도체층일 수 있다.The
활성층(200)은 제1 반도체층(100) 상에 배치될 수 있다. 활성층(200)은 제1 반도체층(100)을 통해서 주입되는 전자(또는 정공)와 제3 반도체층(500)을 통해서 주입되는 정공(또는 전자)이 만나는 층으로서, 활성층(200)에서 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성한다.The
활성층(200)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으나, 이에 한정되지 않는다. 활성층(200)은 자외선 파장대의 광을 생성할 수 있다.The
활성층(200)이 우물 구조로 형성되는 경우, 활성층(200)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.If the
제2 반도체층(300)은 InxAlyGa1 -x- yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)A
의 조성식을 갖는 반도체 재료, 예를 들어, AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP 등에서 선택될 수 있다. A semiconductor material having a compositional formula may be selected from AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, and the like.
한편, 제2 반도체층(300)에는 제2 도펀트가 도핑될 수 있으며, 제2 도펀트로서 Mg, Zn, Ca, Sr, Ba 등이 도핑될 수 있다.Meanwhile, a second dopant may be doped in the
전자 차단층(EBL:Electron Blocking Layer, 400)은 제2 반도체층(300)상에 배치될 수 있다. 전자 차단층(400)은 제1 반도체층(100)에서 공급된 전자가 제3 반도체층(500)으로 빠져나가는 흐름을 차단하여, 활성층(200) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(400)의 에너지 밴드갭은 활성층(200) 및/또는 제3 반도체층(500)의 에너지 밴드갭보다 클 수 있다.An electron blocking layer (EBL) 400 may be disposed on the
전자 차단층(400)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정되지 않는다. 또한, 전자 차단층(400)에는 제2 도펀트가 도핑될 수 있다.Semiconductor material having a composition formula of the
제3 반도체층(500)은 전자 차단층(400) 상에 배치될 수 있다. 제3 반도체층(500)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있고, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제3 반도체층(500)에는 제2 도펀트가 도핑될 수 있고, 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제3 반도체층(500)은 p형 반도체층일 수 있다. 도 2는 본 발명의 일 실시 예에 따른 반도체 소자(10)의 전자 차단층(400)의 개념도로서, 도 2 를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(10)의 전자 차단층(400)은 제1 전자 차단층(410), 제2 전자 차단층(420) 및 제3 전자 차단층(430)을 포함한다.The
제1 전자 차단층(410)은 제2 반도체층(300) 상에 배치될 수 있다. 제1 전자 차단층(410)은 AlGaN을 포함할 수 있으며, Al의 함량은 29% 이상 내지 33% 이하일 수 있다. Al의 함량이 29% 미만인 경우에는 활성층(200)과 제3 반도체층(500) 사이에 높은 에너지 밴드 갭을 형성하기 어려울 수 있으며, 33%를 초과하는 경우에는 저항이 증가하여 충분한 전류 주입이 어려울 수 있기 때문이다.The first
제1 전자 차단층(410)에는 p형 도펀트가 4.18E+19 atoms/cm3 이상 내지 4.62E+19 atoms/cm3 이하의 농도 범위로 도핑될 수 있다. p형 도펀트의 도핑 농도가 4.18E+19 atoms/cm3 미만일 경우에는 후술할 제2-1 전자 차단층(421)에 도핑된 p형 도펀트의 손실이 있을 수 있으며, 4.62E+19 atoms/cm3를 초과하는 경우에는 과도핑으로 인해 소자 특성이 저하될 수 있기 때문이다.The first
제1 전자 차단층(410)이 전술한 조성을 가짐으로써 활성층(200)과 제3 반도체층(500) 사이에 높은 에너지 밴드 갭이 형성되어, 제1 반도체층(100)에서 공급된 전자가 제3 반도체층(500)으로 빠져나가는 흐름이 효과적으로 차단될 수 있다. Since the first
한편, 제1 전자 차단층(410)은 860℃ 이상 내지 960℃ 이하의 온도 범위에서 성장될 수 있으며, 상기 범위 미만의 온도에서 성장되는 경우에는 후술할 제2-1 전자 차단층(421)에 도핑된 p형 도펀트가 제1 전자 차단층(410) 쪽으로 이동하여 제2-1 전자 차단층(421)에 고농도의 p형 도펀트를 도핑시킬 수 없으며, 상기 범위를 초과하는 온도에서 성장되는 경우에는 성장시키고자 하는 목표 두께를 얻기 어려울 수 있다.Meanwhile, the first
앞서 설명한 바와 같이, 전자 차단층(400)은 제1 전자 차단층(410)과 제1 전자 차단층(410) 상에 순차적으로 적층된 제2 전자 차단층(420) 및 제3전자 차단층(430)을 포함한다.As described above, the
제2 전자 차단층(420)은 도 3을 참조하여 설명하고, 제3 전자 차단층(430)은 도4를 참조하여 이후에 설명하도록 한다.The second
도 3은 본 발명의 일 실시 예에 따른 반도체 소자(10)의 전자 차단층(400)이 포함하는 제2 전자 차단층(420)을 나타낸 개념도로서, 도 3을 참조하면, 제2 전자 차단층(420)은 제1 전자 차단층(410)상에 순차적으로 배치되는 제2-1 전자 차단층(421) 및 제2-2 전자 차단층(423)을 포함한다.3 is a conceptual diagram illustrating a second
제2-1 전자 차단층(421)은 AlGaN을 포함할 수 있고, Al의 함량은 3.8% 이상 내지 4.2% 이하일 수 있다. Al이 3.8% 미만으로 포함되는 경우에는 광흡수 문제가 발생할 수 있고, 4.2%를 초과하는 경우에는 저항 증가로 인한 전류 주입 효율이 저하될 수 있기 때문이다.The 2-1
제2-1 전자 차단층(421)에는 p형 도펀트가 1.35E+20 atoms/cm3 이상 1.65+20 atoms/cm3 이하의 농도로 도핑될 수 있다. 도핑 농도가 상기 범위 미만인 경우에는 반도체 소자(10)의 휘도를 향상시키기 어려우며, 상기 범위를 초과하는 경우에는 과도핑으로 인한 광흡수 문제가 발생할 수 있기 때문이다.The p-type dopant may be doped in the 2-1
제2-1 전자 차단층(421)에 도핑되는 p형 도펀트의 농도는 제1 전자 차단층(410)보다 고농도이다. 이는 제2-1 전자 차단층(421)이 인접한 두 층과 달리 660℃ 이상 내지 735℃ 이하의 낮은 온도 범위에서 성장되기 때문이며, 이와 같이 제2-1 전자 차단층(421)에 고농도의 p형 도펀트가 도핑됨으로써 본 발명의 일 실시 예에 따른 반도체 소자의 휘도가 개선될 수 있다. The concentration of the p-type dopant doped in the 2-1
한편, 제2-1 전자 차단층(421)을 성장시킬 때, 성장 온도가 상기 온도 범위 미만인 경우에는 목표 도핑 농도를 달성하기까지의 소요 시간이 증가하며, 상기 온도 범위를 초과하는 경우에는 p형 도펀트를 고농도로 도핑시키기 곤란할 수 있다.On the other hand, when growing the 2-1
제2-1 전자 차단층(421)에 고농도의 p형 도펀트가 도핑됨으로써 정공 주입이 강화되는 장점이 있는 반면, 막질 저하로 인한 광흡수, 동작 전압의 증가 문제가 나타날 수 있다. 이는 제2-1 전자 차단층(421)에 인접한 제2-2 전자 차단층(423)을 900℃ 이상 내지 990℃ 이하의 높은 온도 범위에서 성장시켜 막질을 개선시킴으로써 해결할 수 있다. 이때, 상기 온도 범위 미만에서 성장시키는 경우에는 제2-1 전자 차단층(421)의 막질 개선 효과가 미미하며, 상기 온도 범위를 초과하여 성장시키는 경우에는 막질이 급격하게 저하하는 문제가 있다.While the high concentration of p-type dopant is doped in the 2-1
제2-2 전자 차단층(423)은 AlGaN을 포함할 수 있고, Al의 함량은 3.8% 이상 내지 4.2% 이하일 수 있다. Al의 함량이 상기 범위 미만인 경우에는 광을 흡수하는 문제가 있으며, 상기 범위를 초과하는 경우에는 전류 주입 효율이 저하될 수 있기 때문이다.The second-2
한편, 제1 전자 차단층(410)의 두께는 2.38㎚ 이상 내지 2.63㎚ 이하일 수 있고, 제2-1 전자 차단층(421) 및 제2-2 전자 차단층(423)의 두께는 각각 10㎚ 이상 내지 13.1㎚ 이하일 수 있다. 각 층의 두께가 최소 범위 미만인 경우에는 전자 차단 효율이 감소할 수 있으며, 최대 범위를 초과하는 경우에는 동작 전압이 상승하는 문제가 발생할 수 있기 때문이다.Meanwhile, the thickness of the first
이어서, 도 4를 참조하여 제3 전자 차단층(430)을 설명하도록 한다.Next, the third
도4는 본 발명의 일 실시 예에 따른 반도체 소자(10)의 제3 전자 차단층(430)의 개념도이다.4 is a conceptual diagram of a third
제3 전자 차단층(430)은 AlGaN층(431-1, 431-2, ···, 431-n) 및 GaN(432-1, 432-2, ···, 432-n)층으로 구성된 페어(pair)를 포함할 수 있고, 복수개의 페어를 갖는 초격자 구조를 포함할 수 있으며, 약 12페어로 구성될 수 있으나 이에 한정되는 것은 아니다. The third
이때, 각 페어를 구성하는 AlGaN층 및 GaN층은 각각 0.8㎚ 이상 내지 1.05㎚이하의 두께를 가질 수 있다. 각 층의 두께가 0.8㎚ 미만인 경우에는 전자의 과잉흐름을 방지하기 어려울 수 있으며, 각 층의 두께가 1.05㎚를 초과하는 경우에는 제3 전자 차단층(430)의 두께가 두꺼워져 저항이 상승하는 문제가 발생할 수 있기 때문이다.In this case, the AlGaN layer and the GaN layer constituting each pair may have a thickness of 0.8 nm or more and 1.05 nm or less, respectively. When the thickness of each layer is less than 0.8 nm, it may be difficult to prevent excessive flow of electrons, and when the thickness of each layer exceeds 1.05 nm, the thickness of the third
각 페어를 구성하는 AlGaN층 및 GaN층은 각각 900℃ 이상 내지 990℃ 이하의 온도 범위에서 성장될 수 있다. 900℃ 미만에서 성장되는 경우에는 원하는 두께를 얻기까지 성장 시간이 길어질 수 있으며, 990℃를 초과하는 온도에서 성장되는 경우에는 막질이 저하될 수 있기 때문이다.The AlGaN layer and the GaN layer constituting each pair may be grown in a temperature range of 900 ° C or more and 990 ° C or less, respectively. If it is grown below 900 ℃ growth time may be long to obtain the desired thickness, because when grown at a temperature exceeding 990 ℃ film quality may be lowered.
페어가 12개로 구성되는 경우, 페어는 4개의 그룹으로 나뉘어, 제2-2 전자 차단층(423)에 인접한 순서대로 제1 그룹의 AlGaN층은 24.7% 이상 내지 27.3% 이하의 농도 범위를 갖는 Al을 포함할 수 있고, 제2 그룹의 AlGaN층은 27.6% 이상 내지 30.5% 이하의 농도 범위를 갖는 Al을 포함할 수 있으며, 제3 그룹의 AlGaN층은 21.9% 이상 내지 24.2% 이하의 농도 범위를 갖는 Al을 포함할 수 있고, 제4 그룹의 AlGaN층은 15.2% 이상 내지 16.8%이하의 농도 범위를 갖는 Al을 포함할 수 있다.When the pair is composed of 12 pairs, the pair is divided into four groups, and the AlGaN layer of the first group in the order adjacent to the second-second
페어를 구성하는 AlGaN층의 Al 농도를 위와 같이 조절함으로써 전자의 과잉흐름을 방지하여 비방사 재결합(Non-radiative recombination)에 의한 정공 캐리어(hole carrier)의 소비를 저감시켜 광효율을 향상시킬 수 있다. 또한, 정공의 유효 포텐셜을 낮춰 정공의 확산이 용이해지므로, 정공 주입 효율이 향상될 수 있다. 한편, 각 그룹의 AlGaN층의 농도가 전술한 범위를 벗어나는 경우에는 인접한 다른 그룹과의 Al 농도 차이가 미미하여 광효율과 정공 주입 효율의 향상이 미미하게 이루어질 수 있으므로 주의가 필요하다 할 것이다.By adjusting the Al concentration of the AlGaN layer constituting the pair as described above, it is possible to prevent the excessive flow of electrons to reduce the consumption of hole carriers due to non-radiative recombination to improve the light efficiency. In addition, since the effective potential of the hole is lowered to facilitate the diffusion of the hole, the hole injection efficiency may be improved. On the other hand, if the concentration of the AlGaN layer of each group is out of the above range, care should be taken because the difference in Al concentration with other adjacent groups is insignificant, so that the light efficiency and the hole injection efficiency may be improved.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자(10)가 포함하는 활성층(200)의 개념도이다.5 is a conceptual diagram of an
도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(10)가 포함하는 활성층(200)은 우물층(211, 221)과 장벽층(213)이 교대로 배치된 다중양자우물(MQW:Multi Quantum Well) 구조를 가지며, 제2 반도체층(300)과 인접한 부분에 최외곽 장벽층(LQB:Last quantum barrier, 223)을 포함한다.Referring to FIG. 5, in the
최외곽 장벽층(223)은 GaN으로 구현되고, 830℃ 이상 내지 920℃ 이하의 온도 범위에서 성장될 수 있다. The
최외곽 장벽층(223)은 다중양자우물의 최외곽에 위치하여 장벽층으로서의 역할을 수행하는 것으로서, 8.6㎚ 이상 내지 9.5㎚ 이하의 두께로 종래보다 두껍게 형성되어, 다중양자우물에 분포하는 p형 도펀트의 제3 반도체층(500) 방향으로의 재확산을 효과적으로 방지함으로써 다중양자우물에 정공 주입을 강화할 수 있다. 또한, 최외곽 장벽층(223)은 우물층(211, 221)이 열로 인해 손상되지 않도록 방지하는 역할을 수행하기도 한다.The
이때, 다중양자우물에 분포하는 p형 도펀트는 제2 반도체층(300)으로부터 공급될 수 있다. In this case, the p-type dopant distributed in the multi-quantum well may be supplied from the
제2 반도체층(300)은 GaN을 포함할 수 있고, 다중양자우물에 정공 주입을 위한 p형 도펀트를 제공한다. p형 도펀트는 1.20E+20 atoms/cm3 이상 1.49E+20 atoms/cm3 이하의 농도 범위로 도핑될 수 있다. 도핑 농도가 1.20E+20 atoms/cm3 미만일 경우에는 다중양자우물에 충분한 정공 주입이 이루어지지 않아 휘도 개선 효과가 미미하며, 도핑 농도가 1.49E+20 atoms/cm3을 초과하는 경우에는 과도핑으로 인한 막질 저하 문제가 발생할 수 있기 때문이다.The
이때, 제2 반도체층(300)에 도핑되는 p형 도펀트의 농도는 제2-1 전자 차단층(421)에 도핑되는 것보다 낮다.In this case, the concentration of the p-type dopant doped in the
한편, 제2 반도체층(300)은 830℃ 이상 내지 920℃ 이하의 온도 범위에서 성장될 수 있다. On the other hand, the
이때, 제2 반도체층(300)의 두께는 4.75㎚ 이상 내지 5.25㎚ 이하일 수 있으며, 두께가 4.75㎚ 미만인 경우에는 저전력 특성의 저하를 개선하는 효과가 없고, 5.25㎚를 초과하는 경우에는 저항의 증가로 인해 전류 효율이 감소할 수 있기 때문이다.In this case, the thickness of the
도 6은 본 발명의 일 실시 예에 따른 반도체 소자의 제3 반도체층(500)의 개념도이다.6 is a conceptual diagram of a
제3 반도체층(500)은 GaN을 포함하고, 970℃ 이상 내지 1080℃ 이하의 온도 범위에서 성장될 수 있다. 성장 온도가 970℃ 미만인 경우에는 정공 주입 효율이 떨어지고, 1080℃를 초과하는 경우에는 다른 층의 열화가 발생할 수 있기 때문이다.The
제3 반도체층(500)은 복수개의 층으로 형성될 수 있으며, 바람직하게는 3개의 층으로 형성될 수 있다. 이와 같은 경우, 제3 전자 차단층(430)에 인접한 순서대로 제3-1 반도체층(510), 제3-2 반도체층(520) 및 제3-3 반도체층(530)이 배치될 수 있다. The
제3-1 반도체층(510)은 후술할 제3-2 반도체층(520)의 막질을 개선하고, 정공의 확산이 이루어지는 층으로서, 38㎚ 이상 내지 52.5㎚ 이하의 두께를 갖는다. 두께가 38㎚ 미만인 경우에는 정공 확산 효율이 저하되고, 52.5㎚를 초과하는 경우에는 저항이 상승하는 문제가 발생할 수 있기 때문이다.The 3-1
제3-2 반도체층(520)은 제3 반도체층(500)에서 실질적으로 정공이 주입되는 층으로서, 6㎚ 이상 내지 9.45㎚ 이하의 두께를 가지며, 6.9E+19 atoms/cm3 이상 내지 7.7 E+19 atoms/cm3 이하의 농도를 갖는 p형 도펀트가 도핑될 수 있다.The third-2
제3-3 반도체층(530)은 제3-2 반도체층(520)과 함께 정공이 주입되는 층으로서, 0.95㎚ 이상 내지 1.05㎚ 이하의 두께를 가지며, p형 도펀트가 2.1E+20 atoms/cm3 이상 내지 2.4E+20 atoms/cm3 이하의 농도로 도핑될 수 있다. The
제3-2 반도체층(520)과 제3-3 반도체층(530)의 두께가 전술한 범위 미만인 경우에는 정공 주입 효율이 저하되고, 초과하는 경우에는 저항 상승의 문제가 발생할 수 있다.When the thicknesses of the
또한, 제3-2 반도체층(520)과 제3-3 반도체층(530)에 도핑되는 p형 도펀트의 농도를 달리함으로써 정공 주입 효율이 향상될 수 있으므로, p형 도펀트가 상술한 농도 범위 내에서 도핑되는 것이 유리할 수 있다. 도 7은 종래 반도체 소자의 이차 이온 질량분석법(TOF-SIMS)에 의한 분석 결과를 나타낸 그래프이다.In addition, since the hole injection efficiency may be improved by changing the concentration of the p-type dopant doped in the 3-2
종래에는 질화물 반도체 소자를 제조할 때, 도핑 효율이 좋지 않은 p형 도펀트를 다중양자우물 영역에 도핑 시키기 위해 많은 양의 p형 도펀트를 도핑하였다. 그러나, 도핑 효율을 증가시키기 위해 p형 도펀트의 양을 증가 시키는 경우에는 p형 도펀트의 분리가 일어나 동작 전압이 증가하고, p형 도펀트의 과도핑으로 인한 광흡수가 발생할 뿐만 아니라, p형 도펀트의 역확산으로 인한 결정결함이 발생해 반도체 소자의 특성 저하가 발생되는 문제가 있었다.Conventionally, when fabricating a nitride semiconductor device, a large amount of p-type dopant is doped to dope a p-type dopant having poor doping efficiency in a multi-quantum well region. However, when the amount of the p-type dopant is increased to increase the doping efficiency, the separation of the p-type dopant occurs to increase the operating voltage, and light absorption due to the over-doping of the p-type dopant occurs, Crystal defects are generated due to despreading, resulting in a problem of deterioration of characteristics of the semiconductor device.
p형 도펀트의 도핑량을 증가시키면 도 7에 나타난 바와 같이 다중양자우물 영역(180nm ~ 240nm)에 도핑된 p형 도펀트의 농도가 낮고, p형 도펀트가 도핑된 제3 반도체층(500)부터 다중양자우물 인접영역까지, 즉 0㎚ 부터 약 180㎚ 영역까지 p형 도펀트의 농도가 고농도로 유지되는 프로파일을 가져, 반도체 소자의 특성 저하가 발생할 수 있다. 특히 제3 반도체층(500)부터 약 100㎚ 깊이에 위치한 전자 차단층(400)까지 p형 도펀트가 고농도로 존재함으로써 광흡수가 발생하기 쉬워 휘도가 저하된다.When the doping amount of the p-type dopant is increased, the concentration of the p-type dopant doped in the multi-quantum well region (180 nm to 240 nm) is low, and the p-type dopant is doped with the
반면, 본 발명의 일 실시 예에 따른 반도체 소자(10)의 이차 이온 질량분석법(TOF-SIMS)에 의한 분석 결과를 나타낸 그래프인 도8을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(10)는 활성층(200)의 제2 반도체층(300)에 인접한 영역에 p형 도펀트의 농도 프로파일의 피크(Peak)가존재한다. On the other hand, referring to FIG. 8, which is a graph illustrating an analysis result of a secondary ion mass spectrometry (TOF-SIMS) of a
구체적으로, 상기 피크의 최저점은 제2 전자 차단층(420)과 활성층(200)에 형성된다. 이때, 도 8에서 제2 전자 차단층(420)은 깊이 64nm ~ 87nm 구간에 존재하고, 활성층(200)은 94.5nm ~ 210nm 구간에 존재한다. 상기 피크의 최고점은 활성층(200) 중 제2 반도체층(300)에 인접한 영역에 형성될 수 있다. 즉, 최고점은 94.5nm ~ 103.5nm 구간에 존재하는 최외곽 장벽층(223)에 존재할 수 있으며, 또는 최외곽 장벽층(223)에 근접한 다른 활성층(200) 영역에 존재할 수도 있다.Specifically, the lowest point of the peak is formed in the second
이때, 도 8에서 제1 전자 차단층(410)은 87nm ~ 89.5nm 구간에 존재하고, 제2 반도체층(300)은 89.5nm ~ 94.5nm 영역에 존재한다.In this case, in FIG. 8, the first
한편, 본 발명의 일 실시 예에 따른 반도체 소자(10)는 기존의 반도체 소자보다 활성층(200)에 도핑된 p형 도펀트의 농도가 높게 형성되며, 다중양자우물의 마지막 우물층 영역까지 p형 도펀트가 도핑될 수 있다.On the other hand, the
이때, 상기 피크의 뒤쪽 방향(약 70 ~ 100㎚)의 기울기가 급격하게 형성되어 p형 도펀트가 제3 반도체층(500) 방향으로 이동하는 것을 방지함으로써 광흡수 특성의 저하가 예방될 수 있다.At this time, a slope in the rear direction (about 70 to 100 nm) of the peak is formed rapidly, thereby preventing the p-type dopant from moving in the direction of the
한편 약 45nm ~ 64nm 구간의 제3 전자 차단층(430)에는 상기 피크보다 낮은 농도로 p형 도펀트가 존재하되, 두께방향으로의 p형 도펀트의 농도가 일정한 농도 프로파일을 갖는다. 여기서의 '일정한'은 두께 방향으로의 농도 변화가 적어, 유의미한 피크가 존재하지 않는다는 것을 의미한다. 이때, 제3 전자 차단층(430)에 존재하는 p형 도펀트의 농도는 상기 피크의 제3 전자 차단층(430) 방향에 존재하는 저점의 p형 도펀트의 농도와 유사하다. Meanwhile, the p-type dopant is present in the third
따라서, 반도체 소자(10)에 도핑된 총 p형 도펀트의 농도가 낮게 형성되므로, p형 도펀트의 과도핑으로 인한 결정결함 문제가 해소되어, 동작 전압 증가 및 소자 특성 저하의 문제가 개선될 수 있다.Therefore, since the concentration of the total p-type dopant doped in the
이러한 p형 도펀트의 농도 프로파일은 제2-1 전자 차단층(421)을 인접한 제1 전자 차단층(410)및 제2-2전자 차단층(423)보다 적어도 100℃ 이하의 온도에서 성장시킴으로써 얻어질 수 있다.The concentration profile of the p-type dopant is obtained by growing the 2-1
상술한 바와 같이 p형 도펀트는 제2-1 전자 차단층(421)에 고농도로 도핑되나, 제2-1 전자 차단층(421)에 인접한 제2-2 전자 차단층(423)과 제1 전자 차단층(410)의 성장 온도가 더 높기 때문에 p형 도펀트의 도핑 지연, 혹은 도펀트 확산 현상이 발생하므로, 실제 농도 피크는 활성층(200)의 제2 반도체층(300)과 인접한 영역에 존재하게 된다.As described above, the p-type dopant is heavily doped in the 2-1
본 발명의 반도체 소자(10)는 도8에 도시된 바와 같은 p형 도펀트의 농도 프로파일을 가져, 종래의 반도체 소자보다 적은 양의 p형 도펀트가 도핑되는 동시에 다중양자우물 영역에서 p형 도펀트의 도핑 효율이 향상되어 광출력 및 동작 전압이 개선될 수 있다.The
도 9는 본 발명의 일 실시 예에 따른 반도체 소자(10)의 동작 전압을 나타낸 그래프로서, 도 9를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(10)의 동작 전압이 개선된 것을 확인할 수 있다. 예를 들어, 20mA의 전류를 인가하는 경우, 실시 예의 동작 전압은 약 26.5V이고, 비교 예 1 및 비교 예 2의 동작전압은 26.5V보다 높게 나타난다. 즉, 실시 예의 동작 전압이 더 낮게 나타나므로, 실시 예의 동작 전압이 비교 예 1 및 비교 예 2에 비해 개선된 것을 알 수 있다.9 is a graph illustrating an operating voltage of the
도 10은 본 발명의 일 실시 예에 따른 반도체 소자(10)의 광출력 및 외부 양자 효율을 나타낸 그래프이다. 10 is a graph showing the light output and the external quantum efficiency of the
도 10을 참조하면, 실시 예는 전자 차단층(400)에 성장 온도 변화를 주지 않고 고온에서 성장시킨 비교 예 1 및 비교 예 2와 비교하였을 때, 외부 양자 효율(EQE)이 개선된 것을 알 수 있다. 이는, 동일한 전류를 인가했을 때 실시 예의 반도체 소자가 더 많은 광자를 방출시킬 수 있음을 의미한다. 따라서, 본 발명의 일 실시 예에 따른 반도체 소자(10)의 광출력이 향상된 것을 확인할 수 있다.Referring to FIG. 10, it can be seen that the embodiment has improved external quantum efficiency (EQE) when compared with Comparative Example 1 and Comparative Example 2 grown at high temperatures without changing the growth temperature of the
특히, 실시 예는 비교 예 1 및 비교 예 2에 비해 저 전류 밀도 영역에서의 외부 양자 효율이 높아, 휴대폰과 같은 저 전류 밀도 제품에 적용되었을 때 더욱 유리할 수 있다. 이상에서 설명한 본 발명의 일 실시 예는 상술한 일 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 일 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명의 일 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.In particular, the embodiment has a higher external quantum efficiency in the low current density region compared to Comparative Example 1 and Comparative Example 2, it may be more advantageous when applied to low current density products such as mobile phones. An embodiment of the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope of the technical spirit of the embodiment is possible It will be apparent to those of ordinary skill in the art to which an embodiment belongs.
10: 반도체 소자
100: 제1 반도체층
200: 활성층
211, 221: 우물층
213: 장벽층
223: 최외곽 장벽층
300: 제2 반도체층
400: 전자 차단층
410: 제1 전자 차단층
420: 제2 전자 차단층
421: 제2-1 전자 차단층
423: 제2-2 전자 차단층
430: 제3 전자 차단층
500: 제3 반도체층10: semiconductor device
100: first semiconductor layer
200: active layer
211, 221: well layer
213: barrier layer
223: outermost barrier layer
300: second semiconductor layer
400: electron blocking layer
410: first electron blocking layer
420: second electron blocking layer
421: 2-1 electron blocking layer
423: second-2 electron blocking layer
430: third electron blocking layer
500: third semiconductor layer
Claims (9)
우물층과 장벽층을 포함하여 상기 제1 반도체층 상에 배치되는 활성층;
상기 활성층 상에 배치되는 제2 반도체층;
상기 제2 반도체층 상에 배치되는 전자 차단층; 및
상기 전자 차단층 상에 배치되는 제3 반도체층;
을 포함하고,
상기 전자 차단층은,
상기 제2 반도체층 상에 순차적으로 배치되는 제1 전자 차단층, 제2전자 차단층 및 제3 전자 차단층을 포함하며,
상기 제2 전자 차단층의 p형 도펀트의 농도는 상기 제1 전자 차단층의 p형 도펀트의 농도보다 높고,
상기 활성층에 상기 p형 도펀트의 농도 프로파일의 피크(Peak)가 존재하는 반도체 소자.A first semiconductor layer;
An active layer disposed on the first semiconductor layer including a well layer and a barrier layer;
A second semiconductor layer disposed on the active layer;
An electron blocking layer disposed on the second semiconductor layer; And
A third semiconductor layer disposed on the electron blocking layer;
Including,
The electron blocking layer,
A first electron blocking layer, a second electron blocking layer, and a third electron blocking layer sequentially disposed on the second semiconductor layer,
The concentration of the p-type dopant of the second electron blocking layer is higher than that of the p-type dopant of the first electron blocking layer,
And a peak of a concentration profile of the p-type dopant is present in the active layer.
상기 제3 전자 차단층에는 상기 피크보다 낮은 농도로 상기 p형 도펀트가 존재하되, 두께방향으로의 상기 p형 도펀트의 농도가 일정한 반도체 소자.The method of claim 1,
The p-type dopant is present in the third electron blocking layer at a concentration lower than the peak, but the concentration of the p-type dopant in the thickness direction is constant.
상기 제2 전자 차단층은 상기 제1 전자 차단층 상에 순차적으로 배치되는 제2-1 전자 차단층 및 제2-2 전자 차단층을 포함하고,
상기 p형 도펀트의 농도가 상기 제2-1 전자 차단층이 상기 제2-2 전자 차단층보다 높은 반도체 소자.The method of claim 1,
The second electron blocking layer includes a 2-1 electron blocking layer and a 2-2 electron blocking layer sequentially disposed on the first electron blocking layer,
And a concentration of the p-type dopant is higher than that of the 2-2 electron blocking layer.
상기 제2-1 전자 차단층은 660℃ 이상 내지 735℃ 이하의 온도 범위에서 성장되는 반도체 소자.The method of claim 3,
The 2-1 electron blocking layer is grown in a temperature range of more than 660 ℃ to 735 ℃.
상기 제2-1 전자 차단층에는 1.35E+20 atoms/cm3 이상 내지 1.65E+20 atoms/cm3 이하의 농도 범위를 갖는 p형 도펀트가 도핑되는 반도체 소자.The method of claim 3,
And a p-type dopant having a concentration range of 1.35E + 20 atoms / cm 3 or more to 1.65E + 20 atoms / cm 3 or less in the 2-1 electron blocking layer.
상기 제1 전자 차단층 및 상기 제2-2 전자 차단층은 상기 제2-1 전자 차단층보다 100℃ 이상 높은 온도 범위에서 성장되는 반도체 소자.The method of claim 3,
The first electron blocking layer and the 2-2 electron blocking layer are grown in a temperature range of at least 100 ℃ higher than the 2-1 electron blocking layer.
상기 제2 반도체층 및 상기 제1 전자 차단층에는 상기 제2-1 전자 차단층보다 낮은 농도의 p형 도펀트가 도핑되는 반도체 소자.The method of claim 3,
The p-type dopant having a lower concentration than the 2-1 electron blocking layer is doped in the second semiconductor layer and the first electron blocking layer.
상기 활성층은 다중양자우물(MQW:Multi Quantum Well) 구조를 갖는 반도체 소자.The method of claim 1,
The active layer has a multi quantum well (MQW) structure.
상기 제2 반도체층에 도핑된 p형 도펀트가 다중양자우물의 마지막 우물층 영역까지 도핑되는 반도체 소자.
The method of claim 8,
And a p-type dopant doped in the second semiconductor layer to the last well layer region of the multi-quantum well.
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