KR20190130169A - 미리 패터닝된 시드 층을 가진 mtj 디바이스 프로세스/집적 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 230000010354 integration Effects 0.000 title description 3
- 238000005530 etching Methods 0.000 claims abstract description 23
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 230000005641 tunneling Effects 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 22
- 239000010410 layer Substances 0.000 description 123
- 239000002184 metal Substances 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 241001632422 Radiola linoides Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
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-
- H01L43/02—
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- H10N50/00—Galvanomagnetic devices
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- H10N50/00—Galvanomagnetic devices
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Abstract
자기 터널링 접합(MTJ) 구조체를 에칭하기 위한 방법이 개시된다. 기판(10) 상에 하부 전극 층(12)이 제공된다. 하부 전극 층 상에 시드 층(16)이 성막된다. 시드 층 및 하부 전극 층이 패터닝된다. 패터닝된 시드 층 및 하부 전극 층 위에 유전체 층이 성막되고 평탄화되며, 시드 층이 노출된다. 그 후에, MTJ 층의 스택(30)이 패터닝된 시드 층 상에 성막되고, 패터닝된 시드 층은 피닝 층(18), 터널 장벽 층(20), 및 자유 층(22)을 포함한다. 이어서, MTJ 스택이 패터닝되어 MTJ 디바이스를 형성한다. MTJ 패터닝 단계 전에 시드 층이 패터닝되었기 때문에, 에칭 플라즈마 가스에 대한 디바이스의 노출이 단축되어서 에치 손상이 최소화된다.
Description
본원은, 자기 터널링 접합(magnetic tunneling junction; MTJ)의 일반적인 분야, 특히 MTJ 구조체를 형성하기 위한 에칭 방법에 관한 것이다.
자기 저항 디바이스의 제조는 일반적으로 금속 및 유전체의 많은 층이 성막되고 전기 접속 용 전극뿐만 아니라 자기 저항 스택을 형성하도록 패터닝되는 일련의 프로세싱 단계를 포함한다. 자기 저항 스택은 일반적으로, 자기 터널 접합(MTJ) 디바이스를 위한 터널 접합으로 기능하는 하나 이상의 유전체 층들 주위에 샌드위치되는 자유 층 및 피닝 층(pinned layer)을 포함한다.
자기 랜덤 액세스 메모리(MRAM) 기술의 중요한 과제는 디바이스를 손상시키지 않고 자기 터널 접합(MTJ) 스택을 패터닝하는 것이다. MTJ 스택에 사용된 얇은 자기 층들은 플라즈마 에칭 프로세스 동안 쉽게 손상된다. 따라서, 플라즈마 프로세스에 대한 터널 접합의 노출을 최소화할 수 있는 MTJ 디바이스를 제조하기 위한 프로세싱 방식이 요구된다.
미국 특허 6,849,465(Park 등) 및 9,373,782(Li 등)는 먼저 하부 전극을 패터닝한 다음 MTJ 스택을 성막 및 패터닝하는 것을 교시하지만, 이들 방법은 본 개시와는 상이하다.
본 개시의 목적은, MTJ 구조체를 형성하는 개선된 방법을 제공하는 것이다.
본 개시의 또 다른 목적은, 에칭 플라즈마 가스에 대한 긴 노출에 의해 야기되는 디바이스의 에칭 손상을 최소화할 수 있는 MTJ 디바이스 패터닝의 방법을 제공하는 것이다.
본 개시의 목적에 따르면, 자기 터널링 접합(MTJ) 구조체를 에칭하기 위한 방법이 달성된다. 기판 상에 하부 전극 층이 제공된다. 하부 전극 층 상에 시드 층이 성막된다. 시드 층 및 하부 전극 층이 패터닝된다. 패터닝된 시드 층 및 하부 전극 층 위에 유전체 층이 성막되고, 평탄화된다. 그 후에, MTJ 층의 스택이 패터닝된 시드 층 상에 성막되고, 패터닝된 시드 층은 피닝 층, 터널 장벽 층, 및 자유 층을 포함한다. 이어서, MTJ 스택이 패터닝되어 MTJ 디바이스를 형성한다. MTJ 패터닝 단계 전에 시드 층이 패터닝되었기 때문에, 에칭 플라즈마 가스에 대한 디바이스의 노출이 단축되어서 에치 손상이 최소화된다.
본 설명의 재료 부분을 형성하는 첨부 도면에는 다음이 도시되어 있다.
도 1은 종래기술의 MTJ 프로세스 시퀀스의 플로우차트이다.
도 2 및 도 3은 종래기술의 프로세스에서의 단계들의 단면도이다.
도 4는 본 개시의 제1 바람직한 실시형태의 플로우차트이다.
도 5 내지 도 8a 및 도 8b는 본 개시의 제1 바람직한 실시형태에서의 단계들을 단면도로 도시한다.
도 8a 및 도 8b는 본 개시의 바람직한 실시형태에서의 시드 층 폭에 대한 2개 옵션을 단면도로 도시한다.
도 9는 본 개시의 제2 바람직한 실시형태의 플로우차트이다.
도 10 내지 도 13은 본 개시의 제2 바람직한 실시형태에서의 단계들의 단면도를 도시한다.
도 1은 종래기술의 MTJ 프로세스 시퀀스의 플로우차트이다.
도 2 및 도 3은 종래기술의 프로세스에서의 단계들의 단면도이다.
도 4는 본 개시의 제1 바람직한 실시형태의 플로우차트이다.
도 5 내지 도 8a 및 도 8b는 본 개시의 제1 바람직한 실시형태에서의 단계들을 단면도로 도시한다.
도 8a 및 도 8b는 본 개시의 바람직한 실시형태에서의 시드 층 폭에 대한 2개 옵션을 단면도로 도시한다.
도 9는 본 개시의 제2 바람직한 실시형태의 플로우차트이다.
도 10 내지 도 13은 본 개시의 제2 바람직한 실시형태에서의 단계들의 단면도를 도시한다.
플라즈마 프로세스에 대한 긴 노출로 인한 MTJ 층에 대한 손상을 회피하기 위한 새로운 집적 방식이 요구된다. 도 1은, 도 2 및 도 3에서의 단면에 도시된 바와 같은 자기 터널 접합(MTJ) 디바이스를 형성하는 표준 방법을 나타내는 플로우차트이다.
도 1에 도시된 바와 같이, 제1 단계(101)에서, 후속적으로 형성될 MTJ 디바이스와 접속하기 위해 비아를 가진 CMOS 기판이 구축된다(built). 기판(10)은 도 2에 도시되어 있다. 이어서 단계(102)에서, 하부 전극이 패터닝된다. 도 2는 하부 전극(12) 및 후속적으로 성막되고 평탄화되는 유전체 층(14)을 도시한다. 이어서, 도 2에 도시된 바와 같이, 단계(103)에서, 시드 층, 피닝 층(18), 장벽 층(20), 자유 층(22), 및 캡 층(24)을 포함하는 MTJ 필름 층이 성막된다. 이 층들은 MTJ 필름 스택(30)을 형성한다.
단계(104)에서, MTJ 디바이스를 패터닝하기 위해 포토레지스트 패턴이 만들어진다. 도 2는 패터닝된 하드 마스크(32)를 도시한다. 단계(105)에서, MTJ 스택이 에칭된다. 도 3은 시드 층(16)을 포함하는 MTJ 스택의 에칭을 도시한다. 자기 필름 스택은 하드 마스크를 사용하여 에칭된다. MTJ 층은 매우 얇고 플라즈마 에칭 동안 쉽게 손상될 수 있다. 표준 MRAM 에칭 프로세스에서, 에칭 플라즈마는 물리적 또는 화학적으로 층들을 손상시킬 수 있거나 또는 금속 함유 잔류물의 재성막을 초래할 수 있다. 이것은 에칭 프로세스 동안 형성되는 부산물의 낮은 에칭 선택성과 비휘발성 특성 때문일 수 있다. 이러한 잔류물은 패터닝된 필름 스택의 측벽을 따라 빌드 업(build up)되어 도 3에 35로 도시된 바와 같이 도전성 경로를 형성할 수 있다. 도전성 경로 또는 손상된 층은 MRAM 디바이스 내에서, 예컨대 터널 층에 의해 분리된 자기 층들 사이에서 전기적 단락 회로를 초래할 수 있거나, MRAM 디바이스 성능을 저하시키거나, MRAM 디바이스가 전혀 기능하지 않을 수 있다.
본 개시의 기본 아이디어는 자성층의 물리적 또는 화학적 손상을 최소화하고 금속 함유 잔류물의 재성막을 감소시키기 위해 새로운 프로세스 통합 방식을 생성하는 것이다. 자기 메모리 디바이스의 하부 층은 시드 층이다. 시드 층의 목적은 큰 결정립(crystal grain)의 성장을 촉진하고 때로는 정확한 결정학적 배향(crystallographic orientation)을 제공하는 것이다. 시드 층은 이러한 목적을 달성하기에 충분히 두꺼워야 한다. 전체 MTJ 스택의 약 1/3 두께일 수 있다. 이러한 두께로 인해, 때때로 시드 층을 에칭하는데 오랜 시간이 걸리고 표면 상에 잔류물이 남아 있지 않은 것을 확인하기 위해 에칭 시간이 오래 걸린다. 에칭 플라즈마 가스에 대한 이러한 오랜 노출은, 다른 중요한 층 예를 들어, 피닝 층, 장벽 층, 및 자유 층에 물리적 또는 화학적 손상을 초래할 수 있고, 또한, 도 3에 도시된 바와 같이, 측벽을 따라 금속 함유 잔류물(35)의 재성막을 초래할 수 있다. 에칭 시간이 감소될 수 있다면, 물리적 또는 화학적 손상 및 측벽을 따른 재성막이 또한 감소될 수 있다.
본 개시의 주요 특징은 시드 층 에칭 프로세스와 하부 전극 에칭의 조합이다. 시드 층은 하부 전극 성막과 함께 성막될 것이다.
도 4는 본 개시의 제1 바람직한 실시형태 프로세스의 플로우차트이다. 또한, 도 5 내지 도 8a 및 도 8b를 참조한다. 단계(401)에서, 후속적으로 형성될 MTJ 디바이스와 접속하기 위해 비아를 가진 CMOS 기판이 구축된다. 기판(10)은 도 5에 도시되어 있다. 이어서, 단계(402)에서, 하부 전극 및 시드 층이 패터닝된다. 도 5는, 하부 전극 층(12), 시드 층(16), 및 시드 층을 에칭하기 위한 하드 마스크로서 사용될 Ta 또는 TiN 등의 보호 층(17)을 도시한다. 하부 전극 및 시드 층은, 하부 전극을 에칭하기 위한 하드 마스크로서의 시드 층을 사용하여 함께 또는 2개의 포토리소그래피 단계를 사용하여 개별적으로 패터닝되고 후속적으로 평탄화될 수 있다. 포토레지스트 패턴(42)이 도 5에 도시되어 있다.
도 6은 패터닝된 하부 전극(12) 및 시드 층(16)을 도시한다. 유전체 층(14)은, 도 7에 도시된 바와 같이, 성막되고 평탄화된다. 유전체 층(14)이 형성되기 전 또는 후에, CMP(chemical mechanical polishing) 또는 다른 평탄화 프로세스에 의해 보호 층(17)이 제거된다. 보호 층(17)은 또한, MTJ 필름 성막 전의 스퍼터 에칭동안 제거될 수 있다. MTJ 필름 성막 전에, 예컨대 평탄화 단계 동안 시드 층이 노출된다.
이제 단계(403)에서, 도 7에 도시된 바와 같이, 피닝 층(8), 장벽 층(20), 자유 층(22), 및 캡 층(24)을 포함하는 MTJ 필름 층이 성막된다. 스택의 제1 층은 시드 층(16)에 직접 접촉할 것이다. 이 층들은 MTJ 필름 스택(30)을 형성한다. MTJ 층 스택의 상부에 하드 마스크 층(32)이 성막된다.
단계(404)에서, MTJ 디바이스를 패터닝하기 위해 포토레지스트 패턴이 만들어지고, 패턴이 하드 마스크(32)에 전사된다. 단계(405)에서, MTJ 스택이 에칭된다. 도 8은 MTJ 스택의 에칭을 도시한다. 시드 층(16)이 이미 패터닝되었기 때문에, 터널 접합 에칭 시간이 현저히 감소된다. 따라서, 에칭 손상이 감소되고 측벽 상의 재성막이 감소될 것이다. 미리 패터닝된 시드 층은 MTJ 디바이스보다 크거나, 동일하거나, 약간 작을 수 있다. 도 8a는 MTJ 디바이스보다 큰 시드 층을 도시하고, 도 8b는 MTJ 디바이스보다 작은 시드 층을 도시한다. 동일하거나 더 작은 시드 층의 경우, 오버 에칭 동안 유전체 물질(14)만이 노출되기 때문에 측벽 상의 금속 재성막이 훨씬 더 감소될 것이다.
도 9는 본 개시의 제2 바람직한 실시형태 프로세스의 플로우차트이다. 또한, 도 10 내지 도 13을 참조한다. 단계(901)에서, 후속적으로 형성될 MTJ 디바이스와 접속하기 위해 비아를 가진 CMOS 기판이 구축된다. 기판(10)은 도 10에 도시되어 있다. 이어서, 단계(902)에서, 하부 전극 및 부분적 시드 층이 패터닝된다. 도 10은, 하부 전극 층(12), 시드 층(16a), 및 시드 층을 에칭하기 위한 하드 마스크로서 사용될 Ta 또는 TiN 등의 보호 층(17)을 도시한다. 하부 전극 및 시드 층은, 하부 전극을 에칭하기 위한 하드 마스크로서의 시드 층을 사용하여 함께 또는 2개의 포토리소그래피 단계를 사용하여 개별적으로 패터닝되고 후속적으로 평탄화될 수 있다. 약 60% 내지 80%에서, 바람직하게 약 80%의 원하는 시드 층 두께가 층(16a)으로서 성막될 수 있다. 20%의 두께는 층(16b)으로서 성막되는 층이 될 것이다.
얇은 시드 층이 MTJ 필름과 함께 성막되면, 시드 층과 MTJ 필름 사이의 결정 성장 연속성을 위한 버퍼 층으로서 더 잘 작용할 수 있다. 대부분의 시드 층을 성막 및 패터닝하는 것은 이제 MTJ 층이 성막될 때 결정 성장 연속성을 위해 얇은 버퍼 층을 제공하면서 플라즈마 노출 시간을 감소시키는 이점을 제공할 것이다.
도 11은 패터닝된 하부 전극(12) 및 시드 층(16a)을 도시한다.
유전체 층(14)은, 도 12에 도시된 바와 같이, 성막되고 평탄화된다. 유전체 층(14)이 형성되기 전 또는 후에, CMP(chemical mechanical polishing) 또는 다른 평탄화 프로세스에 의해 보호 층(17)이 제거된다. 보호 층(17)은 또한, MTJ 필름 성막 전의 스퍼터 에칭동안 제거될 수 있다. 시드 층(16a)은 평탄화 단계 등에 의해 노출될 것이다.
이제 단계(903)에서, 원하는 시드 층 두께의 약 20% 인 시드 층(16b)의 나머지가 제1 시드 층(16a)과 직접 접촉하여 성막되고, 도 12에 도시된 바와 같이, 피닝 층(18), 장벽 층(20), 자유 층(22), 및 캡 층(24)을 포함하는 나머지 MTJ 필름 층이 후속된다. 이 층들은 MTJ 필름 스택(30)을 형성한다. MTJ 층 스택의 상부에 하드 마스크 층(32)이 성막된다.
단계(904)에서, MTJ 디바이스를 패터닝하기 위해 포토레지스트 패턴이 만들어지고, 패턴이 하드 마스크(32)에 전사된다. 단계(905)에서, MTJ 스택이 에칭된다. 도 13은 MTJ 스택의 에칭을 도시한다. 얇은 시드 층(16b)만이 나머지 MTJ 필름 층을 따라 에칭될 것이기 때문에, 터널 접합 에칭 시간이 현저히 감소된다. 따라서, 에칭 손상이 감소되고 측벽 상의 재성막이 감소될 것이다. 제1 실시형태에서와 같이, 미리 패터닝된 시드 층(16a)은 MTJ 디바이스보다 크거나, 동일하거나, 약간 작을 수 있다.
이러한 제2 실시형태에서, 터널 접합 층은 연속 시드 층 위에서 성장할 것이다; 그러나, MTJ 에칭 전에 시드 층 물질의 대부분이 하부 전극과 함께 에칭될 것이기 때문에 에칭 시간이 현저히 감소될 것이다. 따라서, 에칭 손상이 감소되고 측벽 상의 재성막이 감소될 것이다.
하부 전극 층을 따라 시드 층을 성막하고 이들을 함께 패터닝하는 것은, MTJ 디바이스 에칭 시간을 감소시킬 것이고, 이에 따라 에칭 손상 및 MTJ 측벽을 따른 금속 재성막이 감소된다. 이는 전기적 단락 회로 문제를 크게 개선하고 디바이스 성능을 개선해야 한다. 시드 층을 MTJ 디바이스와 동일 폭으로 또는 더 좁게 패터닝하는 옵션은 측벽을 따른 금속 재성막을 더욱 감소시킨다. 선택적으로, 모든 시드 층을 하부 전극과 함께 성막하는 대신에, 약 80%의 시드 층의 대부분이 하부 전극 층과 함께 성막되고 시드 층과 하부 전극 층이 함께 패터닝된다. 이러한 방식으로, MTJ 디바이스 에칭 시간을 감소시키기 위해 다른 MTJ 필름 스택 층들과 함께 얇은 시드 층만이 성막될 것이며, 따라서 MTJ 측벽을 따라 에칭 손상이 감소되고 금속 재성막이 감소된다. 시드 층은 전체 MTJ 스택의 약 1/3 두께일 수 있다. MTJ 층을 성막하기 전에 시드 층의 에칭을 제거하는 것은 MTJ 스택 에칭 시간을 절반으로 감소시킬 수 있다.
본 개시의 바람직한 실시형태가 예시되었고, 그 형태가 상세히 설명되었지만, 본 개시의 사상으로부터 또는 청구범위의 범위로부터 벗어나지 않는 다양한 변형이 이루어질 수 있음을 통상의 기술자가 용이하게 이해할 것이다.
Claims (18)
- 자기 터널링 접합(magnetic tunneling junction; MTJ) 구조체를 에칭하는 방법으로서,
기판 상에 하부 전극 층을 제공하는 단계;
상기 하부 전극 층 상에 시드 층을 성막하는 단계;
상기 시드 층 및 상기 하부 전극 층을 패터닝하는 단계;
패터닝된 상기 시드 층 및 하부 전극 층 위에 유전체 층을 성막하고, 상기 유전체 층을 평탄화하여, 상기 시드 층을 노출시키는 단계;
그 후에, 상기 패터닝된 시드 층 상에 피닝 층(pinned layer), 터널 장벽 층, 및 자유 층을 포함하는 MTJ 층의 스택을 성막하는 단계; 및
MTJ 디바이스를 형성하기 위해 상기 MTJ 스택을 패터닝하는 단계
를 포함하는, MTJ 구조체를 에칭하는 방법 - 제1항에 있어서,
상기 시드 층은, 상기 MTJ 디바이스의 폭과 동일한 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제1항에 있어서,
상기 시드 층은, 상기 MTJ 디바이스이 폭보다 넓은 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제1항에 있어서,
상기 시드 층은, 상기 MTJ 디바이스이 폭보다 좁은 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제1항에 있어서,
상기 시드 층은 제1 시드 층이고,
상기 방법은,
패터닝된 상기 제1 시드 층 위에 제2 시드 층을 성막하는 단계 - 상기 제1 시드 층의 제1 두께는 상기 제1 및 제2 시드 층 모두의 제2 두께의 약 60%와 80% 사이가 됨 - ; 및
상기 MTJ 스택의 일부로서 상기 제2 시드 층을 패터닝하는 단계
를 더 포함하는, MTJ 구조체를 에칭하는 방법. - 제1항에 있어서,
상기 시드 층 및 상기 하부 전극 층은 개별적으로 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제1항에 있어서,
상기 시드 층 및 상기 하부 전극 층은 함께 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 자기 터널링 접합(MTJ) 구조체를 에칭하는 방법으로서,
기판 상에 하부 전극 층을 제공하는 단계;
상기 하부 전극 층 상에 시드 층을 성막하는 단계;
상기 시드 층 및 상기 하부 전극 층을 패터닝하는 단계;
패터닝된 상기 시드 층 및 하부 전극 층 위에 유전체 층을 성막하고, 상기 유전체 층을 평탄화하여, 상기 시드 층을 노출시키는 단계;
그 후에, 상기 패터닝된 시드 층 상에 피닝 층, 터널 장벽 층, 및 자유 층을 포함하는 MTJ 층의 스택을 성막하는 단계; 및
MTJ 디바이스를 형성하기 위해 상기 MTJ 스택을 패터닝하는 단계
를 포함하고,
상기 시드 층은 상기 MTJ 디바이스의 폭 이하의 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제8항에 있어서,
상기 시드 층은 제1 시드 층이고,
상기 방법은,
패터닝된 상기 제1 시드 층 위에 제2 시드 층을 성막하는 단계 - 상기 제1 시드 층의 제1 두께는 상기 제1 및 제2 시드 층 모두의 제2 두께의 약 60%와 80% 사이가 됨 - ; 및
상기 MTJ 스택의 일부로서 상기 제2 시드 층을 패터닝하는 단계
를 더 포함하는, MTJ 구조체를 에칭하는 방법. - 제8항에 있어서,
상기 시드 층 및 상기 하부 전극 층은 개별적으로 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제8항에 있어서,
상기 시드 층 및 상기 하부 전극 층은 함께 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 자기 터널링 접합(MTJ) 구조체를 에칭하는 방법으로서,
기판 상에 하부 전극 층을 제공하는 단계;
상기 하부 전극 층 상에 제1 시드 층을 성막하는 단계;
상기 제1 시드 층 및 상기 하부 전극 층을 패터닝하는 단계;
패터닝된 상기 제1 시드 층 및 하부 전극 층 위에 유전체 층을 성막하고, 상기 유전체 층을 평탄화하여, 상기 제1 시드 층을 노출시키는 단계;
그 후에, 상기 패터닝된 제1 시드 층 상에 제2 시드 층, 피닝 층, 터널 장벽 층, 및 자유 층을 포함하는 MTJ 층의 스택을 성막하는 단계; 및
MTJ 디바이스를 형성하기 위해 상기 MTJ 스택을 패터닝하는 단계
를 포함하는, MTJ 구조체를 에칭하는 방법. - 제12항에 있어서,
상기 제1 시드 층은, 상기 MTJ 디바이스의 폭과 동일한 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제12항에 있어서,
상기 제1 시드 층은, 상기 MTJ 디바이스의 폭보다 넓은 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제12항에 있어서,
상기 제1 시드 층은, 상기 MTJ 디바이스의 폭보다 좁은 폭을 갖도록 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제12항에 있어서,
상기 제1 시드 층의 제1 두께는, 상기 제1 및 제2 시드 층 모두의 제2 두께의 약 60%와 80% 사이가 되는 것인, MTJ 구조체를 에칭하는 방법. - 제12항에 있어서,
상기 제1 시드 층 및 상기 하부 전극 층은 개별적으로 패터닝되는 것인, MTJ 구조체를 에칭하는 방법. - 제12항에 있어서,
상기 제1 시드 층 및 상기 하부 전극 층은 함께 패터닝되는 것인, MTJ 구조체를 에칭하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/479,497 | 2017-04-05 | ||
| US15/479,497 US9972777B1 (en) | 2017-04-05 | 2017-04-05 | MTJ device process/integration method with pre-patterned seed layer |
| PCT/US2018/021286 WO2018186983A1 (en) | 2017-04-05 | 2018-03-07 | Mtj device process/integration method with pre-patterned seed layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190130169A true KR20190130169A (ko) | 2019-11-21 |
| KR102207126B1 KR102207126B1 (ko) | 2021-01-26 |
Family
ID=61800680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020197032682A KR102207126B1 (ko) | 2017-04-05 | 2018-03-07 | 미리 패터닝된 시드 층을 가진 mtj 디바이스 프로세스/집적 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9972777B1 (ko) |
| KR (1) | KR102207126B1 (ko) |
| CN (1) | CN110495001A (ko) |
| DE (1) | DE112018001890T5 (ko) |
| WO (1) | WO2018186983A1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170047683A (ko) * | 2015-10-23 | 2017-05-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US10374153B2 (en) * | 2017-12-29 | 2019-08-06 | Spin Memory, Inc. | Method for manufacturing a magnetic memory device by pre-patterning a bottom electrode prior to patterning a magnetic material |
| US10680168B2 (en) * | 2018-04-06 | 2020-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ion beam etching fabricated sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices |
| US10868237B2 (en) | 2018-08-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned encapsulation hard mask to separate physically under-etched MTJ cells to reduce conductive R-deposition |
| US11476415B2 (en) * | 2018-11-30 | 2022-10-18 | International Business Machines Corporation | Patterning magnetic tunnel junctions and the like while reducing detrimental resputtering of underlying features |
| KR20230052123A (ko) * | 2021-10-12 | 2023-04-19 | 삼성전자주식회사 | 반도체 패키지 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6849465B2 (en) | 2003-06-20 | 2005-02-01 | Infineon Technologies Ag | Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition |
| US8536063B2 (en) * | 2011-08-30 | 2013-09-17 | Avalanche Technology Inc. | MRAM etching processes |
| US8866242B2 (en) | 2011-11-10 | 2014-10-21 | Qualcomm Incorporated | MTJ structure and integration scheme |
| US8574928B2 (en) * | 2012-04-10 | 2013-11-05 | Avalanche Technology Inc. | MRAM fabrication method with sidewall cleaning |
| US9166154B2 (en) * | 2012-12-07 | 2015-10-20 | Avalance Technology, Inc. | MTJ stack and bottom electrode patterning process with ion beam etching using a single mask |
-
2017
- 2017-04-05 US US15/479,497 patent/US9972777B1/en active Active
-
2018
- 2018-03-07 KR KR1020197032682A patent/KR102207126B1/ko active IP Right Grant
- 2018-03-07 WO PCT/US2018/021286 patent/WO2018186983A1/en active Application Filing
- 2018-03-07 DE DE112018001890.3T patent/DE112018001890T5/de active Pending
- 2018-03-07 CN CN201880023888.7A patent/CN110495001A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815248B2 (en) * | 2002-04-18 | 2004-11-09 | Infineon Technologies Ag | Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2018186983A1 (en) | 2018-10-11 |
| US9972777B1 (en) | 2018-05-15 |
| CN110495001A (zh) | 2019-11-22 |
| KR102207126B1 (ko) | 2021-01-26 |
| DE112018001890T5 (de) | 2020-01-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |